JP3884805B2 - 集積回路用出力バッファ - Google Patents
集積回路用出力バッファ Download PDFInfo
- Publication number
- JP3884805B2 JP3884805B2 JP34049796A JP34049796A JP3884805B2 JP 3884805 B2 JP3884805 B2 JP 3884805B2 JP 34049796 A JP34049796 A JP 34049796A JP 34049796 A JP34049796 A JP 34049796A JP 3884805 B2 JP3884805 B2 JP 3884805B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- devices
- output
- charge
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Supply And Distribution Of Alternating Current (AREA)
- Direct Current Feeding And Distribution (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は集積回路用出力バッファに係り、特に、その出力で大きな論理的振れを有し、その制御入力端子上の小さな論理的振れのみを要求する二次回路を作動させる集積回路用出力バッファに関する。
【０００２】
【従来の技術】
従来、例えば、周波数合成器内のＣＭＯＳ（相補型金属酸化膜半導体）集積回路において、論理的振れは、５ボルトであるが、それに対して、合成器を構成する位相ロックループ内の前置計数回路の係数入力は、０．８ボルトの論理的振れがバイポーラ半導体より形成されるので、０．７ボルトと０．８ボルトの間の論理的振れを要求するのみである。加えて、集積回路の出力は、二次回路の制御入力端子に連結されるキャパシタンスを急速に充電し、そして、放電することができなければならない。
【０００３】
【発明が解決しようとする課題】
それゆえ、低減電圧の振れを有する出力バッファを備えることが望ましく、それによって出力バッファに接続される二次回路の入力端子でキャパシタンスに対して充電と放電を与えることができる。
【０００４】
【課題を解決するための手段】
本発明は、集積回路の導体に供給するために所定の電位を供給する電源から通電されるように配置された集積回路の出力バッファにおいて、前記バッファは、所定の電位により供給され、第１、第２の接合点で第１、第２の基準電位を規定するように、つまり、それぞれ所定の電位を仲介し、従って減少電圧の振れを規定するように配置される電位分割器と、制御電極が互いに連結され、第１の対の第１の装置の電極が第１の接合点に連結され、第１の対の第２の装置の対応電極は出力信号が出力する出力接合点に連結される第１の対の電界効果型半導体装置と、制御電極が互いに結合され、第２の対の第１の装置の電極が第２の接合点に連結され、第２の対の第２の装置の対応電極も出力接合点に連結される第２の対の電界効果型半導体装置とからなるものであって、各電界効果型半導体装置はその中に形成される電荷通電チャンネルを有し、各電荷通電チャンネルは電荷通電チャンネルの幅対電荷通電チャンネルの長さの比に対応するアスペクト比を有するものであり、第１の対の第２の装置の電荷通電チャンネルの幅と長さは、第１の対の第２の装置の電荷通電チャンネルのアスペクト比が第１の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、第２の対の第２の装置の電荷通電チャンネルの幅と長さは、第２の対の第２の装置の電荷通電チャンネルのアスペクト比が第２の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、出力バッファは、電界効果型半導体装置の第１及び第２の対が、 i) 装置の第１の対が通電されると第２の対は通電されず、第１の基準電位は出力信号として出力するために出力接合点に送電される
ii) 装置の第２の対が通電されると第１の対は通電されず、第２の基準電位は出力信号として出力するために出力接合点に送電される如くに順番に通電されるように更に構成されている集積回路用出力バッファを提供しようとするものである。
【０００５】
【発明の実施の形態】
本発明に従って構成される集積回路の出力バッファについて、添付の図面を参照し、実施例を示して更に説明する。
【０００６】
図１は出力バッファの第１の形態を示す回路図であり、図２は出力バッファの第２の形態を示す回路図である。
図１を参照すると、バッファは、移動式電話の r.f. 回路において使用される周波数合成器（不図示）内でＣＭＯＳ集積回路の１部を形成する。前記周波数合成器は、バイポーラ・トランジスタを使用する前置計数回路を含む位相ロックループを有し、位相ロックループにおいて分割比率を変化させる。前置計数回路の分割比率（あるいは係数）は、ＣＭＯＳ集積回路上の係数制御出力バッファにより２個の固定値間で変化させられる。
【０００７】
例えば、ＣＭＯＳ集積回路用基準レベルは５ボルトの論理的振れで、係数制御出力バッファは、０．６ボルト波高値と１．１ボルト波高値間の低減論理的振れを供給する。
【０００８】
図１を参照すると、電位分割器は、５ボルトの電位ＶＤＤ とＣＭＯＳ電圧基準レベルである０ボルトの間で連結される抵抗Ｒ１,Ｒ２,Ｒ３を有する。前記電位分割器は、第１の電流源対Ｉ１,Ｉ２と連携して、第１および第２接合点で第１および第２基準電位Ｖ１，Ｖ２を規定し、それぞれの電位が前記電位ＶＤＤ および０を仲介する。
【０００９】
以下のように仮定する。
Ｉ1 ＝ Ｉ２,およびＩ３ ＝ Ｉ４
ＶＤＤ＝ （Ｒ１＋Ｒ３ ）Ｉ３＋（Ｉ１＋Ｉ３）Ｒ２
Ｖ１ ＝ ＶＤＤ−Ｒ１I３
Ｖ２ ＝ Ｒ３Ｉ３
Ｖ１−Ｖ２＝（Ｉ１＋Ｉ３）Ｒ２
仮に、Ｒ１＝Ｒ３ なら、信号の振れは中間電圧あたりで対称になる。すなわち、信号の振れは中間電圧の２．５ボルトの上下を等しく動く。
【００１０】
しかしながら、出力接合点Ｖｏｕｔは、前置計数器の係数制御入力に関連するキャパシタンス（すなわち、バッファの出力キャパシタンス、ボード配線のような浮遊容量を加えた前置計数器の入力キャパシタンス）を迅速に充電および放電するように要求され、電位分割器は、これを行うための電流容量を欠く。このような理由により、基準電位Ｖ１ およびＶ２ は、それぞれｎｍｏｓ導電型ＦＥＴの第１対、Ｍ１, Ｍ２とｐｍｏｓ導電型のＦＥＴの第２対、Ｍ３，Ｍ４により出力接合点Ｖ out に搬送される。
【００１１】
前記ＦＥＴ Ｍ１，Ｍ３は、ゲートが各ドレインに連結され、しきい電圧Ｖｔを越えて各電流発生器Ｉ２,Ｉ１によってバイアスされるので、ダイオードとして連結される。ＦＥＴの各対のゲートは、共に連結され、また、各対のＦＥＴのゲート源電圧Ｖgsは同じで、電圧Ｖ１,Ｖ２を接合点Ｖout に交互に搬送可能にすると予想される。
【００１２】
ＦＥＴを通過する電流は、以下のように求められる。
ＩＤＳ ＝ Ｋ（Ｖgs−Ｖｔ）２
【００１３】
ここで、ＶgsはＦＥＴのゲートとソース間の電圧であり、Ｖ t はしきい電圧である。加えて、Ｋは、ＦＥＴのチャンネルのアスペクト比Ｗ／Ｌ、すなわち、ＦＥＴのチャンネルの長さに対する幅の比に応じた定数である。一般に、ＦＥＴ内では、ＶgsはＩＰＳとＦＥＴチャンネルのアスペクト比Ｗ／Ｌに依存し、それ故に、本実施例のＭ２およびＭ１に対するＶgsは同じであるので、ＦＥＴ Ｍ２の物理次元は、ＦＥＴ Ｍ２のチャンネルのアスペクト比Ｗ／ＬがＦＥＴ Ｍ１のチャンネルのアスペクト比Ｗ／Ｌよりｎ倍大きくなるように選択される。加えて、電流発生器ｎＩ２はそのしきい電圧Ｖ t 以上にＦＥＴ Ｍ２をバイアスするために与えられる。電流発生器は電流ｎＩ２を供給し、それは、Ｍ１を通過するバイアス電流Ｉ２よりｎ倍大きい。その各チャンネルに対する同じ関係がＭ３およびＭ４にも適応され、そして電流発生器ｎＩ １ も与えられ、それは、Ｍ３を通過するバイアス電流Ｉ １ よりｎ倍大きい電流を供給する。
【００１４】
このようにＶout が電位Ｖ２にあり、スイッチＳ２とＳ４が開かれる一方、スイッチＳ１とＳ３が同時に閉鎖される場合、Ｍ２のＶgsはＭ１のＶgsより大きくなる。それ故、Ｍ２を通過する大量の電流およびこの電流とｎＩ２との差は、Ｖout を通過し係数制御出力に流れる。前記接合点に関連されるキャパシタンスは、迅速に充電され、その結果、Ｖgsは低下し、Ｍ２を通過する電流も低減する。キャパシタンスが完全にＶ１に充電される場合、Ｍ２のＶgsはＭ１のＶgsと等しく、Ｍ２を通過する電流はｎＩ２と等しい。従って、この時点で、接合点Ｖ out は電位Ｖ １ に切り替えた。
【００１５】
Ｖ ２ から切り替えるためには、スイッチＳ１，Ｓ３は開き、スイッチＳ２，Ｓ４ は閉じて接合点Ｖ out をＶ ２ に切り替え、その作動は同じである。
このように、電位Ｖ １ 又はＶ ２ としてのバッファＶ out の出力信号の電位は、下記の表に示されるように、スイッチＳ １ とＳ ３ 、Ｓ ２ とＳ ４ の位置による。
そして、それらのスイッチは出力Ｖ out を制御するために上記により制御される。
【００１６】
典型的に、Ｉ１ ＝Ｉ２ ＝Ｉ３ ＝Ｉ４ ＝２０μＡであるが、Ｖout で利用できるピーク電流は、典型的におよそ５０ｍＡである。回路は、出力遅延８ｎｓへの入力と共に１５ＭＨｚで作動するように設計された。
【００１７】
上記実施例の出力接合点に設けられた切り替え可能な電流源ｎＩ １ およびｎＩ ２ は正確に出力電圧を規定するように要求され、副しきい領域に出力装置Ｍ２およびＭ４が入るのを防ぎ、出力インピーダンスを規定する。他の実施例において、回路もまた、切り替え可能な電流源なしに、しかし、特に、より高出力インピーダンスになる低減実行率を伴い動作され得る。他の選択できる実施例として、Ｍ２のアスペクト比はＭ１のアスペクト比と同じで、すなわち、ｎは電流発生器ｎＩ２（Ｍ４，Ｍ３およびｎＩ１に対するのと同様）に対する全体構成に匹敵し得る。この場合、切り替えに利用できる電流は、かなり少量であるが、一方、出力接合点の電位は、その負荷による影響を受けることはない。
【００１８】
本発明の他の実施例をなす基準電圧Ｖ１およびＶ２を発生させるための選択手段は図２に示される。抵抗Ｒ１およびＲ２は同値であり、従って、それらの接続接合点で供給電圧Ｖ ＤＤ の半分である中間基準電圧を規定する。抵抗Ｒ３およびＲ４は、電流源Ｉ１およびＩ２を伴い出力電圧の振れに対する上下レベルを規定する。
【００１９】
仮に Ｉ１ ＝ Ｉ２, Ｉ３ ＝Ｉ４,およびＲ１ ＝Ｒ２,およびＲ３ ＝ Ｒ４ とすると
Ｖ１ ＝ ＶＤＤ−Ｉ３Ｒ１＋Ｉ１Ｒ３
そして Ｖ２ ＝ Ｉ３Ｒ１−Ｉ１Ｒ３
そして、それ故Ｉ３Ｒ１ ＝ ＶＤＤ/２なので
Ｖ１ ＝ ＶＤＤ/２＋Ｉ１Ｒ３ を得る。
そして Ｖ２ ＝ ＶＤＤ/２−Ｉ１Ｒ３
これによりＶ１−Ｖ２＝ ２Ｉ１Ｒ３
従って、出力の振れは中間電圧あたりで対称になる。すなわち、信号の振れは中間電圧の基準電圧Ｖ ＤＤ / ２の上下を等しく動く。そして、Ｖ１およびＶ２ は、図１の回路について上記に説明されているように、ＦＥＴ Ｍ１，Ｍ２，Ｍ３およびＭ４を経て出力に搬送される。加えて、図１について上記した修正も適用可能である。
【００２０】
上記実施例において、出力接合点で生成される出力電圧の精度は、抵抗Ｒ３,Ｒ４および電流源Ｉ１,Ｉ２ 上の絶対許容度を有する電流源Ｉ１,Ｉ２の整合精度を伴う抵抗Ｒ１,Ｒ２およびＩ３,Ｉ４の整合精度によるであろう。
【００２１】
更に、図１あるいは図２の回路に基づく実施例において、ＦＥＴ Ｍ２，Ｍ４および電流源ｎＩ１，ｎＩ２は、Ｖoutで現れる逆相電圧が存在する第２の出力接合点Ｖout'を備えるために複製されても良いという意味において、２個の出力段が備えられても良い。そのような構造は差動出力バッファを構成するであろう。さもなければ、出力Ｖout およびＶout' は完全に独立し、その場合、そのような構造は二重出力バッファを構成するであろう。電流源Ｉ１,Ｉ２,ｎＩ１，ｎＩ２は、ＦＥＴおよび電源に接続される抵抗により構成される主基準電流発生器に連動するように連結されても良い。代わりに、電流源Ｉ１,Ｉ２,ｎＩ１およびｎＩ２は、抵抗ＲＲＥＦを越えて電流ＩＲＥＦを発生させるバンド・ギャップ基準電圧のような安定基準電圧から生成されても良い。そうして、電流源により生じた電流Ｉ１,Ｉ２,ｎＩ１およびｎＩ２ はＩＲＥＦ に比例するであろう。
【００２２】
【発明の効果】
実施例において、すべての抵抗は、出力電圧の振れＶ１-Ｖ２が面積抵抗から独立するように、同じ抵抗材料を使って製作される。装置Ｍ１からＭ４は、ゲート駆動ＶＥ（＝Ｖgs−Ｖt）が小さく、且つ、十分な駆動が出力負荷に与えられるのに必要な最小の長さと幅で製作される。電流源Ｉ１およびＩ２間の適切な整合を確実にするために、電流源Ｉ１およびＩ２（およびｎＩ１，ｎＩ２も同様）は長いチャンネル長の装置で与えられ、出力導電率を低下させる。更に実施例において、デカップリングコンデンサは、出力と相対的に高いインピーダンス・バイアス回路間の電荷結合に起因する過渡電圧を低下するために、Ｍ１およびＭ３のゲートと各補給電位間で利用される。この結合は、もし減衰されなければ、誤った出力電圧となる。電荷結合の最悪の事例は、入力が、ゆえに出力が同相の場合に発生する。多くの減網結合は、入力／出力が結合電荷の１次解除に起因する逆相にある場合に発生する。デカップリングコンデンサもまた、電流源ｎＩ１およびｎＩ２として使用されるＦＥＴのゲート上で使用され、同様の理由で、供給電位に連結される。上記実施例において、図１および図２の回路における出力電圧の振れは、ＶＤＤ/２（中間電圧）上に集中されるかもしれないが、他の実施例では、振れの中心は、電流値あるいはレジスタ値を適切に選択することにより、電圧ＶＤＤあるいは０ボルトのどちらかに相殺させることができる。
【００２３】
他の実施例において、手段は、すべての電流源がオフとなるように、緊急入力が作動する時、出力バッファが３領域（すなわち、高インピーダンス状態）にまたがるところで供給されてもよい。
【図面の簡単な説明】
【図１】 出力バッファの第１の形態を示す回路図である。
【図２】 出力バッファの第２の形態を示す回路図である。
【符号の説明】
Ｉ１,Ｉ２, nＩ１, nＩ２ 電流源
Ｒ１,Ｒ２,Ｒ３,Ｒ４ 抵抗
Ｖ１,Ｖ２ 基準電位
ＶＤＤ 電位
Ｖout 出力接合点
Ｖt しきい電圧
Ｖgs ゲート源電圧
Ｓ１,Ｓ２,Ｓ３,Ｓ４ スイッチ
Ｍ１，Ｍ２，Ｍ３ｊ，Ｍ４ ＦＥＴ
【発明の属する技術分野】
本発明は集積回路用出力バッファに係り、特に、その出力で大きな論理的振れを有し、その制御入力端子上の小さな論理的振れのみを要求する二次回路を作動させる集積回路用出力バッファに関する。
【０００２】
【従来の技術】
従来、例えば、周波数合成器内のＣＭＯＳ（相補型金属酸化膜半導体）集積回路において、論理的振れは、５ボルトであるが、それに対して、合成器を構成する位相ロックループ内の前置計数回路の係数入力は、０．８ボルトの論理的振れがバイポーラ半導体より形成されるので、０．７ボルトと０．８ボルトの間の論理的振れを要求するのみである。加えて、集積回路の出力は、二次回路の制御入力端子に連結されるキャパシタンスを急速に充電し、そして、放電することができなければならない。
【０００３】
【発明が解決しようとする課題】
それゆえ、低減電圧の振れを有する出力バッファを備えることが望ましく、それによって出力バッファに接続される二次回路の入力端子でキャパシタンスに対して充電と放電を与えることができる。
【０００４】
【課題を解決するための手段】
本発明は、集積回路の導体に供給するために所定の電位を供給する電源から通電されるように配置された集積回路の出力バッファにおいて、前記バッファは、所定の電位により供給され、第１、第２の接合点で第１、第２の基準電位を規定するように、つまり、それぞれ所定の電位を仲介し、従って減少電圧の振れを規定するように配置される電位分割器と、制御電極が互いに連結され、第１の対の第１の装置の電極が第１の接合点に連結され、第１の対の第２の装置の対応電極は出力信号が出力する出力接合点に連結される第１の対の電界効果型半導体装置と、制御電極が互いに結合され、第２の対の第１の装置の電極が第２の接合点に連結され、第２の対の第２の装置の対応電極も出力接合点に連結される第２の対の電界効果型半導体装置とからなるものであって、各電界効果型半導体装置はその中に形成される電荷通電チャンネルを有し、各電荷通電チャンネルは電荷通電チャンネルの幅対電荷通電チャンネルの長さの比に対応するアスペクト比を有するものであり、第１の対の第２の装置の電荷通電チャンネルの幅と長さは、第１の対の第２の装置の電荷通電チャンネルのアスペクト比が第１の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、第２の対の第２の装置の電荷通電チャンネルの幅と長さは、第２の対の第２の装置の電荷通電チャンネルのアスペクト比が第２の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、出力バッファは、電界効果型半導体装置の第１及び第２の対が、 i) 装置の第１の対が通電されると第２の対は通電されず、第１の基準電位は出力信号として出力するために出力接合点に送電される
ii) 装置の第２の対が通電されると第１の対は通電されず、第２の基準電位は出力信号として出力するために出力接合点に送電される如くに順番に通電されるように更に構成されている集積回路用出力バッファを提供しようとするものである。
【０００５】
【発明の実施の形態】
本発明に従って構成される集積回路の出力バッファについて、添付の図面を参照し、実施例を示して更に説明する。
【０００６】
図１は出力バッファの第１の形態を示す回路図であり、図２は出力バッファの第２の形態を示す回路図である。
図１を参照すると、バッファは、移動式電話の r.f. 回路において使用される周波数合成器（不図示）内でＣＭＯＳ集積回路の１部を形成する。前記周波数合成器は、バイポーラ・トランジスタを使用する前置計数回路を含む位相ロックループを有し、位相ロックループにおいて分割比率を変化させる。前置計数回路の分割比率（あるいは係数）は、ＣＭＯＳ集積回路上の係数制御出力バッファにより２個の固定値間で変化させられる。
【０００７】
例えば、ＣＭＯＳ集積回路用基準レベルは５ボルトの論理的振れで、係数制御出力バッファは、０．６ボルト波高値と１．１ボルト波高値間の低減論理的振れを供給する。
【０００８】
図１を参照すると、電位分割器は、５ボルトの電位ＶＤＤ とＣＭＯＳ電圧基準レベルである０ボルトの間で連結される抵抗Ｒ１,Ｒ２,Ｒ３を有する。前記電位分割器は、第１の電流源対Ｉ１,Ｉ２と連携して、第１および第２接合点で第１および第２基準電位Ｖ１，Ｖ２を規定し、それぞれの電位が前記電位ＶＤＤ および０を仲介する。
【０００９】
以下のように仮定する。
Ｉ1 ＝ Ｉ２,およびＩ３ ＝ Ｉ４
ＶＤＤ＝ （Ｒ１＋Ｒ３ ）Ｉ３＋（Ｉ１＋Ｉ３）Ｒ２
Ｖ１ ＝ ＶＤＤ−Ｒ１I３
Ｖ２ ＝ Ｒ３Ｉ３
Ｖ１−Ｖ２＝（Ｉ１＋Ｉ３）Ｒ２
仮に、Ｒ１＝Ｒ３ なら、信号の振れは中間電圧あたりで対称になる。すなわち、信号の振れは中間電圧の２．５ボルトの上下を等しく動く。
【００１０】
しかしながら、出力接合点Ｖｏｕｔは、前置計数器の係数制御入力に関連するキャパシタンス（すなわち、バッファの出力キャパシタンス、ボード配線のような浮遊容量を加えた前置計数器の入力キャパシタンス）を迅速に充電および放電するように要求され、電位分割器は、これを行うための電流容量を欠く。このような理由により、基準電位Ｖ１ およびＶ２ は、それぞれｎｍｏｓ導電型ＦＥＴの第１対、Ｍ１, Ｍ２とｐｍｏｓ導電型のＦＥＴの第２対、Ｍ３，Ｍ４により出力接合点Ｖ out に搬送される。
【００１１】
前記ＦＥＴ Ｍ１，Ｍ３は、ゲートが各ドレインに連結され、しきい電圧Ｖｔを越えて各電流発生器Ｉ２,Ｉ１によってバイアスされるので、ダイオードとして連結される。ＦＥＴの各対のゲートは、共に連結され、また、各対のＦＥＴのゲート源電圧Ｖgsは同じで、電圧Ｖ１,Ｖ２を接合点Ｖout に交互に搬送可能にすると予想される。
【００１２】
ＦＥＴを通過する電流は、以下のように求められる。
ＩＤＳ ＝ Ｋ（Ｖgs−Ｖｔ）２
【００１３】
ここで、ＶgsはＦＥＴのゲートとソース間の電圧であり、Ｖ t はしきい電圧である。加えて、Ｋは、ＦＥＴのチャンネルのアスペクト比Ｗ／Ｌ、すなわち、ＦＥＴのチャンネルの長さに対する幅の比に応じた定数である。一般に、ＦＥＴ内では、ＶgsはＩＰＳとＦＥＴチャンネルのアスペクト比Ｗ／Ｌに依存し、それ故に、本実施例のＭ２およびＭ１に対するＶgsは同じであるので、ＦＥＴ Ｍ２の物理次元は、ＦＥＴ Ｍ２のチャンネルのアスペクト比Ｗ／ＬがＦＥＴ Ｍ１のチャンネルのアスペクト比Ｗ／Ｌよりｎ倍大きくなるように選択される。加えて、電流発生器ｎＩ２はそのしきい電圧Ｖ t 以上にＦＥＴ Ｍ２をバイアスするために与えられる。電流発生器は電流ｎＩ２を供給し、それは、Ｍ１を通過するバイアス電流Ｉ２よりｎ倍大きい。その各チャンネルに対する同じ関係がＭ３およびＭ４にも適応され、そして電流発生器ｎＩ １ も与えられ、それは、Ｍ３を通過するバイアス電流Ｉ １ よりｎ倍大きい電流を供給する。
【００１４】
このようにＶout が電位Ｖ２にあり、スイッチＳ２とＳ４が開かれる一方、スイッチＳ１とＳ３が同時に閉鎖される場合、Ｍ２のＶgsはＭ１のＶgsより大きくなる。それ故、Ｍ２を通過する大量の電流およびこの電流とｎＩ２との差は、Ｖout を通過し係数制御出力に流れる。前記接合点に関連されるキャパシタンスは、迅速に充電され、その結果、Ｖgsは低下し、Ｍ２を通過する電流も低減する。キャパシタンスが完全にＶ１に充電される場合、Ｍ２のＶgsはＭ１のＶgsと等しく、Ｍ２を通過する電流はｎＩ２と等しい。従って、この時点で、接合点Ｖ out は電位Ｖ １ に切り替えた。
【００１５】
Ｖ ２ から切り替えるためには、スイッチＳ１，Ｓ３は開き、スイッチＳ２，Ｓ４ は閉じて接合点Ｖ out をＶ ２ に切り替え、その作動は同じである。
このように、電位Ｖ １ 又はＶ ２ としてのバッファＶ out の出力信号の電位は、下記の表に示されるように、スイッチＳ １ とＳ ３ 、Ｓ ２ とＳ ４ の位置による。
【００１６】
典型的に、Ｉ１ ＝Ｉ２ ＝Ｉ３ ＝Ｉ４ ＝２０μＡであるが、Ｖout で利用できるピーク電流は、典型的におよそ５０ｍＡである。回路は、出力遅延８ｎｓへの入力と共に１５ＭＨｚで作動するように設計された。
【００１７】
上記実施例の出力接合点に設けられた切り替え可能な電流源ｎＩ １ およびｎＩ ２ は正確に出力電圧を規定するように要求され、副しきい領域に出力装置Ｍ２およびＭ４が入るのを防ぎ、出力インピーダンスを規定する。他の実施例において、回路もまた、切り替え可能な電流源なしに、しかし、特に、より高出力インピーダンスになる低減実行率を伴い動作され得る。他の選択できる実施例として、Ｍ２のアスペクト比はＭ１のアスペクト比と同じで、すなわち、ｎは電流発生器ｎＩ２（Ｍ４，Ｍ３およびｎＩ１に対するのと同様）に対する全体構成に匹敵し得る。この場合、切り替えに利用できる電流は、かなり少量であるが、一方、出力接合点の電位は、その負荷による影響を受けることはない。
【００１８】
本発明の他の実施例をなす基準電圧Ｖ１およびＶ２を発生させるための選択手段は図２に示される。抵抗Ｒ１およびＲ２は同値であり、従って、それらの接続接合点で供給電圧Ｖ ＤＤ の半分である中間基準電圧を規定する。抵抗Ｒ３およびＲ４は、電流源Ｉ１およびＩ２を伴い出力電圧の振れに対する上下レベルを規定する。
【００１９】
仮に Ｉ１ ＝ Ｉ２, Ｉ３ ＝Ｉ４,およびＲ１ ＝Ｒ２,およびＲ３ ＝ Ｒ４ とすると
Ｖ１ ＝ ＶＤＤ−Ｉ３Ｒ１＋Ｉ１Ｒ３
そして Ｖ２ ＝ Ｉ３Ｒ１−Ｉ１Ｒ３
そして、それ故Ｉ３Ｒ１ ＝ ＶＤＤ/２なので
Ｖ１ ＝ ＶＤＤ/２＋Ｉ１Ｒ３ を得る。
そして Ｖ２ ＝ ＶＤＤ/２−Ｉ１Ｒ３
これによりＶ１−Ｖ２＝ ２Ｉ１Ｒ３
従って、出力の振れは中間電圧あたりで対称になる。すなわち、信号の振れは中間電圧の基準電圧Ｖ ＤＤ / ２の上下を等しく動く。そして、Ｖ１およびＶ２ は、図１の回路について上記に説明されているように、ＦＥＴ Ｍ１，Ｍ２，Ｍ３およびＭ４を経て出力に搬送される。加えて、図１について上記した修正も適用可能である。
【００２０】
上記実施例において、出力接合点で生成される出力電圧の精度は、抵抗Ｒ３,Ｒ４および電流源Ｉ１,Ｉ２ 上の絶対許容度を有する電流源Ｉ１,Ｉ２の整合精度を伴う抵抗Ｒ１,Ｒ２およびＩ３,Ｉ４の整合精度によるであろう。
【００２１】
更に、図１あるいは図２の回路に基づく実施例において、ＦＥＴ Ｍ２，Ｍ４および電流源ｎＩ１，ｎＩ２は、Ｖoutで現れる逆相電圧が存在する第２の出力接合点Ｖout'を備えるために複製されても良いという意味において、２個の出力段が備えられても良い。そのような構造は差動出力バッファを構成するであろう。さもなければ、出力Ｖout およびＶout' は完全に独立し、その場合、そのような構造は二重出力バッファを構成するであろう。電流源Ｉ１,Ｉ２,ｎＩ１，ｎＩ２は、ＦＥＴおよび電源に接続される抵抗により構成される主基準電流発生器に連動するように連結されても良い。代わりに、電流源Ｉ１,Ｉ２,ｎＩ１およびｎＩ２は、抵抗ＲＲＥＦを越えて電流ＩＲＥＦを発生させるバンド・ギャップ基準電圧のような安定基準電圧から生成されても良い。そうして、電流源により生じた電流Ｉ１,Ｉ２,ｎＩ１およびｎＩ２ はＩＲＥＦ に比例するであろう。
【００２２】
【発明の効果】
実施例において、すべての抵抗は、出力電圧の振れＶ１-Ｖ２が面積抵抗から独立するように、同じ抵抗材料を使って製作される。装置Ｍ１からＭ４は、ゲート駆動ＶＥ（＝Ｖgs−Ｖt）が小さく、且つ、十分な駆動が出力負荷に与えられるのに必要な最小の長さと幅で製作される。電流源Ｉ１およびＩ２間の適切な整合を確実にするために、電流源Ｉ１およびＩ２（およびｎＩ１，ｎＩ２も同様）は長いチャンネル長の装置で与えられ、出力導電率を低下させる。更に実施例において、デカップリングコンデンサは、出力と相対的に高いインピーダンス・バイアス回路間の電荷結合に起因する過渡電圧を低下するために、Ｍ１およびＭ３のゲートと各補給電位間で利用される。この結合は、もし減衰されなければ、誤った出力電圧となる。電荷結合の最悪の事例は、入力が、ゆえに出力が同相の場合に発生する。多くの減網結合は、入力／出力が結合電荷の１次解除に起因する逆相にある場合に発生する。デカップリングコンデンサもまた、電流源ｎＩ１およびｎＩ２として使用されるＦＥＴのゲート上で使用され、同様の理由で、供給電位に連結される。上記実施例において、図１および図２の回路における出力電圧の振れは、ＶＤＤ/２（中間電圧）上に集中されるかもしれないが、他の実施例では、振れの中心は、電流値あるいはレジスタ値を適切に選択することにより、電圧ＶＤＤあるいは０ボルトのどちらかに相殺させることができる。
【００２３】
他の実施例において、手段は、すべての電流源がオフとなるように、緊急入力が作動する時、出力バッファが３領域（すなわち、高インピーダンス状態）にまたがるところで供給されてもよい。
【図面の簡単な説明】
【図１】 出力バッファの第１の形態を示す回路図である。
【図２】 出力バッファの第２の形態を示す回路図である。
【符号の説明】
Ｉ１,Ｉ２, nＩ１, nＩ２ 電流源
Ｒ１,Ｒ２,Ｒ３,Ｒ４ 抵抗
Ｖ１,Ｖ２ 基準電位
ＶＤＤ 電位
Ｖout 出力接合点
Ｖt しきい電圧
Ｖgs ゲート源電圧
Ｓ１,Ｓ２,Ｓ３,Ｓ４ スイッチ
Ｍ１，Ｍ２，Ｍ３ｊ，Ｍ４ ＦＥＴ
Claims (5)
- 集積回路の導体に供給するために所定の電位を供給する電源から通電されるように配置された集積回路の出力バッファにおいて、前記バッファは、
所定の電位により供給され、第１、第２の接合点で第１、第２の基準電位を規定するように、つまり、それぞれ所定の電位を仲介し、従って減少電圧の振れを規定するように配置される電位分割器と、
制御電極が互いに連結され、第１の対の第１の装置の電極が第１の接合点に連結され、第１の対の第２の装置の対応電極は出力信号が出力する出力接合点に連結される第１の対の電界効果型半導体装置と、
制御電極が互いに結合され、第２の対の第１の装置の電極が第２の接合点に連結され、第２の対の第２の装置の対応電極も出力接合点に連結される第２の対の電界効果型半導体装置と
からなるものであって、
各電界効果型半導体装置はその中に形成される電荷通電チャンネルを有し、
各電荷通電チャンネルは電荷通電チャンネルの幅対電荷通電チャンネルの長さの比に対応するアスペクト比を有するものであり、
第１の対の第２の装置の電荷通電チャンネルの幅と長さは、第１の対の第２の装置の電荷通電チャンネルのアスペクト比が第１の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、
第２の対の第２の装置の電荷通電チャンネルの幅と長さは、第２の対の第２の装置の電荷通電チャンネルのアスペクト比が第２の対の第１の装置の電荷通電チャンネルのアスペクト比のｎ倍になるように選択され、
出力バッファは、電界効果型半導体装置の第１及び第２の対が
i) 装置の第１の対が通電されると第２の対は通電されず、第１の基準電位は出力信号として出力するために出力接合点に送電される
ii) 装置の第２の対が通電されると第１の対は通電されず、第２の基準電位は出力信号として出力するために出力接合点に送電される
如くに順番に通電されるように更に構成されていることを特徴とする集積回路用出力バッファ。 - 前記ｎは１以上である請求項１に記載の集積回路用出力バッファ。
- 前記第２の各半導体装置は、通電される時、バイアス電流に対する通路を半導体装置を通して供給するために電流源あるいは電流シンクに連結される請求項１又は２に記載の集積回路用出力バッファ。
- 前記電位分割器の接合点に連結される各対の第１の半導体装置は、通電的に接続される各ドレインとゲートを有し、更に、各対の第１の半導体装置のために各対のそれぞれの第２の半導体装置に連結される電流源あるいは電流シンクにより供給され、又は、シンクされる電流のＩ／ｎである電流を供給し又はシンクするバイアス電流源あるいは電流シンクを含む請求項３に記載の集積回路用出力バッファ。
- 前記一対の半導体装置は、他の対の半導体装置に対して反対の導電型である請求項１から４のいずれかに記載の集積回路用出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9524957.9 | 1995-12-06 | ||
| GB9524957A GB2308027B (en) | 1995-12-06 | 1995-12-06 | Integrated circuit output buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191578A JPH09191578A (ja) | 1997-07-22 |
| JP3884805B2 true JP3884805B2 (ja) | 2007-02-21 |
Family
ID=10785009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34049796A Expired - Lifetime JP3884805B2 (ja) | 1995-12-06 | 1996-12-05 | 集積回路用出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5982207A (ja) |
| EP (1) | EP0778672A3 (ja) |
| JP (1) | JP3884805B2 (ja) |
| GB (1) | GB2308027B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154075A (en) * | 1999-05-18 | 2000-11-28 | Level One Communications, Inc. | Error correcting programmable pulse generator |
| KR100412134B1 (ko) * | 2001-06-27 | 2003-12-31 | 주식회사 하이닉스반도체 | 넓은 범위의 전원전압에서 동작하는 데이터 출력 버퍼 및이를 이용하는 반도체 메모리 장치 |
| US6605982B2 (en) * | 2001-06-29 | 2003-08-12 | Stmicroelectronics Inc. | Bias circuit for a transistor of a storage cell |
| JP3666423B2 (ja) * | 2001-07-06 | 2005-06-29 | 日本電気株式会社 | 駆動回路 |
| US20100102873A1 (en) * | 2008-10-23 | 2010-04-29 | Chen-Yu Huang | Output Driving Circuit for an Ethernet Transceiver |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4573177A (en) * | 1984-02-06 | 1986-02-25 | The United States Of America As Represented By The Secretary Of The Air Force | Bi-directional current differencer for complementary charge coupled device (CCD) outputs |
| JPS6350209A (ja) * | 1986-08-20 | 1988-03-03 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
| US4791326A (en) * | 1987-01-22 | 1988-12-13 | Intel Corporation | Current controlled solid state switch |
| US5105102A (en) * | 1990-02-28 | 1992-04-14 | Nec Corporation | Output buffer circuit |
| JPH04127703A (ja) * | 1990-09-19 | 1992-04-28 | Sony Corp | 演算増幅回路 |
| US5089723A (en) * | 1990-11-15 | 1992-02-18 | National Semiconductor Corporation | CMOS-based pseudo ECL output buffer |
| EP0509113B1 (de) * | 1991-04-16 | 1998-10-07 | Siemens Aktiengesellschaft | Ausgangspufferverstärker mit grossem Signalhub |
| US5351012A (en) * | 1993-04-02 | 1994-09-27 | Elantec, Inc. | Low input resistance current-mode feedback operational amplifier input stage |
| US5517148A (en) * | 1994-10-31 | 1996-05-14 | Sgs-Thomson Microelectronics, Inc. | Low current differential level shifter |
| JP3033673B2 (ja) * | 1995-04-21 | 2000-04-17 | 日本電気株式会社 | 電力増幅用の演算増幅回路 |
| US5559476A (en) * | 1995-05-31 | 1996-09-24 | Cirrus Logic, Inc. | Voltage controlled oscillator including voltage controlled delay circuit with power supply noise isolation |
-
1995
- 1995-12-06 GB GB9524957A patent/GB2308027B/en not_active Expired - Fee Related
-
1996
- 1996-11-15 EP EP96308304A patent/EP0778672A3/en not_active Withdrawn
- 1996-11-25 US US08/755,985 patent/US5982207A/en not_active Expired - Lifetime
- 1996-12-05 JP JP34049796A patent/JP3884805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0778672A2 (en) | 1997-06-11 |
| EP0778672A3 (en) | 1998-10-21 |
| GB2308027B (en) | 2000-05-10 |
| US5982207A (en) | 1999-11-09 |
| GB2308027A (en) | 1997-06-11 |
| GB9524957D0 (en) | 1996-02-07 |
| JPH09191578A (ja) | 1997-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6225846B1 (en) | Body voltage controlled semiconductor integrated circuit | |
| US7443200B2 (en) | Capacitor-coupled level shifter with duty-cycle independence and supply referenced bias configuration | |
| US8222948B2 (en) | Bootstrapped switch circuit | |
| US6172535B1 (en) | High-speed analog comparator structures and methods | |
| US5886556A (en) | Low power schmitt trigger | |
| US5537059A (en) | Output circuit of semiconductor integrated circuit device | |
| KR970700396A (ko) | 캐스코드 스위치드 전하 펌프 회로(cascoed switched charge pump circuit) | |
| TW437167B (en) | Constant gate drive MOS analog switch | |
| US4045688A (en) | Power-on reset circuit | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US20090289685A1 (en) | Bias voltage generation for capacitor-coupled level shifter with supply voltage tracking and compensation for input duty-cycle variation | |
| US20020175737A1 (en) | Circuit for shefting switching signals | |
| JP3884805B2 (ja) | 集積回路用出力バッファ | |
| JPH0658614B2 (ja) | Ｃｍｏｓ分圧回路 | |
| JPH02188024A (ja) | レベルシフト回路 | |
| US6111456A (en) | Semiconductor circuit | |
| JPS6051323A (ja) | Ｃｍｏｓ伝送回路 | |
| KR940003448A (ko) | 반도체 기억장치 | |
| JPH0267817A (ja) | Ｃｍｏｓアナログスイッチ | |
| JP3249608B2 (ja) | 集積コンパレータ回路 | |
| JPS5928723A (ja) | アナログスイツチ回路 | |
| JPH08213893A (ja) | 半導体集積回路 | |
| KR900012436A (ko) | 논리 회로 | |
| JPH05167364A (ja) | 半導体回路 | |
| US6774730B2 (en) | Power rails glitch noise insensitive charge pump |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060303 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060821 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060926 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061120 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091124 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101124 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111124 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131124 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |