JP3875105B2 - デジタルスイッチングアンプ - Google Patents
デジタルスイッチングアンプ Download PDFInfo
- Publication number
- JP3875105B2 JP3875105B2 JP2002001594A JP2002001594A JP3875105B2 JP 3875105 B2 JP3875105 B2 JP 3875105B2 JP 2002001594 A JP2002001594 A JP 2002001594A JP 2002001594 A JP2002001594 A JP 2002001594A JP 3875105 B2 JP3875105 B2 JP 3875105B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse signal
- input
- pulse
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Amplifiers (AREA)
- Circuit For Audible Band Transducer (AREA)
Description
【発明の属する技術分野】
本発明は、入力信号に応じてスイッチングされたパルス信号を出力するデジタルスイッチングアンプに関するものである。
【0002】
【従来の技術】
従来から、例えば、音声信号などの入力信号を増幅するために、デジタルスイッチングアンプが使用されている。図6に示すように、従来のデジタルスイッチングアンプ101では、スイッチング回路104がドライバ回路105の指示に応じて、スイッチング電源回路103から供給される電源電圧Vhをスイッチングして、パルス信号Soを生成している。
【0003】
当該パルス信号Soは、減衰器106によって減衰された後、帰還信号Sfとして、デルタシグマ変調回路102に印加される。デルタシグマ変調回路102は、入力信号Siと帰還信号Sfとの差を積分すると共に、積分結果を量子化して、量子化結果を示す量子化出力信号Sqを出力する。ドライバ回路105は、当該量子化出力信号Sqに基づいて、スイッチング回路104のスイッチング動作を制御する。
【0004】
これにより、デジタルスイッチングアンプ101は、入力信号Siをノイズシェープした信号をパルス増幅した信号を、パルス信号Soとして出力できる。当該パルス信号Soは、ローパスフィルタ107を介して復調信号Sdに変換された後、スピーカ108で再生される。
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、スイッチング回路104が、スイッチング電源回路103からの電源電圧をスイッチングして、パルス信号Soを生成している。したがって、安定した波高値のパルス信号Soを出力できる一方で、複雑な回路構成のスイッチング電源回路103が必要になり、デジタルスイッチングアンプ101の製造コストが高騰する虞れがある。
【0006】
さらに、スイッチング電源回路103は、電源電圧を安定化させるために、入力される電力をスイッチングしているので、スイッチング電源回路103自体から大きなノイズが発生する。したがって、十分なノイズ対策を施さないと、スイッチング回路104で発生するノイズと、スイッチング電源回路103で発生するノイズとが相互干渉して、デジタルスイッチングアンプ101が安定して動作できなくなる虞れもある。また、ノイズ対策が十分でないと、スイッチング電源回路103が商用電源系統からの電力によって動作している場合、スイッチング電源回路103から発生するノイズが商用電源系統に漏れる虞れもある。
【0007】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、高精度に増幅された復調信号を生成するためのパルス信号を出力可能で、しかも、簡単な回路構成、かつ、ノイズの少ないデジタルスイッチングアンプを実現することにある。
【0008】
【課題を解決するための手段】
本発明に係るデジタルスイッチングアンプは、上記課題を解決するために、電源と、当該電源から供給される電源電圧をスイッチングしてパルス信号を生成するスイッチング手段と、上記パルス信号を予め定める減衰率で減衰して帰還信号を生成する帰還手段と、上記パルス信号から高周波成分を除去して生成される復調信号が入力信号に比例するように、当該入力信号と上記帰還信号とに基づいて、上記スイッチング手段のスイッチング動作を制御する変調手段とを備え、上記電源には、トランスと、当該トランスの出力を整流して直流電圧を生成し、当該直流電圧を上記電源電圧として上記スイッチング手段へ印加する整流回路とが設けられ、上記入力信号が無信号の状態における上記帰還信号のレベルが、上記変調手段の最大入力振幅レベルを超えない値になるように、上記トランスのレギュレーションカーブが設定されていることを特徴としている。
【0009】
なお、上記パルス信号は、例えば、パルス数変調された信号のように、パルス搬送波の単位時間あたりのパルス数が入力信号に応じた値であってもよいし、パルス周波数変調された信号のように、パルス信号の繰り返し時間率が入力信号に応じた値であってもよい。また、パルススペース変調された信号のように、パルスのスペースが入力信号に応じた値であってもよいし、パルス幅変調された信号のように、パルスの持続時間が入力信号に応じた値であってもよい。
【0010】
また、パルス信号は、1つの伝送線で伝送される信号であってもよいし、2本の伝送線で伝送される差動信号であってもよい。なお、パルス信号が差動信号の場合は、帰還信号も差動信号として変調手段に帰還される。
【0011】
上記構成において、スイッチング手段は、変調手段の指示に応じて、電源からの電源電圧をスイッチングすることによって、パルス信号を生成する。さらに、帰還手段は、上記パルス信号を予め定まる減衰率で減衰して帰還信号を生成し、上記変調手段に与える。一方、変調手段は、入力信号と当該帰還信号とに基づいて、上記パルス信号から高周波成分を除去した復調信号が当該入力信号に比例した値になるように、スイッチング手段のスイッチング動作を制御する。一例として、パルス数変調の場合、上記スイッチング動作の制御によって、パルス信号のパルス数は、上記復調信号が入力信号に比例した値になるようなパルス数に制御される。
【0012】
ここで、上記電源によって、上記スイッチング手段に印加される電源電圧は、スイッチング電源が出力を帰還制御することにより安定化させた安定化電圧とは異なり、上記整流回路がトランスの出力を整流して生成した非安定電圧である。したがって、例えば、電源の負荷変動や、トランスへ入力される交流電力の変動などによって、電源電圧の電圧値が変化し、これに供なって、パルス信号の波高値も変化してしまう。
【0013】
ところが、上記構成では、パルス信号を予め定められた減衰率で減衰して生成された帰還信号が、変調手段に入力されている。したがって、入力信号と帰還信号とに基づいて、変調手段がスイッチング手段のスイッチング動作を制御することによって、パルス信号の波高値の変化に起因する復調信号の変動を打ち消すことができる。
【0014】
この結果、電源の負荷などによって電圧レベルが変化するトランス使用電源によって、スイッチング手段がスイッチングする電源電圧を生成しているにも拘わらず、デジタルスイッチングアンプは、上記復調信号が入力信号に比例した値になるようなパルス信号を出力できる。
【0015】
また、入力信号が無信号の時(無入力時)には、復調信号のレベルが小さくなるようなパルス信号が生成されるので、スイッチング手段によって電源電圧が出力される期間が、無入力ではない場合(信号入力状態)よりも短くなり、スイッチング手段へ電源電圧を供給する電源の負荷が軽くなる。ここで、上記電源はトランスと整流回路とを含むトランス使用電源なので、無入力時には、電源電圧のレベルが信号入力状態の場合よりも上昇してしまう。
【0016】
ところが、上記トランスのレギュレーションカーブは、上記入力信号が無信号の状態における上記帰還信号のレベルが、上記変調手段の最大入力振幅レベルを超えない値になるように設定されている。したがって、上記電源電圧のレベル上昇に伴ない、パルス信号および帰還信号のレベルが上昇したとしても、変調手段は、帰還信号と入力信号とに基づいて、正しくスイッチング手段を制御できる。したがって、信号入力状態の合間に無入力の状態があったとしても、デジタルスイッチングアンプは、復調信号が入力信号を高い精度で増幅した信号になるようなパルス信号を出力できる。
【0017】
なお、例えば、スピーカなど、パルス信号を利用する回路が、例えば、ローパスフィルタなどによって当該パルス信号から高周波成分を除去すると、入力信号を高精度に増幅した復調信号が生成される。
【0018】
さらに、上記構成では、高精度に増幅された復調信号を生成するためのパルス信号が出力されるにも拘わらず、電源としてトランス使用電源が用いられている。したがって、スイッチング電源を使用する場合よりも、簡単な回路構成で、発生されるノイズの少ないデジタルスイッチングアンプを実現できる。
【0019】
また、上記変調手段に代えて、入力信号と上記帰還信号との差を積分する積分手段、当該積分手段の出力を予め定める周期で量子化する量子化手段、および、当該量子化手段の出力に基づいて、上記スイッチング手段のスイッチング動作を制御する制御手段を有する変調手段を備えていてもよい。
【0020】
なお、上記積分手段は、1次の積分演算を行うものであってもよいし、高次の積分演算を行うものであってもよい。また、当該構成の場合、上記スイッチング手段は、上記電源から電源電圧が印加される端子と、上記パルス信号を出力する出力端子との間に設けられ、上記量子化手段の量子化結果に基づいて、導通および遮断が制御されるスイッチなどによって実現できる。さらに、パルス信号は、1つの伝送線で伝送される信号であってもよいし、2本の伝送線で伝送される差動信号であってもよい。なお、パルス信号が差動信号の場合は、帰還信号も差動信号として変調手段に帰還される。
【0021】
当該構成では、入力信号と上記帰還信号との差を積分手段が積分し、積分手段の積分結果が、量子化手段によって、予め定める周期で量子化される。さらに、制御手段は、量子化結果に基づいて、スイッチング手段のスイッチング動作を制御する。これによって、スイッチング手段は、パルス数変調されたパルス信号を出力できる。
【0022】
この場合も、上述のデジタルスイッチングアンプと同様、帰還信号は、パルス信号を所定の減衰率で減衰して生成された信号である。また、無入力時には、電源の負荷が軽くなるが、トランスのレギュレーションカーブは、上述のデジタルスイッチングアンプと同様に設定されている。
【0023】
したがって、上述のデジタルスイッチングアンプと同様に、高精度に増幅された復調信号を生成するためのパルス信号を出力可能で、しかも、簡単な回路構成、かつ、ノイズの少ないデジタルスイッチングアンプを実現できる。
【0024】
また、量子化手段を備えるデジタルスイッチングアンプの場合は、量子化の周波数を入力信号の周波数に比べて十分高く設定することにより、ノイズシェープされたパルス信号を出力できる。
【0025】
【発明の実施の形態】
本発明の一実施形態について図1ないし図5に基づいて説明すると以下の通りである。すなわち、本実施形態に係るデジタルスイッチングアンプ1は、図1に示すように、入力端子Tiから入力される信号Siをノイズシェープし、パルス増幅することにより、入力信号Siに応じたパルス信号Soを出力端子Toから出力する回路であって、上記入力信号Siおよび後述の帰還信号Sfの差を積分し、積分結果を量子化するデルタシグマ変調回路(変調手段)2と、電源回路(電源)3と、デジタルスイッチングアンプ1の出力信号(パルス信号So)として、当該電源回路3からの両電源電圧Vh・Vlのうちのいずれかのレベルの信号を出力するスイッチング回路(スイッチング手段)4と、デルタシグマ変調回路2が出力する量子化出力信号Sqに基づいて、スイッチング回路4を制御して、上記パルス信号Soの立ち上がりおよび立ち下がりを制御するドライバ回路(変調手段;制御手段)5と、上記パルス信号Soを所定の減衰率で減衰させて帰還信号Sfを生成する減衰器(帰還手段)6とを備えている。上記パルス信号Soは、ローパスフィルタ7を介し、復調信号Sdとして、スピーカ8に伝えられ、スピーカ8は、受け取った信号を音声信号として再生する。
【0026】
上記デルタシグマ変調回路2は、オペアンプより構成される接合器を複数使用して入力信号Siをノイズシェープする回路であって、例えば、入力信号Siから帰還信号Sfを減算する差分器21と、差分器21の出力信号を高次積分する積分器・加算器群22と、積分器・加算器群22の出力信号を量子化する量子化器23とを備えている。
【0027】
上記量子化器23は、例えば、2値の量子化器であって、量子化出力信号Sqとして、予め定められた、しきい値を超えているか否かを示す信号を出力する。また、量子化器23が入力信号を量子化する際のサンプリング周波数は、量子化雑音に微分特性すなわち高域上がりの特性を与えることによって、デルタシグマ変調回路2の出力信号を再生する場合のノイズを可聴領域以上の周波数帯域に追い出し、ノイズシェープできる程度に高い周波数に設定されている。なお、上記差分器21および積分器・加算器群22が特許請求の範囲に記載の積分手段に対応し、量子化器23が量子化手段に対応する。
【0028】
一方、2値に量子化する場合、スイッチング回路4には、例えば、電源回路3から高電位側の電源電圧Vhが印加される端子と出力端子Toとの間に配されたスイッチSW1、および、電源回路3から低電位側の電源電圧Vlが印加される端子と出力端子Toとの間に配されたスイッチSW2が設けられている。上記両スイッチSW1・SW2は、例えば、FET(Field Effect Transistor )で構成されており、ドライバ回路5は、各スイッチSW1・SW2のゲート電位を制御するなどして、それぞれの導通/遮断を制御する。
【0029】
2値に量子化する構成では、ドライバ回路5は、しきい値を超えたことを示す量子化出力信号Sqが出力された場合、スイッチSW1を導通させ、スイッチSW2を遮断する。これにより、パルス信号Soのレベルは、電源電圧Vhになる。これとは逆に、しきい値を下回っていることを示している場合、ドライバ回路5は、スイッチSW1を遮断し、スイッチSW2を導通させる。これにより、パルス信号Soのレベルは、電源電圧Vlになる。
【0030】
また、減衰器6は、パルス信号Soを予め定める分圧比で分圧して、帰還信号Sfを生成している。具体的には、減衰器6は、例えば、互いに直列に接続された抵抗R1およびR2から構成されている。当該直列回路の抵抗R1側の端部は、出力端子Toに接続されており、他端は、接地されている。また、両抵抗R1・R2の接続点は、デルタシグマ変調回路2に接続されている。これにより、減衰器6は、各抵抗の抵抗値をそれぞれの参照符号で示すと、R2/(R1+R2)〔倍〕の減衰量αでパルス信号Soを減衰した信号を、帰還信号Sfとして出力できる。なお、減衰器6の減衰量(分圧比)αは、後述するように、デジタルスイッチングアンプ1の増幅率に応じて設定されている。
【0031】
本実施形態に係るローパスフィルタ7は、例えば、一次のLCフィルタであって、ローパスフィルタ7の入出力間に配されたコイルL1、並びに、コイルL1の出力側と接地レベルとの間に配されたコンデンサC1を備えている。これにより、デルタシグマ変調回路2が入力信号Siを正しくデルタシグマ変調していれば、入力信号Siに比例した復調信号Sdをスピーカ8に与えることができる。
【0032】
さらに、本実施形態に係るデジタルスイッチングアンプ1では、上記電源回路3として、トランス使用電源が採用されている。上記電源回路3は、商用電源系統からの交流電力を降圧するトランス31と、降圧された交流電力を整流して、直流電力に変換する整流回路32とを備えている。
【0033】
ここで、上記トランス31のレギュレーションカーブは、例えば、商用電源系統に接続される一次側巻線N1の巻数と整流回路32に接続される二次側巻線N2の巻数との比率、巻き方、あるいは、巻線N1・N2により形成される磁気回路に鎖交する磁性体の材質や形状などの要素を調整するなどして、基準の入力信号Siとして予め想定された信号が入力されている状態(基準状態)で、デジタルスイッチングアンプ1が、スピーカ8端での定格出力となる電力のパルス信号Soを出力できるように設定されている。なお、上記基準の入力信号Siは、デジタルスイッチングアンプ1の用途で、通常入力されると想定される信号であって、デジタルスイッチングアンプ1の用途に応じて想定される。
【0034】
例えば、デジタルスイッチングアンプ1の出力信号(So)がスピーカ8で再生される場合、一例として、スピーカ8端での定格出力が、6Ω負荷にて25Wであり、定格出力25Wを出すために、整流後の直流電圧を約13Vに設定する必要があるとすると、図2中、点Aで示すように、上記通常状態で、電源回路3の出力電圧V(=Vh−Vl)が13Vとなるように、トランス31のレギュレーションカーブが設定される。これにより、上記通常状態において、デルタシグマ変調回路2は、1ビットのパルス信号Soとして、波高値が13Vの信号を出力できる。
【0035】
また、トランスを使用した電源回路は、負荷の変動によって整流後の電圧が変化し、図2に示すレギュレーションカーブのように、軽負荷の出力電圧は、重負荷の場合よりも大きくなるが、上記トランス31のレギュレーションカーブは、図2中、点Bに示すように、上記各要素を調整するなどして、入力信号Siが無信号の状態(無入力状態)、すなわち、スピーカ8での出力が0Wとなるような入力信号Siが印加されている状態であっても、帰還信号Sfのレベルが、デルタシグマ変調回路2の最大入力振幅レベルを越えないように設定されている。
【0036】
以下では、図3に示すように、図1に示すデルタシグマ変調回路2の差分器21および積分器・加算器群22に代えて、入力信号Siと帰還信号Sfとの差を高次積分して出力するデルタシグマ演算部(積分手段)24を設けた場合を例にして、デルタシグマ変調回路2の入力段の構成例を説明する。
【0037】
すなわち、上記入力段25は、オペアンプA11を用いた減算および積分回路である。当該オペアンプA11の反転入力端子および出力端子間には、コンデンサC11が設けられており、反転入力端子は、コンデンサC12を介して接地されている。また、反転入力端子には、抵抗R11を介して、帰還信号Sfが印加されており、非反転入力端子には、抵抗R12を介して、入力信号Siが印加されている。これにより、入力段は、両信号Si・Sfの差を一次積分した結果を、次段以降の回路へ出力できる。
【0038】
ここで、上記構成の入力段25において、オペアンプA11の最大入力振幅レベルの制限などによって、デルタシグマ変調回路2の最大入力振幅レベルがXに設定されているとする。この場合、減衰器6の減衰量αを(上述の例では、R2/(R1+R2))とすると、パルス信号Soの波高値の最大値Zは、X/αになる。したがって、図1に示すトランス31のレギュレーションカーブは、図2中の点Bに示すように、無入力状態における出力電圧(Vh−Vl)が上記最大値Zを超えないように設定される。本実施形態では、上記最大値Zは、例えば、約20Vに設定されており、無入力状態(点B)の電圧が当該最大値Z以下になるように(例えば、18Vになるように)、上記レギュレーションカーブが設定される。
【0039】
上記構成において、パルス信号Soがハイレベル(Vh)になると、帰還信号Sfも大きくなるので、入力信号Siが十分に大きくない限り、デルタシグマ変調回路2における積分結果が減少する。したがって、デルタシグマ変調回路2によって、ハイレベルのパルス信号Soを示す量子化出力信号Sqが出力される可能性が低下する。一方、パルス信号Soがローレベル(Vl)の場合、帰還信号Sfは、小さく、入力信号Siに応じて、上記積分結果を増加させる。したがって、デルタシグマ変調回路2によって、ハイレベルのパルス信号Soを示す量子化出力信号Sqが出力される可能性が高くなる。
【0040】
この結果、パルス信号Soがハイレベルになる頻度(単位時間あたりのパルス数)は、入力信号Siに見合った頻度に制御される。ここで、上記デルタシグマ変調回路2が量子化する際の周波数は、可聴範囲外になるように、十分高く設定されている。また、上記減衰器6での減衰によって、パルス信号Soの波高値のレベルは、帰還信号Sfによる入力信号Siからの減算幅よりも大きな値に設定されている。これにより、デジタルスイッチングアンプ1は、入力信号Siをノイズシェープし、パルス増幅した信号Soを出力できる。
【0041】
一方、ローパスフィルタ7は、当該パルス信号Soの高域成分を除去して、復調信号Sdを生成し、スピーカ8へ与える。したがって、上記頻度が入力信号Siに見合った頻度に制御されていれば、ローパスフィルタ7は、入力信号Siに比例した復調信号Sdをスピーカ8に与えることができる。
【0042】
ここで、スイッチング回路4は、電源回路3からの電源電圧(Vh、Vl)をスイッチングしてパルス信号Soを生成しているので、入力信号Siが大きく、パルス信号Soがハイレベルとなる頻度が高い程、電源回路3の負荷が大きくなり、入力信号Siが小さく、上記頻度が低い程、上記負荷が小さくなる。
【0043】
一方、電源回路3は、トランス使用電源であり、整流回路32がトランス31の出力を整流して生成した直流電圧を、非安定の電源電圧Vh、Vlとして出力している。したがって、電源回路3の出力電圧(Vh−Vl)は、図2に示すレギュレーションカーブのように、上記負荷が高くなれば低下し、負荷が軽くなれば上昇する。したがって、パルス信号Soの波高値も、負荷が高くなれば低下し、負荷が軽くなれば上昇する。
【0044】
この結果、パルス信号Soの波高値が高くなった場合、波高値が高くならないときと同様の頻度でハイレベルになるようにパルス信号Soが制御されてしまうと、ローパスフィルタ7経過後のパルス信号So(復調信号Sd)のレベルは、入力信号Siに比例したレベルよりも大きくなり、波形が歪んでしまう。
【0045】
ところが、本実施形態に係るデジタルスイッチングアンプ1では、パルス信号Soが減衰器6を介してデルタシグマ変調回路2に帰還信号Sfとして帰還されているので、波高値が高くなると、パルス信号Soがハイレベルになったときに、デルタシグマ変調回路2において積分結果の減少する幅が大きくなる。したがって、波高値が低い場合よりも、デルタシグマ変調回路2がスイッチング回路4を制御して、ハイレベルのパルス信号Soを出力させる頻度が低下する。これとは逆に、パルス信号Soの波高値が低くなると、パルス信号Soがハイレベルになったときに、上記積分結果の減少幅が小さくなるので、デルタシグマ変調回路2がスイッチング回路4を制御して、ハイレベルのパルス信号Soを出力させる頻度が上昇する。これらの結果、パルス信号Soがハイレベルになる頻度は、パルス信号Soの波高値の変動による復調信号Sdの変動を打ち消すように制御される。
【0046】
したがって、電源回路3として、負荷に応じて出力電圧(Vh−Vl)が変動するトランス使用電源を使用しているにも拘わらず、デジタルスイッチングアンプ1は、ローパスフィルタ7を経過した後のパルス信号So(復調信号Sd)が、入力信号Siに比例した値となるように、パルス信号Soを制御できる。
【0047】
ここで、デジタルスイッチングアンプ1の増幅率は、減衰器6の減衰量αと差分器21(デルタシグマ演算部24)の構成とによって決まる。より詳細には、定数をa、bとしたとき、差分器21の出力がa・Si−b・Sfの場合(デルタシグマ演算部24がa・Si−b・Sfを積分する場合)、パルス信号Soおよび帰還信号Sfのレベルを、それぞれSo、Sfとすると、α・So=Sfになるので、デジタルスイッチングアンプ1の増幅率〔倍〕は、a/(b・α)となる。
【0048】
したがって、上記定数a、b、および、減衰器6の減衰量αを一定に設定することで、デジタルスイッチングアンプ1は、ローパスフィルタ7を経過した後のパルス信号So(復調信号)が、入力信号Siを一定の増幅率で増幅したレベルになるように、パルス信号Soを制御できる。また、それぞれを決定する抵抗をトリミングするなどして、上記定数a、b、および、減衰器6の減衰量αを精度良く設定することで、デジタルスイッチングアンプ1の増幅率を高精度に設定できる。
【0049】
さらに、本実施形態に係るデジタルスイッチングアンプ1では、無入力時における帰還信号Sfのレベルが、デルタシグマ変調回路2の最大入力振幅レベルを越えないように設定されている。
【0050】
したがって、無入力時に、通常状態よりも電源回路3の負荷が軽くなり、電源回路3の出力電圧(Vh−Vl)が通常状態における値(図2の点A)よりも上昇した結果(点Bの場合)、帰還信号Sfのレベルが通常状態よりも上昇したとしても、帰還信号Sfのレベルは、デルタシグマ変調回路2の最大入力振幅レベルに入っている。この結果、デルタシグマ変調回路2は、通常状態よりも高い波高値のパルス信号Soを出力する無入力時であっても、帰還信号Sfと入力信号Siとの差を積分した値の演算を精度良く実施できる。したがって、無入力時であっても、パルス信号Soがハイレベルになる頻度を高精度に制御できる。この結果、信号が入力されている期間の合間に無入力の期間があったとしても、ローパスフィルタ7を経過したパルス信号So(復調信号Sd)には、上記演算の誤差に起因する波形歪みが発生しない。
【0051】
さらに、上記構成では、デジタルスイッチングアンプ1の増幅率を精度良く設定可能で、無入力時にも波形歪みが発生しないにも拘わらず、電源回路3としてトランス使用電源が用いられている。したがって、電源回路3としてスイッチング電源を使用する場合よりも、簡単な回路構成で電源回路を実現でき、安価なデジタルスイッチングアンプ1を提供できる。さらに、スイッチング電源を使用する場合よりも、電源回路3から発生するノイズを削減できる。この結果、電源回路のノイズとスイッチング回路4で発生するノイズとの相互干渉が発生することもなく、安定してパルス信号Soを制御できる。また、電源回路のノイズが商用電源系統に漏れるという不具合を防止するための対策も不要である。
【0052】
ところで、上記では、量子化器23が2値に量子化し、量子化結果に基づいて、スイッチング回路4が1つのパルス信号Soをスイッチングする場合について説明したが、これに限るものではない。
【0053】
例えば、図4に示すデジタルスイッチングアンプ1aのように、デルタシグマ変調回路2aの量子化器23aが積分器・加算器群22の積分結果を3値に量子化すると共に、当該量子化結果に基づいて、スイッチング回路4aが2つのパルス信号Sop・Somをスイッチングしてもよい。
【0054】
上記量子化器23aでは、+1、0および−1の3値に量子化するために、予め定める第1のしきい値と、当該第1のしきい値よりも低い第2のしきい値とが決められており、+1を示す量子化出力信号Sq、すなわち、積分結果が第1のしきい値を上回ったことを示す量子化出力信号Sqを量子化器23aが出力すると、スイッチング回路4aは、+1に対応するパルス信号Sopをハイレベルにスイッチングする。一方、積分結果が第2のしきい値を下回ったこと(−1)を示す量子化出力信号Sqが出力されると、スイッチング回路4aは、−1に対応するパルス信号Somをハイレベルにスイッチングする。なお、積分結果が上記両しきい値の間(0)を示す量子化出力信号Sqが出力されると、スイッチング回路4aは、両パルス信号Soをローレベルにスイッチングする。
【0055】
また、本実施形態に係るデジタルスイッチングアンプ1aには、パルス信号Sopを減衰させた帰還信号Sfpを生成し、デルタシグマ変調回路2aの入力側に帰還させる減衰器6pと、パルス信号Somを減衰させた帰還信号Sfmを生成して帰還させる減衰器6mとが設けられており、図1に示す差分器21に代えて設けられた差分器21aは、入力信号Siから帰還信号Sfpを減算し、帰還信号Sfmを加算した値を出力する。
【0056】
なお、以下では、図3と同様に、入力信号Siから帰還信号Sfpを減算し、さらに、帰還信号Sfmを加算した値を積分するデルタシグマ演算部24aを差分器21aおよび積分器・加算器群22に代えて設けた場合を例にして、デルタシグマ演算部24aの構成例を図5を参照して説明する。
【0057】
すなわち、デルタシグマ演算部24aの入力段25aは、図3に示す入力段25と略同様であるが、抵抗R11・R12に代えて、抵抗R21〜R24が設けられている。さらに、入力信号Siとして与えられる差動の入力信号(Sip−Sim)のうち、入力信号Simは、抵抗R21を介して、オペアンプA11の反転入力端子に印加され、入力信号Sipは、抵抗R23を介して、オペアンプA11の非反転入力端子に印加される。また、オペアンプA11の反転入力端子には、抵抗R22を介して帰還信号Sfpが入力され、非反転入力端子には、抵抗R24を介して帰還信号Sfmが入力される。
【0058】
また、スイッチング回路4aは、図4に示すように、例えば、図1に示すスイッチSW1・SW2と同様に接続されたスイッチSW1p・SW2pと、両スイッチSW1・SW2と同様に接続されたスイッチSW1m・SW2mとによって構成されている。また、ドライバ回路5aは、+1を示す量子化出力信号Sqが出力された場合に、スイッチSW1pを導通し、スイッチSW2pを遮断すると共に、それ以外の量子化出力信号Sqが出力された場合は、スイッチSW1pを遮断し、スイッチSW2pを導通させる。さらに、ドライバ回路5aは、−1を示す量子化出力信号Sqが出力された場合、スイッチSW1mを導通させ、スイッチSW2mを遮断すると共に、それ以外の量子化出力信号Sqが出力された場合、スイッチSW1mを遮断し、スイッチSW2mを導通させる。
【0059】
さらに、減衰器6pは、図1に示す減衰器6の抵抗R1・R2と同様の抵抗R1p・R2pから構成されており、減衰器6mは、両抵抗R1・R2と同様の抵抗R1m・R2mから構成されている。
【0060】
一方、デジタルスイッチングアンプ1aの出力端子Top・Tomから、差動信号として出力される両パルス信号Sop・Somは、図1に示すローパスフィルタ7と同様のローパスフィルタ7p・7mをそれぞれ通過して、復調信号Sdp・Sdmとして、スピーカ8に入力される。
【0061】
上記構成でも、図1のデジタルスイッチングアンプ1と同様に、差動信号の+側出力となるパルス信号Sopがハイレベル(Vh)になると、帰還信号Sfpが大きくなるので、入力信号Siが十分に大きくない限り、デルタシグマ変調回路2aにおける積分結果が減少する。この結果、デルタシグマ変調回路2によって、ハイレベルのパルス信号Sopを示す量子化出力信号Sqが出力される可能性が低下する。
【0062】
これとは逆に、差動信号の−側出力となるパルス信号Somがハイレベル(Vh)になると、帰還信号Sfmが大きくなり、入力信号Siが十分に小さくない限り、上記積分結果が増大するので、デルタシグマ変調回路2aによって、ハイレベルのパルス信号Somを示す量子化出力信号Sqが出力される可能性が低くなる。
【0063】
さらに、上述のデジタルスイッチングアンプ1と同様に、本実施形態に係るデジタルスイッチングアンプ1aでは、パルス信号Sop・Somが減衰器6p・6mを介し、帰還信号Sfp・Sfmとしてデルタシグマ変調回路2に帰還されているので、各パルス信号Sop・Somがハイレベルになる頻度は、各パルス信号Sop・Somの波高値の変動に起因する、差動の復調信号(Sdp−Som)の変動を打ち消すように制御される。
【0064】
また、この場合であっても、上記デジタルスイッチングアンプ1と同様に、無入力時における帰還信号Sfp・Sfmのレベルが、デルタシグマ変調回路2aの最大入力振幅レベルを超えないように、電源回路3に設けられたトランス31のレギュレーションカーブが設定されている。
【0065】
したがって、上記デジタルスイッチングアンプ1と同様に、デジタルスイッチングアンプ1aの増幅率を精度良く設定可能で、無入力時にも波形歪みが発生しないにも拘わらず、簡単な回路構成かつ安価で、しかも、ノイズを発生させずに安定して動作可能なデジタルスイッチングアンプ1aを実現できる。
【0066】
【発明の効果】
本発明に係るデジタルスイッチングアンプは、以上のように、電源と、当該電源から供給される電源電圧をスイッチングしてパルス信号を生成するスイッチング手段と、上記パルス信号を予め定める減衰率で減衰して帰還信号を生成する帰還手段と、上記パルス信号から高周波成分を除去して生成される復調信号が入力信号に比例するように、当該入力信号と上記帰還信号とに基づいて、上記スイッチング手段のスイッチング動作を制御する変調手段とを備え、上記電源には、トランスと、当該トランスの出力を整流して直流電圧を生成し、当該直流電圧を上記電源電圧として上記スイッチング手段へ印加する整流回路とが設けられ、上記入力信号が無信号の状態における上記帰還信号のレベルが、上記変調手段の最大入力振幅レベルを超えない値になるように、上記トランスのレギュレーションカーブが設定されている構成である。
【0067】
また、本発明に係るデジタルスイッチングアンプは、以上のように、上記変調手段に代えて、入力信号と上記帰還信号との差を積分する積分手段、当該積分手段の出力を予め定める周期で量子化する量子化手段、および、当該量子化手段の出力に基づいて、上記スイッチング手段のスイッチング動作を制御する制御手段を有する変調手段を備えている構成である。
【0068】
当該構成によれば、帰還信号は、パルス信号を所定の減衰率で減衰して生成された信号である。また、無入力時には、電源の負荷が軽くなるが、トランスのレギュレーションカーブは、無入力時における帰還信号のレベルが、上記変調手段の最大入力振幅レベルを超えない値になるように設定されている。
【0069】
したがって、上述のデジタルスイッチングアンプと同様に、高精度に増幅された復調信号を生成するためのパルス信号を出力可能で、しかも、簡単な回路構成、かつ、ノイズの少ないデジタルスイッチングアンプを実現できるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施形態を示すものであり、デジタルスイッチングアンプの要部構成を示すブロック図である。
【図2】上記デジタルスイッチングアンプに設けられたトランスのレギュレーションカーブを示すグラフである。
【図3】上記デジタルスイッチングアンプに設けられたデルタシグマ演算器の構成例を示す回路図である。
【図4】本発明の他の実施形態を示すものであり、デジタルスイッチングアンプの要部構成を示すブロック図である。
【図5】上記デジタルスイッチングアンプに設けられたデルタシグマ演算器の構成例を示す回路図である。
【図6】従来技術を示すものであり、デジタルスイッチングアンプの要部構成を示すブロック図である。
【符号の説明】
2・2a デルタシグマ変調回路(変調手段)
3 電源回路(電源)
4・4a スイッチング回路(スイッチング手段)
5・5a ドライバ回路(制御手段)
6・6p・6m 減衰器(帰還手段)
21・21a 差分器(積分手段)
22 積分器・加算器群(積分手段)
23・23a 量子化器(量子化手段)
24・24a デルタシグマ演算部(積分手段)
31 トランス
32 整流回路
Claims (5)
- 電源と、
当該電源から供給される電源電圧をスイッチングしてパルス信号を生成するスイッチング手段と、
上記パルス信号を予め定める減衰率で減衰して帰還信号を生成する帰還手段と、
上記パルス信号から高周波成分を除去して生成される復調信号が入力信号に比例するように、当該入力信号と上記帰還信号とに基づいて、上記スイッチング手段のスイッチング動作を制御する変調手段とを備え、
上記電源には、トランスと、当該トランスの出力を整流して直流電圧を生成し、当該直流電圧を上記電源電圧として上記スイッチング手段へ印加する整流回路とが設けられ、
上記入力信号が無信号の状態における上記帰還信号のレベルが、上記変調手段の最大入力振幅レベルを超えない値になるように、上記トランスのレギュレーションカーブが設定されていることを特徴とするデジタルスイッチングアンプ。 - 上記パルス信号は、パルス搬送波の単位時間あたりのパルス数が入力信号に応じた値となるパルス信号である、ことを特徴とする請求項1に記載のデジタルスイッチングアンプ。
- 上記パルス信号は、パルス信号の繰り返し時間率が入力信号に応じた値となるパルス信号である、ことを特徴とする請求項1に記載のデジタルスイッチングアンプ。
- 上記パルス信号は、パルスのスペースが入力信号に応じた値となるパルス信号である、ことを特徴とする請求項1に記載のデジタルスイッチングアンプ。
- 上記パルス信号は、パルスの持続時間が入力信号に応じた値となるパルス信号である、ことを特徴とする請求項1に記載のデジタルスイッチングアンプ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002001594A JP3875105B2 (ja) | 2002-01-08 | 2002-01-08 | デジタルスイッチングアンプ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002001594A JP3875105B2 (ja) | 2002-01-08 | 2002-01-08 | デジタルスイッチングアンプ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006156600A Division JP4322889B2 (ja) | 2006-06-05 | 2006-06-05 | デジタルスイッチングアンプ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003204229A JP2003204229A (ja) | 2003-07-18 |
JP3875105B2 true JP3875105B2 (ja) | 2007-01-31 |
Family
ID=27641678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002001594A Expired - Fee Related JP3875105B2 (ja) | 2002-01-08 | 2002-01-08 | デジタルスイッチングアンプ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3875105B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4574466B2 (ja) * | 2005-06-29 | 2010-11-04 | シャープ株式会社 | 音声再生装置 |
JP4735826B2 (ja) * | 2005-10-05 | 2011-07-27 | サンケン電気株式会社 | 電力変換装置 |
JP4947307B2 (ja) * | 2007-11-30 | 2012-06-06 | オンキヨー株式会社 | スイッチングアンプ |
KR100966356B1 (ko) | 2008-02-01 | 2010-06-28 | (주)디라직 | 전원단과 증폭단을 통합한 단일단 스위칭 파워 음향 증폭기 |
-
2002
- 2002-01-08 JP JP2002001594A patent/JP3875105B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003204229A (ja) | 2003-07-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11431310B2 (en) | Tracking and correcting gain of open-loop driver in a multi-path processing system | |
US7148829B2 (en) | Delta-sigma modulation circuit with gain control function | |
EP1435695A1 (en) | DELTA−SIGMA MODULATION APPARATUS AND SIGNAL AMPLIFICATION APPARATUS | |
US6140875A (en) | Device for amplifying digital signals | |
CN103843061B (zh) | 音频信号处理方法及其音频信号处理设备 | |
US11329620B2 (en) | Tracking and correcting gain of open-loop driver in a multi-path processing system | |
US6700518B2 (en) | Digital switching amplifier | |
US10404248B2 (en) | Calibration of a dual-path pulse width modulation system | |
US7474237B2 (en) | Circuits and methods for using error correction in power amplification and signal conversion | |
KR100514340B1 (ko) | 디지털 데이터 변환 장치 | |
JP3875105B2 (ja) | デジタルスイッチングアンプ | |
JP2000307359A (ja) | Δς変調を用いるスイッチング増幅器 | |
JP4322889B2 (ja) | デジタルスイッチングアンプ | |
US8410963B2 (en) | Data converter circuit and method | |
JPH07254823A (ja) | デルタシグマ変調増幅器 | |
JP3289590B2 (ja) | D級電力増幅器 | |
US20200161970A1 (en) | Signal generation circuit | |
JP2004128662A (ja) | デジタルアンプ | |
JP4021333B2 (ja) | デジタル・スイッチング増幅装置 | |
JP3779196B2 (ja) | デジタルスイッチング増幅器 | |
JP2000307428A (ja) | 1ビット信号再生装置 | |
JP3741962B2 (ja) | スイッチングアンプ | |
US11088662B2 (en) | Digital amplifier and output device | |
JP6670380B2 (ja) | デジタルアンプおよび出力装置 | |
WO2024136644A1 (en) | Adaptive digital lc compensation filter for audio amplifiers |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050826 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060605 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061025 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3875105 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |