JP3860972B2

JP3860972B2 - 遊技機

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Publication number: JP3860972B2
Application number: JP2001025885A
Authority: JP
Inventors: 王宏小島; 幸一阿部
Original assignee: 株式会社藤商事
Priority date: 2001-02-01
Filing date: 2001-02-01
Publication date: 2006-12-20
Anticipated expiration: 2021-02-01
Also published as: JP2002224400A

Description

【０００１】
【発明の属する技術分野】
本発明は、パチンコ機、アレンジボール機、雀球遊技機、回胴式遊技機などの遊技機に関し、特に、遊技動作中に停電などが生じても、電源復旧後には正常に元の遊技動作を再開できるように改善した遊技機に関するものである。
【０００２】
【従来の技術】
パチンコ機などのパソコン内蔵型の遊技機は、電源電圧が所定値を下回った場合には正常な動作を継続することが不可能となる。そこで、パソコン内蔵型の遊技機には、落雷などに伴う停電が生じても、その影響を受けないような工夫が必要となる。
【０００３】
ここで、各パチンコホールに自家発電装置を備えるような対策もあり得るが、パチンコ機での消費電力は少なくなく、しかもパチンコ機の台数も多いので、かかる対策はコスト的にも設置空間的にも現実的でない。
【０００４】
そのため、停電に対する一般的な対策としては、ＮＭＩの処理によって必要なデータをＲＡＭエリアに保存し、そのＲＡＭエリアにバックアップ電源を供給して内容を維持し、商用電源が復旧すればバックアップされたデータを読み出して、停電前の遊技動作を再現するようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、停電などのトラブルは突発的に生じるので、例えば、停電前のパチンコ機が大当り状態であったような場合には、電源復旧後は、如何なる場合にも大当りゲームが再現される必要があり、そうでないと遊技者との間に無用のトラブルが発生してしまうことになる。また、停電状態でなくても、電源ラインに予期せぬ異常が生じることもあり、例えば、電源ラインが不安定な状態で変動しても、適切な動作をすることが望まれる。
【０００６】
この発明は、かかる要請に基づいてなされたものであって、中断された遊技動作が再開されるに際して、万一、電源電圧の変動やその他の電気的トラブルがあったとしても、極力、元のゲームが再現されるように改善された遊技機を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、装置内部に記憶された制御プログラムにしたがって遊技動作を実現する一方、前記制御プログラムにしたがった正常な処理がされなくなると、自走状態となるリセット回路の動作に基づいて、遊技動作を強制的に初期状態に戻すようにした遊技機であって、所定時間以内の間隔でパルス状のクリア信号を出力するクリア処理を設けると共に、電源投入時に生成されるパルス状の電源リセット信号を受けてこれを出力すると共に、前記電源リセット信号の後に開始される所定のカウント動作が終了した後に、パルス状のイニシャル信号を出力するクリア回路を設け、前記電源リセット信号と前記イニシャル信号に基づいてシステムを電源リセット状態にすると共に、前記クリア信号と前記イニシャル信号のＯＲ出力を前記リセット回路のクロック端子に供給することで、前記リセット回路が自走状態となることを、電源投入直後から回避するようにした。ここで、制御プログラムは、典型的には、遊技動作を中心的に制御する主制御基板、及び／又は、主制御基板からの指令に基づいて遊技媒体を払出す払出制御基板に設けられている。
【０００８】
本発明では、クリア処理に加えてクリア回路を設けているので、中断された遊技動作が再開されるに際して、万一、電源電圧の変動やその他の電気的トラブルがあったとしても、リセット手段ＷＤＴが機能して遊技動作が初期化されるようなトラブルがない。なお、本発明のクリア回路は、実施例ではシステムリセット回路がこれに該当する。
【０００９】
典型的には、クリア回路５２は、電源投入時の電源電圧が変動した場合にも、その変動に対応して繰り返し前記イニシャル信号ＰＳを出力するようになっている。また、前記イニシャル信号ＰＳは、電源リセット信号ＳＹＳＲＳＴに基づいて生成される。なお、ここで、電源リセット信号とは、電源電圧が正常値に立ち上がったことに対応して生成されるパルス信号を意味する。
【００１０】
【発明の実施の形態】
以下、本発明の一実施例であるカード式弾球遊技機に基づいて本発明の実施の形態を説明する。図１は、本実施例のパチンコ機２を示す斜視図であり、図２は、同パチンコ機２の側面図である。
【００１１】
図１に示すパチンコ機２は、島構造体に着脱可能に装着される矩形枠状の木製の外枠３と、外枠３に固着されたヒンジＨを介して開閉可能に枢着される前枠４とで構成されている。なお、このパチンコ機２は、カード式球貸し機１に電気的に接続された状態で、パチンコホールの島構造体の長さ方向に複数個が配設されている。
【００１２】
ヒンジＨを介して外枠３に枢着される前枠４には、遊技盤５が裏側から着脱自在に装着され、遊技盤５の前側に対応させて、窓部を有するガラス扉６と前面板７とが夫々開閉自在に枢着されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠４の下部には、上皿８から溢流し又は抜き取った遊技球を貯留する下皿９と、発射手段１０の発射ハンドル１１とが設けられている。
【００１３】
この発射手段１０は、回動操作可能な発射ハンドル１１と、この発射ハンドル１１の回動角度に応じた打撃力で打撃槌１２（図４）により遊技球を発射させる発射モータなどを備えている。上皿８の右部には、カード式球貸し機１に対する球貸し操作用の操作パネル１３が設けられ、この操作パネル１３には、カード残額を３桁の数字で表示するカード残額表示部１３ａと、所定金額分の遊技球の球貸しを指示する球貸しスイッチ１３ｂと、ゲーム終了時にカードの返却を指令する返却スイッチ１３ｃとが設けられている。
【００１４】
図３に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１５がほぼ環状に設けられ、このガイドレール１５の内側の遊技領域５ａには、カラーの液晶ディスプレイ１６、図柄始動手段（図柄始動兼入賞手段）１７、開閉式入賞手段（大入賞手段）１８、複数の普通入賞手段１９（上段の普通入賞手段１９以外に、開閉式入賞手段１８の左右両側部に６つの普通入賞手段１９）、２つのゲート２０（通過口）が夫々所定の位置に配設されている。
【００１５】
液晶ディスプレイ１６は、変動図柄を表示するとともに背景画像や各種のキャラクタの動画などを表示する第１図柄表示手段２２として機能する。第１図柄表示手段２２は、背景画やキャラクタをアニメーション的に表示するとともに、左右方向に並ぶ３個（左、中、右）の図柄表示部２２ａ〜２２ｃを有し、図柄始動手段１７に遊技球が入賞することを条件に、各図柄表示部２２ａ〜２２ｃの表示図柄が所定時間だけ変動表示（スクロール表示）され、図柄始動手段１７への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄パターンで停止する。
【００１６】
液晶ディスプレイ１６の直ぐ上側に、普通入賞手段１９と第２図柄表示手段２３とが設けられている。第２図柄表示手段２３は１個の普通図柄を表示する普通図柄表示部を有し、ゲート２０を通過した遊技球が検出されたとき、普通図柄表示部の表示図柄が所定時間だけ変動し、遊技球のゲート２０通過時点において抽選された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。図柄始動手段１７は、開閉自在な左右１対の開閉爪１７ａを備えた電動式チューリップであり、第２図柄表示手段２３の変動後の停止図柄が当り図柄を表示した場合に、開閉爪１７ａが所定時間だけ開放されて入賞し易くなる。
【００１７】
開閉式入賞手段１８は前方に開放可能な開閉板１８ａを備え、第１図柄表示手段２２の変動後の停止図柄が「７７７」などの当り図柄のとき、「大当り」と称する特別遊技が開始され、開閉板１８ａが前側に開放される。この開閉式入賞手段１８の内部に特定領域１８ｂがあり、この特定領域１８ｂを入賞球が通過すると、特別遊技が継続される。ここで、特別遊技状態が遊技者に有利な状態に相当する。
【００１８】
開閉式入賞手段１８の開閉板１８ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞して開閉板１８ａが閉じるときに、遊技球が特定領域１８ｂを通過していない場合には特別遊技が終了するが、特定領域１８ｂを通過していれば最大で例えば１６回まで特別遊技が継続され、遊技者に有利な状態に制御される。
【００１９】
図４に示すように、前枠４の裏側には、遊技盤５を裏側から押さえる裏機構板３０が着脱自在に装着され、この裏機構板３０には開口部３０ａが形成され、その上側に賞球タンク３３と、これから延びるタンクレール３４とが設けられ、このタンクレール３４に接続された払出し手段３５が裏機構板３０の側部に設けられ、裏機構板３０の下側には払出し手段３５に接続された通路ユニット３６が設けられている。払出し手段３５から払出された遊技球は通路ユニット３６を経由して上皿排出口８ａ（図１）から上皿８に払出される。
【００２０】
裏機構板３０の開口部３０ａには、遊技盤５の裏側に装着された裏カバー３７と、入賞手段１７〜１９に入賞した遊技球を排出する入賞球排出樋（不図示）とが夫々嵌合されている。この裏カバー３７に装着されたケース３８の内部に主制御基板３９が配設され、その前側に図柄制御基板４０が配設されている（図２）。主制御基板３９の下側で、裏カバー３７に装着されたケース４１ａの内部にランプ制御基板４２が設けられ、このケース４１ａに隣接するケース４１ｂの内部にサウンド制御基板４３が設けられている。
【００２１】
これらケース４１ａ，４１ｂの下側で裏機構板３０に装着されたケース４４の内部には、電源基板４５と払出し制御基板４６が夫々設けられている。この電源基板４５には、図３に示すように、電源スイッチ８０と初期化スイッチ８５とが配置されている。これら両スイッチ８０，８５に対応する部位はケース４４が切欠かれ、両スイッチ８０，８５の各々を指で同時に操作可能になっている。
【００２２】
また、発射手段１０の後側に装着されたケース４７の内部には、発射制御基板４８が設けられている。これら制御基板３９〜４０，４２〜４３，４５〜４６，４８は夫々独立の基板であり、電源基板４５と発射制御基板４８を除く制御基板３９，４０，４２，４３，４６には、ワンチップマイコンＬＥ２０８０Ａ（ＬＥ・Ｔｅｃｈ社製）を備えるコンピュータ回路が搭載されており、主制御基板３９と他の制御基板４０，４２，４３，４６とは、複数本の信号線でコネクタを介して電気的に接続されている。なお、この実施例で使用するワンチップマイコンＬＥ２０８０Ａは、Ｚ８０（Ｚｉｌｏｇ社）相当品のＣＰＵとＲＯＭとＲＡＭとその他のＩＣを内蔵して構成されている。
【００２３】
主制御基板３９とその他の制御基板４０，４２，４３，４６とは、複数本の信号線でコネクタを介して電気的に接続され、主制御基板３９から各制御基板４０，４２，４３，４６に、所定の遊技動作を実行させる種々の制御コマンドを一方向通信で送信可能になっている。制御コマンドの一方向通信を採用することで、図柄停止に関する不正を確実に防止できるとともに、主制御基板３９の制御負荷を格段に軽減でき、送信制御を簡単化することができる。
【００２４】
図５は、主制御基板３９のうち、Ｚ８０ＣＰＵをリセット状態にするためのリセット信号発生部の回路例を図示したものである。この回路からはユーザリセット信号ＵＲＳＴと、システムリセット信号ＲＳＴとが出力されるが、何れの信号も、Ｚ８０ＣＰＵのリセット端子を所定時間ＬレベルにすることによりプログラムカウンタＰＣの値を強制的に００００Ｈにしてプログラム処理を初期状態に戻すものである。
【００２５】
図５に示すように、リセット信号発生部は、ＣＰＵからのタイマクリア信号を受けて動作するウォッチドッグタイマ回路５１と、リップルカウンタＲＢＣ（例えばＴＣ７４ＨＣ４０２０ＡＦ）及びＤ型フリップフロップＤ−ＦＦ（例えばＨＤ７４ＨＣ７４）からなるシステムリセット回路５２とで構成されている。そして、システムリセット回路５２には、不図示の電源リセット回路からのリセット信号ＳＹＳＲＳＴと、システムクロックＸＴＡＬとが供給され、システムリセット信号ＲＳＴとイニシャル信号ＰＳとを出力している。
【００２６】
ここで、電源リセット回路からのリセット信号ＳＹＳＲＳＴは、２つのシュミットトリガＧ２，Ｇ３とコンデンサ及び抵抗による遅延回路ＤＬとによってパルス幅が広がられ、主回路基板３９のＣＰＵが、他の制御基板４０，４２，４３，４６のＣＰＵより若干遅れてリセットされるようになっている。この動作によって、停電復旧時などの動作において、制御基板４０，４２，４３，４６が主制御基板３９からのコマンドを取りこぼす恐れがなくなる。
【００２７】
ウォッチドックタイマ回路５１は、専用ＩＣたるウォッチドッグタイマＷＤＴ（ＴＡ８０３０Ｓ）を用いている。このウォッチドッグタイマＷＤＴは、クロック端子ＷＤにパルス信号が入力されない自走状態では、ＴＣ端子の電圧が、ＩＣへの電源投入後、２Ｖと４Ｖの間で充放電を繰り返し、ＲＳＴ端子からは、Ｈレベル期間Ｔ_WDが１．１×Ｃ１×Ｒ１（ｍｓ）、Ｌレベル期間Ｔ_RSTが０．７５×Ｃ１（ｍｓ）のリセット信号ＲＳＴが出力される（以下、Ｔ_WD＋Ｔ_RSTをタイマリセット周期Ｔ₀と呼ぶ）。一方、クロック端子ＷＤに正パルスが加わると、４Ｖに向けての充電途中でも充電電荷が放電されて、再び２Ｖから充電動作を始めるようになっている。
【００２８】
そこで、このパチンコ機では、ウォッチドッグタイマＷＤＴのクロック端子ＷＤに、タイマリセット周期Ｔ₀未満の所定時間Ｔ_CLR毎にタイマクリア信号をソフトウェア的に加えることによって、ＲＳＴ端子が常時Ｈレベルに維持されるようにしている。パチンコ機が正常に動作している場合には、ウォッチドッグタイマ回路５１に所定時間Ｔ_CLR毎にタイマクリア信号が加わるので、ＣＰＵがリセットされることはないが、プログラムの暴走などによってＣＰＵ側からのタイマクリア信号が途絶えた状況では、一定時間後にウォッチドッグタイマＷＤＴのリセット信号ＲＳＴが自動的に立下り、ユーザリセット信号ＵＲＳＴを受けたＺ８０ＣＰＵが強制的にリセットされることになる。言い換えれば、遊技動作が強制的に初期状態に戻される。
【００２９】
図５に示す通り、ウォッチドッグタイマＷＤＴのクロック端子ＷＤには、ＯＲゲートＧ１を介して、システムリセット回路５２からイニシャル信号ＰＳ（反転ＲＳＴ信号）も加わっている。但し、このイニシャル信号ＰＳの供給は、電源投入時のチャタリングなどの影響を排除するためであり、定常状態では、ＯＲゲートＧ１にはＬレベルのイニシャル信号ＰＳが加わるので、上記したウォッチドッグタイマＷＤＴの動作には影響を与えない。なお、電源投入時の動作は、本実施例の特徴の一つでもあり以下に詳述する。
【００３０】
図６は、図５に示すシステムリセット回路５２の動作内容を説明するタイムチャートである。電源が投入されると（ｔ１）、不図示の電源リセット回路からの信号ＳＹＳＲＳＴが図６（ａ）に示すように立ち上がる。すると、これに対応して、リップルカウンタＲＢＣのクリア端子ＣＬＲがＨレベルとなり、Ｑ８やＱ９を含むＲＢＣの全出力はＬレベルとなる。なお、信号ＳＹＳＲＳＴの立ち上がり（ｔ１）に対応して、Ｄ型フリップフロップＤ−ＦＦのクリア端子ＣＬＲが立ち下がるのでＤ−ＦＦのＱ出力はＬレベルとなる（図６（ｄ））。
【００３１】
その後、ｔ２のタイミングで、電源リセット回路からの信号ＳＹＳＲＳＴが図６（ａ）に示すように立ち下がる。すると、リップルカウンタＲＢＣのクリア端子ＣＬＲもＬレベルとなるので、リップルカウンタＲＢＣは、システムクロックＸＴＡＬのカウント動作を開始する。また、信号ＳＹＳＲＳＴの立ち下がりに対応して（ｔ２）、Ｄ−ＦＦのＣＬＲ端子はＨレベルになるので、その後、Ｄ型フリップフロップＤ−ＦＦのクロック端子ＣＫに信号が供給されると、ＨレベルのＤ入力がＱ出力端子に現れることになる。
【００３２】
一定時間後、リップルカウンタＲＢＣのカウント動作の結果、ＲＢＣのＱ８出力がＨレベルとなる（ｔ３）。すると、これに対応してイニシャル信号ＰＳは、図６（ｇ）に示すようにＨレベルとなる。
【００３３】
その後の動作につき説明すると、リップルカウンタＲＢＣのＱ８出力はやがてＬレベルとなり、これに合わせてＲＢＣのＱ９出力はＨレベルとなる（ｔ４）。すると、リップルカウンタＲＢＣのＱ９出力の立ち上がりに対応して、Ｄ−ＦＦのＱ出力はＨレベルとなる。そして、リップルカウンタＲＢＣのクリア端子ＣＬＲがＨレベルになることにより、これ以降のリップルカウンタＲＢＣの全出力はＬレベルに維持されることになる。
【００３４】
図７は、上記のようにして生成されるシステムリセット信号ＲＳＴと、ウォッチドッグタイマ回路５１の動作との関係を説明するタイムチャートである。なお、図７（ａ）には、電源復旧時、チャタリングその他の理由によって電源リセット回路からのリセット信号ＳＹＳＲＳＴが、短時間の間に変動する例外的な場合を図示している。ＣＰＵは、システムリセット信号ＲＳＴがＬレベルである区間τにリセットされるが、それ以前の不安定期間でもＣＰＵがリセットされる可能性はある。但し、ワンチップマイコンの処理は、ｔ３のタイミングで改めて最初から開始されるので、図７には、不安定期間におけるシステムリセット信号ＲＳＴの波形の記載を省略している。
【００３５】
図７において、システムリセット信号ＲＳＴが図示のように変化することについては、先に、システムリセット回路５２に関して説明した通りである。そこで、図７では、パチンコ機に電源が投入されたｔ１’以降について、ウォッチドックタイマ回路５１の動作について説明する。なお、図７には、不図示の電源リセット回路からのリセット信号ＳＹＳＲＳＴ（図７（ａ））、ＯＲゲートＧ１に加わるイニシャル信号ＰＳ（図７（ｂ））、ＣＰＵの動作内容（図７（ｃ））、ワンチップマイコンに加わるシステムリセット信号ＲＳＴ（図７（ｄ））、ＣＰＵからソフトウェア的に供給されるタイマクリア信号（図７（ｅ））、微分コンデンサＣ２の微分出力（図７（ｆ））、ＷＤＴのリセット出力ＲＳＴ１（図７（ｇ））、ワンチップマイコンに加わるユーザリセット信号ＵＲＳＴ（図７（ｈ））を図示している。
【００３６】
図７（ｃ）に記載したＣＰＵの動作内容において、セキュリティーチェックとは、ＣＰＵが遊技制御動作を開始するに当たってプログラムエリアを含むメモリ内容をチェックして、プログラムが不正に改造されていないかを確認する作業である。遊技機では、メーカからの出荷後に不正改造される恐れもあるので、前記セキュリティーチェック作業は重要であり、また、メモリ領域を全てチェックする関係から、少なからず処理時間を要する。また、図７（ｃ）に記載した復帰処理とは、停電などによってゲームが中断された場合、電源が復旧した段階で実行される中断ゲームの再開のための処理である。パチンコホールの開店時なら、電源投入後、セキュリティーチェックの時間を経て本来の処理に移行するが、停電後などの場合には、更にこの復帰処理の時間が必要となる。
【００３７】
以上を踏まえつつウォッチドッグタイマ回路５１について説明すると、実施例のウォッチドッグタイマＷＤＴ（ＴＡ８０３０Ｓ）は、電源電圧の供給を受けると０．５×Ｃ１×Ｒ１（ｍｓ）の後にリセット端子ＲＳＴの出力をＨレベルにし、その後は、自走状態であればＴ_WDの時間後にリセット端子ＲＳＴの電圧を立ち下げるように動作する。一方、先に説明したように、ＷＤ端子に正パルスを受けると、その段階でコンデンサＣ１の電荷は放電されて、リセット端子ＲＳＴの出力はＨレベルのまま、更にＴ_WDの間だけ維持される。
【００３８】
本実施例の場合、ウォッチドッグタイマＷＤＴのＷＤ端子には、微分コンデンサＣ２を通してＯＲゲートＧ１の出力が加わるので、ＷＤ端子の電圧は、図７（ｆ）に示すように、ｔ２のタイミングで正レベルの微分パルスが加わることになる。そのため、電源投入時ｔ１’から、正規のリセット信号がＣＰＵに供給されるｔ２までの期間が如何に長くても（不安定期間が如何に長くても）、ｔ２からＴWD経過後まではリセット端子ＲＳＴがＬレベルに立ち下がる恐れはない。したがって、本実施例によれば、不安定期間の長短に係わらす、ＣＰＵがウォッチドッグタイマＷＤＴの動作によってリセットされる恐れはない。
【００３９】
図８は、本実施例の対比例を図示したものであり、図８（ｃ）は、ＯＲゲートＧ１を設けることなくウォッチドッグタイマＷＤＴにタイマクリア信号のみを供給する関連回路の回路図、図８（ａ）（ｂ）は、この回路の動作を説明するタイムチャートである。図８（ａ）のように、不安定期間のない正常時には、ウォッチドッグタイマＷＤＴのリセット信号ＲＳＴが立ち下がるまでの時間Ｔ_WDより先に、ＣＰＵからタイマクリア信号が出力されるのでトラブルは生じない。
【００４０】
つまり、ＣＰＵリセットからＣＰＵがタイマクリア信号を出力するまでの最大時間Ｔ_MAXより、ウォッチドッグタイマＷＤＴのＴ_WDの方が大きいので（Ｔ_MAX＜Ｔ_WD）問題が生じない。しかし、図８（ｂ）のような不安定期間が存在する場合には、ＣＰＵがリセットされるタイミングが遅れる分、タイマクリア信号の出力タイミングが遅れるので、ｔｘのタイミングで、ウォッチドッグタイマＷＤＴのリセット信号ＲＳＴが立ち下がり、復帰処理を正常に持続することができなくなる。これに対して、本実施例の回路では、先に説明したように、ＣＰＵがリセットされるに先立って、図７のｔ２のタイミングでコンデンサＣ１の電荷が放電されるので、図８（ｂ）に示すようなトラブルは発生しない。
【００４１】
図９は、主制御基板３９で実行される遊技制御プログラムのメインルーチンを示すフローチャートである。電源がＯＮ状態になると、図５に示すシステムリセット回路５２の動作によってワンチップマイコンＬＥ２０８０ＡのＣＰＵコア（Ｚ８０相当品）にリセット信号が加わり、図７に示す処理が開始される。
【００４２】
メインルーチンは、セキュリティーチェック（ＳＴ１）が正常に終了した場合に限り実行されるが、最初に、Ｚ８０ＣＰＵは、自らを割込み禁止状態（ＤＩ）に設定し、Ｚ８０ＣＰＵコアを含むワンチップマイコンの各部を初期設定する（ＳＴ２）。なお、電源がＯＮ状態になる場合には２つのパターンがあり、停電状態からの復旧時のように、初期化スイッチ８５がＯＦＦ状態で電源がＯＮ状態になる場合と、パチンコホールの開店時のように、初期化スイッチ８５がＯＮ状態で電源がＯＮ状態になる場合があるが、いずれの場合もステップＳＴ２の処理が実行される。
【００４３】
次に、ＣＰＵは割込みモード２に設定される（ＳＴ２）。なお、割込みモード２とは、Ｚ８０の３つの割込みモード（モード０、１、２）の中で、最も強力な割込みモードであり、ＣＰＵ内部のＩレジスタに記憶された１バイトデータと、割込み時にＣＰＵがデータバスから取得する割込みベクタ（１バイト）とを組合せて、最大１２８個の割込み処理ルーチンにハードウェア的に分岐できる割込みモードを意味する。
【００４４】
この割込みモード２の設定の後、ＣＰＵは、ＲＡＭクリア信号の値を判定する（ＳＴ３）。ＲＡＭクリア信号は、ＲＡＭ領域を初期値設定するか否かを示す信号であって、初期化スイッチ８５のＯＮ／ＯＦＦ状態に対応した値を有している。今、パチンコホールの開店時であって、初期化スイッチ８５がＯＮ状態で電源投入されたと仮定すると、ステップＳＴ３の判定がＹｅｓとなり、ＲＡＭのワークエリアが初期化され、その他のＲＡＭ領域がゼロクリアされる（ＳＴ５）。そして、ＣＰＵは割込み許可状態（ＥＩ）に設定され（ＳＴ５）、その後は無限ループ状に乱数発生処理が行われる（ＳＴ６）。なお、ステップＳＴ６の処理は、後述する大当り判定処理などの判定によって外れ状態となった場合に、どのような態様の外れゲームを演出するかを決定するための処理である。
【００４５】
一方、停電状態からの復旧時のように、初期化スイッチ８５がＯＦＦ状態であった場合には、ステップＳＴ３の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ４）。バックアップフラグＢＦＬとは、ＮＭＩ処理において退避されていた中断動作時のバックアップデータが、元の状態に復帰されているか否かを示すデータであり、この実施例では、ステップＳＴ２５の処理でバックアップフラグＢＦＬが５ＡＨとされ、ステップＳＴ１２の処理においてゼロクリアされるようになっている。
【００４６】
今、停電状態からの復旧時を想定すると、バックアップフラグＢＦＬの内容は５ＡＨである。そのため、ＣＰＵの処理は、ステップＳＴ４からステップＳＴ７に移行し、ＲＡＭのＳＰ記憶エリアから読み出された１６ビットデータがＣＰＵのスタックポインタＳＰに書き込まれる（ＳＴ７）。
【００４７】
次に、停電時のＮＭＩ処理において退避されていた各データを読み出して、バックアップされたコマンドを復帰させる処理を行う（ＳＴ８）。ここでコマンドとは、主制御基板から各制御基板に伝送されるコマンドであって、画像や音声によってゲームを盛り上げたり、或いは、賞球を払出すためのものであるが、ＣＰＵは、退避データを読み出すことによって必要なコマンドを作成する。次に、ＣＰＵは、ＰＯＰ命令を実行して、スタックエリアからＡＦレジスタを除く各レジスタ（ＢＣ，ＤＥ，ＨＬ）の値を復帰させる（ＳＴ９）。そして、この処理が終われば、ＳＰ記憶エリアのデータをゼロクリアする（ＳＴ１１）。なお、このステップＳＴ１１の処理は、技術的には必ずしも必須ではないが、公的機関からの指導に基づくものであり必ず実行される処理である。
【００４８】
以上の処理の結果、停電時からの復帰処理は一応完了するので、そのことを示すべくバックアップフラグＢＦＬをゼロクリアする（ＳＴ１２）。このように、本実施例では、ＳＰ記憶エリアのデータをゼロクリアする処理（ＳＴ１１）と、バックアップフラグＢＦＬをゼロクリアする処理（ＳＴ１２）とを連続して実行しているので、ＳＰ記憶エリアのデータがゼロクリアされたが、バックアップフラグＢＦＬがゼロクリアされていない状態で、ユーザリセット信号ＵＲＳＴがＣＰＵに加わる可能性が極限的に小さくなり、異常事態発生の可能性が殆どない。
【００４９】
すなわち、ＳＰ記憶エリアのデータがゼロクリアされたが、バックアップフラグＢＦＬがゼロクリアされていない状態において、何れかの回路の予期せぬ誤動作によってＣＰＵがリセットされると、再リセット後の動作において、ステップＳＴ４の次にステップＳＴ７の処理が行われるため、スタックポインタＳＰには００００Ｈに設定されることになる。
【００５０】
すると、その後の復帰処理（ＰＯＰ命令）においてはデタラメなデータが復帰されることになって、中断前とは全く無関係の遊技動作が再開されるか、或いはプログラムが暴走するかの事態が生じてしまう。しかし、本実施例では、ＳＰ記憶エリアのデータをゼロクリアする処理（ＳＴ１１）と、バックアップフラグＢＦＬをゼロクリアする処理（ＳＴ１２）とを連続して実行するので、そのような可能性が事実上ゼロとなる。しかも、本実施例では、図７のｔ２のタイミングでウォッチドッグタイマＷＤＴをクリアしているので、このような異常事態発生が確実に防止できる。
【００５１】
このように、本実施例では、ステップＳＴ１１とＳＴ１２を連続して実行するが、ＡＦレジスタの復帰が完了していないのに、ＳＰ記憶エリアのデータをゼロクリアし、且つバックアップフラグＢＦＬをゼロクリアするのは、ＳＴ１１やＳＴ１２の処理ではＡレジスタを使用するしかないので、これらＳＴ１１やＳＴ１２の処理を後回しにすると折角復帰させたＡレジスタのデータが壊れてしまうからである。
【００５２】
そのため、この実施例では、バックアップフラグＢＦＬをゼロクリアした後にＩレジスタやＡＦレジスタの復帰処理を行っている。具体的には、先ず、ＰＯＰＡＦの命令を実行してＩレジスタの内容をＦレジスタに復帰させている（ＳＴ１３）。ＮＭＩの割込み処理プログラムでは、Ｉレジスタの値をＡレジスタにロードした後、Ａレジスタの値をＰＵＳＨしているので（図１０（ｃ）参照）、このＰＯＰ命令によってＦレジスタのＰ／Ｖフラグには、ＣＰＵ内部の割込み許可フリップフロップＩＦＦの値が格納されることになる。
【００５３】
ここで、Ｐ／Ｖフラグが１の場合にはＮＭＩ処理時のＣＰＵが割込み許可状態であったことになり、逆に、Ｐ／Ｖフラグが０の場合にはＮＭＩ処理時のＣＰＵが割込み禁止状態であったことになる。そこで、Ｐ／Ｖフラグが０なら再度ＰＯＰ命令を実行してＡＦレジスタの値を復帰し、割込み禁止状態のままＲＥＴ命令を実行する（ＳＴ１５、ＳＴ１６）。一方、Ｐ／Ｖフラグが１なら再度ＰＯＰ命令を実行してＡＦレジスタの値を復帰すると共に、割込み許可状態に変更してＲＥＴ命令を実行する（ＳＴ１７〜ＳＴ１９）。何れにしても、ＲＥＴ命令が実行されることによって、スタック領域にＰＵＳＨ処理されていた中断時のＰＣ（プログラムカウンタ）の値が復元され、停電等により中断されていた処理が再開されることになる。
【００５４】
ところで、ステップＳＴ１２の処理を終えた後に、ウォッチドックタイマＷＤＴからＣＰＵリセット信号ＵＲＳＴは発せられるようなことがあると、再リセットされた後のＣＰＵの処理は、ステップＳＴ４からステップＳＴ５に移行するので、もはや中断した遊技動作を再開できなくなる。しかし、このパチンコ機では、ＣＰＵがリセットされるに先立って、ウォッチドックタイマＷＤＴをクリアしているので（図７のｔ２）、無意味にＣＰＵがリセットされる恐れは極めて低い。
【００５５】
なお、ＣＰＵがリセットされる恐れを更に解消する趣旨からは、図９の破線で示すように、停電時からの復帰処理完了を示す処理（ＳＴ１１，１２）に先だって、ステップＳＴ１０のタイミングでウォッチドッグタイマＷＤＴにタイマクリア信号を出力しても良い。この場合には、図７のｔ２のタイミングに加えて同様の処理が実行されるので、自走状態におけるウォッチドッグタイマＷＤＴのリセット出力のＨレベル期間Ｔ_WDを短く設定して（具体的には時定数Ｃ１×Ｒ１を小さくする）、プログラム暴走時の対応を迅速化しても、そのことに伴うトラブルが生じない。
【００５６】
図１０は、停電などによって電源電圧が降下した際に生じるＮＭＩの割込み処理プログラムの内容を示すフローチャートである。この割込み処理では、先ず、各レジスタ（ＡＦ，Ｉ，ＢＣ，ＤＥ，ＨＬ）の内容がスタックエリアにＰＵＳＨされる（ＳＴ２０）。但し、Ｉレジスタの値を直接スタックエリアにＰＵＳＨすることはできないので、ＬＤＡ，Ｉの命令を実行した後、ＰＵＳＨＡＦの命令を実行することで代行している。
【００５７】
次に、図１０（ｂ）に示すバックアップフラグＢＦＬの記憶エリアの内容をチェックし、また、ＳＰ記憶エリアの内容をチェックする（ＳＴ２１）。図９のステップＳＴ１１、ＳＴ１２に関して説明したように、ＮＭＩ割込みから正常に復帰した場合には、バックアップフラグＢＦＬやＳＰ記憶エリアの内容はゼロの筈である。したがって、ステップＳＴ２１の判定において、双方ともゼロであるとの条件が成立しない場合とは、ＮＭＩ割込みの復帰処理中（ＳＴ１〜ＳＴ１０）の間に、改めてＮＭＩ割込みが生じたことを意味する。
【００５８】
このような場合には、ステップＳＴ２２以降の処理に移行しても、ステップＳＴ２２において、ＮＭＩ割込み時のスタックポインタＳＰの値が破壊されるので停電前の状態を復元することができなくなる。そこで、この実施例では、ＮＭＩ割込みの復帰処理中（ＳＴ１〜ＳＴ１０）の間に、再度、電源電圧が降下して改めてＮＭＩ割込みが生じたような場合には、００００Ｈ番地に処理を移行させるようにしている。このように対応することによって、メインルーチンの処理は、ステップＳＴ１からステップＳＴ４に進み、更に、ステップＳＴ７に進むことによって中断前の処理を復元することが可能となる。
【００５９】
一方、バックアップフラグＢＦＬやＳＰ記憶エリアの内容が共にゼロである通常の場合には、ステップＳＴ２１からステップＳＴ２２に処理が移り、ステップＳＴ２０におけるＰＵＳＨ命令実行後のスタックポインタＳＰの値が、ＲＡＭのＳＰ記憶エリアに保存される（ＳＴ２２）。図１０（ｂ）（ｃ）は、各レジスタ（ＡＦ，Ｉ，ＢＣ，ＤＥ，ＨＬ）やスタックポインタＳＰ、プログラムカウンタＰＣの退避状態を図示している。
【００６０】
続いて、現在、賞球を払出し中の場合もあるので、賞球計数スイッチの状態を検出して記憶する（ＳＴ２３）。なお、所定時間待機するのは（ＳＴ２４）、払出し中の賞球が移動する時間を考慮したものである。その他、図示していないが、必要なデータをバックアップした後、バックアップフラグＢＦＬのＲＡＭエリアにフラグ値５ＡＨを記憶し（ＳＴ２５）、以降、ＲＡＭのアクセスを禁止して電源電圧が降下してＣＰＵが非動作状態になるのを待つ（ＳＴ２６）。その後、ＣＰＵは非動作状態となるが、ＲＡＭにはバックアップ電源が供給されているので、バックアップされたデータがそのまま保存され続ける。すなわち、電源が完全に遮断された後もＲＡＭエリアは、図１０（ｂ）（ｃ）の状態のまま維持される。
【００６１】
図１１は、メインルーチン（図９）の無限ループ処理（ＳＴ６）の間に２ｍsec毎に生じるタイマ割込みＩＮＴ（Maskable Interrupt禁止可能割込み）の割込み処理プログラムの内容を示すフローチャートである。タイマ割込みが生じると、各レジスタの内容はスタック領域に退避され、乱数作成処理、スイッチ入力管理処理、エラー管理処理などが行われる（ＳＴ３０）。スイッチ入力管理処理は、ゲートや電動チューリップなどを遊技球が通過したか否かの判定であり、エラー管理処理は、機器内部に異常が生じていないかの判定である。また、乱数作成処理とは、ハードウェア的に更新されている当り用乱数値や大当たり乱数値の取得処理を意味する。
【００６２】
その後、処理分けカウンタの値が判定されて、ＳＴ３２〜ＳＴ３６のうちの該当する処理が行われる。上記したエラー管理やスイッチ管理は、短い時間間隔で繰り返し行うべきであるが、一方、パチンコゲームの演出に係わる処理は遊技者のニーズに応じて複雑高度化するため、ある程度以上の処理時間を要することになる。そこで、この実施例では、全ての遊技制御動作を１回の割込み処理で完了させのではなく、５種類の処理に区分し、区分された各処理を割込み毎に分担して実行するようにしている。そのため、０〜４の範囲で循環動作する処理分けカウンタを設けて、処理分けカウンタの値に応じた処理を行うようにしている。
【００６３】
具体的に説明すると、処理分けカウンタが０の場合には大入賞口の開放などに関する処理を行い（ＳＴ３２）、処理分けカウンタが１の場合には当り状態（電動チューリップの開放）か否かに関する普通図柄処理を行い（ＳＴ３２）、処理分けカウンタが２の場合には大当り状態か否かに関する処理を行っている（ＳＴ３２）。また、処理分けカウンタが３の場合には、電動チューリップや大入賞口の開閉タイミングに関係するタイマ管理処理や、主制御基板から各制御基板に伝送されるコマンド作成処理が行われる（ＳＴ３５）。処理分けカウンタが４の場合には、情報出力やエラー表示コマンドの作成処理が行われる（ＳＴ３６）。そして、その後、ウォッチドッグタイマＷＤＴにタイマクリア信号を出力するようにしている（ＳＴ３７）。
【００６４】
ステップＳＴ３７の処理は、５回目の割込み処理において実行されるので、ステップＳＴ３７におけるタイマクリア信号の発生周期は、通常は２ｍsec×５である。しかし、ＮＭＩの割込みが生じた後、電源が復旧したような場合には、更にメインルーチン（図９）の処理が加わるので、２ｍsec×５より長い時間タイマクリア信号が発生しなことになる。しかし、本実施例の場合には、少なくとも電源投入時に（図７のｔ２のタイミング）、ウォッチドッグタイマＷＤＴがクリアされるので、停電などからの復旧後、意味もなくＣＰＵがリセットされて中断した処理に戻れないという弊害はない。
【００６５】
ステップＳＴ３２〜ＳＴ３６の何れかの処理が終わると、処理分けカウンタの値が更新された後（ＳＴ３９）、生成されているコマンドが各制御基板に伝送される（ＳＴ４０）。また、各レジスタの値が復帰されると共に割込み許可状態に変更されて、割込み処理ルーチンからメインルーチンに戻る（ＳＴ４０）。なお、図１１の破線で示すように、各割込み毎にウォッチドッグタイマＷＤＴにタイマクリア信号を出力しても良く（ＳＴ３８）、この場合には、充放電コンデンサＣ１の充電完了までの時間をより短く設定して、プログラムの暴走をより迅速に検知してＣＰＵをリセット状態にすることが可能となる。
【００６６】
以上、本発明の一実施例について説明したが、具体的な技術内容は、特に、本発明を限定するものではない。例えば、図９に記載したステップＳＴ１１とステップＳＴ１２の処理順序を逆転されるのも好適である。すなわち、このような実施態様では、如何なる場合にも、ＳＰ記憶エリアがゼロクリアされているにも係わらず、バックアップフラグがゼロクリアされていない状態でＣＰＵがリセットされることはなく、最悪でも、バックアップフラグがゼロクリアされているにも係わらず、ＳＰ記憶エリアがゼロクリアされていない状態でＣＰＵがリセットされる程度である。そして、この最悪の事態でも、バックアップフラグがゼロクリアされているので、ステップＳＴ４の処理の後、ステップＳＴ５の処理に移行してリセット処理が正しく行われる。
【００６７】
また、図９の破線で示すように、ステップＳＴ３７（ＳＴ３８）に代えて、或いは加えて、ステップＳＴ６の処理の後にウォッチドッグタイマＷＤＴのクリア処理を設けても良い。なお、ＯＲゲートＧ１の出力は、実施例のようにコンデンサを介してウォッチドッグタイマＷＤＴに供給する場合に限らず、直接的にリセット手段ＷＤＴに供給して良いのは勿論である。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、中断された遊技動作が再開されるに際して、万一、電源電圧の変動やその他の電気的トラブルがあったとしても、極力、元のゲームが再現することが可能となる。
【図面の簡単な説明】
【図１】実施例に係るパチンコ機の斜視図である。
【図２】図１のパチンコ機の側面図である。
【図３】図１のパチンコ機の正面図である。
【図４】図１のパチンコ機の背面図である。
【図５】ウォッチドッグタイマ回路とシステムリセット回路の回路例である。
【図６】システムリセット回路の回路動作を説明するタイムチャートである。
【図７】ウォッチドッグタイマ回路の動作内容を説明するタイムチャートである。
【図８】本実施例の効果を説明するためのタイムチャートと対比回路図である。
【図９】実施例に係る遊技制御プログラムのメインルーチンのフローチャートである。
【図１０】停電時などに実施されるＮＭＩ割込み処理プログラムのフローチャートである。
【図１１】タイマ割込みにおけるＩＮＴ割込み処理プログラムのフローチャートである。
【符号の説明】
ＷＤＴウォッチドッグタイマ
２遊技機（パチンコ機）
ＳＴ３７クリア処理
５２クリア回路（システムリセット回路）

Claims

装置内部に記憶された制御プログラムにしたがって遊技動作を実現する一方、前記制御プログラムにしたがった正常な処理がされなくなると、自走状態となるリセット回路の動作に基づいて、遊技動作を強制的に初期状態に戻すようにした遊技機であって、
所定時間以内の間隔でパルス状のクリア信号を出力するクリア処理を設けると共に、
電源投入時に生成されるパルス状の電源リセット信号を受けてこれを出力すると共に、前記電源リセット信号の後に開始される所定のカウント動作が終了した後に、パルス状のイニシャル信号を出力するクリア回路を設け、
前記電源リセット信号と前記イニシャル信号に基づいてシステムを電源リセット状態にすると共に、
前記クリア信号と前記イニシャル信号のＯＲ出力を前記リセット回路のクロック端子に供給することで、前記リセット回路が自走状態となることを、電源投入直後から回避するようにしたことを特徴とする遊技機。
前記クリア回路は、カウンタ回路とフリップフロップ回路とを備えて構成され、前記カウンタ回路のカウンタ値が所定値に達すると、前記イニシャル信号が立ち上がるよう構成されている請求項１に記載の遊技機。
前記ＯＲ出力は、微分動作用のコンデンサを経由して前記リセット回路のクロック端子に供給される請求項１又は２に記載の遊技機。
前記イニシャル信号は、レベル反転されてＣＰＵに供給されている請求項１〜３の何れかに記載の遊技機。
前記制御プログラムは、電源投入に対応して開始されて通常は無限ループ処理で終わる第１処理と、所定時間毎に繰り返し実行される第２処理とを含み、前記第１処理は、電源降下時に退避したレジスタの値を、元のレジスタに戻す復帰処理を備え、前記クリア処理は、前記復帰処理に対応して実行されている請求項１〜４の何れかに記載の遊技機。
前記制御プログラムは、電源投入に対応して開始されて通常は無限ループ処理で終わる第１処理と、所定時間（Ｔ）毎に繰り返し実行される第２処理とを含み、前記第２処理は、前記所定時間（Ｔ）毎に毎回実行される共通処理と、前記所定時間のＮ倍の時間（ＮＴ）間隔で実行される合計Ｎ種類の区分処理とで構成され、前記クリア処理は、前記区分処理のいずれか一つで実行されている請求項１〜５の何れかに記載の遊技機。