JP5318986B2

JP5318986B2 - 遊技機

Info

Publication number: JP5318986B2
Application number: JP2012059619A
Authority: JP
Inventors: 譲矢次
Original assignee: 株式会社藤商事
Priority date: 2012-03-16
Filing date: 2012-03-16
Publication date: 2013-10-16
Anticipated expiration: 2026-06-06
Also published as: JP2012110752A

Description

本発明は、コンピュータ回路を備えて構成される遊技機に関し、特に、不正遊技を有効に排除できると共に、乱数発生回路の異常に迅速かつ適切に対応可能な遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数個の表示図柄を所定時間変動させた後に停止させるといった一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、遊技球の入賞状態となり、図柄表示部で表示図柄を所定時間変動させる。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて遊技者に有利な利益状態を発生させるようにしている。

大当り状態に突入するか否かは、例えば、図柄始動口を遊技球が通過した入賞時における乱数値に基づいて決定される。すなわち、遊技者の遊技動作に関連して所定の入賞状態が発生すると、これに起因する乱数値を用いた当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定している。

当否抽選に使用される乱数値は、プログラム処理によって所定時間毎に更新されるソフトウェア・カウンタで生成される場合と、プログラム処理を経ることなく自動的に更新されるハードウェア・カウンタで生成される場合とがある。ここで、ハードウェア・カウンタを用いる乱数発生回路では、ソフトウェア・カウンタを用いる場合に比べ、格段に更新速度を高めることができるので不正遊技を未然防止する上で有効であると言われている。

但し、ハードウェア・カウンタによる乱数発生回路を用いて乱数値を生成する場合には、正常な抽選処理を維持するために、特に、カウンタ回路や、その前段に設ける発振回路の故障に対して万全の対策が必要となる。そこで、かかる故障対策の観点から、各種の提案がされている（例えば、特許文献１）。

特許文献１に記載の発明では、所定周波数のクロック信号を発生するクロック信号発生部と、前記クロック信号に基づいて数値データを更新する数値データ更新部と、数値データの更新が停止しているか否かを監視する監視部とを備え、前記監視部は、数値データの更新が停止していることを遊技制御用マイクロコンピュータに知らせるようにしている。

特開２００４−０９７５７６公報

しかしながら、上記した特許文献１の対策には種々の問題点がある。先ず、監視回路の回路構成が極めて複雑であるという問題がある。すなわち、特許文献１に記載の監視回路は、クロック信号発生部のクロック信号を受けるカウンタ部と、所定時間毎にタイムアップ信号を出力するタイマ回路と、タイムアップ信号を受ける毎にカウンタ部のデータを取得し、これを前回のカウンタ部のデータと対比する異常判定回路と、カウンタ部から毎回取得するデータを記憶する記憶部とを別に設ける必要があり、回路構成が極めて複雑である。特に、異常判定回路は、単なる一致回路では実現できず、記憶部への書込み機能と記憶部からの読出し機能とが必要となり、相当に複雑な回路構成とならざるを得ない。

また、特許文献１の監視回路では、乱数生成用のカウンタとは全く別のカウンタを使用して発振異常を監視しているので、せいぜい、クロック信号発生部の発振停止しか検出できないとう問題がある。そもそも、乱数生成回路の重要性に鑑みれば、発振回路の発振が全面的に停止した異常だけでなく、例えば、乱数生成用のカウンタの特定ビットが変化しないというような微妙な異常まで判定できる回路構成が強く望まれるところである。

更に、特許文献１の発明では、発振異常を検出した場合に、その状態を外部に報知するに止まり、最小限の自己復旧機能さえ全く発揮されないという問題点もある。また、不正遊技者による乱数生成回路の改造を検出したとしても、異常事態を報知するに止まるので、例えば、遊技機の周りを人垣で遮った状態で不正遊技が継続される可能性もあり、不正遊技の対策として万全でない。

本発明は、上記の問題点に鑑みてなされたものであって、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を提供することを目的とする。また、本発明は、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能な遊技機を提供することを目的とする。更にまた、本発明は、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮する遊技機や、不正遊技に対して有効に機能する遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、所定数値範囲の乱数値を自動更新する乱数発生回路と、前記乱数発生回路の自動更新を監視する監視回路とを備え、前記乱数発生回路は、ＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を定常的に繰り返すことで、前記乱数値を自動更新すると共に、正常時には回避信号を繰り返し定常的に出力するカウンタと、前記所定の検出状態の発生に対応して、前記カウンタのカウント値を、前記当否抽選に使用する乱数値として取得するラッチ回路と、を有して構成され、前記監視回路は、自走状態では所定周期で警報パルスを出力する自走発振部と、前記警報パルスの出力タイミング以前に前記カウンタから前記回避信号を受ける毎に、前記自走発振部の自走状態の動作を初期状態に戻す回避部と、を有して構成され、正常時には、前記カウンタが所定タイミングで前記回避信号を繰り返し出力することで、前記警報パルスの出力が定常的に防止される一方、乱数発生回路の異常に起因して自走発振部から前記警報パルスが出力されると、出力された警報パルスに基づいて異常報知動作が実行されるよう構成されている。

本発明において所定の検出状態とは、典型的には、遊技媒体が所定位置を通過したことの検出状態を意味する。例えば、弾球遊技機であれば遊技球が入賞状態になること、或いは、回胴遊技機であれば遊技媒体が投入されたことの検出状態が含まれる。

前記カウンタはリップルカウンタで構成され、前記回避信号は、前記リップルカウンタの最上位ビットで生成されるのが好適である。ここで、リップルカウンタとは、フリップフロップのような１ビットの置数器を多段に接続し、前段の出力を後段のクロック端子などに入力することで、パルス数を数えるカウンタを意味する。このようなリップルカウンタの最上位ビットを監視すれば、発振停止の異常だけでなく、カウンタ下位ビットの動作異常も検出することが可能となる。なお、本発明のリップルカウンタは、必ずしも、２^Ｎ進カウンタに限定されるものではなく、任意数ＮのＮ進カウンタも含む概念である。

上記した本発明によれば、乱数発生回路の動作異常を簡単な回路構成で検出できる遊技機を実現できる。また、乱数発生回路の発振動作が停止した場合に限らず、乱数発生回路の微妙な動作異常も検出可能となる。更にまた、乱数発生回路の異常動作を検出した場合に、自己復旧機能を発揮することも可能となる。

実施例に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を詳細に図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。電源基板の内部回路の一部を図示したものである。電源基板の内部回路の残りの一部を図示すると共に、主制御基板との接続関係を示す回路図である。乱数発生基板の内部回路を図示すると共に、主制御基板との接続関係を示す回路図である。ウォッチドッグタイマの動作を説明するタイムチャートである。図４の回路構成の変形例を示す回路図である。主制御部の割込み動作を説明するフローチャートである。図６の回路構成の変形例を示す回路図である。図６の回路構成の別の変形例を示す回路図である。主制御部のメイン処理とＮＭＩ割込み処理を説明するフローチャートである。

以下、実施例に係る弾球遊技機に基づいて本発明の実施の形態を詳細に説明する。図１は、本実施例のパチンコ機を示す正面図である。図示のパチンコ機は、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が裏側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠４の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、２つの通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、表示される普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右１対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ開放されるようになっている。図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当り」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。大入賞口１６の内部に入賞領域１６ｂが設けられている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。通常、この特定図柄による大当りを「確変大当り」と言う。

図３は、上記した各動作を実現するパチンコ機１の全体回路構成を示すブロック図である。図中の破線は、主に、直流電圧ラインを示している。

図３に示す通り、このパチンコ機１は、ＡＣ２４Ｖを受けて各種の直流電圧（５Ｖ，１２Ｖ，３２Ｖ，ＢＵ）を出力すると共に電源投入時にシステムリセット信号ＳＹＳを出力する電源基板２０と、遊技動作を中心的に制御する主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた信号を各部に伝送する演出インターフェイス基板２３と、演出インターフェイス基板２３から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２４と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２５と、遊技者の操作に応答して遊技球を発射させる発射制御基板２６とを中心に構成されている。

ここで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、主制御基板２１、演出制御基板２２、液晶制御基板２４、及び払出制御基板２５に搭載された回路及びその回路によって実現される動作を機能的に総称して、以下の説明では、主制御部２１、演出制御部２２、液晶制御部２４、及び払出制御部２５と言うことがある。また、演出制御部２２、液晶制御部２４、及び払出制御部２５の全部又は一部がサブ制御部である。

図４及び図５は、電源基板２０の内部構成を示すブロック図である。図４及び図５に示す通り、電源基板２０は、ＡＣ２４Ｖを脈流電圧（ＤＣ２４Ｖ）に変換する３つの全波整流回路４０〜４２と、全波整流回路４０，４１の出力電圧を平滑化する平滑回路４３ａ〜４３ｄと、三端子レギュレータなどによる安定化電源回路４４ａ〜４４ｃと、電源遮断後も直流電圧５Ｖを維持するバックアップ電源回路４５と、直流出力電圧（１２Ｖ，５Ｖ）が異常に上昇すると全波整流回路４０の出力を短絡させる強制遮断回路４６と、専用ＩＣ４７を使用した電源リセット回路（図５の左上欄参照）などを備えて構成されている。

安定化電源回路４４ａ〜４４ｃは、それぞれ直流電圧５Ｖ，１２Ｖ，１２Ｖを出力する回路であり、コンデンサによる蓄電部と、ノイズ対策用のハイパスフィルタ部とが出力側に設けられている。この実施例では、同じ直流電圧値ＤＣ１２Ｖを二系統の回路で生成しており、その一方を、主制御基板２１と払出制御基板２５に供給し、他方を、電源中継基板３０を経由して、演出インターフェイス基板２３及び液晶制御基板２４に供給している（図３参照）。そのため、演出制御基板２２側の高周波ノイズが、電源供給ラインを通して、主制御基板２１や払出制御基板２５に伝送されることが防止される。

バックアップ電源回路４５は、ダイオードと大容量のコンデンサとで構成されており、その出力であるＤＣ５Ｖのバックアップ電源ＢＵは、主制御基板２１及び払出制御基板２５に供給されている。そして、このバックアップ電源ＢＵは、各制御基板２１，２５のワンチップマイコンに内蔵されたＲＡＭに供給されて、電源遮断状態でもＲＡＭの記憶内容を維持するようになっている。

強制遮断回路４６は、電流制限抵抗とダイオードとチェナーダイオードとで構成された異常電圧検知部に、二系統の直流１２Ｖと直流５Ｖとを供給して構成されている。そして、異常電圧検知部に供給されている各電圧が、各チェナーダイオードの逆方向電圧を上回りコンデンサを所定レベル以上に充電すると、サイリスタが通電して、脈流電圧ＤＣ２４Ｖが短絡することになる。その結果、主制御基板２１と払出制御基板２５に対する通電と、電源中継基板３０を経由する直流電圧５Ｖとが一斉に遮断され各制御基板における異常動作が未然に回避される。

電源リセット回路は、図５の左上欄に示す通り、システムリセットＩＣ４７と、入力禁止回路４８と、シュミットトリガで構成された出力回路４９とを中心に構成されている。システムリセットＩＣ４７は、電源投入時のシステムリセット信号（電源リセット信号）ＳＹＳと、電圧降下時の電源異常信号ＡＢＮとを自動的に生成する専用ＩＣであり、例えば、Ｍ５２９７Ｐ（ＲＥＮＥＳＡＳ社）が使用される。

そして、システムリセットＩＣ４７のＡＣ入力端子に供給される脈流電圧ＤＣ２４Ｖの値が、監視時間Ｔ_ＯＦＦ２以上、監視レベルを下回ると、異常信号ＡＢＮをＬレベルに降下させるように動作する（図５（ｃ）参照）。ここで監視時間Ｔ_ＯＦＦ２は、コンデンサＣ２と抵抗Ｒ２の積に比例するが、この実施例では、監視時間Ｔ_ＯＦＦ２を３５ｍＳ程度に設計している。そのため、ＡＣ２４Ｖの遮断状態が１〜２サイクル（６０Ｈｚでは、１６〜３３ｍＳ）未満で回復する瞬停であれば、電源異常信号ＡＢＮが出力されないことになる。このような瞬停対策の動作によって、直流電圧（１２Ｖ，５Ｖ）が維持されている状態におけるシステムリセット信号ＳＹＳの無駄な出力動作が回避される。

また、図５（ｃ）に記載の通り、システムリセットＩＣ４７では、電源異常信号ＡＢＮが立ち下がってから所定時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）経過した後にシステムリセット信号ＳＹＳがＬレベルに降下するよう構成されている。ここで、降下遅延時間Ｔ_ＯＦＦ３は、コンデンサＣ３と抵抗Ｒ３の積に比例するが、この実施例では、この所定の遅延時間（Ｔ_Ｄ＋Ｔ_ＯＦＦ３）を利用して、主制御部２１と払出制御部２５における最優先割込処理(non maskable interrupt)を終えるようにしている。したがって、主制御部２１と払出制御部２５では、必要なデータがＲＡＭ領域に退避された後に、各ＣＰＵコアがシステムリセット信号ＳＹＳによってリセットされることになる。なお、ＲＡＭ領域に退避されたデータは、バックアップ電源ＢＵによって少なくとも数日は維持される。

図５（ｂ）に記載の通り、このシステムリセットＩＣ４７では、交流入力電圧ＡＣ２４Ｖが投入されて、システムリセットＩＣ４７のＡＣ入力端子に脈流電圧ＤＣ２４Ｖが供給されると、第１遅延時間Ｔ_ＯＮ４後に電源異常信号ＡＢＮが立上がり、第２遅延時間Ｔ_ＯＮ５後にシステムリセット信号ＳＹＳが立上るよう構成されている。ここで、遅延時間Ｔ_ＯＮ４と遅延時間Ｔ_ＯＮ５は、それぞれ、コンデンサＣ４，Ｃ５と抵抗Ｒ４，Ｒ５の積に比例するが、本実施例では、ＣＰＵが正常に動作し得ないＴ_ＯＮ５−Ｔ_ＯＮ４の時間帯は、主制御部２１のウォッチドッグタイマ５３を、論理回路５１，５２で自動的にクリアするようにしている。

この点については、図５（ａ）の右欄に示す主制御基板２１を参照しつつ説明する。図示の通り、主制御部２１には、遅延回路５０と、２^Ｎ進カウンタ５１と、ＯＲゲート５２と、ＯＲゲート５２の出力信号の微分パルスでクリア処理されるウォッチドッグタイマ５３とが設けられている。そして、電源基板２０で生成されたシステムリセット信号ＳＹＳは、遅延回路５０を経てカウンタ５１のクリア端子ＣＬＲに供給され、一方、カウンタ５１のクロック端子ＣＬＫにはシステムクロックΦが供給されている。したがって、システムリセット信号ＳＹＳが立上るまでの遅延時間Ｔ_ＯＮ５の期間は、２^Ｎ進カウンタ５１のカウントアップ動作が可能となり、そのカウントアップ信号Ｓ１の微分パルスが、ウォッチドッグタイマ５３のクリア信号ＷＤとして機能することになる。そのため、主制御部２１のＣＰＵが機能しない時間帯に、ウォッチドッグタイマ５３が自走状態となってＣＰＵをリセットするようなトラブルが回避される。

このように、カウントアップ信号Ｓ１が、ウォッチドッグタイマ５３が自走状態となることを禁止していると、やがて、システムリセット信号ＳＹＳが立上がるので（図５（ｂ）参照）、その後はカウンタ５１のカウント動作が禁止されることになる。しかし、その後は、ＣＰＵが定期的にクリアパルスＳ２を出力するので、このクリアパルスＳ２によってウォッチドッグタイマ５３の自走状態が引き続き禁止される。但し、プログラムの暴走状態などによってクリアパルスＳ２が途絶えて、ウォッチドッグタイマ５３が自走状態となると、リセット信号ＸＵＲＳＴが出力されて主制御部２１のＣＰＵがリセット状態となる。

一方、電源投入時には、システムリセット信号ＳＹＳが遅延回路５０で遅延されてリセット信号ＸＳＲＳＴとなるので、このリセット信号ＸＳＲＳＴの供給によって主制御部２１のＣＰＵがリセット状態となる。このように、本実施例では、ＸＵＲＳＴ信号またはＸＳＲＳＴ信号によってＣＰＵがリセット状態になるが、ＸＳＲＳＴ信号については、図６に関して更に後述する。

さて、図５（ａ）の左上欄に戻って、電源基板２０の電源リセット回路の説明を続ける。電源リセット回路の入力禁止回路４８は、２つのＮＯＲゲートとスイッチングトランジスタＱとを中心に構成されている。そして、システムリセット信号ＳＹＳがＨレベルで、電源異常信号ＡＢＮがＬレベルの場合だけ、２つのＮＯＲゲートがＨレベルの信号を出力して、トランジスタＱをＯＮ状態としている。

電源異常信号ＡＢＮ＝Ｌ、システムリセット信号ＳＹＳ＝Ｈの時間帯とは、図５（ｃ）に示す通り、電圧降下時のＴ_Ｄ＋Ｔ_ＯＦＦ３の時間帯である。本実施例では、この過渡状態では、トランジスタＱのＯＮ動作によって、システムリセットＩＣ４７のＡＣ入力端子への脈流電圧ＤＣ２４Ｖの供給が遮断されることになる。したがって、例えば、交流入力電圧ＡＣ２４Ｖは正常レベルでありながら、何らかの理由で、直流電圧５Ｖのみが遮断又は降下するような異常時にも、システムリセットＩＣ４７から、不安定な信号や不合理な信号が出力されるおそれが回避され、各制御基板での異常動作が未然に防止される。

また、交流入力電圧ＡＣ２４Ｖが降下する通常の電源遮断時にも、各制御基板での異常動作が防止されるので、電圧降下時にデータの退避処理を実行する制御基板２１、２５においても、正常なＮＭＩ動作が保証される。

以上で電源基板２０の説明が終わったので、続いて、図３を参照しつつ主制御基板２１について説明する。先に説明したように、主制御基板２１は、電源基板２０から、ＤＣ１２Ｖ、ＤＣ３２Ｖ、及びバックアップ電源ＢＵ（＝ＤＣ５Ｖ）の他に（図４参照）、電圧降下時に出力される電源異常信号ＡＢＮや、電源投入時に出力されるシステムリセット信号ＳＹＳを受けている（図５参照）。そして、主制御基板２１では、受けたＤＣ１２ＶをＤＣ５Ｖに降圧させて、基板内のコンピュータ回路の電源電圧としている。このように、主制御部２１では、その直流電源電圧５Ｖを電源基板２０から直接受けないので、ＤＣ５Ｖの電源供給ラインを通して、他の制御基板２５，２３，２２，２４から高周波ノイズなどを受けるおそれが回避される。

また、主制御基板２１は、コマンド中継基板２９に接続されると共に、遊技盤中継基板２７を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、図柄始動口１５からのスイッチ信号については、遊技盤中継基板２７を経由することなく、直接、主制御部２１が受けている。

また、主制御部２１は、払出制御部２５に対して制御コマンドＣＭＤ”を一方向に送信する一方、払出制御部２５からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

更にまた、主制御部２１は、乱数発生基板２８に対して、電源電圧５Ｖを供給すると共に、乱数発生基板２８から、例えば１６ビット長の乱数値ＲＮＤを受けている。この乱数値ＲＮＤは、遊技状態を大当り状態に移行させるか否かの大当り抽選処理に使用される極めて重要な数値である。

図６は、乱数発生基板２８の回路構成と、主制御部２１の要部とを示すブロック図である。乱数発生基板２８は、システムクロックΦとは無関係に２０ＭＨｚ程度の周波数を発振する発振器６０と、発振器６０の出力を受けて計数動作をする２^１６進カウンタ６１と、図柄始動口１５に設けられた入賞検出スイッチからラッチパルスを受けてカウンタ６１の出力値を取得するラッチ６２と、２^１６進カウンタ６１のＭＳＢ（最上ケタ）のデータによってクリア処理されるウォッチドッグタイマ６３と、ウォッチドッグタイマ６３が出力する異常信号ＥＲを通過又は遮断する論理回路６４と、発振器６０と２^１６進カウンタ６１の電源電圧を供給又は停止するアナログスイッチ６５とを中心に構成されている。

ウォッチドッグタイマ６３は、この実施例ではＴＡ８０３０５で構成され、この専用ＩＣのＴＣ端子には、抵抗Ｒ１０とコンデンサＣ１０とで決まる充放電電圧が供給されるよう構成されている。そして、専用ＩＣのＷＤ端子にクリア信号が供給されない自走状態（異常状態）では、２つの閾値ＶＴＨ（Ｌ），ＶＴＨ（Ｈ）で決まる充電時間ＴＷＤと放電時間ＴＲＳＴとに基づいて、ＲＳＴ１端子から所定周期（ＴＷＤ＋ＴＲＳＴ）の異常信号（警報パルス）ＥＲを出力するようになっている（図７（ａ）参照）。なお、ＶＴＨ（Ｌ）＝４Ｖ程度、ＶＴＨ（Ｈ）＝２Ｖ程度であり、この実施例では、ＴＷＤ＝１秒程度、ＴＲＳＴ＝７ｍ秒程度に設計されている。

したがって、専用ＩＣのＷＤ端子に、微分コンデンサＣ１１を介して、周期ＴＷＤ未満のクリア信号を供給すれば、供給された微分パルスによって専用ＩＣ６３の内部回路が強制的に放電状態となり、ＲＳＴ１端子はＨレベル状態を維持することになる（図７（ｂ）参照）。そこで、この実施例では、２^１６進カウンタ６１のＭＳＢをクリア信号（回避信号）として、ＷＤ端子に供給している。

２^１６進カウンタ６１は、１６個のレジスタが直列接続されてなるバイナリ・リップルカウンタであり、カウント動作が進行するに合わせて、下位ビットから上位ビットに順次、桁上げ動作が進行する。したがって、例えば、第ｉ番目のレジスタが故障して出力ビットが固定状態となると、第ｉ＋１番目以降のレジスタの出力ビットも固定状態となる。この動作を言い換えると、１６個のレジスタの何れかに不良があると、リップルカウンタ６１のＭＳＢは変化せず、逆に、ＭＳＢが変化することは、全ての内蔵レジスタが動作していることになる。

そこで、この実施例では、２^１６進カウンタのＭＳＢのデータを微分コンデンサＣ１１を通して、ウォッチドッグタイマ６３のＷＤ端子に供給している。先に説明した通り、発振器の発振パルスは２０ＭＨｚ程度であるので、２^１６進カウンタ６１のＭＳＢの周波数は、２０ＭＨｚ／６５５３６≒３０５Ｈｚ程度となり、ウォッチドッグタイマ６３の内部回路は、３．３ｍＳ程度の時間間隔で放電状態となる。本実施例では、ＴＷＤ＝１秒程度に設計されているので、発振器６０とリップルカウンタ６１とが正常に動作している限り、ウォッチドッグタイマ６３のＲＳＴ１端子はＨレベルを維持することになる。

一方、発振器６０が故障して発振が停止したり発振不安定となるか、或いは、リップルカウンタ６１が故障すると、カウンタのＭＳＢデータによるクリア信号が途絶えるので、ウォッチドッグタイマ６３は自走状態となり、そのＲＳＴ１端子から図７（ａ）に示す警報パルス（異常信号）ＥＲが繰り返し出力されることになる。

図６の論理回路６４は、主制御部２１が出力する制御信号（許可信号）ＣＴＬの否定信号と、異常信号ＥＲとを受けるＡＮＤゲートと、ＡＮＤゲートの出力と制御信号ＣＴＬとを受けるＯＲゲートとを中心に構成されている。ここで、制御信号ＣＴＬは、主制御部２１のＣＰＵをリセット状態にして良いか否かを示す許可信号であり、制御信号ＣＴＬ＝Ｈレベルではリセット禁止状態、制御信号ＣＴＬ＝Ｌレベルではリセット許可状態を意味する。

例えば、遊技機が大当り状態である場合のように、遊技者の利益に極めて大きく係わる遊技状態であればリセット禁止状態（Ｈレベル）となり、逆に、遊技者に特段の不信感を与えない遊技状態であれば、リセット許可状態（Ｌレベル）となるよう主制御部２１で制御されている。なお、制御信号ＣＴＬは主制御部２１の出力ポート７０を通して乱数発生基板２８に供給される。

図６の論理回路６４は、上記の通り構成されているので、制御信号ＣＴＬがＬレベル（リセット許可状態）である場合に限り、異常信号ＥＲがＯＲゲートから出力され、出力された異常信号ＥＲは、主制御部２１のＣＰＵをリセットするべく主制御基板２１に供給される。図５に関して説明した通り、主制御部２１のワンチップマイコンのＸＳＲＳＴ端子には、遅延回路５０で遅延されたシステムリセット信号ＳＹＳも供給されており、異常信号ＥＲとシステムリセット信号ＳＹＳは、負論理ＯＲゲートを経由して、ワンチップマイコンのＸＳＲＳＴ端子に供給される（図６右欄参照）。

したがって、この実施例では、電源投入時だけでなく、発振器６０や２^１６進カウンタ６１の故障時にも、主制御部２１のＣＰＵが繰り返しリセットされることになり、乱数発生基板２８の異常状態のままで遊技状態が進行することがない。また、例えば、不正遊技者がリップルカウンタ６１の出力値を当選状態の数値に維持したような場合にも、主制御部２１のＣＰＵが繰り返しリセットされて不正遊技を成功させない。なお、制御信号ＣＴＬはプルアップ状態であるので、電源投入後のように、主制御部２１による制御動作が開始されていない状態では、制御信号ＣＴＬはＨレベルであり、ＣＰＵを無意味にリセットさせるおそれはない。

ところで、論理回路６４から出力された異常信号ＥＲは、抵抗及びコンデンサによる遅延回路と、ＮＯＴゲートとを介して、リップルカウンタ６１のクリア端子ＣＬＲに供給されている。したがって、異常信号ＥＲがＬレベルとなるＴＲＳＴの期間に、リップルカウンタ６１の出力がゼロリセットされ、この動作によってカウンタ６１の異常が回復する可能性もある。

また、論理回路６４から出力された異常信号ＥＲは、アナログスイッチ６５の制御端子にも供給されている。そして、異常信号ＥＲがＬレベルとなるＴＲＳＴの期間は、アナログスイッチ６５がＯＦＦ状態となり、発振器６０とリップルカウンタ６１への電源電圧Ｖｃｃが遮断される。遮断された電源電圧は、その後、復旧状態となるが、この電源電圧の再投入動作によって発振器６０とリップルカウンタ６１の異常が回復する可能性がある。なお、電源投入後のように、主制御部２１による制御動作が開始されていない状態では、プルアップされている制御信号ＣＴＬはＨレベルであるから、発振器６０及びリップルカウンタ６１への電源電圧Ｖｃｃの供給が遮断されたり、リップルカウンタのカウント動作が禁止されるおそれはない。

図８は、電源基板２０の交流入力電圧ＡＣ２４Ｖを一括して遮断→復旧させる実施例を図示したものである。この回路は、図６のように、アナログスイッチ６５を用いた、発振器６０及びリップルカウンタ６１への電源電圧の遮断→復旧する動作に代わる動作をする。

図示の通り、この実施例では、異常信号ＥＲを受けるワンショットマルチバイブレータ６６と、ワンショットマルチバイブレータ６６の出力で開閉制御されるリレー回路６７とが電源基板２０に付加されている。なお、ワンショットマルチバイブレータ６６やリレー回路６７の電源は、バックアップ電源ＢＵその他が利用されるので、それらの素子が交流電圧ＡＣ２４Ｖの遮断によって影響を受けることはない。

この実施例では、乱数発生基板２８の異常が検出されると、異常信号ＥＲが立ち下がるタイミングで、ワンショットマルチバイブレータ６６から所定幅の遮断パルスＣＵＴが出力され、そのパルス幅の時間だけ交流入力電圧ＡＣ２４Ｖが遮断される。

交流入力電圧ＡＣ２４Ｖが遮断されると、所定の遅延時間Ｔ_ＯＦＦ２後に専用ＩＣ４７の電源異常信号ＡＢＮがＬレベルに立ち下がり、主制御部２１と払出制御部２５において最優先（ＮＭＩ）の割込み処理プログラムが起動され、ＣＰＵの汎用レジスタの値がスタック領域に退避される（図１２（ｂ）参照）。そして、退避処理が終わるとバックアップフラグＢＰＦが１にセットされる。なお、スタック領域（ＲＡＭ）がバックアップ電源ＢＵで保護されること、及び、電源異常信号ＡＢＮが立ち下がってから、遅延時間Ｔ_Ｄ＋Ｔ_ＯＦＦ３までの期間（図５（ｃ）参照）は、システムリセット信号ＳＹＳが立ち下がらないよう構成され、図１２（ｂ）のＮＭＩの処理時間が十分に確保されているのは前記した通りである。

その後、遮断パルスがＨレベルに回復すると、交流入力電源ＡＣ２４Ｖが投入状態となり、電源基板２０から各制御基板に対してシステムリセット信号ＳＹＳが供給されて各ワンチップマイコンのＣＰＵが電源リセットされる。この場合、主制御部２１や払出制御部２５では、メイン処理の最初のタイミングでバックアップフラグＢＰＦの値がチェックされ、もしＢＰＦ＝１であれば、スタック領域に退避されているデータがＣＰＵの汎用レジスタに復帰される（図１２（ａ）参照）。そして、バックアップフラグＢＰＦをゼロにクリアした後に、電源停止前の遊技動作を再開することになる。

この実施例の場合にも、電源電圧の遮断→復旧によって発振器６０やリップルカウンタ６１の動作異常が回復する可能性があるので、もし乱数発生基板２８の異常が回復していれば、図１２（ａ）のプログラム処理を経て、遊技動作が正常に再開されることになる。一方、乱数発生基板２８が異常状態のままであれば、電源リセット動作が繰り返されるので、本実施例では、乱数発生基板２８の異常動作を放置したまま遊技状態が進行する弊害はない。

ところで、図９（ａ）は、本実施例の主制御部２１のタイマ割込み動作の一部を示すフローチャートである。主制御部２１のタイマ割込み動作は、例えば２ｍＳ毎に、図１２（ａ）のメイン処理を中断させて開始され、図柄始動口を含む各種のスイッチ信号のＯＮ／ＯＦＦ状態が毎回チェックされる。

そして、図柄始動口１５へ遊技球が入賞していた場合には、乱数発生基板２８から乱数値ＲＮＤが取得され、取得した乱数値ＲＮＤに基づいて大当り抽選が実行される。なお、大当り抽選に使用される乱数値ＲＮＤは、図柄始動口１５に遊技球が入賞したタイミングで、ラッチパルスに同期してラッチ６２に取得されたリップルカウンタ６１の値である（図６参照）。また、ラッチ６２に保持された乱数値ＲＮＤは、主制御部２１の入力ポート７１を通して取得される（図６参照）。

但し、リップルカウンタ６１の値が変化しない異常時には、ＣＰＵが繰り返し自動的にリセットされるので、図９のタイマ割込み処理は、実質的には、何も実行されない。したがって、ラッチ６２の値が、仮に大当り当選値に維持されていたとしても、遊技動作が進行することはない。

図１０は、図６の回路を一部変更した別の実施例を示す回路図である。この実施例では異常信号ＥＲは、直接、主制御部２１の入力ポート７２に供給されると共に、ワンチップマイコンのＸＩＮＴ端子に供給されている。

ワンチップマイコンの内部では、Ｚ８０ＣＴＣが出力する割込み信号と、ＸＩＮＴ端子から受けた割込み信号とが、負論理ＯＲゲートを通して、ＣＰＵコアの割込み端子ＩＮＴに供給されている。なお、この割込み端子ＩＮＴは、マスク可能な割込み信号(maskable interrupt)を受け付ける入力端子である。また、ＣＴＣ(Counter Timer Circuit) は、主制御部２１における２ｍＳ毎のタイマ割込みを実現するタイマ回路である。

図９（ｂ）は、図１０の回路における割込み処理を説明するフローチャートである。この実施例では、タイマ割込みに混在して、ウォッチドッグタイマ６３による異常割込みが生じる可能性がある。そこで、タイマ割込みの最初に、入力ポート７２の値をチェックして、ウォッチドッグタイマ６３による異常割込みか否かを判定する（ＳＴ１）。そして、ウォッチドッグタイマ６３の出力信号ＲＳＴ１がＨレベルであれば通常の割込み処理を実行するが、出力信号ＲＳＴ１がＬレベルの場合には、異常報知動作を実行する（ＳＴ２）。異常報知動作は、特に限定されないが液晶ディスプレイやスピーカやＬＥＤランプを用いて実行される。

但し、ウォッチドッグタイマ６３が異常信号ＥＲを出力するタイミングでは、発振器６０とリップルカウンタ６１の電源電圧が遮断した後に復旧しているので、乱数発生基板２８の異常が自動回復している可能性がある。そのような場合には、次のタイマ割込み時に異常信号ＥＲがＨレベルとなるので、異常報知は、自動的に停止制御されることになり（ＳＴ３）、遊技動作は問題なく再開される。

図１１は、図６の回路を更に変更した別の実施例を示す回路図であり、図８に示す電源基板２０と組み合わせて使用される。また、図１１の回路では、図１０の回路と異なり、発振器６０やリップルカウンタ６１への電源電圧Ｖｃｃの遮断回路６５は設けられていない。一方、図１０の回路と同様、図１１の回路構成でも、ウォッチドッグタイマ６３の出力信号ＲＳＴ１は、主制御部２１の入力ポート７２に供給されると共に、ワンチップマイコンのＸＩＮＴ端子に供給されている。

図９（ｃ）は、図１１の回路におけるタイマ割込み処理を説明するフローチャートである。この実施例のステップＳＴ１１とＳＴ１２の処理は、図９（ｂ）のステップＳＴ１とＳＴ２の処理と同様である。但し、異常報知動作（ＳＴ１２）の後には、出力ポート７３から電源基板２０に対して異常信号ＥＲを出力する点が相違する（ＳＴ１３）。

ステップＳＴ１３の処理では、異常信号ＥＲを立ち下げるので、電源基板２０のワンショットマルチバイブレータ６６が機能して、交流入力電圧ＡＣ２４Ｖが所定時間だけ遮断状態となる。その後、交流入力電圧ＡＣ２４Ｖが回復した後、各制御基板にはシステムリセット信号ＳＹＳが供給される。

したがって、電源の遮断→復旧によって乱数発生基板２８の異常が回復した場合には、遊技動作が正常に再開されることになる。一方、乱数発生基板２８の異常が回復しない場合には、同一のリセット動作が繰り返されることになり、乱数発生基板２８が異常状態のままで遊技動作が進行することが回避される。

以上、本発明の実施例を具体的に説明したが、具体的な記載内容は何ら本発明を限定するものではなく、各種の改変が可能である。特に、具体的に例示した回路構成や回路素子は適宜に変更されるのは勿論である。

６０、６１乱数発生部
６３監視回路
６４リセット回路
６０発振器
６１カウンタ
６２ラッチ回路

Claims

遊技者の動作に関連する所定の検出状態が発生すると、これに起因する当否抽選によって遊技者に有利な利益状態を発生させるか否かを決定する遊技機であって、
所定数値範囲の乱数値を自動更新する乱数発生回路と、前記乱数発生回路の自動更新を監視する監視回路とを備え、
前記乱数発生回路は、ＣＰＵに供給されるシステムクロックとは独立したクロック信号を発振する発振器と、前記クロック信号を受けて計数動作を定常的に繰り返すことで、前記乱数値を自動更新すると共に、正常時には回避信号を繰り返し定常的に出力するカウンタと、前記所定の検出状態の発生に対応して、前記カウンタのカウント値を、前記当否抽選に使用する乱数値として取得するラッチ回路と、を有して構成され、
前記監視回路は、自走状態では所定周期で警報パルスを出力する自走発振部と、前記警報パルスの出力タイミング以前に前記カウンタから前記回避信号を受ける毎に、前記自走発振部の自走状態の動作を初期状態に戻す回避部と、を有して構成され、
正常時には、前記カウンタが所定タイミングで前記回避信号を繰り返し出力することで、前記警報パルスの出力が定常的に防止される一方、乱数発生回路の異常に起因して自走発振部から前記警報パルスが出力されると、出力された警報パルスに基づいて異常報知動作が実行されるよう構成されていることを特徴とする遊技機。