JP5805741B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、メモリの浪費を防止しつつ高度な制御動作を実現できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。

このような遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作やその他の演出動作は、この抽選結果を踏まえたものとなっている。

そして、この種の遊技機では、演出動作を豊富化するため、ＣＰＵを搭載した複数の回路基板で構成されており、大当り抽選処理を実行してその抽選結果を特定する制御コマンドを出力する主制御基板と、制御コマンドを受けて各種の演出動作を実行するサブ制御基板とに区分されるのが一般的である（特許文献１）。

また、ノイズなどの影響で、プログラム処理が無限ループに陥ったような場合でも、その異常状態から迅速に抜け出せるようウォッチドッグタイマを搭載する遊技機も少なくない（特許文献２）。

特開２０１１−１０４０７２号公報 特開２００２−２２４４００号公報

しかし、ウォッチドッグタイマは、クリア処理可能に構成されたタイマ回路と、タイマ回路のタイムアウト時間を規定する時定数回路とを、有して構成されるので、そのための回路スペースが無視できないという問題がある。すなわち、昨今の遊技機は、演出制御動作が益々高度化しているため、限られた回路スペースに、高機能の回路や回路素子を配置する必要があり、しかも、高機能な回路素子ほどに放熱性も問題になるので、可能な限り回路スペースに余裕を確保したいという問題がある。

また、従来のウォッチドッグタイマは、コンデンサや抵抗で構成される時定数回路でタイムアウト時間を規定するので、回路素子の特性上のバラツキからタイムアウト時間が遊技機毎に少なからず相違する点も問題であった。すなわち、複雑高度な制御動作を実現するには、タイマ割込み周期で規定される制御間隔を短く最適化し、これに対応して、タイムアウト時間も最適化したいが、この要請に応えきれないという問題がある。

更にまた、この種の遊技機では、セキュリィティ対策が重要であるが、むやみにメモリ空間を浪費することなく、且つ、ハードウェア構成を複雑化することなく、セキュリィティレベルを向上させることができる構成が望まれる。一方、この種の遊技機は、一般に、ライフサイクルが短く、次々と新機種を開発する必要があるので、回路構成を変更することなく、遊技性やセキュリィティレベルが変更できる構成が望ましい。

本発明は、上記の問題点に鑑みてなされたものであって、回路スペースを浪費することなく、また、汎用性の高い回路構成で、適切な制御動作を実行することができる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、電源遮断前に必要データを保存することで、電源投入後に電源遮断前の遊技動作を再開可能なバックアップ機能を有すると共に、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果を特定する制御コマンドを出力する主制御手段と、制御コマンドが特定する抽選結果に対応する演出動作を実行する演出制御手段と、を有して構成され、前記主制御手段は、抽選処理を含んだ制御動作を実行するＣＰＵと、制御動作時に適宜にアクセスされるＲＡＭと、制御動作を規定する制御プログラム、及び、制御動作に必要な、設定値データを含んだ動作パラメータを固定的に記憶するＲＯＭと、所定の監視時間に至るまでにクリアデータを受けないと、ＣＰＵをリセット状態にする異常対応手段と、素子内部の動作を規定する設定値データを設定可能な機能レジスタと、を内蔵する単一の電子素子を有して構成されると共に、ＣＰＵリセット後、前記単一の電子素子の正常動作を確認する自己診断手段と、前記機能レジスタに設定された所定の設定値データに基づいて規定される所定の開始タイミングに至るまで待機する待機手段と、前記開始タイミングに至った後、所定の割込み信号に基づいて実行され、前記バックアップ機能を実現するための必要データを保存する電源監視手段と、を有して構成され、前記電源監視手段は、前記ＲＯＭに記憶された制御プログラムのプログラム処理によって実現される一方、前記自己診断手段と前記待機手段は、前記ＲＯＭに記憶された制御プログラムを使用することなく実現される。

上記した通り、本発明によれば、回路スペースを浪費することなく、また、汎用性の高い回路構成で、適切な制御動作を実行することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 ワンチップマイコンの内部回路を示す回路図である。 メモリ回路のメモリマップ、管理プログラムの動作を示すフローチャート、及び、ワンチップマイコン内部の回路構成を示すブロック図である。 異常対応回路の構成を示す回路ブロック図である。 ＷＤＴクリア回路の回路構成を示すブロック図である。 主制御部のメイン処理を説明するフローチャートである。 主制御部のタイマ割込み処理を説明するフローチャートである。

以下、本発明の実施例について詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態（以下、確変状態という）となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、画像制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、画像制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新た盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２とが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板２８に接続され、接続コネクタＣ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号ＡＢＮ、バックアップ電源ＢＡＫ、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。なお、演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と画像制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号ＤＥＬ、電圧降下信号ＡＢＮ、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。

主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号ＤＥＬは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号ＡＢＮは、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号ＡＢＮを受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と画像制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、先に説明した通り、演出制御部２２と画像制御部２３には、電源中継基板３０と演出インタフェイス基板２７を経由して、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図示の通り、主制御部２１は、主基板中継基板２８を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。

また、主制御部２１は、遊技盤中継基板２９を経由して、遊技盤５の各遊技部品に接続されている。そして、遊技盤上の各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号を受ける一方、電動チューリップなどのソレノイド類を駆動している。なお、スイッチ信号には、図柄始動口１５から主制御部２１に伝送される入賞スイッチ信号ＳＧが含まれる。

図４は、主制御部２１のワンチップマイコン２１Ａの内部構成の一部を図示したものである。ここでは、遊技盤中継基板２９を経由して、図柄始動口１５の検出スイッチから入賞スイッチ信号ＳＧを受ける部分も含めて図示している。

図示の通り、ワンチップマイコン２１Ａは、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当のＣＰＵコアと、Ｚ８０ＣＴＣ（counter timer circuit ）相当のカウンタタイマ回路ＣＴＣと、ＲＯＭ及びＲＡＭのメモリ回路と、後述する設定レジスタを含んだ各種の機能レジスタＲＴ１〜ＲＴｎと、ＲＯＭに記憶されている制御プログラム（ユーザプログラム）の実行動作開始タイミングを適宜に規定する動作開始回路ＳＴＡＲＴと、異常動作時にＣＰＵコアをリセットする異常対応回路ＲＥＶと、抽選用の乱数値ＲＮＤを生成する乱数生成回路ＧＮＲと、入力ポートＩＮＰと、を主要に内蔵している。

図柄始動口１５からの入賞スイッチ信号ＳＧは、遊技盤中継基板２９に配置されたバッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲと、入力ポートＩＮＰに重複して供給されている。また、入力ポートＩＮＰには、図柄始動口１５に限らず、大入賞口１６やゲート１８の検出スイッチからのスイッチ信号も、合わせて供給されている。

遊技盤中継基板２９のバッファ回路ＢＵＦは、オープンコレクタ型の出力部を有し、入力側が１２Ｖにプルアップされ、出力側が５Ｖにプルアップされている。そして、遊技球が図柄始動口１５を通過して入賞状態となると、バッファ回路ＢＵＦは、正論理のＯＮ信号として、入賞スイッチ信号ＳＧを出力する。

乱数生成回路ＧＮＲは、所定の数値範囲を循環するカウンタＣＮＴと、入賞スイッチ信号ＳＧが変化する変化エッジに同期して、カウンタＣＮＴのカウンタ値を乱数値ＲＮＤとして保持するラッチ回路ＬＴと、を有して構成されている。

図示の通り、入賞スイッチ信号ＳＧは、乱数生成回路ＧＮＲに重複して、入力ポートＩＮＰにも供給されている。そのため、ＣＰＵコアは、入力ポートＩＮＰからの入力データに基づき、入賞スイッチ信号ＳＧの変化エッジを把握することができ、この把握の後に、ラッチ回路ＬＴから乱数値ＲＮＤを取得して、大当り抽選を実行するようになっている。

図５（ａ）は、ワンチップマイコン２１Ａのメモリ回路（ＲＡＭ＋ＲＯＭ）と各種の機能レジスタＲＴ１〜ＲＴｎについてのメモリマップを図示したものである。図示の通り、この実施例では、遊技機メーカが作成した制御プログラムと、この制御プログラムが参照する固定値データとは、例えば、８０００Ｈ番地以降に格納される。

また、固定値データとは別に、ＣＰＵリセット時に、機能レジスタＲＴｉに転送される動作パラメータを記憶可能なパラメータ領域もＲＯＭに確保されている。ここで、動作パラメータには、制御プログラムが機能し始めるまでの待機時間を規定する設定値が含まれる。

ところで、この種の遊技機では、法規制上、制御プログラムや固定値データの容量は、厳格に制限されており（例えば、各々３Ｋバイト程度）、この限られた記憶容量でセキュリティ処理を含んだ高度な処理を実現する必要が生じる。そこで、本実施例では、機能レジスタＲＴｉを有効活用することで、制御プログラムのプログラム量の抑制や、セキュリティレベルの向上を図っている（詳細については更に後述する）。

また、本実施例のワンチップマイコン２１Ａは、ＣＰＵリセット後、８０００Ｈ番地以降の制御プログラムが実行される前に、管理プログラムが実行されるよう構成されている。こここで、管理プログラムとは、チップメーカが作成した一種のマイクロプログラムであり、具体的な動作内容は、例えば、図５（ｂ）に示す通りである。

図示の通り、ＣＰＵリセット後、ＲＯＭに記憶されている動作パラメータが、これに対応する機能レジスタＲＴｉに転送される（ＳＳ１）。先に説明した通り、動作パラメータには、制御プログラムが機能し始めるまでの待機時間を規定する設定値データが含まれており、この設定値データは、機能レジスタＲＴｉたる待機時間設定レジスタ６０（図５（ｃ）参照）に転送される。

また、分周比設定レジスタ５２には、分周比デフォルト値として５０が書き込まれ、ウォッチドッグタイマ５４の機能を停止させるための制御データとしてデフォルト値０が維持される。したがって、その後の待機処理（ＳＳ３）が如何に長引いても、ＣＰＵコアが、ウォッチドッグタイマ５４のオーバーフロー信号ＯＶによってリセットされるおそれはない。

次に、セキュリティーキーの正当性を判定する判定処理を含んでワンチップマイコンの正常動作を確認する自己診断処理が実行される（ＳＳ２）。そして、その後は、ステップＳＳ１の処理で設定レジスタ６０に転送された動作パラメータ（待機時間）で規定される動作開始タイミングまで、制御プログラムの動作開始を待機し（ＳＳ３）、所定時間待機後に、８０００Ｈ番地以降の制御プログラムの動作が開始される。

したがって、本実施例によれば、サブ制御部の初期動作が完了するまで、数秒〜数１０秒程度待機する待機処理を、制御プログラムによって実現する必要がなくなり、限定されたメモリ領域を効果的に使用することができる。例えば、２０ＭＨｚのシステムクロックで動作するＣＰＵコアにおいて、数１０秒の時間を消費する待機処理を実現するには、それなりのプログラム容量を消費するので、この待機処理を不要にできる本実施例の効果は大きい。

図５（ｃ）は、上記の動作を実現する動作開始回路ＳＴＡＲＴと、異常対応回路ＲＥＶについて、その回路構成を示す回路ブロック図である。本実施例では、プリスケーラ５０には、２０ＭＨｚのシステムクロックΦが供給され、受付回路５３とＷＤＴクリア回路は、ＣＰＵコアから直接アクセス可能に構成されている（図６（ａ）参照）。そして、リセット回路５６の出力は、ＣＰＵコアのリセット端子と、機能レジスタＲＴｉたる制御レジスタ５７に供給されている。なお、制御レジスタ５７は、具体的には、図６のＲＳフリップフロップ５７で実現される。

以上を踏まえて説明を続けると、異常対応回路ＲＥＶは、システムクロックΦのパルス周期を固定数（Ｎ）倍に分周するプリスケーラ５０と、プリスケーラ５０の出力のパルス周期を任意倍数（Ｘ）に分周するプログラマブル・ポストスケーラ５１と、ポストスケーラ５１の分周比やその他の動作パラメータを記憶する設定レジスタ５２と、設定レジスタ５２に設定すべき動作パラメータをＣＰＵコアから受ける受付回路５３と、ポストスケーラ５１の出力を所定の数値範囲でカウントするウォッチドッグタイマ５４と、ウォッチドッグタイマ５４のカウンタ値を強制的に初期値に戻すＷＤＴクリア回路５５と、ウォッチドッグタイマ５４のカウント値が所定の数値範囲を一巡したことを示すオーバーフロー信号ＯＶを受けて、ＣＰＵリセット信号を出力するリセット回路５６と、を有して構成されている。

先に説明した通り、機能レジスタＲＴｉたる設定レジスタ５２には、ステップＳＳ１のタイミングで、デフォルト値として分周比５０が書き込まれるが、その後、制御プログラムによって、１０〜１２７０の任意の分周比が設定可能に構成されている。そのため、ウォッチドッグタイマ５４に供給される計数クロックの周期を、遊技機メーカにおいて任意に設定できることになり、オーバーフロー信号ＯＶの出力周期を適宜に設定できることになる。

また、設定レジスタ５２には、リセット回路５６を機能させるか否かを規定する動作パラメータ（制御データ）も、制御プログラムによって任意に設定可能に構成されている。そのため、遊技機メーカにおいて、異常対応回路ＲＥＶの動作を禁止することも可能となる。なお、異常対応回路ＲＥＶの動作を禁止しても、動作開始回路ＳＴＡＲＴの動作には影響を与えない。

ところで、リセット回路５６の出力は、ＣＰＵコアのリセット端子に供給されることで、ＣＰＵコアが強制的にリセットされる。また、リセット回路５６の出力は、制御レジスタ５７に記憶されることで、ＣＰＵコアが強制的にリセットされた後は、ＲＡＭのアクセスが一部禁止される。禁止状態は適宜に設定されるが、この実施例では、ＲＡＭのリード（memory read ）動作が許可されるが、ライト動作（memory write）を禁止するようにしている。

システムクロックΦは、この実施例では２０ＭＨｚであり、プリスケーラ５０の分周比は２０００となっている。そのため、プリスケーラ５０の出力パルスのパルス周期は１００μＳとなる。また、受付回路５３を経由して設定レジスタ５２に設定される分周比は、１０〜１２７０の数値範囲であるが、電源投入後のデフォルト分周比は５０となっている（ＳＳ１）。

そのため、ポストスケーラ５１の出力パルスのパルス周期は、デフォルト値として５ｍＳ（＝５０×１００μＳ）となり、その後の制御プログラムによる設定値（１０〜１２７０）に基づいて、１ｍＳ〜１２７ｍＳの範囲のパルス周期となる。

ウォッチドッグタイマ５４は、この実施例では、１００進カウンタであり、０〜９９の数値範囲を一巡する毎に、オーバーフロー信号ＯＶを出力するよう構成されている。ポストスケーラ５１の出力パルスのパルス幅は、デフォルト値が５ｍＳであって、その後は、制御プログラムによる設定に基づいて１ｍＳ〜１２７ｍＳの何れかの値となる。そのため、ウォッチドッグタイマ５４が出力するオーバーフロー信号ＯＶの出力周期Ｔは、デフォルト値Ｔ０が、５００ｍＳ（＝５ｍＳ×１００）であり、その後は、１００ｍＳ〜１２．７Ｓの範囲内の設定値Ｔｓとなる。

このようなオーバーフロー信号ＯＶは、リセット回路５６を経由してＣＰＵリセット信号となるので、ＷＤＴクリア回路５５が機能しない限り、ＣＰＵコアは、オーバーフロー信号ＯＶの出力周期Ｔｓで繰り返しリセットされることになる。なお、設定レジスタ５２の初期設定値に基づいて、リセット回路５６の動作を禁止できるが、一度、許可したウォッチドッグタイマ機能を、遊技動作中に禁止することはできない。したがって、例えば、違法プログラムを間欠的に動作させるために、適宜にウォッチドッグタイマ機能を禁止制御するような違法動作は不可能となる。

次に、図５（ｃ）に基づいて、動作開始回路ＳＴＡＲＴの回路構成を説明する。図示の動作開始回路ＳＴＡＲＴにおいて、設定レジスタ６０は、ステップＳＳ１の処理によって、ＲＯＭのパラメータ領域に登録されている設定値データ（待機時間）が転送されており、判定レジスタ６３は、ＣＰＵから直接アクセス可能に構成されている。

以上を踏まえて説明すると、動作開始回路ＳＴＡＲＴは、ＲＯＭに記憶されている待機時間を受ける設定レジスタ６０と、ウォッチドッグタイマ５４のオーバーフロー信号ＯＶを受けるカウンタ６１と、カウンタ６１のカウンタ値を、設定レジスタ６０の設定値と比較して一致するか否かを判定する比較回路６２と、比較回路６２が出力する一致信号を記憶する判定レジスタ６３と、を有して構成されている。

比較回路６２が出力する一致信号は、一致判定時にはＯＮレベルとなり、それ以外はＯＦＦレベルである。そして、判定レジスタ６３の出力値（一致信号）は、管理プログラム（図５（ｂ）参照）のステップＳＳ３の処理で繰り返し判定され、出力値がＯＮレベルとなるまで待機処理を繰り返す。

一方、オーバーフロー信号ＯＶの出力周期Ｔ０は、このタイミングでは、デフォルト値の５００ｍＳであるので、本実施例によれば、設定レジスタ６０の設定値を、例えば、２、４、６、・・・、５０、６０とすることで、１秒、２秒、３秒、・・・、２５秒、３０秒の待機時間を確保することができる。

このように、本実施例では、ＲＯＭのパラメータ領域に、適宜な設定値データ（待機時間）を登録しておくことで、ＣＰＵリセット後、サブ制御部が確実に立ち上がるまでの最適な待機時間を確保することができる。なお、この待機処理に制御プログラム領域を消費しないことの利点は、先に説明した通りである。

図６（ａ）は、異常対応回路ＲＥＶの具体的な回路構成を示す回路ブロック図である。図示の通り、受付回路５３は、詳細には、ＣＰＵコアが設定値データを書き込む入力レジスタ７０と、入力レジスタ７０の出力値を記憶する分周比制御レジスタ７１と、分周比制御レジスタ７１の出力値と入力レジスタ７０への入力値とを比較する一致判定回路７２と、一致判定回路７２の出力値をＳ入力端子に受けるＲＳフリップフロップ７３と、を有して構成されている。

ここで、入力レジスタ７０と分周比制御レジスタ７１は、分周比設定レジスタ５２や入力レジスタ９１などと同様に、電源投入時に電源リセットされて、その出力値がクリア状態となる。なお、分周比設定レジスタ５２は、電源リセット後、直ちに、デフォルト値（＝分周比５０）に設定されるが、これに関連する回路構成については、図示を省略している。

一致判定回路７２は、分周比制御レジスタ７１の出力値と、入力レジスタ７０の入力値とが一致する場合には、制御端子ＯＥ（output enable ）がＨレベルであることを条件に、Ｌレベルの判定値を出力し、それ以外のタイミングではＨレベルの判定値を出力する。なお、一致判定回路７２の回路構成は、基本的に、図７に示す減算回路及びゲート回路と同等である。そして、一致判定回路７２の判定出力は、分周比設定レジスタ５２のクロック端子ＣＫに供給されている。

また、分周比制御レジスタ７１の出力は、一致判定回路７２と分周比設定レジスタ５２の入力端子に共通的に供給されている。ここで、分周比設定レジスタ５２は、クロック端子ＣＫに、Ｌレベルの信号を受けると、入力端子の信号をラッチするよう構成されている。そのため、分周比設定レジスタ５２には、分周比制御レジスタ７１の出力値と入力レジスタ７０の入力値とが一致するタイミングで、分周比制御レジスタ７１の出力値が記憶されることになる。

ところで、一致判定回路７２の出力を受けるＲＳフリップフロップ７３のＲ入力端子は、Ｈレベルに固定されている。また、Ｑバー出力端子は、ＮＯＴゲートによる遅延回路を経由して、ＡＮＤゲート７４の入力端子に供給されている。そして、このＲＳフリップフロップ７３は、電源投入時に、クリア端子ＣＬＲに電源リセット信号を受けて電源リセットされるので、その後のＱバー出力端子は、Ｈレベルとなる。

また、入力レジスタ７０及び分周比制御レジスタ７１は、ＣＰＵコアが出力するアドレス信号に基づいて生成されるチップセレクト信号ＣＳ（Ｌアクティブ）に基づいて、データバスのデータ（設定値データ）をラッチするよう構成されている。但し、入力レジスタ７０は、チップセレクト信号ＣＳの立下りエッジで、設定値データをラッチし、分周比制御レジスタ７１は、適宜に遅延されたチップセレクト信号ＣＳ”の立上りエッジで、設定値データをラッチするよう構成されている。

一方、論理反転されたチップセレクト信号ＣＳ’は、ＡＮＤゲート７４の入力端子に供給されている。先に説明した通り、ＡＮＤゲート７４の他方側の入力端子は、電源リセット後にＨレベルを維持するので、論理反転されたチップセレクト信号ＣＳ’は、そのレベルのまま、一致判定回路の７４の制御端子ＯＥに供給されることになる。

ここで、制御端子ＯＥ（output enable ）は、一致判定回路７２の出力動作を制御する機能を有しており、チップセレクト信号ＣＳが定常レベル（Ｈ）に戻ったタイミングで、反転チップセレクト信号ＣＳ’と共にＬレベルに戻り、その結果、一致判定回路７２の出力は、反転チップセレクト信号ＣＳ’の変化に対応して、定常レベル（Ｈ）に戻ることになる。

また、その後、ＣＰＵコアのデータバスのデータ値が、たまたま分周比制御レジスタ７１の出力値と一致することがあっても、一致判定回路７２の出力値がＬレベルに変化することはない。そのため、分周比設定レジスタ５２に一旦設定された設定値は、その後、変化することがなく、したがって、オーバーフロー信号ＯＶの出力周期Ｔｓなど、ウォッチドッグタイマ５４の動作条件が変化するおそれはない。また、違法プログラムを意図通りに動作させるために、オーバーフロー信号ＯＶの出力周期Ｔｓを長く設定し直したり、事後的にウォッチドッグタイマ機能を禁止しようとしても、そのような動作は不可能である。

以上の回路動作を踏まえて、図６（ｂ）に基づいて、ＣＰＵコアによる設定値データの書込み動作を説明する。ここで、設定値データＸは、ポストスケーラ回路５１の分周比データと、ウォッチドッグタイマ５４などの動作可否を規定する制御データとを含んで構成されている。

図６（ｂ）に示すように、ＣＰＵコアは、設定値データＸを入力レジスタ７０に書き込んだ後（ＳＴ３０）、再度、同じ設定値データＸを入力レジスタ７０に書き込む（ＳＴ３１）。そして、一回目の書き込み動作におけるチップセレクト信号ＣＳの立下りエッジで、設定値データＸが入力レジスタ７０にラッチ（記憶保持）され、入力レジスタ７０にラッチされた設定値データＸは、遅延状態のチップセレクト信号ＣＳ”の立上りエッジで、分周比制御レジスタ７１にラッチされる。

なお、ステップＳＴ３０のタイミングでは、ＲＳフリップフロップ７３のＱバー出力がＨレベルであるので、論理反転したアクティブレベルのチップセレクト信号ＣＳ’が、一致判定回路７２の制御端子ＯＥに加わることになる。しかし、チップセレクト信号ＣＳ’がアクティブレベルを維持するタイミングでは、ＣＰＵコアから供給される設定値データＸと、電源投入後にクリアされる分周比制御レジスタ７１の出力値とが一致することはないので、一致判定回路７２の出力は変化することなく、Ｈレベルを維持する。

その後、再度、同じ設定値データＸが入力レジスタ７０に書き込まれると（ＳＴ３１）、その時のチップセレクト信号ＣＳの立下りタイミングで、一致判定回路７２に供給される２種類のデータが一致することになる。すなわち、分周比制御レジスタ７１からは、１回目に出力された設定値データＸが出力され、ＣＰＵコアからは、２回目の設定値データＸが出力される。

このように、本実施例では、正常な設定処理（ＳＴ３０，ＳＴ３１）を実行する限り、２度目の書込み処理（ＳＴ３１）で２種類のデータが一致するので、一致判定回路７２の出力はＬレベルに変化し、この立下りエッジに同期して、分周比設定レジスタ５２には、１回目に出力された設定値データＸが記憶される。そして、この設定値データＸに基づいて、ポストスケーラ回路５１の分周比が設定される。

一致判定回路７２の出力がＬレベルに変化すると、ＲＳフリップフロップ７３は、ＬレベルのＳ端子入力に基づいてセット動作をする（図６（ｃ）参照）。その結果、ＲＳフリップフロップ７３のＱバー出力は、Ｌレベルに変化することになり、この変化が所定の遅延時間後にＡＮＤゲート７４に伝わるので、その後、一致判定回路７２の制御端子ＯＥがＬレベルとなり、一致判定回路７２の出力も、定常レベルのＨレベルに戻る。

そのため、ＲＳフリップフロップ７３のＱバー出力は、その後もＬレベルに維持されることになり（図６（ｃ）参照）、その後は一致判定回路７２が機能することはない。すなわち、本実施例では、ポストスケーラ５１の分周比の設定処理は一回に限定され、その後に再設定することはできないのでセキュリティ上も有意義である。なお、この点は前記した通りである。

ところで、設定値データＸには、ポストスケーラ回路５１の分周比データだけでなく、ウォッチドッグタイマ５４などの動作可否を規定する制御データも含まれている。そして、この制御データは、ウォッチドッグタイマ５４の機能を活用する場合には、Ｈレベルであり、機能を使用いない場合にはＬレベルに設定される。但し、Ｈレベルの制御データに基づいて動作を開始したウォッチドッグタイマ機能を、その後に禁止できないことは、先に説明した図６の回路構成から確認される通りであり、図示の回路構成は、セキュリィティ上も有効である。

図示の通り、分周比設定レジスタ５２に記憶された制御データは、そのままＮＡＮＤゲート５６の入力端子に供給されるので、制御データ＝Ｌの場合には、ウォッチドッグタイマ５４から出力されるオーバーフロー信号ＯＶがＣＰＵに供給されることなく、ウォッチドッグタイマ５４は、事実上、動作禁止状態となる。

一方、制御データ＝Ｈの場合には、ウォッチドッグタイマ５４から出力されるオーバーフロー信号ＯＶがＣＰＵに供給されてＣＰＵコアをリセット状態にする。また、このオーバーフロー信号ＯＶは、ＲＳフリップフロップ５７のＳ入力端子にも供給される。Ｒ入力端子は、Ｈレベルに固定されているため、ウォッチドッグタイマ５４にオーバーフロー状態が発生して、ＣＰＵコアが異常リセットされた後は、ＲＳフリップフロップ５７のＱバー出力がＬレベルを維持することになる。

図示の通り、ＲＳフリップフロップ５７のＱバー出力は、ＡＮＤゲート５８の入力端子に供給されている。また、ＡＮＤゲート５８の他の入力端子には、ＣＰＵコアのコントロールバスに出力されるメモリＷＲ信号が供給されている。ここで、メモリＷＲ信号は、ＲＡＭのリード（memory read ）動作時に、ＲＡＭに供給される信号であり、このメモリＷＲ信号のメモリへの供給がＡＮＤゲート５８で阻止されることで、ＣＰＵコアが異常リセットされた後は、ＲＡＭのライト動作（memory write）が禁止されることになる。

この動作もセキュリティ上有効であり、例えば、ＣＰＵを意図的にリセットすると、その後は、ＲＡＭを書き換えることができないので、その後の違法行為が不可能となる。

次に、図６の上部に位置するＷＤＴクリア回路５５の回路構成について説明する。図示の通り、ＷＤＴクリア回路５５は、ＣＰＵコアからクリアデータを受けて記憶する入力レジスタ９１と、クリア処理用のキーワードを固定的に記憶するキーワードレジスタ９２と、入力レジスタ９１などの動作順序を制御する動作順序回路９３と、入力レジスタ９１とキーワードレジスタ９２の記憶値が一致するか否かを判定する一致判定回路９０と、を有して構成されている。なお、入力レジスタ９１やキーワードレジスタ９２は、機能レジスタＲＴｉの一部を構成しており、各々に固有のアドレス番号が付与されている（図５（ａ）参照）。

また、入力レジスタ９１の記憶値と、キーワードレジスタ９２の記憶値とが一致すする場合には、一致判定回路９０からＬレベルのクリア信号が出力され、これがウォッチドッグタイマ５４に供給されることで、ウォッチドッグタイマ５４のカウンタ値がゼロクリアされ、オーバーフロー信号ＯＶの出力を阻止している。

図７は、入力レジスタ９１と、キーワードレジスタ９２と、動作順序回路９３と、一致判定回路９０の回路構成をより詳細に図示したものである。図示の通り、入力レジスタ９１は、実際には、４個の８ビット長レジスタＲ０〜Ｒ３で構成され、各々にはアドレス（ポート番号）Ｎ０〜Ｎ３が付されている。また、キーワードレジスタ９２も、４個の８ビット長レジスタＲ０’〜Ｒ３’で構成され、各々には、対応する入力レジスタＲ０〜Ｒ３と同一のアドレス（ポート番号）Ｎ０〜Ｎ３が付されている。

ここで、８ビット長レジスタＲ０〜Ｒ３の入力端子は、ＣＰＵコアのデータバスに接続されており、自らを選択するチップセレクト信号ＣＳ０〜ＣＳ３を受けることを条件に、ＣＰＵコアが出力するクリアデータを記憶し出力するよう構成されている。なお、チップセレクト信号ＣＳ０〜ＣＳ３は、ポート番号Ｎ０〜Ｎ３に基づいて生成されるユニーク信号であるのは勿論である。

また、８ビット長のキーワードレジスタＲ０’〜Ｒ３’の入力端子は、固定的にＨレベル又はＬレベルに設定されており、各レジスタＲ０’〜Ｒ３’は、自らを選択するチップセレクト信号ＣＳ０〜ＣＳ３を受けることを条件に、固有のキーワードを記憶し出力するよう構成されている。何ら限定されないが、レジスタＲ０’は１０Ｈを記憶し、レジスタＲ１’は２２Ｈを記憶し、レジスタＲ２’は３３Ｈを記憶し、レジスタＲ３’は４４Ｈを記憶するよう構成されている。

本実施例では、４個の入力レジスタＲ０〜Ｒ３と、４個のキーワードレジスタＲ０’〜Ｒ３’とが一対一に対応し、一対のレジスタＲｉ，Ｒｉ’が、同一のチップセレクト信号ＣＳｉで選択されるよう構成されている。そのため、例えば、ＣＰＵコアからアドレスＮ０（入力レジスタＲ０）に対してクリアデータを出力すると、そのクリアデータが入力レジスタＲ０に取得されて出力される一方、レジスタＲ０’からは、固定キーワード１０Ｈが出力されることになる。

本実施例では、一対のレジスタＲ０，Ｒ０’を使用してウォッチドッグタイマ５４をクリアする基本動作態様と、三対のレジスタＲ１，Ｒ１’〜Ｒ３，Ｒ３’を循環的に使用してウォッチドッグタイマ５４をクリアする循環動作態様とが選択可能になっている。そして、動作順序回路９３は、循環動作態様を採る場合に機能して、三対のレジスタＲ１，Ｒ１’〜Ｒ３，Ｒ３’の動作順序を制御している。

具体的には、所定の機能レジスタＲＴｉに循環動作態様を採ることが指示されることを条件に出力されるスタートパルスに基づいて、先ず、第１レジスタ対Ｒ１，Ｒ１’が動作可能となり、第１レジスタ対Ｒ１，Ｒ１’が動作したことを条件に、第２レジスタ対Ｒ２，Ｒ２’が動作可能となり、第２レジスタ対Ｒ２，Ｒ２’が動作したことを条件に、第３レジスタ対Ｒ３，Ｒ３’が動作可能となり、第３レジスタ対Ｒ３，Ｒ３’が動作したことを条件に、第１レジスタ対Ｒ１，Ｒ１’が動作可能となるような循環動作を実現している。

具体的な回路構成は図７に示す通りであり、３個の負論理ＡＮＤゲートＧ１〜Ｇ３と、３個のＲＳフリップフロップＦ１〜Ｆ３と、スタートパルスとチップセレクト信号ＣＳ３とを受ける正論理ＡＮＤゲートＧ０と、を有して構成されている。ここで、ＲＳフリップフロップＦ１〜Ｆ３は、リセット端子Ｒやセット端子Ｓに供給されるチップセレクト信号の立上りエッジで、リセット動作やセット動作をするよう構成されている。

また、チップセレクト信号ＣＳ１〜ＣＳ３は、定常的にＨレベルであり、各入力レジスタＲ１〜Ｒ３（ポート番号Ｎ１〜Ｎ３）に、クリアデータを書き込むタイミングだけでＬレベルとなる。また、ＲＳフリップフロップＦ１〜Ｆ３は、電源投入時に電源リセットされて、各Ｑバー出力がＨレベルとなる。

図示の通り、ＡＮＤゲートＧ１は、チップセレクト信号ＣＳ１と、フリップフロップＦ３のＱバー出力とを、入力端子に受けている。そして、負論理動作したＡＮＤ出力を、第１レジスタ対Ｒ１，Ｒ１’のチップイネーブル端子に供給している。ＡＮＤゲートＧ２も同様であり、チップセレクト信号ＣＳ２と、フリップフロップＦ１のＱバー出力とを入力端子に受けて、負論理動作したＡＮＤ出力を、第２レジスタ対Ｒ２，Ｒ２’のチップイネーブル端子に供給している。また、ＡＮＤゲートＧ３は、チップセレクト信号ＣＳ３と、フリップフロップＦ２のＱバー出力とを入力端子に受けて、負論理動作したＡＮＤ出力を、第３レジスタ対Ｒ３，Ｒ３’のチップイネーブル端子に供給している。

一方、フリップフロップＦ１は、セット端子Ｓにチップセレクト信号ＣＳ１を受け、リセット端子Ｒにチップセレクト信号ＣＳ２を受けて動作している。そのため、フリップフロップＦ１のＱバー出力は、電源リセットされてＨレベルとなった後、チップセレクト信号ＣＳ１に基づいてＬレベルとなり、チップセレクト信号ＣＳ２に基づいてＨレベルに戻ることになる。

他のフリップフロップもほぼ同様であり、フリップフロップＦ２は、セット端子Ｓにチップセレクト信号ＣＳ２を受け、リセット端子Ｒにチップセレクト信号ＣＳ３を受けるので、そのＱバー出力は、電源リセットされてＨレベルとなった後、チップセレクト信号ＣＳ２に基づいてＬレベルとなり、チップセレクト信号ＣＳ３に基づいてＨレベルに戻る。

一方、フリップフロップＦ３は、セット端子ＳにＡＮＤゲートＧ０の出力を受け、リセット端子Ｒにチップセレクト信号ＣＳ１を受けるよう構成されている。ＡＮＤゲートＧ０は、チップセレクト信号ＣＳ３と、スタートパルスとを入力端子に受けている。そのため、フリップフロップＦ３のＱバー出力は、電源リセットされてＨレベルとなった後、スタートパルスか、チップセレクト信号ＣＳ３に基づいてＬレベルとなり、チップセレクト信号ＣＳ１に基づいてＨレベルに戻ることになる。

実施例の動作順序回路９３は、上記の通りに構成されているので、以下の通りに動作する。先ず、電源投入後は、各フリップフロップＦ１〜Ｆ３がリセット状態となるので、全てのＱバー出力がＨレベルとなり、ＡＮＤゲートＧ１〜Ｇ３の一方側の入力端子がＨレベルとなる。そのため、ＣＰＵコアが、所定のポート番号Ｎ１〜Ｎ３を指定してクリアデータを出力しても、チップセレクト信号ＣＳｉが伝送されることはなく、データ出力動作が全て無視される。

一方、このような状態で、スタートパルスが出力されると、フリップフロップＦ３がセットされて、ＡＮＤゲートＧ１の一方側の入力端子がＬレベルに変化する。したがって、その後は、ポート番号Ｎ１を指定して入力レジスタＲ１にクリアデータを出力した場合だけ、チップセレクト信号ＣＳ１に基づいて、クリアデータが入力レジスタＲ１に取得されることになる。

そして、チップセレクト信号ＣＳ１の立上りタイミングでは、フリップフロップＦ３がリセットされる一方で、フリップフロップＦ１がセットされる。フリップフロップＦ３がリセットされると、ＡＮＤゲートＧ１の入力端子の一方がＨレベルとなるので、その後、チップセレクト信号ＣＳ１はＡＮＤゲートＧ１を通過することができず、言い換えると、その後のレジスタＲ１への書込みが禁止される。

一方、チップセレクト信号ＣＳ１の立上りタイミングで、フリップフロップＦ１がセットされるので、そのタイミングで、ＡＮＤゲートＧ２の入力端子の一方がＬレベルに変化し、その後は、チップセレクト信号ＣＳ２がＡＮＤゲートＧ２を通過できることになる。つまり、その後は、レジスタＲ２への書込みだけが許可されることになる。

したがって、その後、ポート番号Ｎ２を指定して入力レジスタＲ２にクリアデータを出力すると、チップセレクト信号ＣＳ２に基づいて、クリアデータが入力レジスタＲ２に取得される。そして、この動作に対応して、フリップフロップＦ１がリセットされ、フリップフロップＦ２がセットされる。そのため、その後は、チップセレクト信号ＣＳ２はＡＮＤゲートＧ２を通過することができず、レジスタＲ２への書込みが禁止される一方、チップセレクト信号ＣＳ３はＡＮＤゲートＧ３を通過できることになる。

以下、同様であり、その後、ポート番号Ｎ３を指定して入力レジスタＲ３にクリアデータを出力すると、チップセレクト信号ＣＳ３に基づいて、クリアデータが入力レジスタＲ３に取得される。そして、この動作に対応して、フリップフロップＦ２がリセットされ、フリップフロップＦ３がセットされる。そのため、その後は、レジスタＲ３への書込みが禁止される一方、チップセレクト信号ＣＳ１はＡＮＤゲートＧ１を通過することができ、レジスタＲ１への書込みだけが許可される。

以上の通り、本実施例では、動作順序回路９３が機能することで、スタートパルスが出力された後、入力レジスタＲ１→入力レジスタＲ２→入力レジスタＲ３→入力レジスタＲ１→・・・・の順番でだけ、クリアデータを出力することができ、この順番に従わない場合には、ＷＤＴクリア回路５５でクリア信号を生成することができず、ＣＰＵコアはリセット状態となる。なお、動作順序が正しくても、以下に説明するとおり、クリアデータを間違えれば、ＣＰＵコアがリセットされる。

一致判定回路９０は、一対のレジスタＲｉ，Ｒｉ’からの出力値を受けて減算処理を実行する減算回路８０と、減算回路の出力ビット（実施例では８ビット）を受けてＯＲ演算を実行するＮＯＲゲート８２と、４個のチップセレクト信号ＣＳ０〜ＣＳ３を受けてＡＮＤ演算を実行するＮＡＮＤゲート８１と、ＮＡＮＤゲート８１とＮＯＲゲート８２の出力を受けてＡＮＤ演算を実行するＮＡＮＤゲート８３と、を有して構成されている。なお、ＮＡＮＤゲート８３の出力が、ウォッチドッグタイマ５４に供給されるＬアクティブのクリア信号ＣＬＲとなる。

ここで、減算回路８０は、一対のレジスタＲｉ，Ｒｉ’からの出力値が一致する場合には、その減算結果である８ビット長のゼロを出力する。そして、ＮＯＲゲート８２は、全ての入力値がゼロである場合に限り、その出力値がＨレベルとなるので、結局、一対のレジスタＲｉ，Ｒｉ’からの出力値が一致する場合に限り、ＮＯＲゲート８２の出力値がＨレベルになる。

ＮＡＮＤゲート８１は、４個のチップセレクト信号ＣＳ０〜ＣＳ３の何れかがＬレベルであると、その出力がＨレベルとなり、それ以外ではＬレベルを維持する。そのため、ＮＡＮＤゲート８３の出力は、一対のレジスタＲｉ，Ｒｉ’からの出力値が一致する場合であって、且つ、対応するチップセレクト信号ＣＳｉがＬレベルであるタイミングだけＬレベルになり、この信号が、ウォッチドッグタイマ５４をゼロクリアするクリア信号ＣＬＲとなる。

ところで、本実施例では、ウォッチドッグタイマ５４をクリアするために、常に同一のクリアデータを使用するか、異なる複数（３個）のクリアデータを使用するかを選択可能に構成されている。ここで、同一のクリアデータとは具体的には１０Ｈであり、異なる複数のクリアデータとは、例えば、２２Ｈ、３３Ｈ、４４Ｈである。

そして、異なるクリアデータを使用する場合には、入力レジスタＲ１に２２Ｈを出力してウォッチドッグタイマ５４をクリアする一度目のクリア処理と、所定時間後、入力レジスタＲ２に３３Ｈを出力してウォッチドッグタイマ５４をクリアする２度目のクリア処理と、所定時間後、入力レジスタＲ３に４４Ｈを出力してウォッチドッグタイマ５４をクリアする３度目のクリア処理とを循環的に繰り返すようにしている。そのため、ＲＯＭの固定データ領域には、入力レジスタＲｉのアドレスデータと、その入力レジスタＲｉに書き込むべきキーワードとを対応して記憶している（図７（ｂ）参照）。なお、これらのクリア処理については、図９に基づいて更に説明する。

図８及び図９は、主制御部２１の制御プログラムを示すフローチャートであり、電源電圧の復旧や投入に基づいて起動されるシステムリセット処理（図８）と、所定時間毎（２ｍＳ）に起動されるマスク可能なタイマ割込み処理（図９）とで構成されている。

以下、図８を参照しつつ、システムリセット処理プログラム（メイン処理）について説明する。メイン処理が開始されるのは、停電状態からの復旧時のように初期化スイッチＳＷＴがＯＦＦ状態で電源がＯＮ状態になる場合と、遊技ホールの開店時のように、初期化スイッチＳＷＴがＯＮ操作されて電源がＯＮ状態になる場合とがある。なお、異常対応回路ＲＥＶが起動してＣＰＵが強制的にリセットされる場合もある。

何れの場合でも、ＣＰＵコアがリセットされると、図５（ｂ）に示す管理プログラムが動作を開始する（ＳＴ１）。そして、ＲＯＭのパラメータ領域に登録されている動作パラメータが、対応する機能レジスタＲＴｉに転送される（ＳＳ１）。先に説明した通り、機能レジスタＲＴｉには、図５に示す待機時間設定レジスタ６０が含まれるが、本実施例では、全てのサブ制御部が立ち上がるまでに十分な待機時間（例えば１０秒）を確保するため、所定値（例えば２０）の動作パラメータをＲＯＭのパラメータ領域に登録しており、この動作パラメータがステップＳＳ１の処理で、設定レジスタ６０に設定される。

次に、自己診断処理やセキュリティ処理が終わると（ＳＳ２）、管理プログラムの処理によって、判定レジスタ６３の値が繰り返しチェックされる（ＳＳ３）。図５（ｃ）に関して説明した通り、このタイミングでは、オーバーフロー信号ＯＶのパルス周期は５００ｍＳであるので、カウンタ６１は、５００ｍｓ毎にカウンタ値をインクリメント更新する。

このカウンタ６１のカウンタ値は、比較回路６２において、設定レジスタ６０の記憶値（２０）と比較される。そして、カウンタ６１が電源リセットされてから１０秒経過してカウンタ値が２０に達するタイミングで、判定レジスタ６３の値が始めてＯＮレベルとなるので、ステップＳＳ３の処理によって、約１０秒の待機時間が確保されることになる。

このように本実施例では、制御プログラム（ユーザプログラム）を全く使用することなく、所望の時間を消費する待機処理が実行できるので、ＲＯＭの記憶領域の浪費を防止することができる。なお、この点は、先に説明した通りである。

このようにして、必要な待機処理が終わると、８０００Ｈ番地以降のユーザプログラムが開始され、Ｚ８０ＣＰＵは、最初に、ＣＰＵ内部のスタックポインタＳＰの値を、スタック領域の最終アドレスに対応して初期設定する（ＳＴ２）。

次に、図６の入力レジスタ７０を含んだ各種の機能レジスタＲＴｉの値を初期設定する（ＳＴ３）。図６に関して説明した通り、入力レジスタ７０には、同一の設定値データＸを２回設定する必要がある（ＳＴ３０＋ＳＴ３１）。ここで、設定値データＸは、ポストスケーラ回路５１の分周比データと、ウォッチドッグタイマ５４などの動作可否を規定する制御データとを含んでいるが、本実施例では、制御データ＝１として、ウォッチドッグタイマ機能を活用する。

また、ポストスケーラ回路５１の分周比Ｎは、ステップＳＴ４の処理から、割り込みが許可されるステップＳＴ１６までの標準処理時間Ｔ０（図８参照）と、タイマ割込み処理において、ＷＤＴククリア処理（ＳＴ２１）が実行されるまでの経過時間Ｔ１（図９参照）との総和（Ｔ０＋Ｔ１）に基づいて規定される。

すなわち、本実施例では、ポストスケーラ５１の出力パルス周期は、１００μＳ×分周比（Ｎ）の関係にあり、ウォッチドッグタイマ５４が出力するオーバーフロー信号ＯＶの出力周期Ｔは、ポストスケーラ５１の出力パルス周期の１００倍であるので、分周比Ｎは、１００μＳ×Ｎ×１００＞Ｔ０＋Ｔ１の条件で規定される。

なお、前式において１００μＳは、システムクロックΦの周波数（２０ＭＨｚ）と、プリスケーラ５０の分周比（２０００）で決まり、ウォッチドッグタイマ５４が１００進カウンタで構成されることに基づいて倍率１００が決まるので、各回路の構成が変われば分周比が変わるのは勿論である。但し、何れにしても、オーバーフロー信号ＯＶの出力周期Ｔ、言い換えると、ウォッチドッグタイマ５４がタイムアウトするまでのタイムアウト時間Ｔは、Ｔ＞Ｔ０＋Ｔ１に設定される。

ここで、ステップＳＴ４の処理から、割り込みが許可されるステップＳＴ１６までの標準処理時間Ｔ０が問題になるが、通常、電圧降下信号ＡＢＮを判定する処理（ＳＴ４〜ＳＴ５）は一回で完了するので、この実施例では余裕を見て、ステップＳＴ４〜ＳＴ５の処理が二回実行される場合を基準に、標準処理時間Ｔ０を算出している。

以上のような初期設定処理（ＳＴ３）が終われば、入力ポートＩＮＰから電圧降下信号ＡＢＮを取得し（ＳＴ４）、これが正常レベルであることを確認した上で（ＳＴ５）、入力ポートＩＮＰからＲＡＭクリア信号ＤＥＬを取得する（ＳＴ６）。ＲＡＭクリア信号ＤＥＬとは、ワンチップマイコン２１Ａの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷＴのＯＮ／ＯＦＦ状態に対応した値を有している。

次にＲＡＭクリア信号ＤＥＬのレベルが判定されるが（ＳＴ７）、ＲＡＭクリア信号ＤＥＬがＯＮ状態であったと仮定すると、内蔵ＲＡＭの全領域がゼロクリアされる（ＳＴ１１）。次に、ＲＡＭ領域がゼロクリアされたことを報知するための電源投入コマンドを出力する（ＳＴ１２）。

次に、タイマ割込み動作（図９）を起動する割込み信号ＩＮＴを出力するＣＴＣを初期設定する（ＳＴ１３）。そして、ＣＰＵを割込み禁止状態にセットした状態で（ＳＴ１４）、各種のカウンタついて更新処理を実行し（ＳＴ１５）、その後、ＣＰＵを割込み許可状態に戻して（ＳＴ１６）、ステップＳＴ１４に戻る。なお、ステップＳＴ１５で更新されるカウンタには、例えば、停止図柄の抽選などに使用される。

ステップＳＴ７の判定処理に戻って説明すると、ＣＰＵコアが異常対応回路ＲＥＶなどによって強制的にリセットされた場合や、停電状態からの復旧時には、ＲＡＭクリア信号ＤＥＬはＯＦＦ状態である。そして、このような場合には、ステップＳＴ７の判定に続いて、バックアップフラグＢＦＬの内容が判定される（ＳＴ８）。バックアップフラグＢＦＬとは、電源監視処理（ＳＴ２０）においてバックアップ処理が実行されたことを示すデータであり、この実施例では、電源遮断時にバックアップフラグＢＦＬが５ＡＨとされ、電源復帰後のステップＳＴ２０の処理でゼロクリアされる。

そのため、電源投入時や、停電状態からの復旧時である場合には、バックアップフラグＢＦＬの内容が５ＡＨの筈である。但し、何らかの理由でプログラムが暴走状態となり、異常対応回路ＲＥＶの動作によるＣＰＵリセット動作が生じたような場合には、バックアップフラグＢＦＬ＝００Ｈである。したがって、ＢＦＬ≠５ＡＨ（通常はＢＦＬ＝００Ｈ）となる場合には、ステップＳＴ８からステップＳＴ１１の処理に移行させて遊技機の動作を初期状態に戻す。

一方、バックアップフラグＢＦＬ＝５ＡＨであれば、チェックサム値を算出するためのチェックサム演算を実行する（ＳＴ９）。ここで、チェックサム演算とは、内蔵ＲＡＭのワーク領域を対象とする８ビット加算演算である。そして、チェックサム値が算出されたら、この演算結果を、ＲＡＭのＳＵＭ番地の記憶値と比較をする（ＳＴ１０）。

ＳＵＭ番地には、電圧降下時に実行される電源監視処理（ＳＴ２０）において、同じチェックサム演算によるチェックサム値が記憶されている。なお、記憶された演算結果は、内蔵ＲＡＭの他のデータと共に、バックアップ電源によって維持されている。したがって、本来は、ステップＳＴ７の判定によって両者が一致する筈である。

しかし、電源降下時にチェックサム演算の実行できなかった場合や、実行できても、その後、メイン処理のチェックサム演算（ＳＴ９）の実行時までの間に、ワーク領域のデータが破損している場合もあり、このような場合にはステップＳＴ１０の判定結果は不一致となる。

そこで、判定結果の不一致によりデータ破損が検出された場合には、ステップＳＴ１１の処理に移行させてＲＡＭクリア処理を実行し、遊技機の動作を初期状態に戻す。一方、ステップＳＴ１０の判定において、チェックサム演算（ＳＴ９）によるチェックサム値と、ＳＵＭ番地の記憶値とが一致する場合には、上記したステップＳＴ１３の処理に移行することになる。

続いて、上記したメイン処理を中断させて、２ｍＳ毎に開始されるタイマ割込み処理プログラム（図９）を説明する。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ２０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ１６の直後に固定されているためである。

電源監視処理（ＳＴ２０）では、電源基板２０から供給されている電圧降下信号ＡＢＮのレベルを判定し、異常レベルであれば、バックアップフラグＢＦＬを５ＡＨに設定し、チェックサム値を算出して、ＳＵＭ番地に記憶した上で、電源が遮断されるのを待つ。

このような電源監視処理（ＳＴ２０）が終わると、ワンチップマイコンに内蔵されている異常対応回路ＲＥＶのウォッチドッグタイマ５４について、これをクリアするＷＤＴクリア処理を実行する（ＳＴ２１）。ＷＤＴクリア処理（ＳＴ２１）には二種類あるが、その何れか一方が実行される。

先ず、簡易構成のＷＤＴクリア処理は、図９（ｂ）に示す通りであり、図７に示す入力レジスタ９１のうち、特に、ポート番号Ｎ０の入力レジスタＲ０に、規定値であるクリアデータ１０Ｈを書き込む（ＳＴ４０）。その結果、減算回路８０（図７）から一致データであるゼロが出力され、ＮＡＮＤゲート８３からアクティブレベルのクリア信号ＣＬＲ信号が出力される。そして、ウォッチドッグタイマ５４は、このクリア信号ＣＬＲによってゼロクリアされるので、オーバーフロー信号ＯＶが出力されることが未然に回避され、ＣＰＵコアがリセットされることも回避される。

上記のようなＷＤＴクリア処理でも足りるが、セキュリィティレベルを上げるには、図９（ｃ）の構成を採るのが好適である。この高レベル構成を採る場合には、ＲＯＭの固定値データ領域に、ポート番号とキーワードを予め記憶しておくと共に、循環動作するポインタＰＴを使用するのが好適である。なお、図９（ｃ）は、図７（ｂ）と同一事項を一般的に記載したものである。

図９（ｃ）の処理内容を説明すると、先ず、ポインタＰＴが指示するＲＯＭアドレスからレジスタアドレス情報を取得する（ＳＴ４１）。なお、取得されるレジスタアドレス情報は、この実施例では、ポート番号Ｎ１〜Ｎ３の何れかである（図７（ｂ）参照）。

次に、ポインタＰＴを更新した後、ポインタＰＴが指示するアドレスからクリアデータを取得する（ＳＴ４２）。取得されるクリアデータは、ポート番号Ｎ１〜Ｎ３に対応して、２２Ｈ〜４４Ｈの何れかである（図７（ｂ）参照）。

そして、ステップＳＴ４２の処理で取得したクリアデータを、ステップＳＴ４１の処理で特定される所定レジスタＲｉに書き込む（ＳＴ４３）。この処理の結果、図７に示すＮＡＮＤゲート８３から、アクティブレベルのクリア信号ＣＬＲ信号が出力され、ウォッチドッグタイマ５４がゼロクリアされ、ＣＰＵコアのリセット動作が未然に防止される。

この高レベル構成では、クリアデータが、割込み処理毎に循環的に変化するので、例えば、違法遊技者が、所定の遊技動作を契機として、正規の制御プログラムに代えて違法プログラムを実行させようとしても、違法プログラムの実行時に出力すべきクリアデータが不明であるので、違法動作を容易には成功させることができない。

なお、本実施例では、一度でもＷＤＴクリア処理（ＳＴ２１）に失敗すると、その後は、ＲＡＭの書き換え動作（memory write）が実行されないことは図６の回路構成に示す通りである。

以上のようにしてＷＤＴクリア処理（ＳＴ２１）が終わると、次に、各遊技動作の時間を管理しているタイマについて、タイマ減算処理を実行する（ＳＴ２２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、当り抽選で使用される当りカウンタの値を更新する（ＳＴ２３）。但し、大当り抽選に使用する乱数値ＲＮＤは、乱数生成回路ＧＮＲで自動生成されるので、プログラム処理による乱数値ＲＮＤの更新処理は存在しない。

続いて、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号を入力し、ワーク領域にＯＮ／ＯＦＦ信号レベルや、そのエッジ情報を記憶する（ＳＴ２４）。

続いて、エラー管理処理を実行する（ＳＴ２５）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行する（ＳＴ２６）。

続いて、普通図柄処理を行う（ＳＴ２７）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ２４のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、当りカウンタの値に基づいて当否抽選を実行し、当選状態の記憶値であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ２７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定である。具体的には、ステップＳＴ２４のスイッチ入力結果によって入賞スイッチ信号ＳＧが立上ったと判定される場合には、ラッチ回路ＬＴから乱数値ＲＮＤを取得して大当り抽選処理を実行し、当選状態の記憶値であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など種特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ２８）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ２９）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ３０）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ３１）。その結果、割込み処理ルーチンからメイン処理の無限ループ処理（図７）に戻り、ステップＳＴ１５の処理が実行される。

以上、本発明の実施例について詳細に説明したが、具体的な回路構成は適宜に変更可能である。

ＧＭ 遊技機
２１ 主制御手段
２２ 演出制御手段
ＲＥＶ 異常対応手段
２１Ａ 電子素子
ＳＳ３ 待機手段
ＳＴ３ 開始手段、初期処理
７０ 機能レジスタ

Claims (4)

1. 電源遮断前に必要データを保存することで、電源投入後に電源遮断前の遊技動作を再開可能なバックアップ機能を有すると共に、所定のスイッチ信号に起因する抽選処理を実行して、その抽選結果を特定する制御コマンドを出力する主制御手段と、制御コマンドが特定する抽選結果に対応する演出動作を実行する演出制御手段と、を有して構成され、
   前記主制御手段は、
   抽選処理を含んだ制御動作を実行するＣＰＵと、制御動作時に適宜にアクセスされるＲＡＭと、制御動作を規定する制御プログラム、及び、制御動作に必要な、設定値データを含んだ動作パラメータを固定的に記憶するＲＯＭと、所定の監視時間に至るまでにクリアデータを受けないと、ＣＰＵをリセット状態にする異常対応手段と、素子内部の動作を規定する設定値データを設定可能な機能レジスタと、を内蔵する単一の電子素子を有して構成されると共に、
   ＣＰＵリセット後、前記単一の電子素子の正常動作を確認する自己診断手段と、
   前記機能レジスタに設定された所定の設定値データに基づいて規定される所定の開始タイミングに至るまで待機する待機手段と、
   前記開始タイミングに至った後、所定の割込み信号に基づいて実行され、前記バックアップ機能を実現するための必要データを保存する電源監視手段と、を有して構成され、
   前記電源監視手段は、前記ＲＯＭに記憶された制御プログラムのプログラム処理によって実現される一方、前記自己診断手段と前記待機手段は、前記ＲＯＭに記憶された制御プログラムを使用することなく実現されることを特徴とする遊技機。
2. 前記所定の設定値データは、ＣＰＵリセット後、前記ＲＯＭに記憶された制御プログラムによることなく、前記ＲＯＭから機能レジスタに転送されるよう構成されている請求項１に記載の遊技機。
3. 異常対応手段は、その動作が禁止設定可能に構成されている請求項１又は２に記載の遊技機。
4. 前記割込み信号は、その受け付けが禁止設定可能に構成されている請求項１〜３の何れかに記載の遊技機。

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