JP3850274B2 - 磁性体コア及びチップインダクタ並びにインダクタ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、磁性体コア及びチップインダクタ並びにインダクタ装置に関するもので、脚部、胴部及び橋部が磁性体からなる磁性体コア、及び胴部に導線が巻回されたチップインダクタ並びにインダクタ装置に関するものである。
【0002】
【従来技術】
近年においては、テレビ、パソコン、移動体通信機器等の分野において、高周波化の進展とともに、これらの機器に使用される部品も高周波化の要求が高まっている。また、急激に需要が拡大しつつある表面実装用チップインダクタの分野において、小型化、軽量化、高信頼性の要求が大きくなっている。
【0003】
従来、表面実装用チップインダクタとしては、モールド型又はオープン型の磁性体コアが知られている。モールド型の磁性体コアは、磁性体コア自体が樹脂封止された構造を有しており、オープン型の磁性体コアは、外面が露出した構造を有している。従来、使用される磁性体コアとしてはモールド型の磁性体コアがほぼ100%であり、オープン型のものは殆ど使用されなかったが、低コストの観点からはオープン型の磁性体コアを用いたチップインダクタが有利である。
【0004】
このようなオープン型の磁性体コアを用いたチップインダクタは、図2に示すように、対向して形成された一対の脚部12aと、これらの脚部12aの上端部同士を連結する胴部12bと、該胴部12bに巻回された導線13とからなり、脚部12a及び胴部12bが磁性体材料の一体成形体から構成されていた。
【0005】
このようなチップインダクタは、脚部12aの底面に電極15が形成されており、基板表面に形成されている電極15に、チップインダクタの脚部12aの電極15を半田で接合して実装でき、また、導線13を胴部12bに容易に巻回できるため、オープン型の磁性体コアを用いたチップインダクタは有利である。
【0006】
【発明が解決しようとする課題】
しかしながら、図2に示した、オープン型の磁性体コアを用いたチップインダクタは、モールド型のチップインダクタと異なり、高いQ値が得られにくいという問題があった。これは、磁束が磁性体コアの脚部12aの底面に形成された電極15にまで到達し、そこで導体損を誘発するからであった。
【0007】
このため、磁束を胴部12b等に閉じ込めた(閉磁路)オープン型のチップインダクタが提案されている。このインダクタは、図3に示すように、対向して形成された一対の脚部12aと、これらの脚部12aの上端部同士を連結する胴部12bと、該胴部12bに巻回された導線13と、一対の脚部12aの中央部を連結する橋部12cとからなり、脚部12a、胴部12b及び橋部12cが磁性体材料の一体成形体から構成され、橋部12cを設けることにより、閉磁路タイプの磁性体コアを形成していた。
【0008】
このような閉磁路タイプのチップインダクタでは、脚部12aを介して脚部12aの底面に形成された電極15に流れようとする磁束を防止でき、高いQ値を得ることができる。
【0009】
しかしながら、脚部12a、胴部12b及び橋部12cを一体形成して閉磁路を形成しているため、脚部12a、胴部12b及び橋部12cで形成される空間に導線13を通して、胴部12bに導線13を巻くしかなく、手間がかかるという問題があった。または、胴部12bに導線13を巻いた後、脚部12aに橋部12cを後づけする必要があり、オープン型の磁性体コアを用いたチップインダクタの低コストという利点が失われるという問題があった。
【0010】
本発明は、Q値を高く維持できるとともに、容易に、かつ低コストで製造できる磁性体コア及びチップインダクタ並びにインダクタ装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
本発明のチップインダクタは、対向して形成された一対の脚部と、これらの脚部の一端部同士を連結する胴部と、前記一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部とを具備するとともに、前記脚部、前記胴部及び前記橋部が磁性体からなり、かつ一体に形成されていることを特徴とする。このような磁性体コアの胴部に導線が巻回されてチップインダクタが構成される。
【0012】
本発明のチップインダクタは、オープン型の磁性体コアを用いたチップインダクタであり、一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部を有しているため、各橋部先端面間は所定寸法の隙間が形成されており、対向する橋部の先端面間の間隔を導線の直径より大きくすることにより、この隙間を介して導線を胴部に巻回することができ、導線を胴部に容易に巻回できる。
【0013】
また、本発明のチップインダクタでは、閉磁路を形成するための各橋部の先端面間は所定寸法の隙間が形成されているが、この隙間が大きいほど磁束は脚部底面の電極側に漏れるようになり、電極からの導体損により電極のQ2値は低下する。しかしながら、電極のQ2値が、磁性体自体の複素透磁率によるQ1値よりも遥かに大きな値であれば、電極のQ2値がある程度低下したとしても、インダクタ全体のQ値にはそれほど低下しないので、各橋部の先端面間の隙間がある程度の大きさ迄はQ値の実質的な低下には繋がらない。
【0014】
即ち、閉磁路を形成するための各橋部の先端面間に隙間(磁気ギャップ)を形成することにより、磁束が脚部に回り込むようになり、その結果、脚部底面の電極からの損失が増加し、Q値が低くするはずである。しかしながら、電極までを含めたインダクタ全体のQ値は、磁性体コア自体の複素透磁率によるQ1と電極のQ2との関係で
1/Q=1/Q1+1/Q2 (1)
と表されるので、
Q1<<Q2 (2)
であれば多少Q2が小さくなっても全体のQ値への影響は少ない。つまり、ある適当な大きさまでの磁気ギャップであれば、Q値の実質的な低下は招かない。実際に、Q値の大きな低下を招かない磁気ギャップの間隔の上限は導線の直径の数倍あり、導線をその磁気ギャップを通して胴部に容易に巻き付ける事ができる。
【0015】
本発明では、一体型閉磁路タイプの磁性体コアの橋部に適当な大きさの隙間を設けることで、閉磁路タイプが有する磁束を他に漏らさないという利点と、開磁路タイプが有する巻線の容易さの両方を兼ね備えたチップインダクタを実現できる。
【0016】
また、本発明では、上記チップインダクタの脚部の他端底面に電極を形成して、表面実装用チップインダクタとして用いることができ、脚部の底面に形成された電極を、例えば、基板表面に形成された電極にハンダで接合してインダクタ装置を構成できる。
【0017】
【発明の実施の形態】
本発明のチップインダクタは、図1に示すように、対向して形成された一対の脚部1aと、これらの脚部1aの上端部同士を連結する胴部1bと、一対の脚部1aの中央部からそれぞれ延設され、先端面が所定間隔Lを置いて対向するように形成された橋部1cとから構成された磁性体コアを用いて形成され、胴部1bには導線3が巻回されている。
【0018】
脚部1a、胴部1b及び橋部1cは、例えば、Mn系、Zn系、Ni系フェライト等の公知の磁性体材料を用いて、図1に示すような形状に一体に成形され、これを焼成することにより、磁性体コアが形成されている。
【0019】
また、脚部1aの他端底面には電極5が形成されており、これらの脚部1aの底面に形成された電極5は、図2に示したように、基板表面に形成された電極にハンダで接合され、インダクタ装置が構成される。
【0020】
そして、本発明では、一対の脚部1aの中央部からそれぞれ延設され、先端面が所定間隔Lを置いて対向するように形成された橋部1cを有することが重要であり、このように、橋部1cの先端面を所定間隔Lを置いて対向して形成することにより、対向する橋部1cの先端面間には隙間7が形成され、この隙間7を利用することにより、胴部1bへの導線3の巻回を容易に行うことができる。
【0021】
橋部1cの先端面間に形成された隙間7の間隔Lは、導線3の巻回を容易に行うため、導線3の直径よりも大きいことが望ましい。一方、磁束が脚部1a底面の電極5側に漏れることを抑制するためには、隙間7の間隔Lはなるべく小さいことが望ましい。小型化のため、導線3の直径は、0.1mm以下であり、脚部1a間の距離(b−2La)は2mm以下とされている。
【0022】
隙間7の間隔Lは、導線3の巻回を容易にし、かつ磁束の脚部1a底面の電極5側への漏洩を抑制するという点から、導線3の直径よりも大きく、脚部1a間の距離の20%以下、特には10%以下であることが望ましい。
【0023】
本発明のチップインダクタでは、特に、対向する橋部1cの先端面間の間隔Lを、導線3の直径よりも大きく、脚部1a間の距離の20%以下としたので、磁束の脚部1a底面の電極5側への漏洩を抑制でき、電極でのQ2値低下を最小限に抑制でき、全体としてのQ値低下を抑制できるとともに、隙間7の間隔Lを導線3の直径よりも大きくしたので、この隙間7を利用して導線3を胴部1bに巻回することができ、容易に製造できる。
【0024】
【実施例】
図1に示す磁性体コアを作製した。その寸法は、縦aが1.7mm、横bが2.0mm、高さcは1.6mmであり、脚部1aの幅Laは0.4mm、高さhは1.2mmであり、その一対の脚部1aの中間の高さに矩形状の橋部1cを形成した。その橋部1cの端面形状は0.4mm×1.7mmの長方形とした。
【0025】
また、導線3として直径0.06mmの銅線を用い、橋部1c間の隙間7を利用して胴部1bにコイル状に巻き、その導線3の両端を一対の脚部1aの底面に形成された銅からなる電極5に接合した。磁性体コアの比透磁率は170〜180、磁性体コア自体の損失によるQ1値は一定と考える。実際は隙間7の間隔Lが大きい程磁束が磁性体コアの外に漏れるので、磁性体コアの損失の影響を受けることが少なくなりQ1値は大きくなると考えられるので、Q1値が一定というのはQ値を高くするという点からは多少厳し目の仮定である。
【0026】
また、導線3には10MHz程度の周波数を有する交流電流を通した。橋部1c間の隙間7の間隔Lを変化させたときの、磁性体コアの損失によるQ1は実験から、電極5からの損失Q2は電磁場シミュレータによって求め、全体のQ値は前述した式(1)を用いて求めた。これらの結果を表1に記載した。尚、磁性体コアの損失によるQ1は45であった。
【0027】
【表1】
【0028】
表1より、橋部1c間の隙間7の間隔Lが0.24mm(脚部1a間の距離の20%)までは、インダクタ全体のQ値が35という高い値が得られることが判る。特に、間隔Lが0.08mm(脚部1a間の距離の6.7%)の場合には、インダクタ全体のQ値が41という、隙間7を設けない場合とほぼ同様の高い値が得られることが判る。また、本発明のインダクタでは、導線の直径は0.06mmなので、橋部1c間の隙間7を通して胴部1bに巻き付けることができた。
【0029】
【発明の効果】
本発明によれば、一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部を有しているため、各橋部の先端面間は所定寸法の隙間が形成されており、橋部の先端面の間隔を導線の直径より大きくすることにより、この隙間を介して導線を胴部に巻回することができ、導線を胴部に容易に巻回できる。
【0030】
また、半閉磁路を形成するための各橋部の先端面間は所定間隔の隙間が形成されているが、この隙間を所定範囲に設定することにより、磁束の脚部底面の電極側への漏洩を抑制でき、インダクタ全体としてのQ値を高く維持でき、一体型半閉磁路タイプの磁性体コアを用いることで、高Q値で安価なチップインダクタを提供することができる。
【図面の簡単な説明】
【図1】本発明のチップインダクタを示す斜視図である。
【図2】従来の開磁路タイプのチップインダクタが基板に半田実装された状態の正面図を示す。
【図3】従来の閉磁路タイプのチップインダクタを示す斜視図である。
【符号の説明】
1a・・・脚部
1b・・・胴部
1c・・・橋部
3・・・導線
5・・・脚部他端底面の電極
L・・・橋部先端面間の間隔
Claims (4)
- 対向して形成された一対の脚部と、これらの脚部の一端部同士を連結する胴部と、前記一対の脚部の中央部からそれぞれ延設され、先端面が所定間隔を置いて対向するように形成された橋部とを具備するとともに、前記脚部、前記胴部及び前記橋部が磁性体からなり、かつ一体に形成されていることを特徴とする磁性体コア。
- 請求項1記載の磁性体コアの胴部に導線が巻回されていることを特徴とするチップインダクタ。
- 対向する橋部先端面間の間隔が導線の直径より大きいことを特徴とする請求項2記載のチップインダクタ。
- 請求項2又は3に記載されたチップインダクタの脚部の他端底面に電極が形成されており、基板表面に形成された電極にハンダで接合されていることを特徴とするインダクタ装置。
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