KR102558332B1 - 인덕터 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 한 실시예에 따른 인덕터는 자성체, 상기 자성체 내에 매립되는 코일, 상기 자성체의 제1 면에 형성되는 제1도전부, 그리고 상기 자성체의 제1 면에 대향하는 제2면에 형성되는 제2 도전부를 포함하고, 상기 코일은 권선되는 권선 영역, 상기 권선 영역과 일체로 연장되며 상기 제1 도전부 및 상기 제2 도전부 내에 매립되는 제1 연장 영역 및 제2 연장 영역, 그리고 상기 제1 연장 영역 및 상기 제2 연장 영역과 일체로 연장되는 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부 및 상기 제2 단부 각각은 상기 제1 도전부 및 상기 제2 도전부와 함께 외부로 노출된다.
Description
본 발명은 인덕터에 관한 것이다.
인덕터는 인쇄회로기판 상에 적용되는 전자부품 중 하나이며, 전자기적 특성으로 인하여 공진 회로, 필터 회로, 파워 회로 등에 적용될 수 있다.
최근, 통신 장치, 디스플레이 장치 등 각종 전자 장치의 소형화 및 박막화가 중요한 이슈가 되고 있으므로, 이러한 전자 장치에 적용되는 인덕터의 소형화, 박형화 및 고효율화가 필요하다. 예를 들어, 칩 인덕터는 파워 회로에 적용될 수 있으며, 리플 전류를 제거하여 전류의 출력을 안정화시키는 역할을 할 수 있다. 이러한 칩 인덕터는 높은 정격 전류, 낮은 저항, 소형화 및 박형화가 요구된다.
일반적인 인덕터는 자성 코어 상에 코일이 권선되어 있는 구조이거나, 권선 코일이 자성체 내에 매립되어 있는 구조일 수 있다.
도 1은 권선 코일의 일 예를 나타내고, 도 2는 일반적인 인덕터의 사시도이다.
도 1 내지 2를 참조하면, 권선 코일(10)은 자성체(30) 내에 매립된 후 절단된다. 이에 따라, 권선 코일(10)의 말단(12)은 자성체(30)의 표면으로 노출되어, 외부 전극(미도시)과 연결될 수 있다.
이때, 권선 코일(10)의 말단(12)과 외부 전극 간의 접촉 면적이 작으므로, 권선 코일(10)의 저항이 상대적으로 커지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정이 용이하고, 성능이 우수한 인덕터를 제공하는 것이다.
본 발명의 한 실시예에 따른 인덕터는 자성체, 상기 자성체 내에 매립되는 코일, 상기 자성체의 제1 면에 형성되는 제1도전부, 그리고 상기 자성체의 제1 면에 대향하는 제2면에 형성되는 제2 도전부를 포함하고, 상기 코일은 권선되는 권선 영역, 상기 권선 영역과 일체로 연장되며 상기 제1 도전부 및 상기 제2 도전부 내에 매립되는 제1 연장 영역 및 제2 연장 영역, 그리고 상기 제1 연장 영역 및 상기 제2 연장 영역과 일체로 연장되는 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부 및 상기 제2 단부 각각은 상기 제1 도전부 및 상기 제2 도전부와 함께 외부로 노출된다.
상기 제1 도전부의 면적 및 상기 제2 도전부의 면적 각각은 상기 제1 단부의 노출 면적 및 상기 제2 단부의 노출 면적보다 클 수 있다.
상기 제1 도전부 및 상기 제2 도전부 각각은 제1 높이에서의 폭이 상기 제1 높이보다 높은 제2 높이에서의 폭보다 클 수 있다.
상기 제1 도전부 및 상기 제2 도전부 각각은 상기 자성체의 상기 제1면 및 상기 제2면의 바닥부까지 연장될 수 있다.
상기 자성체 내 상기 제1 연장 영역, 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 상기 제 1 도전부 및 상기 제 2 도전부에 의해 각각 매립되는 영역의 높이는 상기 권선 영역이 매립되는 영역의 높이보다 낮을 수 있다.
상기 자성체 내 상기 제1 연장 영역, 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 매립되는 영역의 폭은 상기 자성체의 전체 폭의 1~10%일 수 있다.
상기 제1 도전부의 면적 및 상기 제2 도전부의 면적 각각은 상기 자성체의 제1면의 면적 및 상기 제2 면의 면적의 30% 이상일 수 있다.
상기 제1 도전부 및 상기 제1 단부는 동시에 절단된 형상을 가지며, 상기 제2 도전부 및 상기 제2 단부는 동시에 절단된 형상을 가질 수 있다.
상기 제1 단부 및 상기 제2 단부는 각각 평각 도선의 절단면일 수 있다.
상기 제1 단부 및 상기 제2 단부는 각각 원통형 도선의 절단면일 수 있다.
상기 제1 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제1 도전부를 감싸는 제1 전극부, 그리고 상기 제2 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제2 도전부를 감싸는 제2 전극부를 더 포함할 수 있다.
상기 자성체는 복수 매로 적층되는 자성 시트를 포함할 수 있다.
상기 자성 시트는 순철, 규소 강판 자성 분말, 비정질 자성 분말, 퍼말로이 자성 분말, HF(High Flux) 자성 분말, 센더스트 자성 분말, 페라이트 자성 분말, Fe-Si-B계 자성 분말, Fe-Ni계 자성 분말, Fe-Si계 자성 분말, Fe-Si-Al계 자성 분말, Fe-Ni-Mo계 자성 분말, Fe-B-Si-Nb-Cu계 자성 분말, Fe-Si-Cr-Al계 자성 분말 및 Fe-(Si-P-)C-B계 자성 분말로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 한 실시예에 따른 인덕터 어셈블리는 기판, 상기 기판 상에 형성되는 전극, 상기 전극 상에 탑재되는 인덕터, 그리고 상기 인덕터와 상기 전극을 연결하는 솔더를 포함하며, 상기 인덕터는 자성체, 상기 자성체 내에 매립되는 코일, 상기 자성체의 제1 면에 형성되는 제1도전부, 그리고 상기 자성체의 제1 면에 대향하는 제2면에 형성되는 제2 도전부를 포함하고, 상기 코일은 권선되는 권선 영역, 상기 권선 영역과 일체로 연장되며 상기 제1 도전부 및 상기 제2 도전부 내에 매립되는 제1 연장 영역 및 제2 연장 영역, 그리고 상기 제1 연장 영역 및 상기 제2 연장 영역과 일체로 연장되는 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부 및 상기 제2 단부 각각은 상기 제1 도전부 및 상기 제2 도전부와 함께 외부로 노출된다.
상기 제1 도전부 및 상기 제2 도전부는 상기 솔더와 접합할 수 있다.
상기 인덕터는 상기 제1 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제1 도전부를 감싸는 제1 전극부, 그리고 상기 제2 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제2 도전부를 감싸는 제2 전극부를 더 포함하고, 상기 제1 전극부 및 상기 제2 전극부는 상기 솔더와 접합할 수 있다.
본 발명의 한 실시예에 따른 인덕터의 제조 방법은 일체로 연결되는 복수의 권선 코일을 프레임 상에 배치하는 단계, 상기 복수의 권선 코일의 연결 영역 상에 전도성 페이스트를 도포하는 단계, 상기 복수의 권선 코일을 자성체 내에 매립하는 단계, 그리고 상기 연결 영역을 절단하는 단계를 포함한다.
본 발명의 실시예에 따르면, 제조 공정이 간단하면서도, 소형 및 박형이고, 성능이 우수한 인덕터를 얻을 수 있다.
특히, 본 발명의 실시예에 따르면, 외부 전극과의 접촉 면적이 넓어, 코일의 저항이 낮고, 전력 전달 효율이 높아 높은 정격전류를 가지는 인덕터를 얻을 수 있다.
도 1은 권선 코일의 일 예를 나타낸다.
도 2는 일반적인 인덕터의 사시도이다.
도 3 내지 4는 본 발명의 한 실시예에 따른 인덕터를 나타낸다.
도 5는 본 발명의 다른 실시예에 따른 인덕터를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 인덕터를 나타낸다.
도 7은 본 발명의 한 실시예에 따른 인덕터의 단면도이다.
도 8은 본 발명의 한 실시예에 따른 인덕터가 PCB 상에 탑재된 인덕터 어셈블리를 나타낸다.
도 9는 본 발명의 한 실시예에 따른 인덕터의 제조 방법을 나타낸다.
도 10은 프레임 상에 배치된 복수의 권선 코일의 연결 영역 상에 전도성 페이스트가 도포된 예를 나타낸다.
도 2는 일반적인 인덕터의 사시도이다.
도 3 내지 4는 본 발명의 한 실시예에 따른 인덕터를 나타낸다.
도 5는 본 발명의 다른 실시예에 따른 인덕터를 나타낸다.
도 6은 본 발명의 다른 실시예에 따른 인덕터를 나타낸다.
도 7은 본 발명의 한 실시예에 따른 인덕터의 단면도이다.
도 8은 본 발명의 한 실시예에 따른 인덕터가 PCB 상에 탑재된 인덕터 어셈블리를 나타낸다.
도 9는 본 발명의 한 실시예에 따른 인덕터의 제조 방법을 나타낸다.
도 10은 프레임 상에 배치된 복수의 권선 코일의 연결 영역 상에 전도성 페이스트가 도포된 예를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 3 내지 4는 본 발명의 한 실시예에 따른 인덕터를 나타내며, 도 5는 본 발명의 다른 실시예에 따른 인덕터를 나타낸다.
도 3을 참조하면, 인덕터(100)는 자성체(110), 자성체(110) 내에 매립되는 코일(120), 자성체(110)의 제1 면(112)에 형성되는 제1도전부(130), 그리고 자성체(120)의 제1 면(112)에 대향하는 제2면(114)에 형성되는 제2 도전부(140)를 포함한다.
도 4를 참조하면, 인덕터(100)는 제1 도전부(130)에 접촉하며, 자성체(120)의 일부 및 제1 도전부(130)를 감싸는 제1 전극부(150) 및 제2 도전부(140)에 접촉하며, 자성체(120)의 일부 및 제2 도전부(140)를 감싸는 제2 전극부(160)를 더 포함할 수 있다.
다시 도 3 내지 4를 참조하면, 자성체(110)는 원기둥 또는 각기둥 등의 입체적인 형상일 수 있다. 여기서, 자성체(110)는 연자성 특성을 가지는 금속 합금의 분말을 포함하며, 순철, 규소 강판 자성 분말, 비정질 자성 분말, 퍼말로이 자성 분말, HF(High Flux) 자성 분말, 센더스트 자성 분말, 페라이트 자성 분말 등을 포함할 수 있다. 예를 들어, 자성체(110)는 Fe-Si-B계 자성 분말, Fe-Ni계 자성 분말, Fe-Si계 자성 분말, Fe-Si-Al계 자성 분말, Fe-Ni-Mo계 자성 분말, Fe-B-Si-Nb-Cu계 자성 분말, Fe-Si-Cr-Al계 자성 분말 및 Fe-(Si-P-)C-B계 자성 분말로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.
또는, 자성체(110)는 복수 매로 적층된 자성 시트를 포함할 수도 있다. 자성체(110)가 자성 시트로 이루어지는 경우, 자성 시트 내에 자성 분말이 균일하게 분포되므로, 균일한 성능의 인덕터(100)를 얻을 수 있다. 이때, 자성 시트는 연자성 특성을 가지는 금속 합금의 분말을 포함하며, 순철, 규소 강판 자성 분말, 비정질 자성 분말, 퍼말로이 자성 분말, HF(High Flux) 자성 분말, 센더스트 자성 분말, 페라이트 자성 분말 등을 포함할 수 있다. 예를 들어, 자성 시트는 Fe-Si-B계 자성 분말, Fe-Ni계 자성 분말, Fe-Si계 자성 분말, Fe-Si-Al계 자성 분말, Fe-Ni-Mo계 자성 분말, Fe-B-Si-Nb-Cu계 자성 분말, Fe-Si-Cr-Al계 자성 분말 및 Fe-(Si-P-)C-B계 자성 분말로 이루어진 그룹에서 선택된 적어도 하나와 수지로 이루어진 폴리머 바인더를 포함할 수 있다.
자성 시트는, 예를 들어 0.01 내지 1mm이하의 두께를 가질 수 있다.
여기서, 코일(120)은 권선되는 권선 영역(121), 권선 영역(121)과 일체로 연장되는 제1 연장 영역(123) 및 제2 연장 영역(125), 그리고 제1 연장 영역(123) 및 제2 연장 영역(125)과 일체로 연장되는 제1 단부(127) 및 제2 단부(129)를 포함한다. 이때, 제1 연장 영역(123) 및 제2 연장 영역(125)은 제1 도전부(130) 및 제2 도전부(140) 내에 매립될 수 있다. 이에 따라, 제1 도전부(130) 및 제2 도전부(140)는 자성체(110) 내에 매립되며, 제1 도전부(130)의 한 면 및 제2 도전부(140)의 한 면은 자성체(110)의 제1면(112) 및 자성체(110)의 제2면(114)에 노출될 수 있다. 이때, 제1 도전부(130) 및 제2 도전부(140)는 도전성 재료를 포함할 수 있다. 예를 들어, 제1 도전부(130) 및 제2 도전부(140)는 경화된 전도성 페이스트로 이루어질 수 있다.
그리고, 제1 단부(127) 및 제2 단부(129) 각각은 제1 도전부(130) 및 제2 도전부(140)와 함께 외부로 노출된다. 이때, 제1 도전부(130) 및 제2 도전부(140)는 제1 단부(127) 및 제2 단부(129)를 감싸며, 제1 도전부(130)의 면적 및 제2 도전부(140)의 면적 각각은 제1 단부(127)의 노출 면적 및 제2 단부(129)의 노출 면적보다 클 수 있다. 이에 따라, 제1 단부(127) 및 제2 단부(129)가 제1 도전부(130) 및 제2 도전부(140)와 함께제1 전극부(150) 및 제2 전극부(160)와 접촉하는 면적이 넓어지므로, 코일(120)의 저항이 감소하며, 코일(120)의 전력 전달 효율이 증가하게 된다.
여기서, 자성체(110)의 제1면(112), 제1 도전부(130) 및 제1 단부(127)는 동시에 절단된 형상을 가질 수 있으며, 자성체(110)의 제2면(114), 제2 도전부(140) 및 제2 단부(129)는 동시에 절단된 형상을 가질 수 있다. 이에 따라, 제1 도전부(130)와 제1 전극부(150) 간의 접촉 효율 및 제2 도전부(140)와 제2 전극부(160) 간의 접촉 효율을 높일 수 있다.
이때, 도 3 내지 4에서 도시한 바와 같이, 제1 단부(127) 및 제2 단부(129)는 각각 평각 도선의 절단면일 수 있으나, 이에 한정되는 것은 아니다. 도 5에서 도시한 바와 같이, 제1 단부(127) 및 제2 단부(129)는 각각 단면이 원형인 도선의 절단면일 수도 있다.
또한, 코일(120)의 권선 영역(122)은 평각 도선이 2층으로 권선된 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 다양한 단면 형상 및 굵기를 가지는 도선이 헬리컬 형상, α-헬리컬 형상 등 다양한 방법으로 권선될 수 있다.
한편, 인쇄회로기판(Printed Circuit Board, PCB) 상의 전극과 연결될 수 있을 정도로 제1 도전부(130) 및 제2 도전부(140)의 면적이 큰 경우, 제1 전극부(150) 및 제2 전극부(160)를 생략할 수도 있다. 이에 따라, 소형화 및 박형화된 인덕터를 얻을 수 있다.
예를 들어, 제1 도전부(130)의 면적 및 제2 도전부(140)의 면적 각각은 자성체(110)의 제1면(112)의 면적 및 제2면(114)의 면적의 30% 이상일 수 있다. 제1 도전부(130)의 면적 및 제2 도전부(140)의 면적 각각이 자성체(110)의 제1면(112)의 면적 및 제2면(114)의 면적의 30% 미만이면, 코일(120)의 저항 감소 효과가 크지 않으므로, 전력 전송 효율이 높지 않을 수 있고, 솔더링을 통하여 인쇄회로기판 상에 형성된 전극에 연결되기에 한계가 있을 수 있다.
도 6은 본 발명의 다른 실시예에 따른 인덕터를 나타낸다. 도 3 내지 5와 동일한 내용은 중복되는 설명을 생략한다.
도 6을 참조하면, 인덕터(100)는 자성체(110), 자성체(110) 내에 매립되는 코일(120), 자성체(110)의 제1 면(112)에 형성되는 제1도전부(130), 그리고 자성체(120)의 제1 면(112)에 대향하는 제2면(114)에 형성되는 제2 도전부(140)를 포함한다.
이때, 제1 도전부(130) 및 제2 도전부(140) 각각은 제1 높이(H1)에서의 폭(W1)이 제1 높이(H1)보다 높은 제2 높이(H2)에서의 폭(W2)보다 클 수 있다. 즉, 제1 도전부(130) 및 제2 도전부(140) 각각은 자성체(110)의 제1면(112) 및 제2면(114)의 바닥부(112-1, 114-1)에 가까워질수록 폭이 커질 수 있으며, 제1 도전부(130) 및 제2 도전부(140) 각각은 자성체(110)의 제1면(112) 및 제2면(114)의 바닥부(112-1, 114-1)까지 연장될 수도 있다. 여기서, 제1면(112) 및 제2면(114)의 바닥부는 자성체(110)의 하면, 즉 기판 상에 접합하는 면과 접촉하는 영역을 의미할 수 있다.
이에 따라, 제1 도전부(130)의 면적 및 제2 도전부(140)의 면적이 증가하여, 코일(120)의 저항이 감소하고, 전력 전달 효율이 증가하게 되며, 인쇄회로기판 상의 전극과 직접 연결되기 용이하다.
도 7은 본 발명의 한 실시예에 따른 인덕터의 단면도이다.
도 7을 참조하면, 자성체(110)가 복수 매로 적층된 자성 시트를 포함하는 경우, 제1 연장 영역(123), 제2 연장 영역(125), 제1 단부(127) 및 제2 단부(129)가 매립되는 영역의 자성체의 높이(H3, H4)는 권선 영역(121)이 매립되는 영역의 자성체(110)의 높이(H5)보다 낮게 형성될 수 있다. 이때, 자성체(110) 전체 폭(W3)에 대하여 제1 연장 영역(123) 및 제1 단부(127)가 매립되는 영역의 폭(W4) 또는 제2 연장 영역(125) 및 제2 단부(129)가 매립되는 영역의 폭(W5)은 1~10%일 수 있다. 제1 연장 영역(123) 및 제1 단부(127)가 매립되는 영역의 폭(W4) 또는 제2 연장 영역(125) 및 제2 단부(129)가 매립되는 영역의 폭(W5)이 자성체(110) 전체 폭(W3)의 1% 미만이면, 제1 도전부(130) 또는 제2 도전부(140)의 두께가 얇게 되어, 코일의 제1 연장 영역(123), 제 2 연장 영역(125) 및 제1도전부(130), 제2 도전부(140)간의 결합력이 감소하여 저항이 증가하는 반면, 제1 연장 영역(123) 및 제1 단부(127)가 매립되는 영역의 폭(W4) 또는 제2 연장 영역(125) 및 제2 단부(129)가 매립되는 영역의 폭(W5)이 자성체(110) 전체 폭(W3)의 10% 를 초과하면, 권선영역(121)(과 제1 도전부(130) 또는 제2 도전부(140)가 접촉하여 쇼트될 가능성이 커지게 되며, 특성 임피던스가 감소할 수 있다.
이때, 제1 연장 영역(123) 및 제1 단부(127)가 매립되는 영역의 폭(W4) 또는 제2 연장 영역(125) 및 제2 단부(129)가 매립되는 영역의 폭(W5)은 25㎛ 내지 200㎛일 수 있다. 폭(W4) 또는 폭(W5)가 25㎛ 미만이면, 제1 도전부(130) 또는 제2 도전부(140)의 두께가 얇게 되어, 코일의 제1 연장 영역(123), 제 2 연장 영역(125) 및 제1도전부(130), 제2 도전부(140) 간의 결합력이 감소하여 저항이 증가하는 반면, 폭(W4) 또는 폭(W5)가 200㎛ 를 초과하면, 권선 영역 (121)()과 제1 도전부(130) 또는 제2 도전부(140)가 접촉하여 쇼트될 가능성이 커지게 되며, 특성 임피던스가 감소할 수 있다.
도 8은 본 발명의 한 실시예에 따른 인덕터가 PCB 상에 탑재된 인덕터 어셈블리를 나타낸다.
도 8을 참조하면, 인덕터 어셈블리(900)는 기판(910), 기판(910) 상에 형성되는 전극(920), 전극(920) 상에 탑재되는 인덕터(100) 및 인덕터(100)와 도시되지는 않았으나 전극(920)을 연결하는 솔더를 포함한다. 여기서, 인덕터는 도 3 내지 7에서 도시한 인덕터와 동일한 구조를 가질 수 있다.
이때, 인덕터(100)의 제1 도전부(130) 및 제2 도전부(140)는 솔더와 접합할 수 있다. 이에 따라, 인덕터(100)는 기판(910) 상의 전극(920)과 연결될 수 있다.
또는, 도시되지 않았으나, 인덕터(100)의 제1 전극부(150) 및 제2 전극부(160)는 솔더와 접합할 수도 있다. 이에 따라, 인덕터(100)는 기판(910) 상의 전극(920)과 연결될 수 있다.
이때, 인덕터(100)를 기판(910) 상에 접합하기 위하여 솔더링하는 과정에서 리플로어나 핫플레이트를 통과하는 경우, 제1 도전부(130) 및 제2 도전부(140)의 적어도 일부는 기판(910) 방향으로 흘러내릴 수 있다. 이에 따라, 제1 연장 영역(123), 제2 연장 영역(125), 제1 단부(127) 및 제2 단부(129)가 매립되는 영역의 높이는 권선 영역(121)이 매립되는 영역의 높이보다 낮게 형성될 수 있다. 이때, 자성체(110) 전체 폭에 대하여 제1 연장 영역(123) 및 제1 단부(127)가 매립되는 영역의 폭 또는 제2 연장 영역(125) 및 제2 단부(129)가 매립되는 영역의 폭은 1~10%일 수 있다.
도 9는 본 발명의 한 실시예에 따른 인덕터의 제조 방법을 나타낸다.
도 9를 참조하면, 일체로 연결되는 복수의 권선 코일을 프레임 상에 배치한다(S100). 여기서, 프레임은, 예를 들어 메탈 소재의 프레임일 수 있으나, 이에 한정되는 것은 아니다.
그리고, 각 권선 코일의 연결 영역 상에 전도성 페이스트를 도포한다(S110). 여기서, 전도성 페이스트는 도전성 재료를 포함할 수 있다. 일체로 연결되는 복수의 권선 코일(120)이 프레임(1000) 상에 배치되고, 각 권선 코일(120)의 연결 영역 상에 전도성 페이스트(130, 140)가 도포된 예는 도 10과 같다. 도포된 전도성 페이스트는 경화될 수 있다. 전도성 페이스트는 리플로어나 핫 플레이트를 이용하여 가열 및 경화될 수 있다.
그리고, 전도성 페이스트가 도포된 복수의 권선 코일을 자성체 내에 매립한다(S120). 여기서, 자성체는 복수 매로 적층된 자성 시트를 포함할 수 있다. 예를 들어, 전도성 페이스트가 도포된 복수의 권선 코일의 상부 및 하부에서 복수 매로 적층된 자성 시트를 배치한 후, 가열, 가압 및 경화할 수 있다. 이에 따라, 권선 코일의 내부 및 외부는 자성 시트로 채워질 수 있다. 권선 코일의 내부에 채워진 자성 시트는 자성 코어의 역할을 할 수 있으며, 권선 코어의 외부에 채워진 자성 시트는 차폐 역할을 할 수 있다.
다음으로, 전도성 페이스트가 도포된 연결 영역을 절단하여 인덕터를 생성한다(S130). 이에 따라, 자성체(110)의 제1 면(112), 제1 도전부(130) 및 코일(120)의 제1 단부(127)는 동시에 절단된 형상을 가질 수 있으며, 동일한 평면 상에 노출될 수 있다. 그리고, 자성체(110)의 제2 면(114), 제2 도전부(140) 및 코일(120)의 제2 단부(129)는 동시에 절단된 형상을 가질 수 있으며, 동일한 평면 상에 노출될 수 있다. 이후, 도금 및 부식 방지 공정이 추가될 수 있다.
다음으로, 단계 S130에 의하여 생성된 인덕터를 기판상에 노출된 전극에 솔더링한다(S140).
이와 같이, 본 발명의 실시예에 따라 일체로 연결되는 복수의 권선 코일을 프레임 상에 배치할 경우 제작 공정이 간단해진다. 또한, 복수의 권선 코일의 연결 영역 상에 전도성페이스트를 도포할 경우, 도포된 전도성페이스트가 경화되면, 프레임 상에 배치된 복수의 권선 코일이 고정되므로, 이동 과정 또는 자성체 내 매립 과정에서 권선 코일의 위치가 어긋날 가능성이 줄어들게 된다. 또한, 전도성페이스트가 경화된 연결 영역을 절단하는 경우, 경화된 전도성페이스트는 도전부를 형성하며, 도전부의 면적은 코일의 단부의 면적보다 크므로, 코일의 저항을 줄일 수 있고, 전력 전달의 효율을 증가시킬 수 있다.
이상에서, 인덕터를 제조한 후 이를 기판상에 탑재하는 과정을 중심으로 설명하였으나, 이에 한정되는 것은 아니다. 본 발명의 다른 실시예에 따르면, 기판 상에서 인덕터를 제조할 수도 있다. 즉,기판 에 형성된 전극 상에 권선 코일을 배치한 후, 권선 코일의 말단을 전도성페이스트로 도포하고, 자성체에 매립한 후, 절단할 수도 있다. 이에 따르면, 권선 코일의 말단에 도포되는 전도성페이스트가 기판 에 형성된 전극 상에도 적용될 수 있으므로, 인덕터와 기판 의 전극을 솔더링하는 공정이 생략될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 인덕터
110: 자성체
120: 코일
130, 140: 제1 도전부, 제2 도전부
150, 160: 제1 전극부, 제2 전극부
110: 자성체
120: 코일
130, 140: 제1 도전부, 제2 도전부
150, 160: 제1 전극부, 제2 전극부
Claims (19)
- 자성체,
상기 자성체 내에 매립되는 코일,
상기 자성체의 제1 면에 형성되는 제1도전부, 그리고
상기 자성체의 제1 면에 대향하는 제2면에 형성되는 제2 도전부를 포함하고,
상기 코일은 권선되는 권선 영역, 상기 권선 영역과 일체로 연장되며 상기 제1 도전부 및 상기 제2 도전부 내에 매립되는 제1 연장 영역 및 제2 연장 영역, 그리고 상기 제1 연장 영역 및 상기 제2 연장 영역과 일체로 연장되는 제1 단부 및 제2 단부를 포함하며,
상기 제1 단부 및 상기 제2 단부 각각은 상기 제1 도전부 및 상기 제2 도전부와 함께 외부로 노출되고,
상기 제1 도전부의 면적 및 상기 제2 도전부의 면적 각각은 상기 제1 단부의 노출 면적 및 상기 제2 단부의 노출 면적보다 크며,
상기 제1 도전부 및 상기 제2 도전부 각각은 제1 높이에서의 폭이 상기 제1 높이보다 높은 제2 높이에서의 폭보다 큰 인덕터. - 삭제
- 삭제
- 제1항에 있어서,
상기 제1 도전부 및 상기 제2 도전부 각각은 상기 자성체의 상기 제1면 및 상기 제2면의 바닥부까지 연장되는 인덕터. - 제1항에 있어서,
상기 자성체 내 상기 제1 연장 영역, 상기 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 상기 제1 도전부 및 상기 제2 도전부에 의해 각각 매립되는 영역의 높이는 상기 권선 영역이 매립되는 영역의 높이보다 낮은 인덕터. - 제5항에 있어서,
상기 자성체 내 상기 제1 연장 영역, 상기 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 매립되는 영역의 폭은 상기 자성체의 전체 폭의 1~10%인 인덕터. - 제1항에 있어서,
상기 제1 도전부의 면적 및 상기 제2 도전부의 면적 각각은 상기 자성체의 제1면의 면적 및 상기 제2 면의 면적의 30% 이상인 인덕터. - 제1항에 있어서,
상기 제1 도전부 및 상기 제1 단부는 동시에 절단된 형상을 가지며, 상기 제2 도전부 및 상기 제2 단부는 동시에 절단된 형상을 가지는 인덕터. - 제8항에 있어서,
상기 제1 단부 및 상기 제2 단부는 각각 평각 도선의 절단면인 인덕터. - 제8항에 있어서,
상기 제1 단부 및 상기 제2 단부는 각각 원통형 도선의 절단면인 인덕터. - 제1항에 있어서,
상기 제1 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제1 도전부를 감싸는 제1 전극부, 그리고
상기 제2 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제2 도전부를 감싸는 제2 전극부
를 더 포함하는 인덕터. - 제1항에 있어서,
상기 자성체는 복수 매로 적층되는 자성 시트를 포함하는 인덕터. - 제12항에 있어서,
상기 자성 시트는 순철, 규소 강판 자성 분말, 비정질 자성 분말, 퍼말로이 자성 분말, HF(High Flux) 자성 분말, 센더스트 자성 분말, 페라이트 자성 분말, Fe-Si-B계 자성 분말, Fe-Ni계 자성 분말, Fe-Si계 자성 분말, Fe-Si-Al계 자성 분말, Fe-Ni-Mo계 자성 분말, Fe-B-Si-Nb-Cu계 자성 분말, Fe-Si-Cr-Al계 자성 분말 및 Fe-(Si-P-)C-B계 자성 분말로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 인덕터. - 기판,
상기 기판 상에 형성되는 전극,
상기 전극 상에 탑재되는 인덕터, 그리고
상기 인덕터와 상기 전극을 연결하는 솔더를 포함하며,
상기 인덕터는
자성체,
상기 자성체 내에 매립되는 코일,
상기 자성체의 제1 면에 형성되는 제1도전부, 그리고
상기 자성체의 제1 면에 대향하는 제2면에 형성되는 제2 도전부를 포함하고,
상기 코일은 권선되는 권선 영역, 상기 권선 영역과 일체로 연장되며 상기 제1 도전부 및 상기 제2 도전부 내에 매립되는 제1 연장 영역 및 제2 연장 영역, 그리고 상기 제1 연장 영역 및 상기 제2 연장 영역과 일체로 연장되는 제1 단부 및 제2 단부를 포함하며,
상기 제1 단부 및 상기 제2 단부 각각은 상기 제1 도전부 및 상기 제2 도전부와 함께 외부로 노출되고,
상기 제1 도전부의 면적 및 상기 제2 도전부의 면적 각각은 상기 제1 단부의 노출 면적 및 상기 제2 단부의 노출 면적보다 크며,
상기 제1 도전부 및 상기 제2 도전부 각각은 제1 높이에서의 폭이 상기 제1 높이보다 높은 제2 높이에서의 폭보다 큰 인덕터 어셈블리. - 제14항에 있어서,
상기 제1 도전부 및 상기 제2 도전부는 상기 솔더와 접합하는 인덕터 어셈블리. - 제14항에 있어서,
상기 인덕터는
상기 제1 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제1 도전부를 감싸는 제1 전극부, 그리고
상기 제2 도전부에 접촉하며, 상기 자성체의 일부 및 상기 제2 도전부를 감싸는 제2 전극부
를 더 포함하고,
상기 제1 전극부 및 상기 제2 전극부는 상기 솔더와 접합하는 인덕터 어셈블리. - 제14항에 있어서,
상기 자성체 내 상기 제1 연장 영역, 상기 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 상기 제1 도전부 및 상기 제2 도전부에 의해 각각 매립되는 영역의 높이는 상기 권선 영역이 매립되는 영역의 높이보다 낮은 인덕터 어셈블리. - 제17항에 있어서,
상기 자성체 내 상기 제1 연장 영역, 상기 제2 연장 영역, 상기 제1 단부 및 상기 제2 단부가 매립되는 영역의 폭은 상기 자성체의 전체 폭의 1~10%인 인덕터 어셈블리. - 삭제
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