JP3836104B2 - 利得が電源電圧に比例する増幅器 - Google Patents

Description

本発明は電源電圧の変化に応じて利得が変化する増幅器に関するものであり、さらにこの増幅器を用いる角速度センサ装置に関するものである。

電子機器においては直流増幅器や高周波増幅器など各種の増幅器が用いられるが、これらの増幅器では、その直流電源の電圧を安定化し一定に保つのが普通である。一般的には電源の電圧を一定に保つことによって安定した特性を得ることができる。
ところが自動車などの移動体に搭載され、厳しい環境条件下において使用される電子機器においては、安定化したはずの電源電圧が負荷変動や外部ノイズによって変動するという問題がある。最近の自動車においては、姿勢制御システムやアンチロックブレーキシステム（ＡＢＳ）など、車体制御や安全装置のために多くのセンサが使われている。これら大部分のセンサの出力信号はアナログ信号である。このアナログ信号を基にしてマイクロコンピュータでデータ処理を行い所定の判定と制御を行うためには、このアナログ信号をＡＤ変換器を用いてデジタル信号に変換する。

ＡＤ変換を行う場合には、通常基準となる基準電圧（ＶＲＥＦ）が必要である。このＶＲＥＦはＡＤ変換される信号を出すセンサ側にも全く同じものが必要である。したがって、ＡＤ変換器とセンサの場所が離れている場合には、電源用の配線、アースＧＮＤの配線、信号出力伝送用の配線、の他にもう１本の基準電圧源につながる配線が必要となる。しかし、自動車等の電子機器では、コストや信頼性の理由から配線数を減らす必要があり、基準電圧源を設けずに直流電源の電圧を基準電圧とするのが一般的となっている。

このような電子機器では、センサの検出出力が一定で、電源電圧が高くなったとすると、ＡＤ変換器は高くなった電源電圧を基準としてＡＤ変換する。その結果デジタル変換を行った結果のデジタル出力は低下して、あたかもセンサの検出出力が小さくなったかのような結果を与える。従ってこのようにＡＤ変換したのでは正しい検出データが得られない。そこで、電源電圧が例えば１０％大きくなったときには、センサの検出出力を１０％大きくしてＡＤ変換器へ入力してやれば、電源電圧の変動分がキャンセルされ、変換されたデジタル出力はセンサのアナログの検出出力に正しく対応する。

このような構成のために自動車などに搭載されるセンサは、電源電圧に比例してその出力が変動するような特性が要求される。
従来の自動車等の電子機器においては、このような特性を持った高精度の増幅器を実現するのが難しいので、センサの感度そのものを電源電圧に比例させるように構成していた。
自動車の電子機器の一例として、自動車の姿勢を制御するために、車体の揺動を検出する角速度センサ装置がある。以下、図１２を参照して従来の角速度センサ装置の構成及びその動作を説明する。

図１２は従来の角速度センサ装置のシステムブロック図の一例である。
図１２において、角速度センサ１０はよく知られている音叉構造を有する振動型のセンサであり、例えば 米国特許５，０１４，５５４号、５，０３８，６１３号、５，２３９，８６８号、５，４４７，０６６号に示されている。角速度センサ１０は、支持ポスト１００によって中央部で支持された連結板１０７の両端に振動素子を取付けた音叉構造を有する。連結板１０７の一方の端部には振動素子にピエゾ電気素子を張り付けた駆動素子１０１が取り付けられている。駆動素子１０１は音叉に振動を起こさせる駆動源として働く。駆動素子１０１の上端には、角速度に応じて生じるコリオリの力を電気的に検出する検出素子１０３が連結されている。連結板１０７の他方の端部には、振動素子にピエゾ電気素子を張り付けたレベル検出素子１０２が取り付けられている。レベル検出素子１０２は音叉振動の振幅である振動レベルを検出するための素子である。レベル検出素子１０２の上端には、角速度に応じて生じるコリオリの力を電気的に検出する検出素子１０４が連結されている。

角速度センサ１０のレベル検出素子１０２につながる端子１３３は、第１の増幅器１１１の入力端に接続され、レベル検出素子１０２に生じる表面電荷による入力信号Ｖｉｎが第１の増幅器１１１に入力され増幅される。増幅器１１１の出力電圧Ｖｍは整流器１２２、可変利得増幅器１２５及び位相検波器１２７に入力される。出力電圧Ｖｍは整流器１２２で整流され、抵抗１４３とコンデンサ１４４からなる平滑回路１２３によって平滑されて可変利得増幅器１２５の加算器１２５ａの負入力端に入力される。加算器１２５ａの正入力端には、比較電圧発生回路１１４の比較電圧Ｖｒが印加されている。比較電圧発生回路１１４は同じ抵抗値を有する２つの抵抗器１４１、１４２を直列に接続して構成されている。抵抗器１４１と１４２は電源ＶＤＤと回路グランドＧｒ間に接続され、電源電圧の２分の１の電圧が比較電圧Ｖｒとして出力される。加算器１２５ａは、平滑回路１２３の出力電圧と比較電圧Ｖｒとの差の電圧を、可変利得増幅器１２５内の電圧制御により利得を変えることができる増幅器１２５ｂに印加する。増幅器１２５ｂは、加算回路１２５ａに入力される２つの電圧の差電圧によって利得が制御され、この制御された出力信号は角速度センサ１０の駆動用端子１３０から駆動素子１０１へ印加されこれを駆動する。

第１の増幅器１１１の出力は可変利得増幅器１２５で増幅されて角速度センサ１０の端子１３０から駆動素子１０１に加えられる。従って、増幅器１１１、整流器１２２、平滑回路１２３、可変利得増幅器１２５及び角速度センサ１０からなるループ回路は自動利得制御機能を有する正弦波発振回路を構成している。このループ回路を、以下「ＡＧＣループ回路」という。ＡＧＣループ回路により第１の増幅器１１１の出力電圧Ｖｍは、その振幅が一定になるように制御される。

以上の構成により、角速度センサ１０は素子のバラツキや温度の変化の影響を受けずにレベル検出素子１０２の出力が一定になるように音叉振動を行い、角速度の検出感度についても同様に素子バラツキや温度バラツキに影響しない検出感度を実現している。
図１２における比較電圧発生器１１４の比較電圧Ｖｒは、電源ＶＤＤと回路グランドＧｒ間に直列に接続された２つの抵抗器１４１と１４２の接続点の電圧であり、電源ＶＤＤの電圧（電源電圧Ｖｄｄ）の変動に対応して比較電圧Ｖｒも変動する。回路グランドＧｒを基準としてみたときの電源電圧Ｖｄｄと比較電圧Ｖｒの変動率（％）は同じである。
従って、出力電圧Ｖｍの振幅は常に電源電圧Ｖｄｄに比例した振幅を持った正弦波電圧になる。第１の増幅器１１１と整流器１２２を電源電圧Ｖｄｄに依存しないように構成すれば、角速度センサ１０の検出素子１０２の出力信号、すなわち第１の増幅器１１１の入力信号Ｖｉｎも出力電圧Ｖｍ同様に電源電圧Ｖｄｄに比例した電圧となる。検出素子１０３、１０４の電荷のレベル変動は、レベル検出素子１０２から出力される正弦波の振幅に比例している。そのためこの信号を位相検波器１２７で検波し直流増幅器１１８で増幅して出力端子１１９に出力される角速度の出力信号も電源電圧Ｖｄｄに比例した値となり、電源電圧Ｖｄｄに比例して利得が変化する増幅装置が得られる。
米国特許５，０１４，５５４号公報 米国特許５，０３８，６１３号公報 米国特許５，２３９，８６８号公報 米国特許５，４４７，０６６号公報

図１２に示す従来例の増幅装置において、電源電圧Ｖｄｄが変動したときの動作について図１３及び図１４の（ａ）、（ｂ）、（ｃ）を参照して説明する。
角速度センサ１０は機械的振動を併なう素子であるのでメカニカルフィルタとしての特性を有し、時定数が比較的大きく応答速度は比較的遅い。また平滑回路１２３は、抵抗器１４３とコンデンサ１４４で構成された大きな時定数を有するローパスフィルタである。従って、角速度センサ１０、増幅器１１１、整流器１２２、平滑回路１２３、可変利得増幅器１２５を含むＡＧＣループ回路は外乱に対する応答速度が比較的遅い。すなわち応答周波数が比較的低い。その応答特性の例を図１３のグラフに示す。

図１３のグラフにおいて、横軸は電源電圧Ｖｄｄの変動の周波数を示す。ｆｒは角速度センサ１０の応答特性の遅れと平滑回路１２３の時定数で決まる共振周波数で、例えば１０Ｈｚ程度である。縦軸は入力電圧Ｖｉｎの電圧変動比（ｄＢ）を示している。電圧変動比は、電源電圧Ｖｄｄの電源電圧変動率ＲＶｄｄと増幅器１１１の入力電圧Ｖｉｎの入力電圧変動率ＲＶｉｎとの比のＲＶｉｎ／ＲＶｄｄで表わされる。例えば、電源電圧Ｖｄｄが１０％上昇したときに、入力電圧Ｖｉｎも１０％上昇した場合には電圧変動比ＲＶｉｎ／ＲＶｄｄは０ｄＢである。電源電圧Ｖｄｄの変動の速さが極めて遅く、直流又は直流に近い低周波のときは、先に説明したＡＧＣ機能が有効に働き、入力電圧Ｖｉｎは電源電圧Ｖｄｄに比例して変動する。従って電源電圧変動率ＲＶｄｄと入力電圧変動率ＲＶｉｎは同じ値となり、電圧変動比は０ｄＢとなる。電源電圧Ｖｄｄの変動が速く、前記のＡＧＣ機能が追従できない程高い周波数ｆｈ（例えば１００Ｈｚ)で変動する場合には、入力電圧変動率ＲＶｉｎが電源電圧変動率ＲＶｄｄより小さくなる。従って電圧変動比は図１３のグラフに示すように０ｄＢより小さくなる。ただし、共振周波数ｆｒでは入力電圧変動率ＲＶｉｎが電源電圧変動率ＲＶｄｄの２倍以上になることがあり、図１３に示すように鋭いピークを形成する。
ＡＧＣループの応答速度を速くするためにはＡＧＣループのゲインを高くすればよいが、そうすると、電源電圧Ｖｄｄに対する入力電圧Ｖｉｎの変動比が大きくなり、共振周波数ｆｒにおける電圧変動比はさらに大きくなる。

図１２に示す従来の回路において、電源電圧Ｖｄｄが図１４の（ａ）に波形ａで示すように階段状にＡ％だけ上昇した場合、出力電圧Ｖｍは図１４の（ｂ）に波形ｂで示すように振動する。第１増幅器１１１から一定の出力電圧Ｖｍが出力されているとき、図１４の（ａ）に示すような急激な電源電圧変動が生じると、角速度出力端子１１９に出力される角速度を表す出力電圧Ｖｏｕｔも図１４の（ｃ）に示すように、図１４の（ｂ）と同様の変動をすることになる。従って出力電圧Ｖｏｕｔを電源電圧Ｖｄｄの変動に正確に追従させることができない。

本発明は、電源電圧が急激に変動した場合でも、電源電圧の変動に正しく追従して利得が変化し電源電圧の変動に正確に応じた出力電圧が得られる、応答速度の速い、利得が電源電圧に比例する増幅器を提供することを目的とする。

本発明の、利得が電源電圧に比例する増幅器は、それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ電界効果トランジスタ（以下、ＭＯＳ−ＦＥＴ）、電源電圧を分圧した電圧を出力する第１の電圧源、前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を発生する第２の電圧源、前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び前記第２の電圧源の出力がバイアス電圧として非反転入力端子に印加されている演算増幅器を備えている。前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは前記演算増幅器の反転入力端子に接続され、前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートは、それぞれのソースまたは前記第２の電圧源のいずれか一方に接続されている。前記第１のＭＯＳ−ＦＥＴのゲートは回路グランドの電位にバイアスされ、そのドレインは、直流分を除去した信号が入力される入力端子に接続されている。前記第２のＭＯＳ−ＦＥＴのゲートは前記第３の電圧源に接続され、そのドレインは出力端子につながる前記演算増幅器の出力端に接続されている。

本発明によれば、増幅器の利得が電源電圧に比例して変化するので、この増幅器を用いて各種センサのアナログの検出出力を増幅すると、増幅された検出出力は、電源電圧の変化に応じて変化する。従ってアナログの検出出力をＡＤ変換するときに、電源電圧を基準電圧として用いた場合においても、前記アナログの検出出力に正しく対応するデジタル出力を得ることができる。増幅器としての周波数特性が十分高いので、特に車両用の各種センサに用いた場合、十分な応答速度を有し、様々な高速動作センサにも適用することができる。

本発明の他の観点の、利得が電源電圧に比例する増幅器は、それぞれのバックゲートが基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＮチャンネルＭＯＳ−ＦＥＴ、電源電圧を分圧した電圧を出力する第１の電圧源、前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った負の電圧を発生する第２の電圧源、前記第１の電圧源の出力電圧を基準として、所定の正の電圧を発生する第３の電圧源、及び前記第２の電圧源の出力がバイアス電圧として非反転入力端子に印加されている演算増幅器を備えている。前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは前記演算増幅器の反転入力端子に接続されている。前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートはそれぞれのソースまたは前記第２の電圧源の出力端いずれか一方に接続され、前記第１のＭＯＳ−ＦＥＴのゲートは正の電源電圧に接続され、そのドレインは、直流分を除去した信号が入力される入力端子に接続されている。前記第２のＭＯＳ−ＦＥＴのゲートは前記第３の電圧源に接続され、そのドレインは出力端子につながる前記演算増幅器の出力端に接続されている。

本発明によれば、増幅器の利得が電源電圧に比例して変化するので、この増幅器を用いて各種センサのアナログの検出出力を増幅すると、増幅された検出出力は、電源電圧の変化に応じて変化する。従ってアナログの検出出力をＡＤ変換するときに、電源電圧を基準電圧として用いた場合においても、前記アナログの検出出力に正しく対応するデジタル出力を得ることができる。増幅器としての周波数特性が十分高いので、特に車両用の各種センサに用いた場合、十分な応答速度を有し、様々な高速動作センサにも適用することができる。

本発明の他の観点の、利得が電源電圧に比例する増幅器は、それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、電源電圧を分圧した電圧を出力する第１の電圧源、前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を発生する第２の電圧源、前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及びそれぞれの非反転入力端が前記第２の電圧源に接続されている第１及び第２の演算増幅器を備えている。前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは前記第１の演算増幅器の出力端に接続され、前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートは、それぞれのソース又は前記第２の電圧源のいずれかに接続されている。前記第１のＭＯＳ−ＦＥＴのゲートは前記第３の電圧源に接続され、そのドレインは前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される入力端子に接続されている。前記第２のＭＯＳ−ＦＥＴのゲートは回路グランドに接続され、そのドレインは前記第２の演算増幅器の反転入力端に接続されている。前記第２の演算増幅器の反転入力端と、増幅器の出力端子につながる前記第２の演算増幅器の出力端との間に抵抗器を接続している。

本発明によれば、増幅器の利得が電源電圧に比例して変化するので、この増幅器を用いて各種センサのアナログの検出出力を増幅すると、増幅された検出出力は、電源電圧の変化に応じて変化する。従ってアナログの検出出力をＡＤ変換するときに、電源電圧を基準電圧として用いた場合においても、前記アナログの検出出力に正しく対応するデジタル出力を得ることができる。入力信号が電流信号であるときは、第１の演算増幅器と、その帰還抵抗となっている第１のＭＯＳ−ＦＥＴは電流電圧変換器として動作する。また第２の演算増幅器は第２のＭＯＳ−ＦＥＴ及び抵抗と共に通常の反転増幅器を形成している。したがって、入力端子と出力端子間の利得は、電流電圧変換器と反転増幅器のそれぞれの利得の積となり、大きな利得が得られる。

本発明の他の観点の、利得が電源電圧に比例する増幅器は、それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、電源電圧を分圧した電圧を出力する第１の電圧源、前記第１の電圧源の出力電圧を基準として、前記第１、第２、第３及び第４のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を発生する第２の電圧源、前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び非反転入力端が共通に接続され、前記第２の電圧源によってバイアスされている第１の演算増幅器、及び第２の演算増幅器、それぞれのソースが共通に接続され、前記ソースが前記第１の演算増幅器の出力端に接続された第１及び第２のＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続され、前記ソースが前記第２の演算増幅器の出力端に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴを備えている。前記第１、第２、第３、第４のＭＯＳ−ＦＥＴの各バックゲートはそれぞれのソース又は前記第２の電圧源のいずれかに接続され、前記第１及び第３のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続されている。前記第１のＭＯＳ−ＦＥＴのドレインは、前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される第１の入力端子に接続されている。前記第３のＭＯＳ−ＦＥＴのドレインは前記第２の演算増幅器の反転入力端へ接続されるとともに、直流分を除去した信号が入力される第２の入力端子に接続されている。前記第２、第４のＭＯＳーＦＥＴのゲートは回路グランドに接続され、前記第２のＭＯＳ−ＦＥＴのドレインは第３の演算増幅器の非反転入力端に接続されている。前記第４のＭＯＳ−ＦＥＴのドレインは前記第３の演算増幅器の反転入力端に接続され、前記第２の電圧源が第１の抵抗を介して前記第３の演算増幅器の非反転入力端へ接続され、前記第３の演算増幅器の反転入力端と、増幅器の出力端子につながる、前記第３の演算増幅器の出力端との間に第２の抵抗器を接続している。

本発明によれば、増幅器の利得が電源電圧に比例して変化するので、この増幅器を用いて各種センサのアナログの検出出力を増幅すると、増幅された検出出力は、電源電圧の変化に応じて変化する。従ってアナログの検出出力をＡＤ変換するときに、電源電圧を基準電圧として用いた場合においても、前記アナログの検出出力に正しく対応するデジタル出力を得ることができる。増幅器としての周波数特性が十分高いので、特に車両用の各種センサに用いた場合、十分な応答速度を有し、様々な高速動作センサにも適用することができる。また、第１の入力端子と第２の入力端子の２つの入力端子を有するので、角速度センサ等の２出力のセンサにも適用可能である。

本発明の角速度センサ装置は、振動体に振動を与える励振部、振動体の振動レベルを検出する振動レベル検出部、角速度に応じて生ずるコリオリの力を検出するコリオリ力検出部、前記振動レベル検出部の出力信号を増幅する第１の増幅器、前記第１の増幅器の出力信号を整流し直流電圧を得る整流回路、前記第１の増幅器の出力信号を入力し前記整流回路の出力値に応じて増幅度が変化する可変利得増幅器、前記コリオリ力検出部の出力信号を増幅する第２の増幅器、前記第２の増幅器の出力電圧を前記振動体の振動周波数に基づいて位相検波する位相検波器、前記位相検波器の出力を直流増幅する直流増幅器を備えている。前記第２の増幅器は、少なくとも２つの演算増幅器、及びドレイン・ソース間を０Ｖにバイアスした少なくとも２つ以上のＭＯＳ−ＦＥＴを備え、一方のＭＯＳ−ＦＥＴはゲート・ソース間電圧が一定となるようにバイアスされ、他方のＭＯＳ−ＦＥＴは電源電圧の変動に応じて変化するようバイアスされ、前記の互いに異なる電圧でバイアスされた前記少なくとも２つのＭＯＳ−ＦＥＴのチャンネル抵抗の比によって前記演算増幅器の利得が決まるように構成したことを特徴とする。

前記第２の増幅器は、それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、電源電圧を分圧した電圧を出力する第１の電圧源、前記第１の電圧源の出力電圧を基準として、前記第１、第２、第３及び第４のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を発生する第２の電圧源、前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び非反転入力端が共通に接続され、前記第２の電圧源によってバイアスされている第１の演算増幅器、及び第２の演算増幅器、それぞれのソースが共通に接続され、前記ソースが前記第１の演算増幅器の出力端に接続された第１及び第２のＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続され、前記ソースが前記第２の演算増幅器の出力端に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴを備えている。前記第１、第２、第３、第４のＭＯＳ−ＦＥＴの各バックゲートはそれぞれのソース又は前記第２の電圧源のいずれかに接続され、前記第１及び第３のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続されている。前記第１のＭＯＳ−ＦＥＴのドレインは、前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される第１の入力端子に接続されている。前記第３のＭＯＳ−ＦＥＴのドレインは前記第２の演算増幅器の反転入力端子へ接続されるとともに、直流分を除去した信号が入力される第２の入力端子に接続されている。前記第２、第４のＭＯＳーＦＥＴのゲートは回路グランドに接続され、前記第２のＭＯＳ−ＦＥＴのドレインは第３の演算増幅器の非反転入力に接続され、前記第４のＭＯＳ−ＦＥＴのドレインは前記第３の演算増幅器の反転入力に接続されている。前記第２の電圧源が第１の抵抗を介して前記第３の演算増幅器の非反転入力へ接続され、前記第３の演算増幅器の反転入力端子と、増幅器の出力端子につながる、前記第３の演算増幅器の出力端との間に第２の抵抗を接続した、利得が電源電圧に比例する増幅器であることを特徴とする。
本発明によれば、第２の増幅器として充分高い周波数特性を有する、利得が電源電圧に比例する増幅器を用いているので、応答速度の速い角速度センサが実現できる。

本発明によれば、増幅器の利得が電源電圧に比例して変化するので、この増幅器を用いて各種センサのアナログの検出出力を増幅すると、増幅された検出出力は、電源電圧の変化に応じて変化する。従ってアナログの検出出力をＡＤ変換するときに、電源電圧を基準電圧として用いた場合においても、前記アナログの検出出力に正しく対応するデジタル出力を得ることができる。増幅器としての周波数特性が十分高いので、特に車両用の各種センサに用いた場合、十分な応答速度を有し、様々な高速動作センサにも適用することができる。また、第１の入力端子と第２の入力端子の２つの入力端子を有するので、角速度センサ等の２出力のセンサにも適用可能である。

以下、本発明の、利得が電源電圧に比例する増幅器（以下、電源電圧比例増幅器という）及びこれを用いる角速度センサ装置の好適な実施例を図１から図１１を参照して説明する。
《第１実施例》

本発明の第１実施例の、電源電圧比例増幅器を図１から図３を参照して説明する。
図１において、第１実施例の電源電圧比例増幅器は、入力信号を増幅して出力する増幅回路２０ａと、第１の電圧源であるバイアス回路１１、第３の電圧源である定電圧源１２及び第２の電圧源であるバイアス回路１４を有している。バイアス回路１１は、電源電圧Ｖｄｄを分圧した正の電圧を出力端１１ａに出力する。増幅回路２０ａにおいて、入力端子５１は直流電流を阻止するためのコンデンサ９を経てＰチャンネルの第１のＭＯＳ型電界効果トランジスタ（以下ＭＯＳ−ＦＥＴと略記する。）２１のドレインに接続されている。入力端子５１に印加される入力信号が直流成分を含まない場合には、入力信号をＭＯＳ−ＦＥＴ２１のドレインに直接接続された入力端子５１ａに入力してもよい。例えば後で詳しく説明する角速度センサの出力は直流成分を含まない交流出力であるので入力端子５１ａに入力する。ＭＯＳ−ＦＥＴ２１のゲートは回路グランドＧｒに接続されている。ＭＯＳ−ＦＥＴ２１のソースは演算増幅器６１の反転入力（−）に接続されている。演算増幅器６１の反転入力（−）と出力端子５２との間に、Ｐチャンネルの第２のＭＯＳ−ＦＥＴ２２が、そのソースが反転入力（−）に接続され、ドレインが出力端子５２に接続されるように設けられている。ＭＯＳ−ＦＥＴ２２のゲートは第３の電圧源である定電圧源１２の負端子に接続されている。定電圧源１２の正端子はバイアス回路１４に含まれるＰチャンネルの第３のＭＯＳ−ＦＥＴ２３のドレイン及びバイアス回路１１の出力端１１ａに接続されている。定電圧源１２は、バイアス回路１１の出力電圧を基準として所定の負の電圧を発生する。バイアス回路１４は、バイアス回路１１の出力電圧を基準としてＭＯＳ−ＦＥＴ２１、２２、２３の閾値電圧とほぼ同じ電位差をもつ正の電圧を出力端子１４ｆに出力する。前記演算増幅器６１の非反転入力（＋）は第３のＭＯＳ−ＦＥＴ２３のソースに接続されている。ＭＯＳ−ＦＥＴ２３のソースは定電流源１３を経て電源ＶＤＤに接続されている。ＭＯＳ−ＦＥＴ２３のドレインとゲートは第２の演算増幅器６０の出力端１１ａに接続されている。バイアス回路１１において、電源ＶＤＤと回路グランドＧｒ間には抵抗４４及び４５が直列に接続されている。抵抗４４と４５の接続点４５ａは第２の演算増幅器６０の非反転入力（＋）に接続されている。演算増幅器６０の反転入力（−）は演算増幅器６０の出力端１１ａに接続されている。演算増幅器６１及び６０の電源は図示を省略している。

上記のように構成された本実施例の電源電圧比例増幅器の動作を以下に説明する。ＭＯＳ−ＦＥＴ２１のドレインには直流が流入しないので、演算増幅器６１の反転入力（−）、出力端子５２及び非反転入力（＋）はともに同電位になる。
ＭＯＳ−ＦＥＴ２１、２２など、一般にＭＯＳ−ＦＥＴが非飽和状態で動作しているときのドレイン電流Ｉｄｓは次の式（１）で表わされる。
Ｉｄｓ＝β・｛（Ｖｇｓ−Ｖｔｈ）・Ｖｄｓ−（Ｖｄｓ）^２／２｝…（１）
ここに、βは単位ゲート電圧あたりの相互コンダクタンス、Ｖｇｓはゲート・ソース間電圧、ＶｔｈはＭＯＳ−ＦＥＴがオンとなるゲート・ソース間の閾値電圧、Ｖｄｓはドレイン・ソース間電圧である。またＭＯＳ−ＦＥＴのオン抵抗Ｒｏｎは、式（１）で求めたドレイン電流Ｉｄｓを、ドレイン・ソース間電圧Ｖｄｓで微分した値の逆数であり、式（２）で表わされる。

Ｒｏｎ＝１／（ｄＩｄｓ／ｄＶｄｓ）…（２）
式（１）及び（２）から式（３）が得られる。
ｄＩｄｓ／ｄＶｄｓ＝β・｛（Ｖｇｓ−Ｖｔｈ）−Ｖｄｓ｝…（３）
ドレイン・ソース間にバイアス電圧が印加されておらずゼロバイアスである場合には、ドレイン・ソース間電圧Ｖｄｓは零である。従って、式（３）の右辺の第２項は消える。その結果式（２）は式（４）のようになる。

Ｒｏｎ＝１／｛β・（Ｖｇｓ−Ｖｔｈ）｝…（４）
式（４）から、ドレイン・ソース間の電圧Ｖｄｓが零であるＭＯＳ−ＦＥＴのオン抵抗Ｒｏｎは相互コンダクタンスβと電圧差（Ｖｇｓ−Ｖｔｈ）の積に反比例することがわかる。相互コンダクタンスβはＭＯＳ−ＦＥＴ２１、２２の製造プロセス及びサイズから定まるので電源電圧に関係なく一定である。そこで演算増幅器のゲインを決める入力抵抗にこのＭＯＳ−ＦＥＴのオン抵抗Ｒｏｎを用いて、バイアス電圧としての差電圧（Ｖｇｓ−Ｖｔｈ）が電源電圧Ｖｄｄに比例するように構成すると、ゲインが電源電圧Ｖｄｄに比例する増幅器が得られることがわかる。

図１のバイアス回路１１において、抵抗４４、４５の接続点４５ａの電位は、演算増幅器６０によりインピーダンス変換され、その出力端１１ａに出力される。
ＭＯＳ−ＦＥＴ２３のソースには、電源ＶＤＤにつながる定電流源１３から一定の微少な電流（定電流）が流れている。この定電流によって演算増幅器６０の出力電圧１１ａと演算増幅器６１の非反転入力（＋）との間にＭＯＳ−ＦＥＴ２１、２２の閾値電圧Ｖｔｈに相当するバイアス電圧が発生して、演算増幅器６１の入力ＤＣバイアスはレベルシフトされている。これによりＭＯＳ−ＦＥＴ２１、２２の閾値電圧Ｖｔｈはキャンセルされる。定電流の電流値はなるべく小さい方が望ましい。ＭＯＳ−ＦＥＴ２３のゲートサイズ幅はなるべく大きい方が望ましい。

増幅回路２０ａの演算増幅器６１の帰還抵抗として働くＭＯＳ−ＦＥＴ２２のゲートバイアス電圧は、演算増幅器６０の出力電圧を基準として負電圧にする。この負電圧は定電圧源１２により印加されている。上記の構成によって、演算増幅器６１の反転入力（−）と非反転入力（＋）のバイアス電圧が電源電圧Ｖｄｄの変動に従って変動してもＭＯＳ−ＦＥＴ２２のオン抵抗は変化しない。これに対してＭＯＳ−ＦＥＴ２１のオン抵抗は電源電圧Ｖｄｄに反比例して小さくなる。以上の動作により、ＭＯＳ−ＦＥＴ２１、２２及び演算増幅器６１を有する増幅回路２０ａの利得は電源電圧Ｖｄｄに比例する。

ＭＯＳ−ＦＥＴ２１、２２のソース電位Ｖｓｏは、回路グランドＧｒに対する演算増幅器６１の反転入力（−）のバイアス電圧であり、次の式（５）で表される。
Ｖｓｏ＝｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ−Ｖｇｓ２３ …（５）
ここに、Ｒ４４及びＲ４５はそれぞれ抵抗４４及び４５の抵抗値であり、Ｖｄｄは電源電圧である。Ｖｇｓ２３はＭＯＳ−ＦＥＴ２３のゲート・ソース間電圧であり、Ｐチャンネルのため極性は負である。

ＭＯＳ−ＦＥＴ２３のドレイン・ソース間電流Ｉｄｓは、ゲート・ソース間電圧Ｖｇｓと閾値電圧Ｖｔｈを用いて、ＭＯＳ−ＦＥＴの動作の飽和時の一般式（６）で表される。
Ｉｄｓ＝（β／２）・（Ｖｇｓ−Ｖｔｈ）^２ …（６）
ＭＯＳ−ＦＥＴ２３の、ドレイン・ソース間電流をＩｄｓ２３、単位ゲート電圧当たりの相互コンダクタンスをβ２３、ゲート・ソース間電圧をＶｇｓ２３とすると、式（６）は次の式（６Ａ）となる。
Ｉｄｓ２３＝（β２３／２）・（Ｖｇｓ２３−Ｖｔｈ）^２ …（６Ａ）
式（６Ａ）をゲート・ソース間電圧Ｖｇｓ２３について解くと、式（７）が得られ
る。

式（７）において、比２・Ｉｄｓ２３／β２３が閾値電圧Ｖｔｈよりはるかに小さい場合、［２・Ｉｄｓ２３／β２３＜＜Ｖｔｈ］のときには、式（７）は式（８）になる。
Ｖｇｓ２３≒Ｖｔｈ …（８）
比２・Ｉｄｓ２３／β２３を小さくするためには、定電流源１３から供給される電流を小さくし、後で詳しく説明するように、ＭＯＳ−ＦＥＴ２３のゲートのチャンネル長をできるだけ短くし、チャンネル幅をできるだけ広くする。これによって式（８）の条件が実現できる。

ＭＯＳ−ＦＥＴ２１のゲート・ソース間電圧Ｖｇｓ２１は、式（５）と式（８）を用いて式（９）で表される。
Ｖｇｓ２１＝Ｖｔｈ−｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ …（９）
ＭＯＳ−ＦＥＴ２１のオン抵抗Ｒｏｎ２１は、ＭＯＳ−ＦＥＴ２１の単位ゲート当たりの相互コンダクタンスをβ２１とすると、式４のＶｇｓにＶｇｓ２１を代入して計算すれば式（１０）のように求まる。

Ｒｏｎ２１＝１／［−β２１・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ］
…（１０）
式（１０）では閾値電圧Ｖｔｈが消去されて、オン抵抗Ｒｏｎが電源電圧Ｖｄｄに反比例していることがわかる。β２１にマイナスがついているのは、ＭＯＳ−ＦＥＴ２１はＰチャンネルでありβ２１そのものが負であるからである。
ＭＯＳ−ＦＥＴ２２についても同様に計算すると、ゲート・ソース間電圧Ｖｇｓ２２は式（１１）で表すことができる。

Ｖｇｓ２２＝｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ−Ｖ１２−Ｖｓｏ
…（１１）
Ｖ１２は定電圧源１２の電圧値である。式（５）のＶｓｏを代入して整理すると、式（１２）のようになる。
Ｖｇｓ２２＝−Ｖ１２＋Ｖｇｓ２３ …（１２）
ＭＯＳ−ＦＥＴ２２のオン抵抗Ｒｏｎ２２はＭＯＳ−ＦＥＴ２１と同様に、ＭＯＳ−ＦＥＴ２２の単位ゲート当たりの相互コンダクタンスをβ２２とすると、式（４）のＶｇｓにＶｇｓ２２を代入した式（１３）で表される。
Ｒｏｎ２２＝１／｛β２２・（−Ｖ１２＋Ｖｇｓ２３−Ｖｔｈ）｝
…（１３）
式（８）より、Ｖｇｓ２３≒Ｖｔｈであるため、式（１３）のＶｇｓ２３とＶｔｈは相殺されて式（１４）となる。

Ｒｏｎ２２＝１／｛β２２・（−Ｖ１２）｝ …（１４）
定電圧源１２の電圧Ｖ１２は一定であるため、式（１４）からＭＯＳ−ＦＥＴ２２のオン抵抗は電源電圧Ｖｄｄに関係無く一定になることが解る。
図１の増幅回路２０ａの入力端子５１ａと出力端子５２間の利得Ｇを求めるために、式（１０）と式（１４）を反転アンプの公式である式（１５）に代入する。その結果、式（１６）が導き出される。
Ｇ＝Ｒｏｎ２２／Ｒｏｎ２１ …（１５）
Ｇ＝（β２１／β２２）・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・（Ｖｄｄ／Ｖ１２）
…（１６）

抵抗４４と４５の値が同じ場合には（Ｒ４４＝Ｒ４５）、式（１６）は式（１７）のように簡単になる。
Ｇ＝（β２１／β２２）・｛Ｖｄｄ／（２・Ｖ１２）｝ …（１７）
式（１６）、式（１７）からわかるように、利得Ｇを表す式の分子に電源電圧Ｖｄｄが入っているので、利得Ｇは電源電圧Ｖｄｄに比例する。

上記の本実施例の電源電圧比例増幅器ではＰチャンネルのＭＯＳ−ＦＥＴ２１，２２及び２３を用いた回路について説明したが、本実施例の電源電圧比例増幅器はＮチャンネルのＭＯＳ−ＦＥＴを用いても同様に構成することができる。
ＰチャンネルのＭＯＳ−ＦＥＴ２１と２２において、ゲートバイアスを入れ替えれば、利得が電源電圧Ｖｄｄに反比例することも容易に理解できることである。

図１においてはＭＯＳ−ＦＥＴ２１、２２のそれぞれのバックゲート７９はいずれもそれぞれのソース７６に接続されており、ソース７６は演算増幅器６１の反転入力（−）に接続されている。演算増幅器６１の２つの入力端は通常の動作では同電位（イマジナリティショートサーキット）であることから、図２に示すようにＭＯＳ−ＦＥＴ２１，２２のバックゲート７９を演算増幅器６１の非反転入力（＋）に接続してもよい。これによりバックゲート７９はバイアス回路１４の出力端子１４ｆに接続されることになる。本発明においては、バックゲートの電位をソース・ドレインとほぼ同じ電圧にバイアスすることが基本である。そのためにバックゲートが基板から電気的に分離できるようＮウエルやＰウエルの中に作られたＭＯＳ−ＦＥＴを利用している。図２の回路においても図１と同様の動作をして、利得Ｇが電源電圧Ｖｄｄに比例する電源電圧比例増幅器が得られる。

本実施例に用いるＰチャンネルのＭＯＳ−ＦＥＴ２１、２２、２３は、よく知られた構造を有する半導体素子であり、その構造について図３の断面図を参照して簡単に説明する。シリコン等の半導体材料に所定の不純物を添加したＰ型半導体基板７０の上面近傍に、当技術分野ではＮウエル（Ｎ−Ｗｅｌｌ）７１と呼ばれているＮ型の拡散層を形成している。Ｎウエルは構造上の呼び名であり、回路構成上はバックゲートと呼ばれることが多い。したがって、以後はＮウエル７１をバックゲート７１と呼ぶことにする。バックゲート７１内には、所定の間隔を保って並ぶ２つのＰ＋型拡散層７２ａ、７２ｂが設けられている。バックゲート内の右側の領域にはＮ＋型拡散層７３が設けられている。Ｐ＋型拡散層７２ａにはソース端子７６が接続され、Ｐ＋型拡散層７２ｂにはドレイン端子７７が接続されている。Ｎ＋型拡散層７３にはバックゲート端子７９が接続されている。前記のように構成された基板７０の上面には酸化シリコン（ＳｉＯ_２）の絶縁膜７４が設けられている。絶縁膜７４を介して、Ｐ＋型拡散層７２ａ、７２ｂ間のチャンネル領域ＣＨに対向するように、導電性のポリシリコン膜７５が設けられている。ポリシリコン膜７５にはゲート端子７８が接続されている。実際のＭＯＳ−ＦＥＴ２１〜２３は集積回路（以下ＩＣとする）で作られており、ポリシリコン膜７５の上にアルミ配線や保護膜などがあるが、この図では図示を省略している。ソース端子７６、ドレイン端子７７、ゲート端子７８、及びバックゲート端子７９は、このＭＯＳ−ＦＥＴを他の回路に電気的に接続するための端子を表すものであり、実際の端子構造とは異なっている。Ｐ型の半導体基板７０とＮ型バックゲート７１とは互いに異なる導電型であるので、本実施例では両者間に逆バイアス電圧を印加して、半導体基板７０とバックゲート７１間を電気的に分離された状態にしている。Ｐ＋型拡散層７２ａ、７２ｂは全く同じ構造であり、ソース端子７６とドレイン端子７７を入れ替えて使っても問題ない。図１に示す回路では、各ＭＯＳ−ＦＥＴ２１、２２、２３のバックゲート端子７９は、ソース端子７６に接続されているが、図２に示すようにバイアス回路１４の出力端１４ｆに接続してもよい。本発明では図１に示すようにＭＯＳ−ＦＥＴ２１、２２には回路構成上直流電流が流れず電圧降下が発生しない。すなわちドレイン・ソース間をゼロバイアスにしているため実際にはバックゲートがドレイン側に接続されていても信号が小さいときにはほぼ電源電圧に比例した利得を得ることができる。

本実施例ではドレイン・ソース間をゼロバイアスにしているため実際にはソース端子７６とドレイン端子７７を入れ替えてもほぼ同じ特性が得られる。ただし直流バイアス電圧が０Ｖであっても、印加される信号のレベルが大きいとその信号によってドレイン・ソース間に電位差が発生する。例えば電位差が０．１Ｖ程度のときは問題ないが、これが大きくなるにしたがって先に説明した各計算式に誤差が生じてくる。
また、ＭＯＳ−ＦＥＴでは以下に説明するように、チャンネルのサイズが特性に大きな影響を与える。前記の式（１）で用いた単位ゲート電圧あたりの相互コンダクタンスβは、チャンネルサイズと以下の式（１８）で示す関係が有る。
β∝（Ｗ／Ｌ） …（１８）

ここでＷ／Ｌは、図３において、ポリシリコン膜７５に対向するバックゲート７１内のチャンネル領域ＣＨの寸法比を示すものである。Ｗはチャンネル幅であり図の紙面に垂直な方向のＰ＋型拡散層７２ａと７２ｂの長さである。Ｌはチャンネル長であり、Ｐ＋型拡散層７２ａとＰ＋型拡散層７２ｂとの間の距離である。ＭＯＳ−ＦＥＴのチャンネル領域の面積は、チャンネル幅Ｗとチャンネル長に応じて増減する。Ｗ／Ｌの値が変わると、その値に比例して相互コンダクタンスβが変化する。

式（１８）より、図３のように構成したＭＯＳ−ＦＥＴ２１、２２のオン抵抗（ＯＮ抵抗）は、チャンネル幅Ｗが大きく、チャンネル長Ｌが短いほど小さくなることが分かる。図１のＭＯＳ−ＦＥＴ２３は先に説明したようにβが大きい方がよいが、実際にはＭＯＳ−ＦＥＴ２３のチャンネル長をＭＯＳ−ＦＥＴ２１，２２と同じにするのが望ましい。ＭＯＳ−ＦＥＴ２３のチャンネル幅Ｗは、チャンネル領域の面積のばらつきの許容範囲内でＭＯＳ−ＦＥＴ２１、２２のものに近い値に設定される。その理由は、図１のバイアス回路１４は、ＭＯＳ−ＦＥＴ２１、２２の閾値電圧とほぼ同じ電圧を発生させるための回路だからである。

さらに、先の各計算式ではＭＯＳ−ＦＥＴ２１、２２、２３のバックゲート端子７９の電位がそれぞれのソース端子７６の電位と同電位であるとして計算している。しかし、必ずしもそれぞれのバックゲート端子７９がそれぞれのソース端子７６と共通に接続されている必要はなく、ＭＯＳ−ＦＥＴ２１、２２、２３のそれぞれのバックゲート端子７９が互いに同じ電位であれば良い。バイアス回路１４のＭＯＳ−ＦＥＴ２３はＭＯＳ−ＦＥＴ２１、２２と同じ構造であるため、ＭＯＳ−ＦＥＴ２１、２２、２３の閾値電圧は常に同じように変化する。結果としてそれぞれのソース端子７６の電位が全て同じ場合はバックゲート効果による閾値電圧の変動はキャンセルされる。ただしバックゲート効果による閾値電圧が高くなるにしたがい、利得が電源電圧に比例するときの精度が悪くなる。

図２は、本実施例の電源電圧比例増幅器において、各ＭＯＳ−ＦＥＴ２１、２２のバックゲート端子７９をそれぞれのソース端子７６に接続しない場合の回路例を示す。図２のＭＯＳ−ＦＥＴ２１、２２は図１と全く同じＭＯＳ−ＦＥＴを用いている。図２ではＭＯＳ−ＦＥＴ２１、２２のバックゲート端子７９がともに演算増幅器６１の非反転入力端（＋）に接続されている。演算増幅器６１の反転入力端子（−）と非反転入力端子（＋）は正常動作状態においては仮想短絡状態（イマジナリティショートサーキット）にあり、ＭＯＳ−ＦＥＴ２１及び２２のソース端子７６が接続されている演算増幅器６１の反転入力端子（−）とほぼ同じ電位である。したがって図２においても図１と同じ作用と効果が得られる。
≪第２実施例≫

本発明の第２実施例の電源電圧比例増幅器を図４を参照して説明する。前記第１実施例の電源電圧比例増幅器ではＰチャンネルのＭＯＳ−ＦＥＴ２１、２２、２３を用いているが、第２実施例の電源電圧比例増幅器はＮチャンネルのＭＯＳ−ＦＥＴを用いて構成している。
図４に示すように、ＮチャンネルのＭＯＳ−ＦＥＴ２４、２５、２６において、入力抵抗として働くＭＯＳ−ＦＥＴ２４のゲートは電源ＶＤＤへ接続されている。ＭＯＳ−ＦＥＴ２５のゲートには定電圧源１２（第３の電圧源）の正端子が接続されている。バイアス回路１４ａ（第２の電圧源）において、ＭＯＳ−ＦＥＴ２６のソース端子８４は、定電流源１３を経て、回路グランドＧｒに接続されている。バイアス回路１４ａの出力端１４ｇは前記ソース端子８４と定電流源１３の接続点に接続されている。その他の構成は図１に示す前記第１実施例の電源電圧比例増幅器と同様である。本実施例では、前記の各式における値の正負を逆にすることにより本実施例の式を得ることができるが式については記載を省略する。本実施例の電源電圧比例増幅器においても入力端子５１ａから入力された直流分を含まない入力信号は電源電圧Ｖｄｄの変化によって変化する利得に応じて増幅され、出力端子５２から出力される。

図５及び図６によく知られた構造を有するＮチャンネルのＭＯＳ−ＦＥＴの２つの例の断面図を示す。
図５は図４に示す第２実施例の電源電圧比例増幅器のＭＯＳ−ＦＥＴ２４、２５、２６として用いられる最も簡単な構成のＮチャンネルＭＯＳ−ＦＥＴの構造例である。シリコン等の半導体材料に所定の不純物を添加したＮ型の基板８０の上面近傍にＰ型の拡散層（Ｐ−Ｗｅｌｌ）を設けこれをバックゲート８１とする。バックゲート８１内に所定の間隔を保って２つのＮ＋型拡散層８２ａ、８２ｂが設けられている。バックゲート８１内の右側の領域には、Ｐ＋型の拡散層８３が設けられている。Ｎ型拡散層８２ａにはソース端子８４が接続され、Ｎ＋型拡散層８２ｂにはドレイン端子８５が接続されている。Ｐ＋型拡散層８３にはバックゲート端子８７が接続されている。上記のように構成された基板８０の上面にＳｉＯ_２の絶縁膜７４が設けられている。絶縁膜７４を介してＮ＋型拡散層８２ａ、８２ｂの間のチャンネル領域ＣＨに対向して導電性ポリシリコン膜７５が設けられている。ポリシリコン膜７５にはゲート端子８６が接続されている。以上のように、図５の構成ではＰ型とＮ型の要素が図３の構成とは逆の関係になっている。

図６はＮチャンネルＭＯＳ−ＦＥＴの他の構造のものを示す断面図であり、バイポーラ半導体素子でよく用いられている。図６において、Ｐ型半導体基板７０にＮ型のエピタキシャル層８８を設けている。エピタキシャル層８８は、エピタキシャル層８８より不純物濃度の高いＰ＋型の分離拡散領域８９で区切られている。分離拡散領域８９で区切られたＮ型エピタキシャル層８８内に、図５と同じ構成のＰチャンネルＭＯＳ−ＦＥＴが形成されている。Ｎ型エピタキシャル層８８に電気的に接続するためにＮ＋拡散層８２Ｃが設けられ、Ｎ＋拡散層８２Ｃにはエピタキシャル層端子９０が設けられている。Ｎ＋拡散層８２Ｃは、Ｎ＋拡散層８２ａ、８２ｂと同じ工程で形成される。エピタキシャル層端子９０は通常は電源ＶＤＤに接続されるがどこにも接続せずにフローティング状態にしてもよい。Ｎ型エピタキシャル層８８内には、Ｐ型の拡散抵抗など、本実施例の利得が電源電圧に比例する増幅に必要な回路素子を設けることも可能である。本実施例の電源電圧比例増幅器に用いるＭＯＳ−ＦＥＴは、バックゲートを半導体基板から電気的に分離させることができる構造を有するが、そのような構造のものであれば、図３、図５及び図６に示すもの以外のＭＯＳ−ＦＥＴでも使用可能である。一般にＮチャンネルのＭＯＳ−ＦＥＴは、ＰチャンネルのＭＯＳ−ＦＥＴに比べて低周波ノイズが多い。従って入力信号レベルが小さい装置では、ＰチャンネルのＭＯＳ−ＦＥＴを使用するのが好ましい。

前記の式（１５）に示すように、本実施例１の電源電圧比例増幅器では、利得ＧはＭＯＳ−ＦＥＴ２１と２２のそれぞれのオン抵抗の比Ｒｏｎ２２／Ｒｏｎ２１で表される。同様に、本実施例２の電源電圧比例増幅器では、利得ＧはＭＯＳ−ＦＥＴ２４と２５のそれぞれのオン抵抗の比Ｒｏｎ２５／Ｒｏｎ２４で表される。そこで本実施例１においてＭＯＳ−ＦＥＴ２１と２２の関係を逆にした場合すなわち、ＭＯＳ−ＦＥＴ２１のゲートバイアス電圧を固定し、ＭＯＳ−ＦＥＴ２２のゲートバイアス電圧を電源電圧Ｖｄｄに比例するようにＭＯＳ−ＦＥＴ２１と２２のゲートの接続を入れ替えると、帰還抵抗であるＭＯＳ−ＦＥＴ２２のオン抵抗が電源電圧Ｖｄｄに反比例して変化することになる。本実施例２においてＭＯＳ−ＦＥＴ２４と２５の関係を逆にした場合すなわち、ＭＯＳ−ＦＥＴ２４のゲートバイアス電圧を固定し、ＭＯＳ−ＦＥＴ２５のゲートバイアス電圧を電源電圧Ｖｄｄに比例するようにＭＯＳ−ＦＥＴ２４と２５のゲートの接続を入れ替えると、帰還抵抗であるＭＯＳ−ＦＥＴ２５のオン抵抗が電源電圧Ｖｄｄに反比例して変化することになる。その結果、利得Ｇが電源電圧Ｖｄｄに反比例する増幅器を得ることができる。
《第３実施例》

本発明の第３実施例の電源電圧比例増幅器を図７の回路図を参照して説明する。図７に
おいて、定電圧源１２，バイアス回路１１及び１４は図１に示すものと同じであるので重複する説明は省略する。増幅回路２０ｄは、反転入力端（−）がコンデンサ９を介して入力端子５１に接続され、非反転入力端（＋）がバイアス回路１４の出力端１４ｆに接続されている第１の演算増幅器６４と、出力端が増幅回路２０ｄの出力端子５２に接続されている第２の演算増幅器６５を有する。第２の演算増幅器６５の反転入力端（−）と出力端子５２間には抵抗４６が接続されている。２つのＰチャンネルのＭＯＳ−ＦＥＴ３１、３２はそれぞれのソースが共通に接続され、そのソース７６は演算増幅器６４の出力端に接続されている。ＭＯＳ−ＦＥＴ３１のゲートは、定電圧源１２の負端子に接続され、そのドレイン７７は、演算増幅器６４の反転入力端に接続されている。ＭＯＳ−ＦＥＴ３２のゲートは回路グランドＧｒに接続され、そのドレインは演算増幅器６５の反転入力端（−）に接続されている。演算増幅器６５の非反転入力端（＋）はバイアス回路１４の出力端１４ｆに接続されている。ＭＯＳ−ＦＥＴ３１、３２のバックゲート端子７９はそれぞれのソース７６に接続されている。バックゲート端子７９はバイアス回路１４に接続してもよい。

例えば音叉構造の角速度センサの検出素子は電流を出力する素子である。角速度センサからの入力電流が入力端子５１に流入するときには、演算増幅器６４と、その帰還抵抗となっているＭＯＳ−ＦＥＴ３１は電流電圧変換器として動作する。また演算増幅器６５はＭＯＳ−ＦＥＴ３２及び抵抗４６と共に通常の反転増幅器を形成している。したがって、入力端子５１と出力端子５２間の利得Ｇは、電流電圧変換器と反転増幅器のそれぞれの利得の積となる。利得Ｇを以下の式（１９）から（２６）の計算によって求める。

入力信号は、例えば信号源である音叉構造の角速度センサから入力される電流信号であるとする。出力端子５２の出力電圧Ｖ５２が電源ＶＤＤの電源電圧Ｖｄｄに対してどのような依存性を持つかを計算する。演算増幅器６４、６５の開ループ利得が非常に大きいと仮定すると以下の３つの式（１９）、（２０）、（２１）が成り立つ。
Ｖ５２＝Ｖ６４・Ｇ６５ …（１９）
Ｖ６４＝Ｉｉｎ・Ｒｏｎ３１ …（２０）
Ｇ６５＝Ｒ４６／Ｒｏｎ３２ …（２１）
ここでＶ６４は演算増幅器６４の出力電圧、Ｇ６５は演算増幅器６５の利得、Ｉｉｎは信号源から流入する信号電流、Ｒｏｎ３１はＭＯＳ−ＦＥＴ３１のＯＮ抵抗、Ｒｏｎ３２はＭＯＳ−ＦＥＴ３２のＯＮ抵抗、Ｒ４６は抵抗４６の抵抗値である。ここで、ＭＯＳ−ＦＥＴのＯＮ抵抗は先に図１の説明において詳しく説明した通りであり、図１と図７のバイアス回路が全く同じであることから、Ｒｏｎ３１は式（１４）から、またＲｏｎ３２は式（１０）から、次の式（２２）、（２３）のように表すことができる。すなわち
Ｒｏｎ３１＝１／｛β３１・（−Ｖ１２）｝ …（２２）
Ｒｏｎ３２＝１／［−β３２・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ］
…（２３）
ここで、β３１、β３２はそれぞれＭＯＳ−ＦＥＴ３１と３２の単位ゲート電圧あたりの相互コンダクタンスであり、Ｖ１２は定電圧源１２の電圧である。
式（２２）及び式（２３）をそれぞれ式（２０）及び式（２１）に代入すると次の式（２４）、（２５）が得られる。
Ｖ６４＝Ｉｉｎ／｛β３１・（−Ｖ１２）｝ …（２４）
Ｇ６５＝Ｒ４６・［−β３２・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・Ｖｄｄ］ …（２５）
さらに増幅器２０ｄの出力電圧Ｖ５２は、式（２４）と式（２５）を掛けることにより式（２６）に示すように表せる。
Ｖ５２＝（β３２／β３１）・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・（Ｖｄｄ／Ｖ１２）・Ｒ４６・Ｉｉｎ …（２６）

式（２６）において、電源電圧Ｖｄｄが掛け算の形で入っているので、この式（２６）から増幅器２０ｄの出力電圧Ｖ５２は電源電圧Ｖｄｄに比例することが分かる。式（２６）を図１で算出した利得の式（１７）と比べてみると、（β３２／β３１）と、最後のＲ４６・Ｉｉｎが異なる。比（β３２／β３１）はＭＯＳ−ＦＥＴのゲートサイズを表しているので、図１のＭＯＳ−ＦＥＴ２１を図７ではＭＯＳ−ＦＥＴ３２に置き換え、また図１のＭＯＳ−ＦＥＴ２２を図７ではＭＯＳ−ＦＥＴ３１へ置き換えると、最後のＲ４６・Ｉｉｎのみが異なることになる。抵抗４６は通常の固定抵抗の値であり、信号源電流が一定ならこの項は電源電圧依存性を持たないので、式（２６）から明らかなように、増幅器２０ｄは利得が電源電圧に比例する増幅器となる。
《第４実施例》

第４実施例は、前記第３実施例の図７の回路を応用して正負が互いに逆向きの２つの信号電流を増幅する、２入力の電源電圧比例増幅器に関する。図８は第４実施例の電源電圧比例増幅器の回路図である。図８において、第１の電圧源のバイアス回路１１は、図１のものと同じであり、電源ＶＤＤの電源電圧Ｖｄｄに依存するバイアス電圧を出力端１１ａに出力する。第２の電圧源のバイアス回路１４ｂは、図１や図７のバイアス回路１４にバッファーアンプとして演算増幅器６２をボルテージフォロワー形式で追加した閾値電圧発生回路であり、ＭＯＳ−ＦＥＴ３３，３４、３５、３６の閾値電圧とほぼ同じ電位差をもった正の電圧を発生する。定電圧源１２ａは、定電圧１２ｄを出力する。したがってバイアス回路１４ｂの出力は演算増幅器６２の出力１４ｈとなる。定電圧源１２ａは、図１に示す定電圧源１２の具体的な回路構成を示している。定電圧源１２ａは演算増幅器６９の非反転入力端（＋）にバンドギャップリファレンス回路などで作った定電圧ＶＢＧを印加し、出力端をＮチャンネルＭＯＳ−ＦＥＴ３７のゲートへ接続している。ＭＯＳ−ＦＥＴ３７のソースは抵抗４７を介して回路グランドＧｒに接続され、ソースは演算増幅器６９の反転入力端子（−）へ接続されている。ＭＯＳ−ＦＥＴ３７のドレインは抵抗４８を介してバイアス源１１の出力端１１ａに接続されている。この構成によりＭＯＳ−ＦＥＴ３７は定電流源となり、抵抗４８の両端に定電圧１２ｄが得られる。抵抗４７、４８の値が大きくばらついてもお互いの相対誤差が少なければ抵抗４８の両端の電圧は安定である。電源ＶＤＤの電源電圧Ｖｄｄが変化したとき、バイアス源１１の出力電圧は同じ割合で変動するが、抵抗４８の両端の電圧は一定であるため、定電圧源１２ａは図１、図２、図４、図７に示すフローティングの定電圧源１２と同様の動作をする。定電圧源１２ａの定電圧１２ｄがゲートに印加されているＭＯＳ−ＦＥＴ３３、３５のＯＮ抵抗は一定に保たれる。

図８の増幅器２０ｅの回路は図７の増幅器２０ｄとよく似ていることが分かる。図８のＭＯＳ−ＦＥＴ３３、３４、及び演算増幅器６６からなる回路構成は、図７のＭＯＳ−ＦＥＴ３１、３２、及び演算増幅器６４から成る回路の構成と全く同じである。同様に図８のＭＯＳ−ＦＥＴ３５、３６、及び演算増幅器６７の回路構成も、図７のＭＯＳ−ＦＥＴ３１、３２及び演算増幅器６４からなる回路構成と同じである。図８の抵抗４９、５０、及び演算増幅器６８からなる回路は、ＭＯＳ−ＦＥＴ３４と３６を入力抵抗としたときの引き算回路（減算器）を構成している。したがって増幅器２０ｅは、入力端子５４からの入力される信号と、入力端子５３から入力される信号との差の信号を出力端子５５に出力していることになり、同相成分はキャンセルされる。ＭＯＳ−ＦＥＴ３３と３５を同じ素子とし、ＭＯＳ−ＦＥＴ３４と３６を同じ素子とし、さらに抵抗４９と５０を同じ値に設定すると、演算増幅器を使った引き算回路の動作により、出力端子５５に出力される信号電圧Ｖ５５は式（２７）で表されるものとなる。
Ｖ５５＝（β３６／β３５）・｛Ｒ４５／（Ｒ４４＋Ｒ４５）｝・（Ｖｄｄ／Ｖ１２）・Ｒ５０・（Ｉｉｎ５３−Ｉｉｎ５４） …（２７）

式（２７）においてＲ５０は抵抗５０の抵抗値、β３５、β３６はそれぞれＭＯＳ−ＦＥＴ３５、３６の単位ゲート電圧あたりの相互コンダクタンスである。ＭＯＳ−ＦＥＴ３５と３６では、前記第３実施例において式（１８）を用いて説明したように、β∝（Ｗ／Ｌ）の関係がある。従ってチャンネル長Ｌを同じにすれば出力電圧Ｖ５５はＭＯＳ−ＦＥＴ３５のチャンネル幅ＷとＭＯＳ−ＦＥＴ３６のチャンネル幅Ｗの比に比例することが分かる。式（２７）では、分子に電源電圧Ｖｄｄがあることから、出力の信号電圧Ｖ５５は電源電圧Ｖｄｄに比例している。

前記の第１から第４実施例の電源電圧比例増幅器の周波数特性は、用いられているＭＯＳ−ＦＥＴや演算増幅器の基本の周波数特性により定まる。現状で入手可能なＭＯＳ−ＦＥＴ及び演算増幅器を用いた場合の最高増幅可能周波数は、例えば１０ＭＨｚ程度である。すなわち１０ＭＨｚ程度の入力信号を増幅することができる。また利得が電源電圧の変動に比例する周波数範囲は例えば１ＭＨｚ程度である。
《第５実施例》

本発明の第５実施例は、前記第４実施例の電源電圧比例増幅器を用いる角速度センサ装置に関するものである。図９は、図１２を用いて従来の技術で説明した角速度センサ装置に類似の回路を有する角速度センサ装置のブロック図である。図９において、図１２と異なる部分は、比較電圧発生回路１５と第２の増幅器４２である。その他の部分は図１２の構成と同じである。以下図９の角速度センサの構成を簡単に説明する。角速度センサ１０は、支持ポスト１００によって中央部で支持された連結板１０７の両端に振動素子を取付けた音叉構造を有する。連結板１０７の一方の端部には振動素子にピエゾ電気素子を張り付けた駆動素子１０１が取り付けられている。駆動素子１０１は音叉振動の駆動源となる励振部である。駆動素子１０１の上端には、角速度に応じて生じるコリオリの力を検出する検出素子１０３が連結されている。連結板１０７の他方の端部には、振動素子にピエゾ電気素子を張り付けたレベル検出素子１０２が取り付けられている。レベル検出素子１０２は音叉振動の振幅である振動レベルを検出するための振動レベル検出部である。レベル検出素子１０２の上端には、角速度に応じて生じるコリオリの力を検出する検出素子１０４が連結されている。

角速度センサ１０のレベル検出素子１０２につながる端子１３３は、第１の増幅器１１１の入力端に接続され、レベル検出素子１０２に生じる表面電荷による入力信号Ｖｉｎが第１の増幅器１１１に入力され増幅される。増幅器１１１の出力電圧Ｖｍは整流器１２２、可変利得増幅器１２５及び位相検波器１２７に入力される。出力電圧Ｖｍは整流器１２２で整流され、抵抗１４３とコンデンサ１４４からなる平滑回路１２３によって平滑されて可変利得増幅器１２５の加算器１２５ａの負入力端に入力される。加算器１２５ａの正入力端には、比較電圧発生回路１５の正の比較電圧Ｖｒが印加されている。比較電圧発生回路１５は負端子が回路グランドＧｒに接続された、バンドキャップ定電圧源等の定電圧源である。加算器１２５ａは、平滑回路１２３の出力電圧と比較電圧Ｖｒとの差の電圧を、可変利得増幅器１２５内の電圧制御により利得を可変できる増幅器１２５ｂに印加する。増幅器１２５ｂは、加算器１２５ａに入力される２つの電圧の差電圧によって利得が制御され、この制御された出力信号は角速度センサ１０の駆動用端子１３０から駆動素子１０１へ印加されこれを駆動する。

第１の増幅器１１１の出力は可変利得増幅器１２５で増幅されて角速度センサ１０の端子１３０から駆動素子１０１に加えられるので、増幅器１１１、整流器１２２、平滑回路１２３、可変利得増幅器１２５及び角速度センサ１０を含むループ回路は自動利得制御機能を有する正弦波発振回路を構成している。このループ回路を、以下「ＡＧＣループ回路」という。ＡＧＣループ回路により第１の増幅器１１１の出力電圧Ｖｍは、その振幅が一定になるように制御される。ＡＧＣループは比較電圧発生器１５の電圧を固定したことにより電源電圧Ｖｄｄの変動に関係無く一定電圧で動作する。したがって、検出用圧電素子１０３、１０４から出力される電荷量も電源電圧Ｖｄｄに影響されない。電源電圧Ｖｄｄに比例する増幅度をもった第２の増幅器４２の後に続く位相検波器１２７と直流増幅器１１８を電源電圧依存性をもたないようにすることにより、角速度信号出力端子１１９に出力される信号出力は電源電圧比例増幅器である第２の増幅器の電源電圧依存性により角速度センサ装置の出力も電源電圧依存性をもつことになる。

図９において、第２の増幅器４２は、図８に示す前記第４実施例の電源電圧比例増幅器４２である。電源電圧比例増幅器４２の２つの入力端子５３、５４は、検出素子１０３、１０４の出力端子１３１、１３２にそれぞれ接続されている。電源電圧比例増幅器４２の出力端子５５は位相検波器１２７の第２の入力端に接続されている。
位相検波器１２７で検波された出力は直流増幅器１１８で直流増幅されて出力端子１１９から電源電圧Ｖｄｄに比例したレベルを有する、角速度を表す出力信号が出力される。

図９に示す角速度センサ装置の電源電圧応答特性を図１０、図１１を用いて説明する。図１０は一定の角速度を与えた状態で、電源電圧Ｖｄｄを正弦波状に変動させ、その周波数を変化させたとき、電源電圧の変動と出力電圧変動比との関係を示したものである。出力端子１１９の出力電圧Ｖｏｕｔの出力電圧変動比（ｄＢ）は、電源電圧Ｖｄｄの電源電圧変動率ＲＶｄｄと出力電圧Ｖｏｕｔの出力電圧変動率ＲＶｏｕｔとの比ＲＶｏｕｔ／ＲＶｄｄで表される。例えば、電源電圧Ｖｄｄが１０％上昇したときに、出力電圧Ｖｏｕｔも１０％上昇した場合には出力電圧変動比ＲＶｏｕｔ／ＲＶｄｄは０ｄＢである。本実施例の角速度センサ装置では、電源電圧Ｖｄｄの変動周波数がｆｅ以下では、出力電圧Ｖｏｕｔは電源電圧Ｖｄｄに比例して変動する。従って電源電圧変動率ＲＶｄｄと出力電圧変動率ＲＶｏｕｔは同じ値となり、出力電圧変動比は０ｄＢとなる。電源電圧Ｖｄｄの変動が速く、ｆｅ以上の高い周波数で変動する場合には、出力電圧変動率ＲＶｏｕｔが電源電圧変動率ＲＶｄｄより小さくなる。従って電圧変動比は図１０のグラフに示すように０ｄＢより小さくなる。周波数ｆｅは例えば１ＫＨｚ〜２ＫＨｚであり、図１２に示す従来の角度センサに比べると１０倍以上である。以上のように本発明の角速度センサ装置では、電源電圧Ｖｄｄが２ＫＨｚ程度の変動周波数で変動する場合においても利得が電源電圧に比例する増幅特性が得られ、正確な角速度の検出値を得ることができる。図１３に示す従来の角速度センサ装置における共振周波数ｆｒでのピークは現れない。２ＫＨｚ以上の高周波で減衰するのは、位相検波器１２７内に設けられているフィルタ回路の特性によるものである。

図１１の（ａ）は一定の角速度を検出している状態で電源電圧Ｖｄｄがステップ状にＡ％だけ上昇した時の状態を示す。図１１の（ｂ）は電源電圧Ｖｄｄが上昇してもＡＧＣループ回路内の出力電圧Ｖｍが変化しないことを示す。図１１の（ｃ）は角速度を示す出力電圧Ｖｏｕｔの変動を示す。図１０で説明した様に位相検波器１２７のフィルタ回路の影響で立ち上がりが遅れる他は出力電力Ｖｏｕｔにリンギングなどは生じない。

以上、本発明の実施の形態について説明したが、本発明は、これら実施の形態に限定されるものではなく、本発明の技術的範囲を逸脱することなしに、種々の変形が可能である。また、本発明の電源電圧比例増幅器の適用範囲は、前記音叉構造の角速度センサに限られるものでなく、他の構造の角速度センサ及び他の様々な電子装置の増幅器としても適用可能である。

本発明の、利得が電源電圧に比例する増幅器は、電源電圧の変動が激しい電子機器に利用可能である。

本発明の第１実施例の電源電圧比例増幅器の回路図 本発明の第１実施例の電源電圧比例増幅器の他の例の回路図 本発明の第１実施例の電源電圧比例増幅器に用いられるＰチャンネルＭＯＳ−ＦＥＴの例の断面図 本発明の第２実施例の電源電圧比例増幅器の回路図 本発明の第２実施例の電源電圧比例増幅器に用いられるＮチャンネルＭＯＳ−ＦＥＴの例の断面図 本発明の第２実施例の電源電圧比例増幅器に用いられるＮチャンネルＭＯＳ−ＦＥＴの他の例の断面図 本発明の第３実施例の電源電圧比例増幅器の回路図 本発明の第４実施例の電源電圧比例増幅器の回路図 本発明の第４実施例の、電源電圧比例増幅器を音叉型振動センサと組み合わせた角速度センサ装置のシステムブロック図 本発明の図９に示す角速度センサ装置において、電源電圧が変動するときの出力電圧変動比と電源電圧の変動周波数の関係を示すグラフ （ａ）は本発明の図９に示す角速度センサ装置における電源電圧と時間との関係を示すグラフ（ｂ）は増幅器の出力電圧と時間との関係を示すグラフ（ｃ）は同角速度の出力電圧と時間との関係を示すグラフ 従来の角速度センサ装置のシステムブロック図 図１２の従来の角速度センサ装置において、電源電圧が変動する時の電圧変動比（ｄＢ）の変化を示すグラフ （ａ）は図１２に示す従来の角速度センサ装置における、電源電圧と時間との関係を示すグラフ（ｂ）は増幅器の出力電圧と時間との関係を示すグラフ（ｃ）は同角速度の出力電圧と時間との関係を示すグラフ

符号の説明

１１ 第１の電圧源
１１ａ 出力電圧
１２、１２ａ 第３の電圧源
１４、１４ａ、１４ｂ 第２の電圧源
１４ｆ、１４ｇ、１４ｈ 第２の電圧源の出力、出力端
２１、３１、３３ 第１のＰチャンネルＭＯＳ−ＦＥＴ
２２、３２、３４ 第２のＰチャンネルＭＯＳ−ＦＥＴ
２４ 第１のＮチャンネルＭＯＳ−ＦＥＴ
２５ 第２のＮチャンネルＭＯＳ−ＦＥＴ
３５ 第３のＰチャンネルのＭＯＳ−ＦＥＴ
３６ 第４のＰチャンネルのＭＯＳ−ＦＥＴ
４２ 第２の増幅器
４６ 抵抗器
４９ 第１の抵抗
５０ 第２の抵抗、第２の抵抗器
５１ａ 入力端子
５２ 出力端子
５３ 第１の入力端子
５４ 第２の入力端子
５５ 増幅器の出力端子
６１ 演算増幅器
６４、６６ 第１の演算増幅器
６５、６７ 第２の演算増幅器
６８ 第３の演算増幅器
７０ 半導体基板
７６ ソース
７９ バックゲート
８１ バックゲート
８４ ソース
１０１ 励振部
１０２ 振動レベル検出部
１０３ 、１０４ 振動体
１１１ 第１の増幅器
１１８ 直流増幅器
１２２ 整流回路
１２５ 可変利得増幅器
１２７ 位相検波器
１３１、１３２ コリオリ力検出部

Claims (5)

1. それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ電界効果トランジスタ（以下、ＭＯＳ−ＦＥＴ）、
   電源電圧を分圧した電圧を出力する第１の電圧源、
   前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を発生する第２の電圧源、
   前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び
   前記第２の電圧源の出力がバイアス電圧として非反転入力端子に印加されている演算増幅器を備え、
   前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは、前記演算増幅器の反転入力端子に接続され、
   前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートは、それぞれのソースまたは前記第２の電圧源のいずれか一方に接続され、
   前記第１のＭＯＳ−ＦＥＴのゲートは、回路グランドの電位にバイアスされ、そのドレインは、直流分を除去した信号が入力される入力端子に接続され、
   前記第２のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続され、そのドレインは、出力端子につながる前記演算増幅器の出力端に接続されている、
   利得が電源電圧に比例する増幅器。
2. それぞれのバックゲートが基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＮチャンネルのＭＯＳ−ＦＥＴ、
   電源電圧を分圧した電圧を出力する第１の電圧源、
   前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った負の電圧を発生する第２の電圧源、
   前記第１の電圧源の出力電圧を基準として、所定の正の電圧を発生する第３の電圧源、及び
   前記第２の電圧源の出力が、バイアス電圧として非反転入力端子に印加されている演算増幅器を備え、
   前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは、前記演算増幅器の反転入力端子に接続され、
   前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートは、それぞれのソースまたは前記第２の電圧源の出力端いずれか一方に接続され、
   前記第１のＭＯＳ−ＦＥＴのゲートは、正の電源電圧に接続され、そのドレインは、直流分を除去した信号が入力される入力端子に接続され、
   前記第２のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続され、そのドレインは、出力端子につながる前記演算増幅器の出力端に接続されている
   利得が電源電圧に比例する増幅器。
3. それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、
   電源電圧を分圧した電圧を出力する第１の電圧源、
   前記第１の電圧源の出力電圧を基準として、前記第１及び第２のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を出力端に発生する第２の電圧源、
   前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び
   それぞれの非反転入力端が前記第２の電圧源の出力端に接続されている第１及び第２の演算増幅器を備え、
   前記第１及び第２のＭＯＳ−ＦＥＴの共通に接続されたソースは前記第１の演算増幅器の出力端に接続され、
   前記第１及び第２のＭＯＳ−ＦＥＴのそれぞれのバックゲートは、それぞれのソース又は前記第２の電圧源のいずれかに接続され、
   前記第１のＭＯＳ−ＦＥＴのゲートは前記第３の電圧源に接続され、そのドレインは前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される入力端子に接続され、
   前記第２のＭＯＳ−ＦＥＴのゲートは回路グランドに接続され、そのドレインは前記第２の演算増幅器の反転入力端に接続され、
   前記第２の演算増幅器の反転入力端と、増幅器の出力端子につながる前記第２の演算増幅器の出力端との間に抵抗器を接続したことを特徴とする利得が電源電圧に比例する増幅器。
4. それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、
   電源電圧を分圧した電圧を出力する第１の電圧源、
   前記第１の電圧源の出力電圧を基準として、前記第１、第２、第３及び第４のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を出力端に発生する第２の電圧源、
   前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び
   非反転入力端が共通に接続され、前記第２の電圧源によってバイアスされている第１の演算増幅器、及び第２の演算増幅器、
   それぞれのソースが共通に接続され、前記ソースが前記第１の演算増幅器の出力端に接続された第１及び第２のＭＯＳ−ＦＥＴ、及び
   それぞれのソースが共通に接続され、前記ソースが前記第２の演算増幅器の出力端に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、を備え
   前記第１、第２、第３、第４のＭＯＳ−ＦＥＴの各バックゲートはそれぞれのソース又は前記第２の電圧源のいずれかに接続され、
   前記第１及び第３のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続され、
   前記第１のＭＯＳ−ＦＥＴのドレインは、前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される第１の入力端子に接続され、
   前記第３のＭＯＳ−ＦＥＴのドレインは前記第２の演算増幅器の反転入力端へ接続されるとともに、直流分を除去した信号が入力される第２の入力端子に接続され、
   前記第２、第４のＭＯＳーＦＥＴのゲートは回路グランドに接続され、
   前記第２のＭＯＳ−ＦＥＴのドレインは第３の演算増幅器の非反転入力端に接続され、
   前記第４のＭＯＳ−ＦＥＴのドレインは前記第３の演算増幅器の反転入力端に接続され、
   前記第２の電圧源が第１の抵抗を介して前記第３の演算増幅器の非反転入力端へ接続され、
   前記第３の演算増幅器の反転入力端と、増幅器の出力端子につながる、前記第３の演算増幅器の出力端との間に第２の抵抗器を接続したことを特徴とする利得が電源電圧に比例する増幅器。
5. 振動体に振動を与える励振部、
   振動体の振動レベルを検出する振動レベル検出部、
   角速度に応じて生ずるコリオリの力を検出するコリオリ力検出部、
   前記振動レベル検出部の出力信号を増幅する第１の増幅器、
   前記第１の増幅器の出力信号を整流し直流電圧を得る整流回路、
   前記第１の増幅器の出力信号を入力し前記整流回路の出力値に応じて増幅度が変化する可変利得増幅器、
   前記コリオリ力検出部の出力信号を増幅する第２の増幅器、
   前記第２の増幅器の出力電圧を前記振動体の振動周波数に基づいて位相検波する位相検波器、及び
   前記位相検波器の出力を直流増幅する直流増幅器を備えた角速度センサ装置であって、
   前記第２の増幅器は、
   それぞれのバックゲートが半導体基板から電気的に分離されるように形成され、それぞれのソースが共通に接続された第１及び第２のＰチャンネルのＭＯＳ−ＦＥＴ、及びそれぞれのソースが共通に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、
   電源電圧を分圧した電圧を出力する第１の電圧源、
   前記第１の電圧源の出力電圧を基準として、前記第１、第２、第３及び第４のＭＯＳ−ＦＥＴの閾値電圧とほぼ同じ電位差を持った正の電圧を出力端に発生する第２の電圧源、
   前記第１の電圧源の出力電圧を基準として、所定の負の電圧を発生する第３の電圧源、及び
   非反転入力端が共通に接続され、前記第２の電圧源によってバイアスされている第１の演算増幅器、及び第２の演算増幅器、
   それぞれのソースが共通に接続され、前記ソースが前記第１の演算増幅器の出力端に接続された第１及び第２のＭＯＳ−ＦＥＴ、及び
   それぞれのソースが共通に接続され、前記ソースが前記第２の演算増幅器の出力端に接続された第３及び第４のＰチャンネルのＭＯＳ−ＦＥＴ、を備え
   前記第１、第２、第３、第４のＭＯＳ−ＦＥＴの各バックゲートはそれぞれのソース又は前記第２の電圧源のいずれかに接続され、
   前記第１及び第３のＭＯＳ−ＦＥＴのゲートは、前記第３の電圧源に接続され、
   前記第１のＭＯＳ−ＦＥＴのドレインは、前記第１の演算増幅器の反転入力端に接続されるとともに、直流分を除去した信号が入力される第１の入力端子に接続され、
   前記第３のＭＯＳ−ＦＥＴのドレインは前記第２の演算増幅器の反転入力端子へ接続されるとともに、直流分を除去した信号が入力される第２の入力端子に接続され、
   前記第２、第４のＭＯＳーＦＥＴのゲートは回路グランドに接続され、
   前記第２のＭＯＳ−ＦＥＴのドレインは第３の演算増幅器の非反転入力に接続され、
   前記第４のＭＯＳ−ＦＥＴのドレインは前記第３の演算増幅器の反転入力に接続され、
   前記第２の電圧源が第１の抵抗を介して前記第３の演算増幅器の非反転入力へ接続され、
   前記第３の演算増幅器の反転入力端子と、増幅器の出力端子につながる、前記第３の演算増幅器の出力端との間に第２の抵抗を接続したことを特徴とする利得が電源電圧に比例する増幅器である
   ことを特徴とする角速度センサ装置。

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