JP3827701B2 - 受信パストレース検出装置 - Google Patents
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Description
本発明は受信パストレース検出装置、例えばAdd−Dropマルチプレクサ(ADM)に搭載して好適な受信パストレース検出装置に関する。
この受信パストレース検出機能は、一般にPath Trace Identifier Mismatch検出機能と呼ばれ、通常、この機能をTIM検出と略称している。なお、後述する本発明の説明においても、この略称を用いる。
このTIMは、TIM欠陥(TIM Defect)が生じたときに、検出される。ここにTIM Defectとは、ネットワーク管理者(ユーザ)が、ネットワーク内にパスをSet Up(設定)するときに、そのユーザによるパスの設定ミスによって、「あるNetwork Element(NE)におけるPath Terminal Equipment(PTE)が、そのネットワークを通して、誤った遠端PTE(Far−End PTE)に接続されてしまう」というパス誤接続の状態(Connectivity Defect)、を意味する。このTIM Defectは、ADMで発出される種々アラーム(ALM)の中の1つの重要なALMである。
具体的には、上記ADMにおいて、上記PTEから連続的に送信されてくる一連のパストレース信号(Path Trace String)を、パストレース検出装置にて受信して、受信パストレースの検出を行い、さらに、「その一連のパストレース信号が示す値と上記ユーザが予め設定した期待値とが不一致である」と、連係する誤接続判定部(CPU)により判定されると、上記ALMが発出される。このALMが上記ユーザに通知されると、該ユーザは、予め設定したパスが誤接続であることを知り、直ちに正しいパスに設定し直す。
ここに上記一連のパストレース信号は、例えば、Synchronous Optical Network(SONET)システムにおいては、一連の64バイトの信号であり、Synchronous Digital Hierarchy(SDH)システムにおいては、一連の16バイトの信号である。
なお現状において、上記のTIM Defect(およびTIM Failure)は、STSパスレイヤに対してのみ定義されているが、将来はVTパスレイヤに対しても(さらにはVTセクションレイヤに対しても)定義されるであろうことが予想される。以下、これらSTSとVTを区別する必要があるときは、STSパスレイヤのTIM DefectのことをTIM−Pと表し、VTパスレイヤのTIM DefectのことをTIM−Vと表す。
STSパスレイヤにおいては、上記の一連のパストレース信号は、一連のJ1バイト(64バイト分)であり、一方VTパスレイヤにおいては、上記の一連のパストレース信号は、一連のJ2バイトである。周知のとおりこのJ1バイトは、STSパス・オーバーヘッド(Path Overhead)内にマッピングされるバイトであり、一方J2バイトは、VTパス・オーバーヘッド内にマッピングされるバイトである。
なお本発明においては、上記受信パストレース検出機能の他に、ADMの信頼性を向上させるための、パス信号に含まれるビットエラーの監視機能についても言及する。
後に図23および図24を参照して詳しく説明するように、従来のADMにおける受信パストレース検出装置によると、近年の、ネットワークの多様化や各種サービスの多様化と、装置収容チャネル数を増大させたいという要求と、に最早対応することができない、という問題がある。
さらにはADMにおけるビットエラー監視機能を一層向上させなければならない、という問題がある。
本出願人は、このような、装置の大容量化と小型化と低消費電力化を実現するためには、ADMにおける、上記受信パストレース検出装置および上記誤接続判定部(CPU)に関し、受信パストレース検出装置の回路規模を大型化することなく、誤接続判定部(CPU)の処理負荷を軽減させることが重要との着想を得た。したがって本発明は、かかるCPUの処理負荷を軽減することのできる、受信パストレース検出装置を提供することを目的とするものである。
またこれに加えて、ADMにおける信頼性を一層向上させることのできるビットエラー監視部を提供することを目的とするものである。
本発明は上記目的を達成するために、きわめて単純なハードウェアによる比較手段および保護手段を、受信パストレース検出装置内に組み込み、これにより誤接続判定部(CPU)は単に、前述した期待値との比較ステップのみを実行すればよいように構成する。
また、ビットエラー監視部については、パリティ演算によるエラービット数の低下を考慮した、エラー検出確率の算出用計算式を導入する。
図2は、図1の基本構成に基づく実施例1を示す図、
図3は、図2に示す実施例1の動作を表すタイムチャート、
図4は、本発明に係る実施例2の基本構成を示す図、
図5は、図4の基本構成に基づく実施例2を示す図、
図6は、図5に示す実施例2の動作を表すタイムチャート、
図7は、本発明に係る実施例3の基本構成を示す図、
図8は、図7の基本構成に基づく実施例3を示す図、
図9は、図8に示す実施例3の動作を表すタイムチャート、
図10は、本発明に係る実施例4の基本構成を示す図(その1)、
図11は、本発明に係る実施例4の基本構成を示す図(その2)、
図12は、図11に示すメモリ部41に入力されるデータ(45)のデータ構成例を説明するための図、
図13は、図11に示すメモリ部41に入力されるアドレス(42)のアドレス構成例を説明するための図、
図14は、本発明に係る実施例5の基本構成を示す図(その1)、
図15は、本発明に係る実施例5の基本構成を示す図(その2)、
図16は、本発明に係る実施例6の概要を示す図、
図17は、従来のビットエラー監視部の一例を示す図、
図18は、公知の一般的なパスオーバーヘッドを示す図、
図19は、実施例6によるビットエラー監視部の基本構成を示す図、
図20は、図19の基本構成の具体例を示す図、
図21は、B3マイナー(MIN)検出/解除時間を示すテーブル、
図22は、B3マイナー(MIN)検出/解除におけるエラービット数を示すテーブル、
図23は、従来の受信パストレース検出装置の一例を示す図、および
図24は、図23に示すADM内での動作を表すタイムチャートである。
本発明の実施の形態
本発明の理解を早めるために、まず、従来技術から説明する。
図23は従来の受信パストレース検出装置の一例を示す図である。
本図において、参照番号1は受信パストレース検出装置を示し、2は誤接続判定部(CPU)を示す。前者はハードウェアが主体となって構成され、後者はソフトウェアが中心となって構成される。本発明が好適に適用される例えば上記のAdd/Dropマルチプレクサ(ADM)は、これら受信パストレース検出装置1(以下、単に検出装置とも称す)と誤接続判定部2(以下、CPUとも称す)とを主要な構成要素とする。
本図中、J1バイトラッチ部3は、J1タイミング信号の周期毎に、一連のSTSパストレース信号を構成する先頭のJ1バイトから順に該J1バイトを、受信したSTSパス信号から抽出しラッチする。
パストレース信号通知用μ−COMレジスタ4は、上記J1バイトラッチ部3でラッチした64バイト分のJ1バイトを、一連の受信パストレース信号として、サンプリング・タイミング生成部5からのサンプリング・タイミングで保持し、CPU2へ通知する。
このように受信パストレース検出装置(ハード)1が、サンプリング・タイミング毎に上記一連の受信パストレース信号を収集し終えると、CPU(ソフト)2は、アドレスバスからレジスタ4のアドレスを指定して、データバスを介し、収集したパストレース信号を取得する。
図24は図23に示すADM内での動作を表すタイムタャートである。
本図において、a1)およびa2)は受信パストレース検出装置1(ハード)側の動作を表し、b1)〜b4)は誤接続判定部であるCPU2(ソフト)側の動作を表す。具体的には次のとおりである。
a1)は、サンプリング・タイミング生成部5によって生成されるサンプリング・タイミングを表す。
a2)は、J1バイトラッチ部3とパストレース信号通知用μ−COMレジスタ4とによって、一連のパストレース信号を、上記サンプリング・タイミングで、収集する動作を表す。
b1)は、CPU2が検出装置1にて収集された一連のパストレース信号を、上記サンプリング・タイミングに同期して、取得する動作を表す。
b2)は、CPU2が、一連のパストレース信号が示す値と、既述した、ユーザが予め設定した期待値との比較を行う動作を表す。ここに、×はその比較結果が不一致であることを表し、○は一致していることを表す。
b3)は、CPU2が行う保護動作を表し、本図では、×が5回連続したときに初めて「不一致」と判定し、○が5回連続したときに初めて「一致」と判定する。
b4)は、CPU2によるアラーム(TIM−P)の発生と消滅を表す。
さらに具体的に説明すると、図24は従来のTIM−P検出におけるタイムチャートである。図中の期間Pは、検出装置1が一連のパストレース信号を収集(抽出および保持)するための処理を行う期間であり、また図中の期間Qは、CPU2が、検出装置1から上記の収集したパストレース信号を吸い上げる処理を行って、その取得したパストレース信号の値と上記期待値との比較処理を行う期間である。
例えば、TIM−P検出のための保護段数を上述のように5とした場合、CPU2は、上記期待値との比較結果が5回連続不一致(×)となったときに、TIM−Pを検出する。
さらに図23および図24を参照すると、STSパスを終端し、既述のTIM−P(STS Path Trace Identifier Mismatch)Defect/Failureを検出する機能を有するADMは、従来、サンプリング・タイミング毎に受信STSパス信号から抽出した一連のSTSパストレース信号(J1バイト群)を(図24のa2))、サンプリング・タイミングに同期してCPU2が吸い上げ(図24のb1))、CPU2において受信期待値との比較処理を行い、予め決められた保護回数不一致(×)を検出した場合に、TIM−Pを検出していた(図24のb4))。
そのため、CPU2が、受信したSTSパストレース信号を検出装置(ハード)1から吸い上げるためのロード処理を、サンプリング・タイミング毎に実施する必要がある。この場合、データ量も多い(STSチャンネル毎に64バイト)ことから、CPU2の処理負荷が非常に大きくなってしまう。これが前述した問題である。
特に、回線エラー発生時は、ALM処理やPM(Preventive Maintenance)処理等で、CPU2の処理負荷は非常に大きくなり、このようなときでも、CPU2が、サンプリング・タイミング毎にパストレース信号のロード処理を実施しなければならないことは、CPU2の処理効率を著しく低下させる、という問題も生じさせていた。
かかる問題を解決するために、本発明は、予め決められた保護段数連続したSTSパストレース信号のみを、CPU2が検出装置1から吸い上げるようにする。これにより、ハードウェアの回路規模をほぼそのままに、CPU2のロード処理の回数を削減し、結果として、TIM−P検出処理のためのCPU2の処理負荷を大幅に軽減することができる。
以下、本発明の基本構成および各種の実施例について説明する。
図1は本発明に係る受信パストレース検出装置の基本構成を示す図である。
本発明に係る受信パストレース検出装置は、基本的に、図示する特定バイト抽出/保持手段11と、比較手段12と、保護手段13と、転送手段14と、からなる。
特定バイト抽出/保持手段11は、相手方装置(PTE等)から送信されたパス信号Spを受信し、その受信パス信号Sp内にマッピングされた特定バイトに当該パスを示すために書き込まれたパス情報を、所定のサンプリング・タイミングで抽出しかつ一旦保持するものである。
比較手段12は、上記特定バイト抽出/保持手段11に保持された前回の特定バイトのパス情報と、今回受信した特定バイトのパス情報とが一致するか否かを検出するものである。
保護手段13は、上記比較手段12による比較の結果、前述の一致が、所定の連続保護段数だけ連続したことを検出するものである。
転送手段14は、上記保護手段13により前述した連続保護段数の一致が検出されたときに、特定バイト抽出/保持手段11に保持した特定バイトのパス情報が示す値と、所定の期待値とが一致するか否かを誤接続判定部(CPU)20にて判定するために、この誤接続判定部(CPU)20にその保持されたパス情報を転送するものである。
このような基本構成により、既述した本発明の目的を達成することが可能となる。以下さらに具体的に説明する。
図2は図1の基本構成に基づく実施例1を示す図であり、
図3は図2に示す実施例1の動作を表すタイムチャートである。
図2において、図1に示す特定バイト抽出/保持手段11は、J1バイトラッチ部3およびサンプリング・タイミング生成部5の対として示され、図1に示す比較手段12は、比較部21として示され、図1に示す保護手段13は、保護部22として示され、図1に示す転送手段14は、パストレース信号通知用μ−COMレジスタ4として示されている。したがって、本発明を表す図2においては、図23に示す従来構成に対して、比較部21と保護部22とが付加されている。以下、図2をさらに具体的に説明する。
J1バイトラッチ部3は、サンプリング・タイミング毎に、一連のSTSパストレース信号を構成する先頭のJ1バイトから順に該J1バイトを、受信したSTSパス信号Spから抽出しラッチする。
比較部21は、前回サンプリングしたパストレース信号の該当するJ1バイトと、今回抽出したJ1バイトとを比較する。1つのSTSパストレース信号を64回に分けて1バイトずつ比較するので、回路は僅か8ビット入力のコンパレータが1つあればよい。
保護部22は、比較部21による比較結果が、保護段数一致した時に、パストレース信号通知用μ−COMレジスタ4を更新するタイミング・パルスを発生するものである。比較結果を扱うので、そのための回路は僅か保護段数分のカウンタ(保護段数が5段であれば、3ビットカウンタ)が1つあればよい。
上記レジスタ4は、J1バイトラッチ部3でラッチした64バイト分のJ1バイトを、保護段数連続を確認した受信パストレース信号として保持し、さらに誤接続判定部(CPU)2へ通知する。
このCPU2は、TIM−P検出時間の周期毎に、アドレスバスからレジスタ4のアドレスを指定して、データバスから、保護段数連続したことを確認した、受信パストレース信号を取得する。
次に図3を参照すると、本図のタイムチャートは、前述した図24(従来技術)のタイムチャートと近似しているが、図3のa1)〜a4)に示す本発明の受信パストレース検出装置10が果す役割分担と図3のb1)〜b3)に示す本発明の誤接続判定部(CPU)2とがそれぞれ果す役割分担は、図24に示す検出装置1とCPU2とがそれぞれ果す役割分担と異なっている。
すなわち、本発明における図3の期間Pは、検出装置10(ハード)が受信パストレース信号を収集(抽出および保持)処理を行い、今回収集したパストレース信号の64バイトと、前回サンプリングしたパストレース信号の64バイトとの比較処理を行う期間である。
一方図3の期間Qは、CPU2がハード10から、保護段数を経た受信パストレース信号の64バイトを吸い上げ処理を行い、この吸い上げで取得したパストレース信号のパス情報(64バイト)が示す値と、予め決められた期待値との比較処理を行う期間である。例えば、TIM−P検出のための保護段数を5とした場合、検出装置(ハード)10は、前回サンプリングしたパストレース信号との比較結果が5回連続して一致した時に、レジスタ4内の上記パス情報の値を更新する。CPU2は、取得したその更新済みパストレース信号のパス情報が示す値と、上記期待値とを比較し、その比較結果が不一致(×)である時に、TIM−P(アラーム)を検出する。これが図3のb2)にRで示す×である。
ここでそのアラームの通知を受けた既述のネットワーク管理者(ユーザ)は、今設定しているパスの接続に誤りがあることを知り、正しい所望のパスに設定し直す。このパスの再設定の期間を、図3のb2)にSとして示す。その後、ハード10は同様にa1)〜a4)の処理を続行するが、今度は正しいパス設定にしたので、保護段数を経たパス情報の値は、上記期待値と一致(○)する。この一致が、図3のb2)にTで示す○である。
上述のように、図1〜図3に示す本発明では、サンプリングした受信STSパストレース信号のパス情報(すなわちJ1バイト)の連続性監視を、ほぼ従来の回路規模のままで実現し、予め決められた保護段数連続したSTSパストレース信号のみを、CPU2がハード10から吸い上げることにより、ハード10の回路規模はほぼそのままで、CPU2のロード処理の周期を、サンプリング・タイミングの周期(従来)から、連続保護段数の周期に延ばすことができる。これにより、CPU2によるロード回数を例えば従来の1/5に削減し、TIM−P検出処理すなわち誤接続判定のために要するCPU2の処理負荷を大幅に軽減することが可能となる。
特に本発明は、CPU2の処理負荷がピークとなる回線エラー発生時に最も効果を発揮する。回線エラー発生時は、STSパストレース信号が連続しない状態が続くことが予想され、サンプリング・タイミングの周期から連続保護段数の周期に上記ロード処理を削減することは、CPU2の処理負荷の大幅な軽減に大いに寄与する。このように、ハード10の回路規模をほぼそのままにして、CPU2の処理負荷ピーク時のロード処理を削減し、CPU処理効率を大幅に向上させることが可能となる。
次に本発明の実施例2を説明する。
図4は本発明に係る実施例2の基本構成を示す図である。
実施例2に係る受信パストレース検出装置(ハード)10では、図4に示すとおり、新たに抽出要求受信手段15とビジー状態表示手段16とを設けている。
抽出要求受信手段15は、特定バイト抽出/保持手段11を起動するための抽出要求REQを、誤接続判定部(CPU)2から、前述したサンプリング・タイミングとして、受信するものである。
ビジー状態表示手段16は、抽出要求受信手段15がその抽出要求REQを受信したときにセットされてビジー状態を表示し、保護手段13が前述した連続保護段数の一致を検出したときにリセットされてそのビジー状態を解除するものである。
ここに誤接続判定部(CPU)2は、ビジー状態表示手段16がリセットされたことを確認して、転送手段14より特定バイトのパス情報(64バイトのJ1バイト)を読み取るようにする。
図5は図4の基本構成に基づく実施例2を示す図であり、
図6は図5に示す実施例2の動作を表すタイムチャートである。
図5において、図4に示す抽出要求受信手段15は、抽出要求レジスタ23および抽出要求検出部24の対として示され、また図4に示すビジー状態表示手段16は、ビジー表示レジスタ25として示されている。図2と比較すると、この図5においては、図2のサンプリング・タイミング生成部5に代えて、上記の抽出要求レジスタ23、抽出要求検出部24およびビジー表示レジスタ25が新たに導入されている。
ここに誤接続判定部(CPU)2は、前述の連続保護段数の一致を検出するのに要する時間を予め予測し、その予測したタイミングで、ビジー状態表示手段16、すなわちビジー表示レジスタ25がリセットされたことを確認するようにする。
以下、図5をさらに具体的に説明する。
抽出要求レジスタ23は、誤接続判定部(CPU)2がサンプリング・タイミング毎にSTSパストレース信号の抽出要求を設定するための1ビットレジスタである。
一方ビジー表示レジスタ25は、ビジー状態解除後、最初に設定されたCPU2からの抽出要求REQをトリガーとして、パストレース信号通知用μ−COMレジスタ4へのアクセス不可の状態(ビジー状態)をCPU2に通知し、J1バイトラッチ部3から抽出したパストレース信号が、予め決められた保護段数連続した時に、そのビジー状態を解除して、レジスタ4からパス情報の読み出しが可能であることをCPU2に通知するための、1ビットレジスタである。
CPU2は、例えば抽出要求REQの発出後16ms後にビジー表示レジスタ25のビットを見に行く、という処理を、サンプリング・タイミングで行う。この16msは、受信パストレース検出装置(ハード)10が、ビジーを解除するか否か判断するために要する最大時間である。つまり、ハード10は、抽出要求REQをトリガーとしてLast Frame(LF)コードのサーチを開始し、そのLFコード検出(最大8ms)後次のJ1バイトを先頭バイトとする一連の受信パストレース信号(64バイト分のJ1バイト)を、レジスタ4に書き込み終えるまで(8ms固定)の、最大で16ms(=64バイト×125μs×2回)の時間を要する。
そして、ビジー状態が解除されたことをCPU2が確認した場合のみ、アドレスバスからレジスタ4のアドレスを指定し、データバスから、保護段数連続した受信パストレース信号を取得する。
次に図6のタイムチャートを参照すると、図中の期間P、期間Qの説明は前述した図3と同じである。
図中a2)のビジー情報は、ビジー状態解除後、最初に設定された図中a1)に示すCPU2からの抽出要求REQにより、“H”(ビジー状態)となり、保護段数連続した直後に、“L”(ビジー解除)となる。
CPU2はそのビジー解除を少ないタイムラグで検出し、パストレース信号のデータ(パス情報)を取得する。例えば、TIM−Pの検出の保護段数を5とした場合、ハード10は、前回サンプリングしたパス情報(64バイト分のJ1バイト)との比較結果が、5回連続して一致した時のみ、ビジー状態を解除し、CPU2はビジー状態の解除を確認した時のみ、パス情報を取得する。
本発明の実施例2では、CPU2よりサンプリング・タイミング毎に設定されたSTSパストレース信号の抽出要素REQをトリガーとして、受信STSパストレース信号を抽出し、予め決められた保護段数連続した場合のみ、CPU2に対して、当該パス情報をレジスタ4から転送可能であることを通知する処理を、ほぼ従来の回路規模のままで実現し、CPU2はこの転送可能を示す情報をもとに、レジスタ4からのデータ(パス情報)の吸い上げを開始することにより、ハード10の回路規模はそのままで、CPU2はハード10によるパス情報転送可否の判断タイミングを予測できる。この転送可否を示すビットを必要最小限の回数、レジスタ25から読み取る処理を行うだけで、保護段数連続したSTSパストレース信号のみを、CPU2が吸い上げ可能となる。
以上のとおり、実施例2においては、CPU2が、ハード10によるサンプリング・タイミングを管理し、連続性監視によるパス情報の転送可否判断をハード10が行うタイミングをCPU2が予測することにより、効率的に転送可否情報を読みに行く。これにより、連続保護後のSTSパストレース信号のみのデータ(パス情報)転送を、タイムリーに行うことができると共に、軽減されたCPU処理負荷で実現する。
次に本発明の実施例3を説明する。
図7は本発明に係る実施例3の基本構成を示す図である。本図は、図1に示す基本構成をベースにするが、図4に示す基本構成をベースにしてもよい。
この実施例3においては、
(1)上位アラームが検出されたとき、そのアラーム情報を保護手段13に印加して、保護手段13に比較手段12から入力される、特定バイトのパス情報が一致するか否かの検出結果を、無効化すると共に、それまでに累積した保護回数をそのまま維持するようにし、また
(2)その上位アラームが検出されたとき、そのアラーム情報を特定バイト抽出/保持手段11に印加して、この特定バイト抽出/保持手段11に保持される特定バイトのパス情報を、更新することなく、そのまま維持するようにする。
図8は図7の基本構成に基づく実施例3を示す図であり、
図9は図8に示す実施例3の動作を表すタイムチャートである。
図8において、前述した上位アラームは、図中左上の「AIS−P or LOP−Pアラーム検出情報」として示されている。AISは、Alarm Indication Signalであり、LOPは、Loss of Pointerである。AIS−P or LOP−Pのアラーム検出は、STSパスの終端処理を行うADMにおいて必須機能であり、AIS−P or LOP−Pアラーム検出情報は、検出装置10に対してもともと存在していたものである。
保護部22は、AIS−P or LOP−Pアラーム検出情報を受けたとき、これら上位アラーム検出中にサンプリングしたJ1バイトから構成される受信パストレース信号を用いた比較結果については、これを無効として扱う。またこのとき、連続保護回数はその直前の回数を維持する。
また、上位アラームの検出をトリガーとして、それ以降抽出されたJ1バイト(64バイト目のJ1バイトまで)によって、J1バイトラッチ部3に保持されているデータ(前回サンプリングされたJ1バイトの保持データ)が更新されることを禁止する。
次に図9のタイムチャートを参照すると、上位アラームの検出中に(a1)、サンプリング(a2)されたパストレース信号(a3)は無効(a4)として扱われる。
上記実施例3では、TIM−Pの上位アラーム(AIS−P又はLOP−P)検出をトリガーにして、上位アラーム検出中にサンプリングしたJ1バイトから構成される受信パストレース信号は無効として扱い、保護部22における連続性監視に影響を与えないようにする。と同時に、上位アラームの検出をトリガーとして、それ以降抽出されたJ1バイト(64バイト目のJIバイトまで)によって、J1バイトラッチ部3に保持されているデータ(前回サンプリングされたJ1バイトの保持データ)が更新されることを禁止する。そして以上の処理を、ほぼ従来の回路規模のままで実現する。かくして、CPU2において従来行われていた、上位アラーム検出状態での監視処理および受信STSパストレース信号の有効性判断処理を削除し、TIM−P検出処理のためのCPU処理負荷を軽減することが可能となる。
さらに、上位アラームの検出中に、CPU2からSTSパストレース信号のパス情報抽出要求(REQ)が設定された場合(図4の基本構成参照)、上位アラーム復旧後、最初の抽出要求(REQ)により抽出した受信STSパストレース信号と、上位アラーム発生前の抽出要求(REQ)により抽出した正常なパストレース信号とを比較(一致/不一致)することが可能となるので、上位アラーム発生前の保護回数を活かして短時間でTIM−P検出が行え、これにより迅速なトラヒックの救済が実現できる。
これについてさらに詳しく補足説明すると、以下のとおりである。
ADM等のSTSパス終端装置において、入力パス信号からTIM−Pの上位アラーム(AIS−P又はLOP−P)を検出中に受信したJ1バイトについては、正常なJ1バイトではないから、TIM−P検出のためにサンプリングされる受信STSパストレース信号として使用してはならない。
この規格を適用するために、従来は、受信パストレース信号をパストレース検出装置(ハード)1が抽出中に、CPU2はTIM−Pの上位アラーム(AIS−P又はLOP−P)の検出状態を監視し、抽出された受信STSパストレース信号の有効または無効を判断する処理を行っていた。そのため、TIM−P検出の処理のためのCPUの処理負荷は重くなってしまっていた。
また、CPU2における上位アラーム状態の認識は、ハード(1)がそれを検出して認識するよりも遅いため、上位アラームの状態変化がJ1バイト抽出タイミングの近傍で発生した場合には、無効とすべきパストレース信号を有効として扱ってしまったり、逆に、有効とすべきパストレース信号を無効として扱ってしまう、といったことが起こっていた。そのため、サンプリング・タイミングの周期分、TIM−Pの検出が遅れてしまい、トラヒックの救済が遅れるといった問題も存在していた。実施例3では、かかる問題を解消し、リアルタイムでTIM−Pの検出を行うことができる。
図10は本発明に係る実施例4を示す図(その1)であり、
図11は同図(その2)である。また
図12は図11に示すメモリ部41に入力されるデータ(45)のデータ構成例を説明するための図であり、
図13は図11に示すメモリ部41に入力されるアドレス(42)のアドレス構成例を説明するための図である。
まず初めに、図10および図11の中でポイントとなる構成を要約して、以下に列記する。
1)前述の特定バイト抽出/保持手段11が有する保持機能と、前述の転送手段が有する転送機能とは、共に、リード/ライト可能なメモリ部(RAM)41によって実現する。
2)前述の特定バイト抽出/保持手段11が有する抽出機能は、特定バイト抽出部(図ではJ1バイト抽出部)31によって、実現し、この特定バイト抽出部31により抽出された特定バイトのパス情報を、メモリ部41のデータ書込みポート45に入力する。
3)前述の比較手段はコンパレータ(COMP)35によって構成する。そして、前述の特定バイト抽出部31により前回抽出されてメモリ部41に書き込まれていた特定バイトのパス情報をこのメモリ部41から読み出してこれを、そのコンパレータ35にて、特定バイト抽出部31から今回抽出された特定バイトのパス情報と比較する。
4)またメモリ部41は、該メモリ部41への特定バイトのパス情報の書込みおよび該メモリ部41からの特定バイトのパス情報の読出しを、それぞれ許可する、書込み許可ポート44および読出し許可ポート43を有していて、これら書込み許可ポート44および読出し許可ポート43へ、それぞれ、書込み許可信号WE(Write Enable)および読出し許可信号RE(Read Enable)を印加するための書込み/読出しタイミング生成部33をさらに備える。
5)前述の保護手段13は加算部(ADDER)36にて構成する。そして前述のコンパレータ35の出力に基づき、メモリ部41に書き込まれた連続保護回数を読み出してその連続保護回数を、該加算部36によりインクリメントし、そのインクリメントした連続保護回数を再びメモリ部41に書き込む。
6)またメモリ部41は、該メモリ部41のデータ入力ポート45から書き込まれるデータのアドレスと、該メモリ部41から前述の誤接続判定部(CPU)2へ読み出すべきデータのアドレスとを指定するためのアドレス入力ポート42を有する。
以下、図10および図11の構成と動作を詳しく説明する。
受信パストレース信号を格納するメモリ部41のアドレス構成およびデータ構成(図12および図13参照)については、一例としてSTS−12信号(STS−1×12)をシリアル処理する場合の構成を示している。このメモリ部41は、入力STSパス信号SpからJ1バイト抽出部31により抽出した受信パストレース信号を蓄積するものである。
書込み/読出しタイミング生成部33は、メモリ部41への書込みおよび読出し許可信号(WE,RE)を生成するものである。
一方、STSパス毎の64カウンタ37は、パストレース信号をJ1バイト単位でメモリ部41に書き込む際のメモリアドレス(42)を生成するために、入力ポート45への書込みデータがそのパストレース信号の何バイト目のデータであるかを、STSパス単位で認識するためのものである。どのSTSパスかは、STSチャンネルカウント値により認識され、該当のSTSチャンネルがセレクタ38により選択される。
検出装置(ハード)10は、サンプリング・タイミング生成部5からのサンプリング・タイミングをトリガーとして、LFコード検出部32において、受信J1バイト中の前述したLFコードのサーチを開始する。なおLFコードとは、64バイトのパストレース信号のうちの最終バイトとして指定される8ビット・コードあり、GR−253CORE規格では、‘0AH’Codeが指定されている。
このようなLFコードのサーチを開始するとともに、CPU2に対してビジー状態を通知し、CPU2からメモリ部41へのアクセスをハード的にマスクする。そのLFコード検出部32においてLFコードを検出したら、次のフレーム内のJ1バイトを、STSパストレース信号の先頭バイトであるものと判定する。
かくして抽出されたJ1バイト(例えばSTS−1 ch#1の1バイト目)と、メモリ部41から読み出した前回のJ1バイト(例えばSTS−1 ch#1の1バイト目)とを、コンパレータ(COMP)35にて比較し、その比較の結果、両者が不一致の場合は、メモリ部41内のデータ(該当するJ1バイト(例えばSTS−1 ch#1の1バイト目))を更新する。
また、第1バイト目から第63バイト目までの不一致結果を第64バイト目まで伝達するために、メモリ部41には、J1バイトの他に、J1バイトの一致/不一致結果を示すCOMPビットもデータとして保持する。例えば、そのCOMPビットを「第1バイト目から、各バイトの1バイト前のJ1バイトまでの一致比較結果を示す」こととした場合、コンパレータ(COMP)35にて比較を行い、不一致の場合は、J1バイトのデータ更新に続けて、次のJ1バイトのアドレス(例えばSTS−1 ch#1の2バイト目のアドレス)を指定して、COMPビットに「不一致」と書く処理を行う。そのコンパレータ(COMP)35における比較で一致を検出した場合でも、同一アドレスのCOMPビットが「不一致」を示している場合は、以前のJ1バイトで不一致の検出があったことを示しているので、次のJ1バイトのアドレスを指定して、COMPビットに「不一致」を書く。このようにして、J1バイトの不一致の結果が64バイト目まで伝達される。その不一致の結果の伝達方法としては、COMPビットを「第1バイト目から、各バイトの1バイト前のJ1バイトまでの一致比較結果を示す」こととする、とした前述の方法を応用して、例えばCOMPビットを「第1バイト目から、今回のJ1バイトまでの一致比較結果を示す」こととして、J1バイトの比較を行うときには、まずメモリ部41の1バイト前のアドレスからのCOMPビットを読み出し、次に今回のアドレスからJ1バイトを読み出し、その比較結果を、新しいJ1バイトと同時に今回のアドレスに書きこむことも可能である。
また、メモリ部41には、その他に一致検出保護段数を示すコード・ビットをデータとして保持している(図12)。64バイト目まで一致比較を行った結果、64バイトの全てが一致した時のみ、メモリ部41の64バイト目のアドレスから読み出した、前回の保護回数に、加算部36で+1してメモリ部41に再び書きこむ。
また、LFコード検出部32におけるLFコードのサーチにおいて、受信J1バイトを64個分(すなわち64STSフレーム分)サーチしてもそのLFコードが検出されなかった場合は、不一致として扱わせるために、メモリ部41の64バイト目のアドレスの保護回数コードをクリアー(例えば強制的に保護回数ビットに“0”を書き込み)、次のサンプリング・タイミングから新たなJ1バイトの連続性監視を再開する。
このようにしてSTSパストレース信号の連続性を監視し、予め決められた保護段数分J1バイトの連続を検出したときは、ビジー状態の解除をCPU2に通知する。これにより、CPU2に、メモリ部41に蓄積されたデータを読み出すことを許可する。CPU2は、ビジー状態が解除されていることを確認した後、メモリ部41へ受信パストレース信号の読出しアクセスを開始する。その読出しは、メモリ部41へのアドレス指定用レジスタ39およびメモリデータ通知用レジスタ47を用いて行う。レジスタ47は例えばFFである。またレジスタ39の出力は、ライトビジー状態でないとき、セレクタ40により選択される。
上記実施例4では、受信パストレース信号の連続性監視のために、パストレース信号を蓄える媒体としてRAM(メモリ部41)を用い、このRAMにCPU2へのデータ転送の役割も担わせることにより、小規模な回路でJ1バイトの連続性の監視が可能となる。特に、複数のSTSチャンネルについて、シリアル処理にて受信パストレース信号の処理を行う場合に、パストレース信号保持用RAM(メモリ41)の格納データとして、J1バイトの一致の比較結果を示すフラグ・ビット(図12のCOMPビット)、および一致検出保護の段数を示すコード・ビット(図12の3ビット)を追加することにより、コンパレータ35と保護部22としての加算部36とを、STSチャンネルで相互間で共用が可能となり、小規模な回路でJ1バイトの連続性の監視が可能となる。
図14は本発明に係る実施例5を示す図(その1)であり、
図15は同図(その2)である。
図14および図15に示す実施例5は、前述した図10および図11に示す実施例4と大半の構成要素は同じであるが、実施例5が実施例4と異なるのは、既述の上位アラーム検出情報(例えば図7の“上位アラーム”参照)が導入されたこと、
それに伴って、微分回路51とラッチ回路52が導入されたこと、
ビジー表示レジスタ25(図5参照)が導入されたこと、
抽出要求設定レジスタ53(図5の抽出要求レジスタ23に相当)が導入されたこと、
ライト要求検出部54(図5の抽出要求検出部24に相当)が導入されたこと、
LFコード設定レジスタ55が導入されたこと、
保護段数設定レジスタ56が導入されたことである。
この中で特に注目すべき構成要素は、抽出要求設定レジスタ53および保護段数設定レジスタ56である。
前述した抽出要求受信手段15(図4参照)は上記の抽出要求設定レジスタ53を含み、この抽出要求設定レジスタ53には、外部から指定される前述したサンプリング・タイミングの設定データを格納する。
また前述した保護手段13(図4等参照)における前述した所定の連続保護段数を、外部から任意に設定可能とする上記の保護段数設定レジスタ56を備える。
これらのレジスタ53および56について、さらに説明する。
入力パス信号Spがビットエラーを有する場合、低いレートのビットエラーであれば、受信STSパストレース信号のサンプリング・タイミングが6秒でかつ受信期待値との不一致連続回数5回という検出条件で、正常にTIM−Pを検出できるとされている。しかし高いレートのビットエラーを有する場合には、上記の検出条件よりもっと頻繁にサンプリングしないとTIM−Pを誤検出する可能性がある。そのため、TIM−Pの検出条件すなわち受信STSパストレース信号のサンプリング・タイミング、および受信期待値との不一致連続回数は、GR−253−CORE(Telcordia Technologies,SONET Transport Systems:Common Generic Criteria)規格で検討中となっている。そのため、サンプリング・タイミングおよび保護段数を容易に変更できるようなシステム構成であることが望ましい。
このような背景のもとで、従来は、不一致連続の検出をCPU2にて実施していたため、従来の検出装置(ハード)1は保護段数を意識することなく、TIM−P検出/解除条件に関する規格に対して柔軟に対応できる構成となっていた。
ところが本発明のようにサンプリングした受信STSパストレース信号の連続性をハード(10)にて監視する方法のもとでは、連続保護段数が予め決定されてしまい、上記のTIM−P検出/解除条件に関する規格に対して柔軟に対応できないことになってしまう。
そこで実施例5では、設定レジスタ53および56をハード(10)に用意するという僅かな回路追加により、上記のTIM−P検出/解除条件に関する規格に対して柔軟に対応できるようにする。
すなわち、本発明のようなTIM−P検出方法において、連続保護段数の設定レジスタ56をハード(10)に用意することにより、TIM−P検出/解除条件である不一致または一致回数の値を外部から設定可能とし、また、設定レジスタ53により抽出要求タイミングを外部から設定できるようにすれば、TIM−P検出/解除条件規格に柔軟に対応できる。
例えば、CPU2が連続保護段数の設定レジスタ56に「5回」を設定し、6秒周期でSTSパストレース信号抽出要求を発行するように設定すれば、検出時間30秒、サンプリング回数5回で、TIM−Pの検出を実施することとなる。
図14および図15に示す実施例5について、さらに詳しく説明する。
ここに示す受信パストレース検出装置は、STS−12信号(STS−1×12)について、RAM(41)を使用したシリアル処理にて、パストレース信号の連続性監視、およびCPU2へのパストレース信号の通知を実現している。
受信パストレース信号のメモリ部41は、入力STSパス信号Spから抽出した受信パストレース信号を蓄積する。書込み/読出しタイミング生成部33は、メモリ部41への書込みおよび読出し許可信号を生成する。
STSパス毎の64カウンタ37は、パストレース信号をJ1バイト単位でメモリ部41に書き込む際のメモリアドレス(42)を生成するために、書込みデータがパストレース信号の何バイト目のデータであるかをSTSパス単位で認識する。
CPU2は、ユーザの設定により、TIM−P機能がアクティブに設定されているSTSチャンネルのみを対象として、サンプリング・タイミング毎に、パス情報の抽出要求設定レジスタ(ライト要求レジスタ)53に“1”を設定し、ハード(10)は、このライト要求をトリガーとして、LFコード検出部32において、受信J1バイトからのLFコードのサーチを開始するとともに、CPU2に対してビジー状態を通知し(25)、CPU2からメモリ部41へのアクセスをハード的にマスクする。このLFコードは、μ−COMから設定可能とし、そのデフォルト値は“0AH”とする。LFコード検出部32において、LFコード(上記μ−COM設定値と同値)を検出したら、次のフレームのJ1バイトをSTSパストレース信号の先頭バイトと判定する。その抽出したJ1バイト(例えばSTS−1 ch#1の1バイト目)を、RAM(41)から読み出した該当するJ1バイト(例えばSTS−1 ch#1の1バイト目)とコンパレータ35にて比較を行い、その比較結果が「不一致」の場合は、RAM(41)のデータ(該当するJ1バイト(例えばSTS−1 ch#1の1バイト目))を更新すると共に、次のクロックで次のJ1バイトアドレス(例えばSTS−1 ch#1の2バイト目のアドレス)を指定して、COMPビットに「不一致」と書く処理を行う。また、コンパレータ35における比較で「一致」を検出した場合でも、比較したJ1バイトと同一アドレスのCOMPビットが「不一致」を示している場合は、以前のJ1バイトで不一致検出があったことを示しているので、次のJ1バイトのアドレスを指定して、COMPビットに「不一致」と書く。このようにしてJ1バイトの不一致結果を、64バイト目まで伝達し、64バイト目のJ1バイトの比較において全64バイトの比較結果が「一致」となった場合のみ、RAM(41)の64バイト目のアドレスから読み出した、前回の保護段数コードに「1」を、加算部36にて、加算した値を再びRAM(41)に書き込む。
また、LFコード検出部32におけるLFコードのサーチにおいて、受信J1バイトを64個分(64STSフレーム分)サーチしてもそのLFコードが検出されなかった場合(そのサーチ中に一瞬でさえも、上位アラームが検出されなかった場合)は、不一致として扱わせるためにRAM(41)の64バイト目のアドレスの保護段数コードをクリアー(強制的に保護段数ビットに“0”を書き込む)し、次のサンプリング・タイミングから新たな連続性監視を再開する。
このようにしてSTSパストレース信号の連続性を監視し、保護段数設定レジスタ56に設定された保護段数分の連続を検出した時は、ビジー状態の解除をCPU2に通知し(25)、CPU2がメモリ部41に蓄積されたデータを読み出すことを許可する。CPU2は、ビジー状態が解除されていることを確認後、メモリ部41へ読出しアクセスを開始する。この受信パストレース信号の読出しは、メモリ部41へのメモリアドレス指定用レジスタ39およびメモリデータ通知用レジスタ47を用いて行う。
同一STSチャンネルの上位アラーム検出時の処理としては、まず、LFコードのサーチ中に、上位アラームが一瞬でも検出されかつ64個分のサーチ時間以内にそのアラームが解除されて、その後LFコードが再び検出された場合は、続く64バイト分のJ1バイトを有効なパストレース信号として処理を行う。しかし、LFコードのサーチ中に上位アラームが検出されたがそのサーチ時間内にそのアラームが解除されなかったり、あるいは、そのアラームの解除後にLFコードが検出されなかったような場合には、当該サンプリングは無効として、全ての処理を終える。
また、LFコード検出後のJ1バイトのタイミング位置で、上位アラームの検出状態であった場合、そのことをトリガーとしてそのアラーム状態を、64バイト目のJ1位置までラッチし、書込み/読出しタイミングの生成をマスクする。このマスクは、上位アラーム検出情報の発生を捉える微分回路51と、その微分出力をラッチするラッチ回路52とにより、書込み/読出しタイミング生成部33に対して行われる。このようにして、一瞬でも、パストレース信号を構成するJ1バイト位置で上位アラームを検出した場合には、RAM(41)内のデータの更新を禁止し、蓄積した保護回数にも影響を与えないようにする。
以上述べてきた実施例において、パス信号SpはSTSパスレイヤの信号であり、前述の特定バイトは、そのSTSパスレイヤの信号内にマッピングされたJ1バイトである。
しかしこれに限らず、パス信号SpはVTパスレイヤの信号であってもよく、この場合は前述の特定バイトはそのVTパスレイヤの信号内にマッピングされたJ2バイトである。この場合は、実施例1〜5の手法をVTパストレース信号(J2バイト)に適用して、連続保護後の受信VTパストレース信号(J2バイト)をCPU2に転送することにより、小規模な回路追加と最小限のCPU処理負荷で、TIM−V検出機能を実現することが可能となる。
特に、処理チャンネル数の多いVT PTEにおいては、CPU2の処理負荷を軽減し、またRAM(41)構成によりシリアル処理を可能とすることは、装置(10)の小型化と低消費電力化のために非常に有効である。
さらに詳しく説明すると、現在、TIM DefectおよびTIM Failureは、STSパスアラームであるTIM−Pのみが、GR−253−CORE(Telcordia Technologies,SONET Transport Systems:Common Generic Criteria)規格において定義されており、TIM−Vは定義されていない。しかし、VTパスアラームとして将来TIM−Vを定義する必要性があることは記述されている。
このような背景のもとで、VTパスを終端し、TIM−V(VT Path Trace Identifier Mismatch)検出機能に対応するADMにおいては、TIM−P検出機能に対応するADMが抱える既述の問題と同じ問題を抱えることになる。
特に、STS−1信号にはVT1.5信号が28チャンネルマッピングされており、例えば2.4G容量のSONET信号を処理するADMにおいて、STS PTEとして動作する場合のSTSパストレース検出処理での最大チャンネル数は、48チャンネルである。これに対してVT PTEとして動作する場合のVTパストレース検出処理での最大チャンネル数は、48×28=1344チャンネルである。このことからも、従来の技術では、STSパストレース検出処理よりもVTパストレース検出処理の方が遙かに、CPU2に大きな処理負担を掛けてしまうことは明らかである。
かかる問題を解決するために、実施例1〜5で述べた手法をVTパストレース信号(J2バイト)に適用して、連続保護後の受信VTパストレース信号(J2バイト)をCPU2に転送することにより、効率的な回路構成でかつ最小限のCPU処理負荷で、TIM−V検出機能を実現することができる。
本発明の最後の実施例6は、ADMの信頼性を一層向上させるための手法に関するものである。
図16は本発明に係る実施例6の概要を示す図である。ただし、図4の構成をベースにした場合の例について示す。
すなわちパス信号Spに含まれるビットエラーを監視するビットエラー監視部61をさらに備えた受信パストレース検出装置を示す。このビットエラー監視部61による監視結果は、誤接続判定部(CPU)2の判定精度を一層向上させるために利用することができる。
まず従来のビットエラー監視部について説明しておく。
図17は従来のビットエラー監視部の一例を示す図であり、また 図18は公知の一般的なパスオーバーヘッドを示す図である。
図18は、パスオーバーヘッドPOHのデータフォーマットを示しており、図示する9種類の制御バイトが定義されている。この中で前述したJ1バイト(トレースバイト)は第1番目のバイトとして示されている。また第2番目のバイトはB3バイト(ビットエラーバイト)である。このB3バイトは以下述べるビットエラーの監視に関係する。
図17を参照しながら従来技術を説明する。B3エラーの検出/解除条件に当たる3条件、すなわちエラー検出/解除用監視時間、検出/解除エラービット数のスレッショルド値、および検出/解除保護段数は、規定されている検出/解除時間の最大値、検出/解除確率の最小値、および誤検出(および解除)確率の最大値を満足するように、決定しなければならない。図17のB3エラー検出回路64を小型化するためには、この3条件を極力小さな値に決めることが得策である。ここで、検出時間とは、実際にビットエラーの状態になってから、アラームを発出するまでの時間のことである。また解除時間とは、実際にビットエラーの状態が解消してから、そのアラームを消去するまでの時間である。通常、その検出時間と解除時間は等しく設定されている(その時間については、後述する図21のGR規格を参照)。
このような背景を前提として、従来は、各種コンカチ・サイズ(concatenated size)に対応させてB3エラーを検出するADMは、監視対象データのコンカチ・サイズに関係なく、同一エラーレートのB3エラー検出/解除用フレーム監視周期を同一の値としているか、あるいは、コンカチ・サイズ毎に(図17のセレクタ65参照)、検出可能な最も高いエラーレートのフレーム監視周期と同一の値、としている。その理由は、1フレーム(フレームカウンタ63による)の平均誤り個数が、BIP−8演算後の、B3エラーカウント用カウンタ62による1フレームの最大エラー個数「8」を大幅に超えるような高いエラーレートでは、正確にエラー検出(比較器66による)ができないことから、コンカチ・サイズ毎に検出可能な最大エラーレートを設けたことによる。
監視対象データのコンカチ・サイズに関係なく、エラーレートのB3エラー検出/解除用フレーム監視周期を全てのコンカチ・サイズについて同一の値にすると、検出/解除に最も長い監視時間を必要とするSTS−1信号の監視時間に、その他の全てのSTS−Ncの監視時間を合わせることになり、その長い監視時間のために、監視対象データが大きいコンカチ・サイズであればあるほど、検出/解除エラービット数(図17のSTS−1エラー数〜STS−Ncエラー数参照)が必要以上に大きくなる。したがってエラーカウント用カウンタ62の回路規模を増大させたり、コンカチ・サイズ毎に検出/解除エラービット数が異なることから回路64が複雑化するなど、非効率な構成になってしまう。
図19は実施例6によるビットエラー監視部の基本構成を示す図である。
本図に示すとおりビットエラー監視部61は、監視タイマー71と、エラービットカウンタ72と、ビットエラー検出回路73とからなる。
監視タイマー71は、ビットエラーの監視タイミングを設定するものである。
エラービットカウンタ72は、監視タイマー71によって設定された上記の監視タイミングをもって、エラービットの発生個数を計数するものである。
ビットエラー検出回路73は、エラービットカウンタ72から出力されるエラービット数の、所定のエラービットスレッショルド値に対する、大小を比較して、その比較結果に応じてビットエラー検出/解除情報を生成するものである。
実施例6は、B3エラー検出/解除用フレーム監視周期を、1フレーム中のSTS−Nc SPE(Synchronous Payload Envelop)のビット数に反比例する値に決め、B3エラーの検出/解除エラービット数(スレッショルド値)をコンカチ・サイズに関係なく同一の値とする。これにより検出回路86を簡素化すると共にエラービット数を小さな値に抑えることができ、B3エラーカウント用カウンタ62の回路規模を削減して装置の小型化を実現する。
すなわち、STSパスをモニターし、各種コンカチ・サイズに対応したSTSパスBER(Bit Error Rate)を検出するADMにおいて、エラー監視の対象となるSTSパス信号が大きいコンカチ・サイズであればあるほど、B3エラー検出/解除用フレーム監視周期を短くし、B3エラー検出/解除エラービット数のスレッショルドを、コンカチ・サイズに関係なく、小さな値に統一する。これにより、エラー数のカウント用カウンタ62の回路規模を削減することができる。
図20は図19の基本構成の具体例を示す図である。
本図において、フレームカウンタ71は、125μsのフレーム・タイミング(h)をカウントアップしてB3マイナー(MIN)エラーの検出/解除監視タイミング(k)を生成する。検出/解除時間は、スレッショルド毎に最大値が規格化されており、これを満足するようにSTS−1信号の検出/解除時間を決定し、これがフレームカウンタ81の最大値となる。STS−Nc信号の検出/解除時間は、STS−1信号の検出/解除時間の1/Nと定め、STSパス信号のコンカチ・サイズ情報(e)に応じて、フレームカウンタ81のカウント数を減らす方向に制御する。またこのカウンタ81において、各STS信号(STS−1,STS−3c,STS−12c…)の監視フレーム数は、スレッショルド設定値(i)に反比例するように制御する。ここでB3 MIN検出/解除時間をテーブルにて示す。
図21はB3マイナー(MIN)検出/解除時間を示すテーブルである。
上記のスレッショルド設定値は、本テーブルの左端に“スレッショルド”として示す。
この図21も参照しながら図20を説明すると、B3エラーカウント用カウンタ82は、B3バイトのタイミング(g)で入力される1フレーム毎のB3エラー(f)の個数を、フレームカウンタ81から入力される検出/解除タイマー時間(k)だけカウントアップし、そのカウント値(l)をB3エラー検出回路83に送出する。
またSTSパス信号のコンカチ・サイズ情報(e)は、コンカチ・サイズ毎に変わる、有効なB3タイミング位置を認識するためにも利用される。
B3エラー検出回路83では、監視周期(図21の30ms,300ms…等)内に発生したエラー数(l)と、エラービットスレッショルド(TH)値(m)とを比較器84にて比較し、検出/解除を判断する。規格で定められている検出/解除/誤検出/誤解除の確率を満足するように、エラー数のスレッショルド値mは、検出と解除と個別に定められており、コンカチ・サイズとスレッショルドに関係なく、共通の値とする。ここでB3 MIN検出/解除エラービット数をテーブルにて示す。
図22はB3マイナー(MIN)検出/解除におけるエラービット数を示すテーブルである。
実施例6では、B3 MINエラー検出/解除用フレーム監視周期(図20の(k))を、1フレーム中のSTS−Nc SPEのビット数に反比例する値に決めることで(図21参照の“本発明の実施例6”の欄)、B3 MINエラーの検出/解除エラービット数を小さな値に抑えられることができる。この結果エラーカウント用カウンタ82の回路規模を削減することが可能となる。また、コンカチ・サイズに関係なくエラービット数のスレッショルド値が同一の値とすることから、B3 MINエラー検出回路83が簡素化され、その回路規模を削減することが可能となる。
以上、実施例6を要約すると、図19(実施例6の基本構成)において、監視タイマー71により設定される監視タイミングを、パス信号のフレーム形態の種別(STS−1〜STS−192c)に応じて、長短変化させ、ビットエラー検出回路73内のエラービットスレッショルド値を、そのフレーム形態の種別に拘らず、共通の一定値とするものである。
最後に実施例6に係る上記ビットエラー監視部61について一層の信頼性向上を図る手法について説明する。
従来、B3エラーを検出する場合、BIP(Bit Interleaved Parity)−8演算による検出確率の低下を考慮せずにB3エラーの検出エラービット数のスレッショルド値を決定していた。このため、回線エラーレートが高い場合に、その検出確率が規格値を満足できない場合があり、信頼性に問題があった。
このようにBIP−8パリティ演算による検出確率が低下してしまう理由は、次のとおりである。
1フレーム中に2ビット以上のエラーが発生しているとき、8パラレルに展開後の同一ビット列に、2ビット以上のエラーが発生している可能性がある。仮に8パラレル展開後の同一ビット列で偶数個のエラーが発生した場合、エラーは相殺されて検出されない。したがって、1フレーム中に2ビット以上のエラーが発生するときは、実際の回線エラービット数よりも検出されるエラービット数が少なくなる可能性がある。
この従来の検出確率の算出式は下記のとおりである。
ここで、R=監視フレーム当たりの平均誤り個数、M=検出保護段数である。
同じく従来、BIP−2エラーを検出する場合、BIP−2演算による検出確率の低下を考慮せずにBIP−2エラーの検出エラービット数のスレッショルド値を決定していた。このため、回線エラーレートが高い場合に、その検出確率が規格値を満足できない場合があり、信頼性に問題があった。
このようにBIP−2パリティ演算による検出確率が低下してしまう理由は、次のとおりである。
1スーパーフレーム中に2ビット以上のエラーが発生しているとき、8パラレルに展開後の奇数ビット列又は偶数ビット列に、2ビット以上のエラーが発生している可能性がある。仮に8パラレル展開後の奇数ビット列又は偶数ビット列で、偶数個のエラーが発生した場合、エラーは相殺されて検出されない。したがって、1スーパーフレーム中に2ビット以上のエラーが発生するときは、実際の回線エラービット数よりも検出されるエラービット数が少なくなる可能性がある。
この従来の検出確率の算出式は、下記のとおりである。
ここで、R=監視スーパーフレーム当たりの平均誤り個数、M=検出保護段数である。
実施例6は、BIP−8演算による上記の検出確率の低下を考慮して、検出エラービット数のスレッショルド値を決定することにより、検出確率の信頼性を向上させるようにする。
同じく実施例6は、BIP−2演算による上記の検出確率の低下を考慮して、検出エラービット数のスレッショルド値を決定することにより、検出確率の信頼性を向上させるようにする。
具体的には、実施例6においては、
所定のエラービットスレッショルド値を決定するに際し、ビットエラー検出確率を算出するための特定の算出式(A,B)を導入し、該算出式(A,B)により算出されるビットエラー検出確率が、規定のビットエラー検出確率を満足するように、そのエラービットスレッショルド値を決定するようにする。
以下、詳細例について説明する。
〈1〉実施例6の第1の態様では、BIP−8パリティ演算によるエラービット数の低下を考慮した、下記の算出式Aで、B3エラー検出確率を算出し、規格(最新のGRは、99%以上)を満足するように、エラービット数を決定する。
上記第1の態様の検出確率の算出式A:
ここで、R=監視スーパーフレーム当たりの平均誤り個数、
M=検出保護段数、
Pi=回線エラーi個の時に、検出エラービット数がN個未満になる確率である。
かくして、回線エラーレートが高い程、Piが大きくなるので、求める検出確率はより小さくなる。
算出例1)STS−1、ビットエラーレート10−4、監視フレーム数120、検出エラービット数53個、検出保護2段の場合
a)従来の算出式では、
b)上記第1の態様での算出式Aでは、
この結果、BIP−8考慮すると、検出エラービット数53個では、検出確率の規格を満足しない。
算出例2)STS−1、ビットエラーレート10−4、監視フレーム数120、検出エラービット数50個、検出保護2段の場合
a)従来の算出式では、
b)本発明の算出式Aでは、
この結果、BIP−8考慮しても、検出エラービット数50個なら、検出確率の規格を満足する。
以上のようにして、BIP−8演算による検出確率低下を考慮した上で、検出確率の規格を満足するような検出条件を採用することにより、障害検出の信頼性を向上させることが可能となる。
〈2〉実施例6の第2の態様では、BIP−2パリティ演算によるエラービット数の低下を考慮した、下記の算出式BでBIP−2エラー検出確率を算出し、規格(最新のGRは、99%以上)を満足するように、エラービット数を決定する。
上記第2の態様の検出確率の算出式B:
ここで、R=監視スーパーフレーム当たりの平均誤り個数、
M=検出保護段数、
Pi=回線エラーi個の時に、検出エラービット数がN個未満になる確率である。
かくして、回線エラーレートが高い程、Piが大きくなるので、求める検出確率はより小さくなる。
算出例1)VT1.5、ビットエラーレート10−4、監視フレーム数400、検出エラービット数20個、検出保護2段の場合
a)従来の算出式では、
b)上記第2の態様での算出式Bでは、
この結果、BIP−2考慮しても、検出エラービット数20個なら、検出確率の規格を満足する。
以上のようにして、BIP−2演算による検出確率低下を考慮した上で、検出確率の規格を満足するような検出条件を採用することにより、障害検出の信頼性を向上させることが可能となる。
上記のことから、STSパスをモニターし、STSパスBER(ビット・エラー・レート)を検出するADMにおいて、B3エラーの検出エラービット数のスレッショルド値を決定するに際し、BIP−8演算による検出確率の低下を考慮して決定することにより、B3エラー検出確率の信頼性を高めることができる。
また同様に、VTパスをモニターし、VTパスBER(ビット・エラー・レート)を検出するADMにおいて、BIP−2エラーの検出エラービット数のスレッショルド値を決定するに際し、BIP−2演算による検出確率の低下を考慮して決定することにより、BIP−2エラー検出確率の信頼性を高めることができる。
以上説明したように、本発明によれば、STS/VTパスレイヤのTIMアラームの検出において、CPU2からの要求に従って受信パストレース信号を抽出し、上位アラーム検出状態を考慮した、パストレース信号の連続性監視を実施し、保護段数連続した場合のみCPU2にそのパストレース信号を転送するようにして、CPU2におけるTIMアラームの検出を実現する。これにより、従来回路に対し小規模な回路(コンパレータ35や加算部36)の追加で、CPU2の処理負荷を大幅に軽減することが可能になると共に、規格にも柔軟に対応することが容易な構成とすることができる。
さらに、STS/VTパスのBERを検出するADMにおいては、カウンタ62の規模を削減することが可能となる。また、検出エラービット数のスレッショルド値算出方法を改善することにより(算出式A,B)、B3エラーおよびBIP−2エラーの検出確率の信頼性を高めることも可能となる。これらのことから、装置全体を小型化することが可能になるとともに、信頼性の高い安定した装置を提供することが可能となる。
以上をまとめると、STSおよびVTパスレイヤの処理を行うADMにおいて、CPU2の処理負荷の軽減、回路の効率化、信頼性の向上を図ることができる。
Claims (19)
- 相手方装置から送信されたパス信号を受信し、その受信パス信号内にマッピングされた特定バイトに当該パスを示すために書き込まれたパス情報を、所定のサンプリング・タイミングで抽出しかつ一旦保持する特定バイト抽出/保持手段と、
前記特定バイト抽出/保持手段に保持された前回の特定バイトのパス情報と、今回受信した特定バイトのパス情報とが一致するか否かを検出する比較手段と、
前記比較手段による比較の結果、前記の一致が、所定の連続保護段数だけ連続したことを検出する保護手段と、
前記保護手段により前記連続保護段数の一致が検出されたときに、前記特定バイト抽出/保持手段に保持した特定バイトのパス情報が示す値と、所定の期待値とが一致するか否かを誤接続判定部にて判定するために、該誤接続判定部にその保持されたパス情報を転送する転送手段と、
を備える受信パストレース検出装置。 - 前記特定バイト抽出/保持手段を起動するための抽出要求を、前記誤接続判定部から、前記サンプリング・タイミングとして、受信する抽出要求受信手段と、
前記抽出要求受信手段が前記抽出要求を受信したときにセットされてビジー状態を表示し、前記保護手段が前記連続保護段数の一致を検出したときにリセットされて該ビジー状態を解除するビジー状態表示手段と、を備え、
前記誤接続判定部は、前記ビジー状態表示手段がリセットされたことを確認して、前記転送手段より前記特定バイトのパス情報を読み取る請求項1に記載の受信パストレース検出装置。 - 前記誤接続判定部は、前記の連続保護段数の一致を検出するのに要する時間を予め予測し、その予測したタイミングで、前記ビジー状態表示手段がリセットされたことを確認する請求項2に記載の受信パストレース検出装置。
- 上位アラームが検出されたとき、そのアラーム情報を前記保護手段に印加して、該保護手段に前記比較手段から入力される、前記特定バイトのパス情報が一致するか否かの検出結果を、無効化すると共に、それまでに累積した前記保護段数をそのまま維持する請求項1に記載の受信パストレース検出装置。
- 上位アラームが検出されたとき、そのアラーム情報を前記特定バイト抽出/保持手段に印加して、該特定バイト抽出/保持手段に保持される前記特定バイトのパス情報を、更新することなく、そのまま維持する請求項1に記載の受信パストレース検出装置。
- 前記特定バイト抽出/保持手段が有する保持機能と、前記転送手段が有する転送機能とを、共に、リード/ライト可能なメモリ部によって実現する請求項1に記載の受信パストレース検出装置。
- 前記特定バイト抽出/保持手段が有する抽出機能を、特定バイト抽出部によって、実現し、該特定バイト抽出部により抽出された前記特定バイトのパス情報を、前記メモリ部のデータ書込みポートに入力する請求項6に記載の受信パストレース検出装置。
- 前記比較手段をコンパレータによって構成し、
前記特定バイト抽出部により前回抽出されて前記メモリ部に書き込まれていた前記特定バイトのパス情報を該メモリ部から読み出してこれを、前記コンパレータにて、該特定バイト抽出部から今回抽出された該特定バイトのパス情報と比較する請求項7に記載の受信パストレース検出装置。 - 前記メモリ部は、該メモリ部への前記特定バイトのパス情報の書込みおよび該メモリ部からの前記特定バイトのパス情報の読出しを、それぞれ許可する、書込み許可ポートおよび読出し許可ポートを有すると共に、
前記書込み許可ポートおよび読出し許可ポートへ、それぞれ、書込み許可信号および読出し許可信号を印加するための書込み/読出しタイミング生成部を備える請求項6に記載の受信パストレース検出装置。 - 前記保護手段を加算部にて構成すると共に、
前記コンパレータの出力に基づき、前記メモリ部に書き込まれた前記連続保護回数を読み出してその連続保護回数を、前記加算部によりインクリメントし、そのインクリメントした連続保護回数を再び該メモリ部に書き込む請求項8に記載の受信パストレース検出装置。 - 前記メモリ部は、該メモリ部のデータ入力ポートから書き込まれるデータのアドレスと、該メモリ部から前記誤接続判定部へ読み出すべきデータのアドレスとを指定するアドレス入力ポートを有する請求項6に記載の受信パストレース検出装置。
- 前記抽出要求受信手段は、抽出要求設定レジスタを含み、該抽出要求設定レジスタには、外部から指定される前記サンプリング・タイミングの設定データを格納する請求項2に記載の受信パストレース検出装置。
- 前記保護手段における前記所定の連続保護段数を、外部から任意に設定可能とする保護段数設定レジスタを備える請求項8に記載の受信パストレース検出装置。
- 前記パス信号はSTSパスレイヤの信号であり、前記特定バイトは該STSパスレイヤの信号内にマッピングされたJ1バイトである請求項8に記載の受信パストレース検出装置。
- 前記パス信号はVTパスレイヤの信号であり、前記特定バイトは該VTパスレイヤの信号内にマッピングされたJ2バイトである請求項1に記載の受信パストレース検出装置。
- 前記パス信号に含まれるビットエラーを監視するビットエラー監視部をさらに備える請求項1に記載の受信パストレース検出装置。
- 前記ビットエラー監視部は、
ビットエラーの監視タイミングを設定する監視タイマーと、
該監視タイマーによって設定された前記監視タイミングをもって、エラービットの発生個数を計数するエラービットカウンタと、
前記エラービットカウンタから出力されるエラービット数の、所定のエラービットスレッショルド値に対する、大小を比較して、その比較結果に応じてビットエラー検出/解除情報を生成するビットエラー検出回路と、
を備える請求項16に記載の受信パストレース検出装置。 - 前記監視タイマーにより設定される前記監視タイミングを、前記パス信号のフレーム形態の種別に応じて、長短変化させ、前記ビットエラー検出回路内の前記エラービットスレッショルド値を、前記フレーム形態の種別に拘らず、共通の一定値とする請求項17に記載の受信パストレース検出装置。
- 前記所定のエラービットスレッショルド値を決定するに際し、ビットエラー検出確率を算出するための特定の計算式を導入し、該計算式により算出される該ビットエラー検出確率が、規定のビットエラー検出確率を満足するように、該エラービットスレッショルド値を決定する請求項17に記載の受信パストレース検出装置。
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