JP3827701B2 - 受信パストレース検出装置 - Google Patents

Description

技術の分野
本発明は受信パストレース検出装置、例えばＡｄｄ−Ｄｒｏｐマルチプレクサ（ＡＤＭ）に搭載して好適な受信パストレース検出装置に関する。

ＡＤＭは、Ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｓｉｇｎａｌ（ＳＴＳ）パス信号あるいはＶｉｒｔｕａｌ Ｔｒｉｂｕｔａｒｙ（ＶＴ）パス信号を終端すると共に、いくつかの重要な機能を果す。これらの機能の１つに、上記の受信パストレース検出機能がある。
この受信パストレース検出機能は、一般にＰａｔｈ Ｔｒａｃｅ Ｉｄｅｎｔｉｆｉｅｒ Ｍｉｓｍａｔｃｈ検出機能と呼ばれ、通常、この機能をＴＩＭ検出と略称している。なお、後述する本発明の説明においても、この略称を用いる。
このＴＩＭは、ＴＩＭ欠陥（ＴＩＭ Ｄｅｆｅｃｔ）が生じたときに、検出される。ここにＴＩＭ Ｄｅｆｅｃｔとは、ネットワーク管理者（ユーザ）が、ネットワーク内にパスをＳｅｔ Ｕｐ（設定）するときに、そのユーザによるパスの設定ミスによって、「あるＮｅｔｗｏｒｋ Ｅｌｅｍｅｎｔ（ＮＥ）におけるＰａｔｈ Ｔｅｒｍｉｎａｌ Ｅｑｕｉｐｍｅｎｔ（ＰＴＥ）が、そのネットワークを通して、誤った遠端ＰＴＥ（Ｆａｒ−Ｅｎｄ ＰＴＥ）に接続されてしまう」というパス誤接続の状態（Ｃｏｎｎｅｃｔｉｖｉｔｙ Ｄｅｆｅｃｔ）、を意味する。このＴＩＭ Ｄｅｆｅｃｔは、ＡＤＭで発出される種々アラーム（ＡＬＭ）の中の１つの重要なＡＬＭである。
具体的には、上記ＡＤＭにおいて、上記ＰＴＥから連続的に送信されてくる一連のパストレース信号（Ｐａｔｈ Ｔｒａｃｅ Ｓｔｒｉｎｇ）を、パストレース検出装置にて受信して、受信パストレースの検出を行い、さらに、「その一連のパストレース信号が示す値と上記ユーザが予め設定した期待値とが不一致である」と、連係する誤接続判定部（ＣＰＵ）により判定されると、上記ＡＬＭが発出される。このＡＬＭが上記ユーザに通知されると、該ユーザは、予め設定したパスが誤接続であることを知り、直ちに正しいパスに設定し直す。
ここに上記一連のパストレース信号は、例えば、Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ（ＳＯＮＥＴ）システムにおいては、一連の６４バイトの信号であり、Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ（ＳＤＨ）システムにおいては、一連の１６バイトの信号である。
なお現状において、上記のＴＩＭ Ｄｅｆｅｃｔ（およびＴＩＭ Ｆａｉｌｕｒｅ）は、ＳＴＳパスレイヤに対してのみ定義されているが、将来はＶＴパスレイヤに対しても（さらにはＶＴセクションレイヤに対しても）定義されるであろうことが予想される。以下、これらＳＴＳとＶＴを区別する必要があるときは、ＳＴＳパスレイヤのＴＩＭ ＤｅｆｅｃｔのことをＴＩＭ−Ｐと表し、ＶＴパスレイヤのＴＩＭ ＤｅｆｅｃｔのことをＴＩＭ−Ｖと表す。
ＳＴＳパスレイヤにおいては、上記の一連のパストレース信号は、一連のＪ１バイト（６４バイト分）であり、一方ＶＴパスレイヤにおいては、上記の一連のパストレース信号は、一連のＪ２バイトである。周知のとおりこのＪ１バイトは、ＳＴＳパス・オーバーヘッド（Ｐａｔｈ Ｏｖｅｒｈｅａｄ）内にマッピングされるバイトであり、一方Ｊ２バイトは、ＶＴパス・オーバーヘッド内にマッピングされるバイトである。
なお本発明においては、上記受信パストレース検出機能の他に、ＡＤＭの信頼性を向上させるための、パス信号に含まれるビットエラーの監視機能についても言及する。
後に図２３および図２４を参照して詳しく説明するように、従来のＡＤＭにおける受信パストレース検出装置によると、近年の、ネットワークの多様化や各種サービスの多様化と、装置収容チャネル数を増大させたいという要求と、に最早対応することができない、という問題がある。
さらにはＡＤＭにおけるビットエラー監視機能を一層向上させなければならない、という問題がある。

上述した、ネットワークの多様化や各種サービスの多様化ならびに装置収容チャネル数の増大、という要求に対処するためには、装置の、大容量化と小型化と低消費電力化とが不可欠である。
本出願人は、このような、装置の大容量化と小型化と低消費電力化を実現するためには、ＡＤＭにおける、上記受信パストレース検出装置および上記誤接続判定部（ＣＰＵ）に関し、受信パストレース検出装置の回路規模を大型化することなく、誤接続判定部（ＣＰＵ）の処理負荷を軽減させることが重要との着想を得た。したがって本発明は、かかるＣＰＵの処理負荷を軽減することのできる、受信パストレース検出装置を提供することを目的とするものである。
またこれに加えて、ＡＤＭにおける信頼性を一層向上させることのできるビットエラー監視部を提供することを目的とするものである。
本発明は上記目的を達成するために、きわめて単純なハードウェアによる比較手段および保護手段を、受信パストレース検出装置内に組み込み、これにより誤接続判定部（ＣＰＵ）は単に、前述した期待値との比較ステップのみを実行すればよいように構成する。
また、ビットエラー監視部については、パリティ演算によるエラービット数の低下を考慮した、エラー検出確率の算出用計算式を導入する。

図１は、本発明に係る受信パストレース検出装置の基本構成を示す図、
図２は、図１の基本構成に基づく実施例１を示す図、
図３は、図２に示す実施例１の動作を表すタイムチャート、
図４は、本発明に係る実施例２の基本構成を示す図、
図５は、図４の基本構成に基づく実施例２を示す図、
図６は、図５に示す実施例２の動作を表すタイムチャート、
図７は、本発明に係る実施例３の基本構成を示す図、
図８は、図７の基本構成に基づく実施例３を示す図、
図９は、図８に示す実施例３の動作を表すタイムチャート、
図１０は、本発明に係る実施例４の基本構成を示す図（その１）、
図１１は、本発明に係る実施例４の基本構成を示す図（その２）、
図１２は、図１１に示すメモリ部４１に入力されるデータ（４５）のデータ構成例を説明するための図、
図１３は、図１１に示すメモリ部４１に入力されるアドレス（４２）のアドレス構成例を説明するための図、
図１４は、本発明に係る実施例５の基本構成を示す図（その１）、
図１５は、本発明に係る実施例５の基本構成を示す図（その２）、
図１６は、本発明に係る実施例６の概要を示す図、
図１７は、従来のビットエラー監視部の一例を示す図、
図１８は、公知の一般的なパスオーバーヘッドを示す図、
図１９は、実施例６によるビットエラー監視部の基本構成を示す図、
図２０は、図１９の基本構成の具体例を示す図、
図２１は、Ｂ３マイナー（ＭＩＮ）検出／解除時間を示すテーブル、
図２２は、Ｂ３マイナー（ＭＩＮ）検出／解除におけるエラービット数を示すテーブル、
図２３は、従来の受信パストレース検出装置の一例を示す図、および
図２４は、図２３に示すＡＤＭ内での動作を表すタイムチャートである。
本発明の実施の形態
本発明の理解を早めるために、まず、従来技術から説明する。
図２３は従来の受信パストレース検出装置の一例を示す図である。
本図において、参照番号１は受信パストレース検出装置を示し、２は誤接続判定部（ＣＰＵ）を示す。前者はハードウェアが主体となって構成され、後者はソフトウェアが中心となって構成される。本発明が好適に適用される例えば上記のＡｄｄ／Ｄｒｏｐマルチプレクサ（ＡＤＭ）は、これら受信パストレース検出装置１（以下、単に検出装置とも称す）と誤接続判定部２（以下、ＣＰＵとも称す）とを主要な構成要素とする。
本図中、Ｊ１バイトラッチ部３は、Ｊ１タイミング信号の周期毎に、一連のＳＴＳパストレース信号を構成する先頭のＪ１バイトから順に該Ｊ１バイトを、受信したＳＴＳパス信号から抽出しラッチする。
パストレース信号通知用μ−ＣＯＭレジスタ４は、上記Ｊ１バイトラッチ部３でラッチした６４バイト分のＪ１バイトを、一連の受信パストレース信号として、サンプリング・タイミング生成部５からのサンプリング・タイミングで保持し、ＣＰＵ２へ通知する。
このように受信パストレース検出装置（ハード）１が、サンプリング・タイミング毎に上記一連の受信パストレース信号を収集し終えると、ＣＰＵ（ソフト）２は、アドレスバスからレジスタ４のアドレスを指定して、データバスを介し、収集したパストレース信号を取得する。
図２４は図２３に示すＡＤＭ内での動作を表すタイムタャートである。
本図において、ａ１）およびａ２）は受信パストレース検出装置１（ハード）側の動作を表し、ｂ１）〜ｂ４）は誤接続判定部であるＣＰＵ２（ソフト）側の動作を表す。具体的には次のとおりである。
ａ１）は、サンプリング・タイミング生成部５によって生成されるサンプリング・タイミングを表す。
ａ２）は、Ｊ１バイトラッチ部３とパストレース信号通知用μ−ＣＯＭレジスタ４とによって、一連のパストレース信号を、上記サンプリング・タイミングで、収集する動作を表す。
ｂ１）は、ＣＰＵ２が検出装置１にて収集された一連のパストレース信号を、上記サンプリング・タイミングに同期して、取得する動作を表す。
ｂ２）は、ＣＰＵ２が、一連のパストレース信号が示す値と、既述した、ユーザが予め設定した期待値との比較を行う動作を表す。ここに、×はその比較結果が不一致であることを表し、○は一致していることを表す。
ｂ３）は、ＣＰＵ２が行う保護動作を表し、本図では、×が５回連続したときに初めて「不一致」と判定し、○が５回連続したときに初めて「一致」と判定する。
ｂ４）は、ＣＰＵ２によるアラーム（ＴＩＭ−Ｐ）の発生と消滅を表す。
さらに具体的に説明すると、図２４は従来のＴＩＭ−Ｐ検出におけるタイムチャートである。図中の期間Ｐは、検出装置１が一連のパストレース信号を収集（抽出および保持）するための処理を行う期間であり、また図中の期間Ｑは、ＣＰＵ２が、検出装置１から上記の収集したパストレース信号を吸い上げる処理を行って、その取得したパストレース信号の値と上記期待値との比較処理を行う期間である。
例えば、ＴＩＭ−Ｐ検出のための保護段数を上述のように５とした場合、ＣＰＵ２は、上記期待値との比較結果が５回連続不一致（×）となったときに、ＴＩＭ−Ｐを検出する。
さらに図２３および図２４を参照すると、ＳＴＳパスを終端し、既述のＴＩＭ−Ｐ（ＳＴＳ Ｐａｔｈ Ｔｒａｃｅ Ｉｄｅｎｔｉｆｉｅｒ Ｍｉｓｍａｔｃｈ）Ｄｅｆｅｃｔ／Ｆａｉｌｕｒｅを検出する機能を有するＡＤＭは、従来、サンプリング・タイミング毎に受信ＳＴＳパス信号から抽出した一連のＳＴＳパストレース信号（Ｊ１バイト群）を（図２４のａ２））、サンプリング・タイミングに同期してＣＰＵ２が吸い上げ（図２４のｂ１））、ＣＰＵ２において受信期待値との比較処理を行い、予め決められた保護回数不一致（×）を検出した場合に、ＴＩＭ−Ｐを検出していた（図２４のｂ４））。
そのため、ＣＰＵ２が、受信したＳＴＳパストレース信号を検出装置（ハード）１から吸い上げるためのロード処理を、サンプリング・タイミング毎に実施する必要がある。この場合、データ量も多い（ＳＴＳチャンネル毎に６４バイト）ことから、ＣＰＵ２の処理負荷が非常に大きくなってしまう。これが前述した問題である。
特に、回線エラー発生時は、ＡＬＭ処理やＰＭ（Ｐｒｅｖｅｎｔｉｖｅ Ｍａｉｎｔｅｎａｎｃｅ）処理等で、ＣＰＵ２の処理負荷は非常に大きくなり、このようなときでも、ＣＰＵ２が、サンプリング・タイミング毎にパストレース信号のロード処理を実施しなければならないことは、ＣＰＵ２の処理効率を著しく低下させる、という問題も生じさせていた。
かかる問題を解決するために、本発明は、予め決められた保護段数連続したＳＴＳパストレース信号のみを、ＣＰＵ２が検出装置１から吸い上げるようにする。これにより、ハードウェアの回路規模をほぼそのままに、ＣＰＵ２のロード処理の回数を削減し、結果として、ＴＩＭ−Ｐ検出処理のためのＣＰＵ２の処理負荷を大幅に軽減することができる。
以下、本発明の基本構成および各種の実施例について説明する。
図１は本発明に係る受信パストレース検出装置の基本構成を示す図である。
本発明に係る受信パストレース検出装置は、基本的に、図示する特定バイト抽出／保持手段１１と、比較手段１２と、保護手段１３と、転送手段１４と、からなる。
特定バイト抽出／保持手段１１は、相手方装置（ＰＴＥ等）から送信されたパス信号Ｓｐを受信し、その受信パス信号Ｓｐ内にマッピングされた特定バイトに当該パスを示すために書き込まれたパス情報を、所定のサンプリング・タイミングで抽出しかつ一旦保持するものである。
比較手段１２は、上記特定バイト抽出／保持手段１１に保持された前回の特定バイトのパス情報と、今回受信した特定バイトのパス情報とが一致するか否かを検出するものである。
保護手段１３は、上記比較手段１２による比較の結果、前述の一致が、所定の連続保護段数だけ連続したことを検出するものである。
転送手段１４は、上記保護手段１３により前述した連続保護段数の一致が検出されたときに、特定バイト抽出／保持手段１１に保持した特定バイトのパス情報が示す値と、所定の期待値とが一致するか否かを誤接続判定部（ＣＰＵ）２０にて判定するために、この誤接続判定部（ＣＰＵ）２０にその保持されたパス情報を転送するものである。
このような基本構成により、既述した本発明の目的を達成することが可能となる。以下さらに具体的に説明する。
図２は図１の基本構成に基づく実施例１を示す図であり、
図３は図２に示す実施例１の動作を表すタイムチャートである。
図２において、図１に示す特定バイト抽出／保持手段１１は、Ｊ１バイトラッチ部３およびサンプリング・タイミング生成部５の対として示され、図１に示す比較手段１２は、比較部２１として示され、図１に示す保護手段１３は、保護部２２として示され、図１に示す転送手段１４は、パストレース信号通知用μ−ＣＯＭレジスタ４として示されている。したがって、本発明を表す図２においては、図２３に示す従来構成に対して、比較部２１と保護部２２とが付加されている。以下、図２をさらに具体的に説明する。
Ｊ１バイトラッチ部３は、サンプリング・タイミング毎に、一連のＳＴＳパストレース信号を構成する先頭のＪ１バイトから順に該Ｊ１バイトを、受信したＳＴＳパス信号Ｓｐから抽出しラッチする。
比較部２１は、前回サンプリングしたパストレース信号の該当するＪ１バイトと、今回抽出したＪ１バイトとを比較する。１つのＳＴＳパストレース信号を６４回に分けて１バイトずつ比較するので、回路は僅か８ビット入力のコンパレータが１つあればよい。
保護部２２は、比較部２１による比較結果が、保護段数一致した時に、パストレース信号通知用μ−ＣＯＭレジスタ４を更新するタイミング・パルスを発生するものである。比較結果を扱うので、そのための回路は僅か保護段数分のカウンタ（保護段数が５段であれば、３ビットカウンタ）が１つあればよい。
上記レジスタ４は、Ｊ１バイトラッチ部３でラッチした６４バイト分のＪ１バイトを、保護段数連続を確認した受信パストレース信号として保持し、さらに誤接続判定部（ＣＰＵ）２へ通知する。
このＣＰＵ２は、ＴＩＭ−Ｐ検出時間の周期毎に、アドレスバスからレジスタ４のアドレスを指定して、データバスから、保護段数連続したことを確認した、受信パストレース信号を取得する。
次に図３を参照すると、本図のタイムチャートは、前述した図２４（従来技術）のタイムチャートと近似しているが、図３のａ１）〜ａ４）に示す本発明の受信パストレース検出装置１０が果す役割分担と図３のｂ１）〜ｂ３）に示す本発明の誤接続判定部（ＣＰＵ）２とがそれぞれ果す役割分担は、図２４に示す検出装置１とＣＰＵ２とがそれぞれ果す役割分担と異なっている。
すなわち、本発明における図３の期間Ｐは、検出装置１０（ハード）が受信パストレース信号を収集（抽出および保持）処理を行い、今回収集したパストレース信号の６４バイトと、前回サンプリングしたパストレース信号の６４バイトとの比較処理を行う期間である。
一方図３の期間Ｑは、ＣＰＵ２がハード１０から、保護段数を経た受信パストレース信号の６４バイトを吸い上げ処理を行い、この吸い上げで取得したパストレース信号のパス情報（６４バイト）が示す値と、予め決められた期待値との比較処理を行う期間である。例えば、ＴＩＭ−Ｐ検出のための保護段数を５とした場合、検出装置（ハード）１０は、前回サンプリングしたパストレース信号との比較結果が５回連続して一致した時に、レジスタ４内の上記パス情報の値を更新する。ＣＰＵ２は、取得したその更新済みパストレース信号のパス情報が示す値と、上記期待値とを比較し、その比較結果が不一致（×）である時に、ＴＩＭ−Ｐ（アラーム）を検出する。これが図３のｂ２）にＲで示す×である。
ここでそのアラームの通知を受けた既述のネットワーク管理者（ユーザ）は、今設定しているパスの接続に誤りがあることを知り、正しい所望のパスに設定し直す。このパスの再設定の期間を、図３のｂ２）にＳとして示す。その後、ハード１０は同様にａ１）〜ａ４）の処理を続行するが、今度は正しいパス設定にしたので、保護段数を経たパス情報の値は、上記期待値と一致（○）する。この一致が、図３のｂ２）にＴで示す○である。
上述のように、図１〜図３に示す本発明では、サンプリングした受信ＳＴＳパストレース信号のパス情報（すなわちＪ１バイト）の連続性監視を、ほぼ従来の回路規模のままで実現し、予め決められた保護段数連続したＳＴＳパストレース信号のみを、ＣＰＵ２がハード１０から吸い上げることにより、ハード１０の回路規模はほぼそのままで、ＣＰＵ２のロード処理の周期を、サンプリング・タイミングの周期（従来）から、連続保護段数の周期に延ばすことができる。これにより、ＣＰＵ２によるロード回数を例えば従来の１／５に削減し、ＴＩＭ−Ｐ検出処理すなわち誤接続判定のために要するＣＰＵ２の処理負荷を大幅に軽減することが可能となる。
特に本発明は、ＣＰＵ２の処理負荷がピークとなる回線エラー発生時に最も効果を発揮する。回線エラー発生時は、ＳＴＳパストレース信号が連続しない状態が続くことが予想され、サンプリング・タイミングの周期から連続保護段数の周期に上記ロード処理を削減することは、ＣＰＵ２の処理負荷の大幅な軽減に大いに寄与する。このように、ハード１０の回路規模をほぼそのままにして、ＣＰＵ２の処理負荷ピーク時のロード処理を削減し、ＣＰＵ処理効率を大幅に向上させることが可能となる。
次に本発明の実施例２を説明する。
図４は本発明に係る実施例２の基本構成を示す図である。
実施例２に係る受信パストレース検出装置（ハード）１０では、図４に示すとおり、新たに抽出要求受信手段１５とビジー状態表示手段１６とを設けている。
抽出要求受信手段１５は、特定バイト抽出／保持手段１１を起動するための抽出要求ＲＥＱを、誤接続判定部（ＣＰＵ）２から、前述したサンプリング・タイミングとして、受信するものである。
ビジー状態表示手段１６は、抽出要求受信手段１５がその抽出要求ＲＥＱを受信したときにセットされてビジー状態を表示し、保護手段１３が前述した連続保護段数の一致を検出したときにリセットされてそのビジー状態を解除するものである。
ここに誤接続判定部（ＣＰＵ）２は、ビジー状態表示手段１６がリセットされたことを確認して、転送手段１４より特定バイトのパス情報（６４バイトのＪ１バイト）を読み取るようにする。
図５は図４の基本構成に基づく実施例２を示す図であり、
図６は図５に示す実施例２の動作を表すタイムチャートである。
図５において、図４に示す抽出要求受信手段１５は、抽出要求レジスタ２３および抽出要求検出部２４の対として示され、また図４に示すビジー状態表示手段１６は、ビジー表示レジスタ２５として示されている。図２と比較すると、この図５においては、図２のサンプリング・タイミング生成部５に代えて、上記の抽出要求レジスタ２３、抽出要求検出部２４およびビジー表示レジスタ２５が新たに導入されている。
ここに誤接続判定部（ＣＰＵ）２は、前述の連続保護段数の一致を検出するのに要する時間を予め予測し、その予測したタイミングで、ビジー状態表示手段１６、すなわちビジー表示レジスタ２５がリセットされたことを確認するようにする。
以下、図５をさらに具体的に説明する。
抽出要求レジスタ２３は、誤接続判定部（ＣＰＵ）２がサンプリング・タイミング毎にＳＴＳパストレース信号の抽出要求を設定するための１ビットレジスタである。
一方ビジー表示レジスタ２５は、ビジー状態解除後、最初に設定されたＣＰＵ２からの抽出要求ＲＥＱをトリガーとして、パストレース信号通知用μ−ＣＯＭレジスタ４へのアクセス不可の状態（ビジー状態）をＣＰＵ２に通知し、Ｊ１バイトラッチ部３から抽出したパストレース信号が、予め決められた保護段数連続した時に、そのビジー状態を解除して、レジスタ４からパス情報の読み出しが可能であることをＣＰＵ２に通知するための、１ビットレジスタである。
ＣＰＵ２は、例えば抽出要求ＲＥＱの発出後１６ｍｓ後にビジー表示レジスタ２５のビットを見に行く、という処理を、サンプリング・タイミングで行う。この１６ｍｓは、受信パストレース検出装置（ハード）１０が、ビジーを解除するか否か判断するために要する最大時間である。つまり、ハード１０は、抽出要求ＲＥＱをトリガーとしてＬａｓｔ Ｆｒａｍｅ（ＬＦ）コードのサーチを開始し、そのＬＦコード検出（最大８ｍｓ）後次のＪ１バイトを先頭バイトとする一連の受信パストレース信号（６４バイト分のＪ１バイト）を、レジスタ４に書き込み終えるまで（８ｍｓ固定）の、最大で１６ｍｓ（＝６４バイト×１２５μｓ×２回）の時間を要する。
そして、ビジー状態が解除されたことをＣＰＵ２が確認した場合のみ、アドレスバスからレジスタ４のアドレスを指定し、データバスから、保護段数連続した受信パストレース信号を取得する。
次に図６のタイムチャートを参照すると、図中の期間Ｐ、期間Ｑの説明は前述した図３と同じである。
図中ａ２）のビジー情報は、ビジー状態解除後、最初に設定された図中ａ１）に示すＣＰＵ２からの抽出要求ＲＥＱにより、“Ｈ”（ビジー状態）となり、保護段数連続した直後に、“Ｌ”（ビジー解除）となる。
ＣＰＵ２はそのビジー解除を少ないタイムラグで検出し、パストレース信号のデータ（パス情報）を取得する。例えば、ＴＩＭ−Ｐの検出の保護段数を５とした場合、ハード１０は、前回サンプリングしたパス情報（６４バイト分のＪ１バイト）との比較結果が、５回連続して一致した時のみ、ビジー状態を解除し、ＣＰＵ２はビジー状態の解除を確認した時のみ、パス情報を取得する。
本発明の実施例２では、ＣＰＵ２よりサンプリング・タイミング毎に設定されたＳＴＳパストレース信号の抽出要素ＲＥＱをトリガーとして、受信ＳＴＳパストレース信号を抽出し、予め決められた保護段数連続した場合のみ、ＣＰＵ２に対して、当該パス情報をレジスタ４から転送可能であることを通知する処理を、ほぼ従来の回路規模のままで実現し、ＣＰＵ２はこの転送可能を示す情報をもとに、レジスタ４からのデータ（パス情報）の吸い上げを開始することにより、ハード１０の回路規模はそのままで、ＣＰＵ２はハード１０によるパス情報転送可否の判断タイミングを予測できる。この転送可否を示すビットを必要最小限の回数、レジスタ２５から読み取る処理を行うだけで、保護段数連続したＳＴＳパストレース信号のみを、ＣＰＵ２が吸い上げ可能となる。
以上のとおり、実施例２においては、ＣＰＵ２が、ハード１０によるサンプリング・タイミングを管理し、連続性監視によるパス情報の転送可否判断をハード１０が行うタイミングをＣＰＵ２が予測することにより、効率的に転送可否情報を読みに行く。これにより、連続保護後のＳＴＳパストレース信号のみのデータ（パス情報）転送を、タイムリーに行うことができると共に、軽減されたＣＰＵ処理負荷で実現する。
次に本発明の実施例３を説明する。
図７は本発明に係る実施例３の基本構成を示す図である。本図は、図１に示す基本構成をベースにするが、図４に示す基本構成をベースにしてもよい。
この実施例３においては、
（１）上位アラームが検出されたとき、そのアラーム情報を保護手段１３に印加して、保護手段１３に比較手段１２から入力される、特定バイトのパス情報が一致するか否かの検出結果を、無効化すると共に、それまでに累積した保護回数をそのまま維持するようにし、また
（２）その上位アラームが検出されたとき、そのアラーム情報を特定バイト抽出／保持手段１１に印加して、この特定バイト抽出／保持手段１１に保持される特定バイトのパス情報を、更新することなく、そのまま維持するようにする。
図８は図７の基本構成に基づく実施例３を示す図であり、
図９は図８に示す実施例３の動作を表すタイムチャートである。
図８において、前述した上位アラームは、図中左上の「ＡＩＳ−Ｐ ｏｒ ＬＯＰ−Ｐアラーム検出情報」として示されている。ＡＩＳは、Ａｌａｒｍ Ｉｎｄｉｃａｔｉｏｎ Ｓｉｇｎａｌであり、ＬＯＰは、Ｌｏｓｓ ｏｆ Ｐｏｉｎｔｅｒである。ＡＩＳ−Ｐ ｏｒ ＬＯＰ−Ｐのアラーム検出は、ＳＴＳパスの終端処理を行うＡＤＭにおいて必須機能であり、ＡＩＳ−Ｐ ｏｒ ＬＯＰ−Ｐアラーム検出情報は、検出装置１０に対してもともと存在していたものである。
保護部２２は、ＡＩＳ−Ｐ ｏｒ ＬＯＰ−Ｐアラーム検出情報を受けたとき、これら上位アラーム検出中にサンプリングしたＪ１バイトから構成される受信パストレース信号を用いた比較結果については、これを無効として扱う。またこのとき、連続保護回数はその直前の回数を維持する。
また、上位アラームの検出をトリガーとして、それ以降抽出されたＪ１バイト（６４バイト目のＪ１バイトまで）によって、Ｊ１バイトラッチ部３に保持されているデータ（前回サンプリングされたＪ１バイトの保持データ）が更新されることを禁止する。
次に図９のタイムチャートを参照すると、上位アラームの検出中に（ａ１）、サンプリング（ａ２）されたパストレース信号（ａ３）は無効（ａ４）として扱われる。
上記実施例３では、ＴＩＭ−Ｐの上位アラーム（ＡＩＳ−Ｐ又はＬＯＰ−Ｐ）検出をトリガーにして、上位アラーム検出中にサンプリングしたＪ１バイトから構成される受信パストレース信号は無効として扱い、保護部２２における連続性監視に影響を与えないようにする。と同時に、上位アラームの検出をトリガーとして、それ以降抽出されたＪ１バイト（６４バイト目のＪＩバイトまで）によって、Ｊ１バイトラッチ部３に保持されているデータ（前回サンプリングされたＪ１バイトの保持データ）が更新されることを禁止する。そして以上の処理を、ほぼ従来の回路規模のままで実現する。かくして、ＣＰＵ２において従来行われていた、上位アラーム検出状態での監視処理および受信ＳＴＳパストレース信号の有効性判断処理を削除し、ＴＩＭ−Ｐ検出処理のためのＣＰＵ処理負荷を軽減することが可能となる。
さらに、上位アラームの検出中に、ＣＰＵ２からＳＴＳパストレース信号のパス情報抽出要求（ＲＥＱ）が設定された場合（図４の基本構成参照）、上位アラーム復旧後、最初の抽出要求（ＲＥＱ）により抽出した受信ＳＴＳパストレース信号と、上位アラーム発生前の抽出要求（ＲＥＱ）により抽出した正常なパストレース信号とを比較（一致／不一致）することが可能となるので、上位アラーム発生前の保護回数を活かして短時間でＴＩＭ−Ｐ検出が行え、これにより迅速なトラヒックの救済が実現できる。
これについてさらに詳しく補足説明すると、以下のとおりである。
ＡＤＭ等のＳＴＳパス終端装置において、入力パス信号からＴＩＭ−Ｐの上位アラーム（ＡＩＳ−Ｐ又はＬＯＰ−Ｐ）を検出中に受信したＪ１バイトについては、正常なＪ１バイトではないから、ＴＩＭ−Ｐ検出のためにサンプリングされる受信ＳＴＳパストレース信号として使用してはならない。
この規格を適用するために、従来は、受信パストレース信号をパストレース検出装置（ハード）１が抽出中に、ＣＰＵ２はＴＩＭ−Ｐの上位アラーム（ＡＩＳ−Ｐ又はＬＯＰ−Ｐ）の検出状態を監視し、抽出された受信ＳＴＳパストレース信号の有効または無効を判断する処理を行っていた。そのため、ＴＩＭ−Ｐ検出の処理のためのＣＰＵの処理負荷は重くなってしまっていた。
また、ＣＰＵ２における上位アラーム状態の認識は、ハード（１）がそれを検出して認識するよりも遅いため、上位アラームの状態変化がＪ１バイト抽出タイミングの近傍で発生した場合には、無効とすべきパストレース信号を有効として扱ってしまったり、逆に、有効とすべきパストレース信号を無効として扱ってしまう、といったことが起こっていた。そのため、サンプリング・タイミングの周期分、ＴＩＭ−Ｐの検出が遅れてしまい、トラヒックの救済が遅れるといった問題も存在していた。実施例３では、かかる問題を解消し、リアルタイムでＴＩＭ−Ｐの検出を行うことができる。
図１０は本発明に係る実施例４を示す図（その１）であり、
図１１は同図（その２）である。また
図１２は図１１に示すメモリ部４１に入力されるデータ（４５）のデータ構成例を説明するための図であり、
図１３は図１１に示すメモリ部４１に入力されるアドレス（４２）のアドレス構成例を説明するための図である。
まず初めに、図１０および図１１の中でポイントとなる構成を要約して、以下に列記する。
１）前述の特定バイト抽出／保持手段１１が有する保持機能と、前述の転送手段が有する転送機能とは、共に、リード／ライト可能なメモリ部（ＲＡＭ）４１によって実現する。
２）前述の特定バイト抽出／保持手段１１が有する抽出機能は、特定バイト抽出部（図ではＪ１バイト抽出部）３１によって、実現し、この特定バイト抽出部３１により抽出された特定バイトのパス情報を、メモリ部４１のデータ書込みポート４５に入力する。
３）前述の比較手段はコンパレータ（ＣＯＭＰ）３５によって構成する。そして、前述の特定バイト抽出部３１により前回抽出されてメモリ部４１に書き込まれていた特定バイトのパス情報をこのメモリ部４１から読み出してこれを、そのコンパレータ３５にて、特定バイト抽出部３１から今回抽出された特定バイトのパス情報と比較する。
４）またメモリ部４１は、該メモリ部４１への特定バイトのパス情報の書込みおよび該メモリ部４１からの特定バイトのパス情報の読出しを、それぞれ許可する、書込み許可ポート４４および読出し許可ポート４３を有していて、これら書込み許可ポート４４および読出し許可ポート４３へ、それぞれ、書込み許可信号ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）および読出し許可信号ＲＥ（Ｒｅａｄ Ｅｎａｂｌｅ）を印加するための書込み／読出しタイミング生成部３３をさらに備える。
５）前述の保護手段１３は加算部（ＡＤＤＥＲ）３６にて構成する。そして前述のコンパレータ３５の出力に基づき、メモリ部４１に書き込まれた連続保護回数を読み出してその連続保護回数を、該加算部３６によりインクリメントし、そのインクリメントした連続保護回数を再びメモリ部４１に書き込む。
６）またメモリ部４１は、該メモリ部４１のデータ入力ポート４５から書き込まれるデータのアドレスと、該メモリ部４１から前述の誤接続判定部（ＣＰＵ）２へ読み出すべきデータのアドレスとを指定するためのアドレス入力ポート４２を有する。
以下、図１０および図１１の構成と動作を詳しく説明する。
受信パストレース信号を格納するメモリ部４１のアドレス構成およびデータ構成（図１２および図１３参照）については、一例としてＳＴＳ−１２信号（ＳＴＳ−１×１２）をシリアル処理する場合の構成を示している。このメモリ部４１は、入力ＳＴＳパス信号ＳｐからＪ１バイト抽出部３１により抽出した受信パストレース信号を蓄積するものである。
書込み／読出しタイミング生成部３３は、メモリ部４１への書込みおよび読出し許可信号（ＷＥ，ＲＥ）を生成するものである。
一方、ＳＴＳパス毎の６４カウンタ３７は、パストレース信号をＪ１バイト単位でメモリ部４１に書き込む際のメモリアドレス（４２）を生成するために、入力ポート４５への書込みデータがそのパストレース信号の何バイト目のデータであるかを、ＳＴＳパス単位で認識するためのものである。どのＳＴＳパスかは、ＳＴＳチャンネルカウント値により認識され、該当のＳＴＳチャンネルがセレクタ３８により選択される。
検出装置（ハード）１０は、サンプリング・タイミング生成部５からのサンプリング・タイミングをトリガーとして、ＬＦコード検出部３２において、受信Ｊ１バイト中の前述したＬＦコードのサーチを開始する。なおＬＦコードとは、６４バイトのパストレース信号のうちの最終バイトとして指定される８ビット・コードあり、ＧＲ−２５３ＣＯＲＥ規格では、‘０Ａ_Ｈ’Ｃｏｄｅが指定されている。
このようなＬＦコードのサーチを開始するとともに、ＣＰＵ２に対してビジー状態を通知し、ＣＰＵ２からメモリ部４１へのアクセスをハード的にマスクする。そのＬＦコード検出部３２においてＬＦコードを検出したら、次のフレーム内のＪ１バイトを、ＳＴＳパストレース信号の先頭バイトであるものと判定する。
かくして抽出されたＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目）と、メモリ部４１から読み出した前回のＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目）とを、コンパレータ（ＣＯＭＰ）３５にて比較し、その比較の結果、両者が不一致の場合は、メモリ部４１内のデータ（該当するＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目））を更新する。
また、第１バイト目から第６３バイト目までの不一致結果を第６４バイト目まで伝達するために、メモリ部４１には、Ｊ１バイトの他に、Ｊ１バイトの一致／不一致結果を示すＣＯＭＰビットもデータとして保持する。例えば、そのＣＯＭＰビットを「第１バイト目から、各バイトの１バイト前のＪ１バイトまでの一致比較結果を示す」こととした場合、コンパレータ（ＣＯＭＰ）３５にて比較を行い、不一致の場合は、Ｊ１バイトのデータ更新に続けて、次のＪ１バイトのアドレス（例えばＳＴＳ−１ ｃｈ＃１の２バイト目のアドレス）を指定して、ＣＯＭＰビットに「不一致」と書く処理を行う。そのコンパレータ（ＣＯＭＰ）３５における比較で一致を検出した場合でも、同一アドレスのＣＯＭＰビットが「不一致」を示している場合は、以前のＪ１バイトで不一致の検出があったことを示しているので、次のＪ１バイトのアドレスを指定して、ＣＯＭＰビットに「不一致」を書く。このようにして、Ｊ１バイトの不一致の結果が６４バイト目まで伝達される。その不一致の結果の伝達方法としては、ＣＯＭＰビットを「第１バイト目から、各バイトの１バイト前のＪ１バイトまでの一致比較結果を示す」こととする、とした前述の方法を応用して、例えばＣＯＭＰビットを「第１バイト目から、今回のＪ１バイトまでの一致比較結果を示す」こととして、Ｊ１バイトの比較を行うときには、まずメモリ部４１の１バイト前のアドレスからのＣＯＭＰビットを読み出し、次に今回のアドレスからＪ１バイトを読み出し、その比較結果を、新しいＪ１バイトと同時に今回のアドレスに書きこむことも可能である。
また、メモリ部４１には、その他に一致検出保護段数を示すコード・ビットをデータとして保持している（図１２）。６４バイト目まで一致比較を行った結果、６４バイトの全てが一致した時のみ、メモリ部４１の６４バイト目のアドレスから読み出した、前回の保護回数に、加算部３６で＋１してメモリ部４１に再び書きこむ。
また、ＬＦコード検出部３２におけるＬＦコードのサーチにおいて、受信Ｊ１バイトを６４個分（すなわち６４ＳＴＳフレーム分）サーチしてもそのＬＦコードが検出されなかった場合は、不一致として扱わせるために、メモリ部４１の６４バイト目のアドレスの保護回数コードをクリアー（例えば強制的に保護回数ビットに“０”を書き込み）、次のサンプリング・タイミングから新たなＪ１バイトの連続性監視を再開する。
このようにしてＳＴＳパストレース信号の連続性を監視し、予め決められた保護段数分Ｊ１バイトの連続を検出したときは、ビジー状態の解除をＣＰＵ２に通知する。これにより、ＣＰＵ２に、メモリ部４１に蓄積されたデータを読み出すことを許可する。ＣＰＵ２は、ビジー状態が解除されていることを確認した後、メモリ部４１へ受信パストレース信号の読出しアクセスを開始する。その読出しは、メモリ部４１へのアドレス指定用レジスタ３９およびメモリデータ通知用レジスタ４７を用いて行う。レジスタ４７は例えばＦＦである。またレジスタ３９の出力は、ライトビジー状態でないとき、セレクタ４０により選択される。
上記実施例４では、受信パストレース信号の連続性監視のために、パストレース信号を蓄える媒体としてＲＡＭ（メモリ部４１）を用い、このＲＡＭにＣＰＵ２へのデータ転送の役割も担わせることにより、小規模な回路でＪ１バイトの連続性の監視が可能となる。特に、複数のＳＴＳチャンネルについて、シリアル処理にて受信パストレース信号の処理を行う場合に、パストレース信号保持用ＲＡＭ（メモリ４１）の格納データとして、Ｊ１バイトの一致の比較結果を示すフラグ・ビット（図１２のＣＯＭＰビット）、および一致検出保護の段数を示すコード・ビット（図１２の３ビット）を追加することにより、コンパレータ３５と保護部２２としての加算部３６とを、ＳＴＳチャンネルで相互間で共用が可能となり、小規模な回路でＪ１バイトの連続性の監視が可能となる。
図１４は本発明に係る実施例５を示す図（その１）であり、
図１５は同図（その２）である。
図１４および図１５に示す実施例５は、前述した図１０および図１１に示す実施例４と大半の構成要素は同じであるが、実施例５が実施例４と異なるのは、既述の上位アラーム検出情報（例えば図７の“上位アラーム”参照）が導入されたこと、
それに伴って、微分回路５１とラッチ回路５２が導入されたこと、
ビジー表示レジスタ２５（図５参照）が導入されたこと、
抽出要求設定レジスタ５３（図５の抽出要求レジスタ２３に相当）が導入されたこと、
ライト要求検出部５４（図５の抽出要求検出部２４に相当）が導入されたこと、
ＬＦコード設定レジスタ５５が導入されたこと、
保護段数設定レジスタ５６が導入されたことである。
この中で特に注目すべき構成要素は、抽出要求設定レジスタ５３および保護段数設定レジスタ５６である。
前述した抽出要求受信手段１５（図４参照）は上記の抽出要求設定レジスタ５３を含み、この抽出要求設定レジスタ５３には、外部から指定される前述したサンプリング・タイミングの設定データを格納する。
また前述した保護手段１３（図４等参照）における前述した所定の連続保護段数を、外部から任意に設定可能とする上記の保護段数設定レジスタ５６を備える。
これらのレジスタ５３および５６について、さらに説明する。
入力パス信号Ｓｐがビットエラーを有する場合、低いレートのビットエラーであれば、受信ＳＴＳパストレース信号のサンプリング・タイミングが６秒でかつ受信期待値との不一致連続回数５回という検出条件で、正常にＴＩＭ−Ｐを検出できるとされている。しかし高いレートのビットエラーを有する場合には、上記の検出条件よりもっと頻繁にサンプリングしないとＴＩＭ−Ｐを誤検出する可能性がある。そのため、ＴＩＭ−Ｐの検出条件すなわち受信ＳＴＳパストレース信号のサンプリング・タイミング、および受信期待値との不一致連続回数は、ＧＲ−２５３−ＣＯＲＥ（Ｔｅｌｃｏｒｄｉａ Ｔｅｃｈｎｏｌｏｇｉｅｓ，ＳＯＮＥＴ Ｔｒａｎｓｐｏｒｔ Ｓｙｓｔｅｍｓ：Ｃｏｍｍｏｎ Ｇｅｎｅｒｉｃ Ｃｒｉｔｅｒｉａ）規格で検討中となっている。そのため、サンプリング・タイミングおよび保護段数を容易に変更できるようなシステム構成であることが望ましい。
このような背景のもとで、従来は、不一致連続の検出をＣＰＵ２にて実施していたため、従来の検出装置（ハード）１は保護段数を意識することなく、ＴＩＭ−Ｐ検出／解除条件に関する規格に対して柔軟に対応できる構成となっていた。
ところが本発明のようにサンプリングした受信ＳＴＳパストレース信号の連続性をハード（１０）にて監視する方法のもとでは、連続保護段数が予め決定されてしまい、上記のＴＩＭ−Ｐ検出／解除条件に関する規格に対して柔軟に対応できないことになってしまう。
そこで実施例５では、設定レジスタ５３および５６をハード（１０）に用意するという僅かな回路追加により、上記のＴＩＭ−Ｐ検出／解除条件に関する規格に対して柔軟に対応できるようにする。
すなわち、本発明のようなＴＩＭ−Ｐ検出方法において、連続保護段数の設定レジスタ５６をハード（１０）に用意することにより、ＴＩＭ−Ｐ検出／解除条件である不一致または一致回数の値を外部から設定可能とし、また、設定レジスタ５３により抽出要求タイミングを外部から設定できるようにすれば、ＴＩＭ−Ｐ検出／解除条件規格に柔軟に対応できる。
例えば、ＣＰＵ２が連続保護段数の設定レジスタ５６に「５回」を設定し、６秒周期でＳＴＳパストレース信号抽出要求を発行するように設定すれば、検出時間３０秒、サンプリング回数５回で、ＴＩＭ−Ｐの検出を実施することとなる。
図１４および図１５に示す実施例５について、さらに詳しく説明する。
ここに示す受信パストレース検出装置は、ＳＴＳ−１２信号（ＳＴＳ−１×１２）について、ＲＡＭ（４１）を使用したシリアル処理にて、パストレース信号の連続性監視、およびＣＰＵ２へのパストレース信号の通知を実現している。
受信パストレース信号のメモリ部４１は、入力ＳＴＳパス信号Ｓｐから抽出した受信パストレース信号を蓄積する。書込み／読出しタイミング生成部３３は、メモリ部４１への書込みおよび読出し許可信号を生成する。
ＳＴＳパス毎の６４カウンタ３７は、パストレース信号をＪ１バイト単位でメモリ部４１に書き込む際のメモリアドレス（４２）を生成するために、書込みデータがパストレース信号の何バイト目のデータであるかをＳＴＳパス単位で認識する。
ＣＰＵ２は、ユーザの設定により、ＴＩＭ−Ｐ機能がアクティブに設定されているＳＴＳチャンネルのみを対象として、サンプリング・タイミング毎に、パス情報の抽出要求設定レジスタ（ライト要求レジスタ）５３に“１”を設定し、ハード（１０）は、このライト要求をトリガーとして、ＬＦコード検出部３２において、受信Ｊ１バイトからのＬＦコードのサーチを開始するとともに、ＣＰＵ２に対してビジー状態を通知し（２５）、ＣＰＵ２からメモリ部４１へのアクセスをハード的にマスクする。このＬＦコードは、μ−ＣＯＭから設定可能とし、そのデフォルト値は“０Ａ_Ｈ”とする。ＬＦコード検出部３２において、ＬＦコード（上記μ−ＣＯＭ設定値と同値）を検出したら、次のフレームのＪ１バイトをＳＴＳパストレース信号の先頭バイトと判定する。その抽出したＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目）を、ＲＡＭ（４１）から読み出した該当するＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目）とコンパレータ３５にて比較を行い、その比較結果が「不一致」の場合は、ＲＡＭ（４１）のデータ（該当するＪ１バイト（例えばＳＴＳ−１ ｃｈ＃１の１バイト目））を更新すると共に、次のクロックで次のＪ１バイトアドレス（例えばＳＴＳ−１ ｃｈ＃１の２バイト目のアドレス）を指定して、ＣＯＭＰビットに「不一致」と書く処理を行う。また、コンパレータ３５における比較で「一致」を検出した場合でも、比較したＪ１バイトと同一アドレスのＣＯＭＰビットが「不一致」を示している場合は、以前のＪ１バイトで不一致検出があったことを示しているので、次のＪ１バイトのアドレスを指定して、ＣＯＭＰビットに「不一致」と書く。このようにしてＪ１バイトの不一致結果を、６４バイト目まで伝達し、６４バイト目のＪ１バイトの比較において全６４バイトの比較結果が「一致」となった場合のみ、ＲＡＭ（４１）の６４バイト目のアドレスから読み出した、前回の保護段数コードに「１」を、加算部３６にて、加算した値を再びＲＡＭ（４１）に書き込む。
また、ＬＦコード検出部３２におけるＬＦコードのサーチにおいて、受信Ｊ１バイトを６４個分（６４ＳＴＳフレーム分）サーチしてもそのＬＦコードが検出されなかった場合（そのサーチ中に一瞬でさえも、上位アラームが検出されなかった場合）は、不一致として扱わせるためにＲＡＭ（４１）の６４バイト目のアドレスの保護段数コードをクリアー（強制的に保護段数ビットに“０”を書き込む）し、次のサンプリング・タイミングから新たな連続性監視を再開する。
このようにしてＳＴＳパストレース信号の連続性を監視し、保護段数設定レジスタ５６に設定された保護段数分の連続を検出した時は、ビジー状態の解除をＣＰＵ２に通知し（２５）、ＣＰＵ２がメモリ部４１に蓄積されたデータを読み出すことを許可する。ＣＰＵ２は、ビジー状態が解除されていることを確認後、メモリ部４１へ読出しアクセスを開始する。この受信パストレース信号の読出しは、メモリ部４１へのメモリアドレス指定用レジスタ３９およびメモリデータ通知用レジスタ４７を用いて行う。
同一ＳＴＳチャンネルの上位アラーム検出時の処理としては、まず、ＬＦコードのサーチ中に、上位アラームが一瞬でも検出されかつ６４個分のサーチ時間以内にそのアラームが解除されて、その後ＬＦコードが再び検出された場合は、続く６４バイト分のＪ１バイトを有効なパストレース信号として処理を行う。しかし、ＬＦコードのサーチ中に上位アラームが検出されたがそのサーチ時間内にそのアラームが解除されなかったり、あるいは、そのアラームの解除後にＬＦコードが検出されなかったような場合には、当該サンプリングは無効として、全ての処理を終える。
また、ＬＦコード検出後のＪ１バイトのタイミング位置で、上位アラームの検出状態であった場合、そのことをトリガーとしてそのアラーム状態を、６４バイト目のＪ１位置までラッチし、書込み／読出しタイミングの生成をマスクする。このマスクは、上位アラーム検出情報の発生を捉える微分回路５１と、その微分出力をラッチするラッチ回路５２とにより、書込み／読出しタイミング生成部３３に対して行われる。このようにして、一瞬でも、パストレース信号を構成するＪ１バイト位置で上位アラームを検出した場合には、ＲＡＭ（４１）内のデータの更新を禁止し、蓄積した保護回数にも影響を与えないようにする。
以上述べてきた実施例において、パス信号ＳｐはＳＴＳパスレイヤの信号であり、前述の特定バイトは、そのＳＴＳパスレイヤの信号内にマッピングされたＪ１バイトである。
しかしこれに限らず、パス信号ＳｐはＶＴパスレイヤの信号であってもよく、この場合は前述の特定バイトはそのＶＴパスレイヤの信号内にマッピングされたＪ２バイトである。この場合は、実施例１〜５の手法をＶＴパストレース信号（Ｊ２バイト）に適用して、連続保護後の受信ＶＴパストレース信号（Ｊ２バイト）をＣＰＵ２に転送することにより、小規模な回路追加と最小限のＣＰＵ処理負荷で、ＴＩＭ−Ｖ検出機能を実現することが可能となる。
特に、処理チャンネル数の多いＶＴ ＰＴＥにおいては、ＣＰＵ２の処理負荷を軽減し、またＲＡＭ（４１）構成によりシリアル処理を可能とすることは、装置（１０）の小型化と低消費電力化のために非常に有効である。
さらに詳しく説明すると、現在、ＴＩＭ ＤｅｆｅｃｔおよびＴＩＭ Ｆａｉｌｕｒｅは、ＳＴＳパスアラームであるＴＩＭ−Ｐのみが、ＧＲ−２５３−ＣＯＲＥ（Ｔｅｌｃｏｒｄｉａ Ｔｅｃｈｎｏｌｏｇｉｅｓ，ＳＯＮＥＴ Ｔｒａｎｓｐｏｒｔ Ｓｙｓｔｅｍｓ：Ｃｏｍｍｏｎ Ｇｅｎｅｒｉｃ Ｃｒｉｔｅｒｉａ）規格において定義されており、ＴＩＭ−Ｖは定義されていない。しかし、ＶＴパスアラームとして将来ＴＩＭ−Ｖを定義する必要性があることは記述されている。
このような背景のもとで、ＶＴパスを終端し、ＴＩＭ−Ｖ（ＶＴ Ｐａｔｈ Ｔｒａｃｅ Ｉｄｅｎｔｉｆｉｅｒ Ｍｉｓｍａｔｃｈ）検出機能に対応するＡＤＭにおいては、ＴＩＭ−Ｐ検出機能に対応するＡＤＭが抱える既述の問題と同じ問題を抱えることになる。
特に、ＳＴＳ−１信号にはＶＴ１．５信号が２８チャンネルマッピングされており、例えば２．４Ｇ容量のＳＯＮＥＴ信号を処理するＡＤＭにおいて、ＳＴＳ ＰＴＥとして動作する場合のＳＴＳパストレース検出処理での最大チャンネル数は、４８チャンネルである。これに対してＶＴ ＰＴＥとして動作する場合のＶＴパストレース検出処理での最大チャンネル数は、４８×２８＝１３４４チャンネルである。このことからも、従来の技術では、ＳＴＳパストレース検出処理よりもＶＴパストレース検出処理の方が遙かに、ＣＰＵ２に大きな処理負担を掛けてしまうことは明らかである。
かかる問題を解決するために、実施例１〜５で述べた手法をＶＴパストレース信号（Ｊ２バイト）に適用して、連続保護後の受信ＶＴパストレース信号（Ｊ２バイト）をＣＰＵ２に転送することにより、効率的な回路構成でかつ最小限のＣＰＵ処理負荷で、ＴＩＭ−Ｖ検出機能を実現することができる。
本発明の最後の実施例６は、ＡＤＭの信頼性を一層向上させるための手法に関するものである。
図１６は本発明に係る実施例６の概要を示す図である。ただし、図４の構成をベースにした場合の例について示す。
すなわちパス信号Ｓｐに含まれるビットエラーを監視するビットエラー監視部６１をさらに備えた受信パストレース検出装置を示す。このビットエラー監視部６１による監視結果は、誤接続判定部（ＣＰＵ）２の判定精度を一層向上させるために利用することができる。
まず従来のビットエラー監視部について説明しておく。
図１７は従来のビットエラー監視部の一例を示す図であり、また 図１８は公知の一般的なパスオーバーヘッドを示す図である。
図１８は、パスオーバーヘッドＰＯＨのデータフォーマットを示しており、図示する９種類の制御バイトが定義されている。この中で前述したＪ１バイト（トレースバイト）は第１番目のバイトとして示されている。また第２番目のバイトはＢ３バイト（ビットエラーバイト）である。このＢ３バイトは以下述べるビットエラーの監視に関係する。
図１７を参照しながら従来技術を説明する。Ｂ３エラーの検出／解除条件に当たる３条件、すなわちエラー検出／解除用監視時間、検出／解除エラービット数のスレッショルド値、および検出／解除保護段数は、規定されている検出／解除時間の最大値、検出／解除確率の最小値、および誤検出（および解除）確率の最大値を満足するように、決定しなければならない。図１７のＢ３エラー検出回路６４を小型化するためには、この３条件を極力小さな値に決めることが得策である。ここで、検出時間とは、実際にビットエラーの状態になってから、アラームを発出するまでの時間のことである。また解除時間とは、実際にビットエラーの状態が解消してから、そのアラームを消去するまでの時間である。通常、その検出時間と解除時間は等しく設定されている（その時間については、後述する図２１のＧＲ規格を参照）。
このような背景を前提として、従来は、各種コンカチ・サイズ（ｃｏｎｃａｔｅｎａｔｅｄ ｓｉｚｅ）に対応させてＢ３エラーを検出するＡＤＭは、監視対象データのコンカチ・サイズに関係なく、同一エラーレートのＢ３エラー検出／解除用フレーム監視周期を同一の値としているか、あるいは、コンカチ・サイズ毎に（図１７のセレクタ６５参照）、検出可能な最も高いエラーレートのフレーム監視周期と同一の値、としている。その理由は、１フレーム（フレームカウンタ６３による）の平均誤り個数が、ＢＩＰ−８演算後の、Ｂ３エラーカウント用カウンタ６２による１フレームの最大エラー個数「８」を大幅に超えるような高いエラーレートでは、正確にエラー検出（比較器６６による）ができないことから、コンカチ・サイズ毎に検出可能な最大エラーレートを設けたことによる。
監視対象データのコンカチ・サイズに関係なく、エラーレートのＢ３エラー検出／解除用フレーム監視周期を全てのコンカチ・サイズについて同一の値にすると、検出／解除に最も長い監視時間を必要とするＳＴＳ−１信号の監視時間に、その他の全てのＳＴＳ−Ｎｃの監視時間を合わせることになり、その長い監視時間のために、監視対象データが大きいコンカチ・サイズであればあるほど、検出／解除エラービット数（図１７のＳＴＳ−１エラー数〜ＳＴＳ−Ｎｃエラー数参照）が必要以上に大きくなる。したがってエラーカウント用カウンタ６２の回路規模を増大させたり、コンカチ・サイズ毎に検出／解除エラービット数が異なることから回路６４が複雑化するなど、非効率な構成になってしまう。
図１９は実施例６によるビットエラー監視部の基本構成を示す図である。
本図に示すとおりビットエラー監視部６１は、監視タイマー７１と、エラービットカウンタ７２と、ビットエラー検出回路７３とからなる。
監視タイマー７１は、ビットエラーの監視タイミングを設定するものである。
エラービットカウンタ７２は、監視タイマー７１によって設定された上記の監視タイミングをもって、エラービットの発生個数を計数するものである。
ビットエラー検出回路７３は、エラービットカウンタ７２から出力されるエラービット数の、所定のエラービットスレッショルド値に対する、大小を比較して、その比較結果に応じてビットエラー検出／解除情報を生成するものである。
実施例６は、Ｂ３エラー検出／解除用フレーム監視周期を、１フレーム中のＳＴＳ−Ｎｃ ＳＰＥ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｐａｙｌｏａｄ Ｅｎｖｅｌｏｐ）のビット数に反比例する値に決め、Ｂ３エラーの検出／解除エラービット数（スレッショルド値）をコンカチ・サイズに関係なく同一の値とする。これにより検出回路８６を簡素化すると共にエラービット数を小さな値に抑えることができ、Ｂ３エラーカウント用カウンタ６２の回路規模を削減して装置の小型化を実現する。
すなわち、ＳＴＳパスをモニターし、各種コンカチ・サイズに対応したＳＴＳパスＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）を検出するＡＤＭにおいて、エラー監視の対象となるＳＴＳパス信号が大きいコンカチ・サイズであればあるほど、Ｂ３エラー検出／解除用フレーム監視周期を短くし、Ｂ３エラー検出／解除エラービット数のスレッショルドを、コンカチ・サイズに関係なく、小さな値に統一する。これにより、エラー数のカウント用カウンタ６２の回路規模を削減することができる。
図２０は図１９の基本構成の具体例を示す図である。
本図において、フレームカウンタ７１は、１２５μｓのフレーム・タイミング（ｈ）をカウントアップしてＢ３マイナー（ＭＩＮ）エラーの検出／解除監視タイミング（ｋ）を生成する。検出／解除時間は、スレッショルド毎に最大値が規格化されており、これを満足するようにＳＴＳ−１信号の検出／解除時間を決定し、これがフレームカウンタ８１の最大値となる。ＳＴＳ−Ｎｃ信号の検出／解除時間は、ＳＴＳ−１信号の検出／解除時間の１／Ｎと定め、ＳＴＳパス信号のコンカチ・サイズ情報（ｅ）に応じて、フレームカウンタ８１のカウント数を減らす方向に制御する。またこのカウンタ８１において、各ＳＴＳ信号（ＳＴＳ−１，ＳＴＳ−３ｃ，ＳＴＳ−１２ｃ…）の監視フレーム数は、スレッショルド設定値（ｉ）に反比例するように制御する。ここでＢ３ ＭＩＮ検出／解除時間をテーブルにて示す。
図２１はＢ３マイナー（ＭＩＮ）検出／解除時間を示すテーブルである。
上記のスレッショルド設定値は、本テーブルの左端に“スレッショルド”として示す。
この図２１も参照しながら図２０を説明すると、Ｂ３エラーカウント用カウンタ８２は、Ｂ３バイトのタイミング（ｇ）で入力される１フレーム毎のＢ３エラー（ｆ）の個数を、フレームカウンタ８１から入力される検出／解除タイマー時間（ｋ）だけカウントアップし、そのカウント値（ｌ）をＢ３エラー検出回路８３に送出する。
またＳＴＳパス信号のコンカチ・サイズ情報（ｅ）は、コンカチ・サイズ毎に変わる、有効なＢ３タイミング位置を認識するためにも利用される。
Ｂ３エラー検出回路８３では、監視周期（図２１の３０ｍｓ，３００ｍｓ…等）内に発生したエラー数（ｌ）と、エラービットスレッショルド（ＴＨ）値（ｍ）とを比較器８４にて比較し、検出／解除を判断する。規格で定められている検出／解除／誤検出／誤解除の確率を満足するように、エラー数のスレッショルド値ｍは、検出と解除と個別に定められており、コンカチ・サイズとスレッショルドに関係なく、共通の値とする。ここでＢ３ ＭＩＮ検出／解除エラービット数をテーブルにて示す。
図２２はＢ３マイナー（ＭＩＮ）検出／解除におけるエラービット数を示すテーブルである。
実施例６では、Ｂ３ ＭＩＮエラー検出／解除用フレーム監視周期（図２０の（ｋ））を、１フレーム中のＳＴＳ−Ｎｃ ＳＰＥのビット数に反比例する値に決めることで（図２１参照の“本発明の実施例６”の欄）、Ｂ３ ＭＩＮエラーの検出／解除エラービット数を小さな値に抑えられることができる。この結果エラーカウント用カウンタ８２の回路規模を削減することが可能となる。また、コンカチ・サイズに関係なくエラービット数のスレッショルド値が同一の値とすることから、Ｂ３ ＭＩＮエラー検出回路８３が簡素化され、その回路規模を削減することが可能となる。
以上、実施例６を要約すると、図１９（実施例６の基本構成）において、監視タイマー７１により設定される監視タイミングを、パス信号のフレーム形態の種別（ＳＴＳ−１〜ＳＴＳ−１９２ｃ）に応じて、長短変化させ、ビットエラー検出回路７３内のエラービットスレッショルド値を、そのフレーム形態の種別に拘らず、共通の一定値とするものである。
最後に実施例６に係る上記ビットエラー監視部６１について一層の信頼性向上を図る手法について説明する。
従来、Ｂ３エラーを検出する場合、ＢＩＰ（Ｂｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ）−８演算による検出確率の低下を考慮せずにＢ３エラーの検出エラービット数のスレッショルド値を決定していた。このため、回線エラーレートが高い場合に、その検出確率が規格値を満足できない場合があり、信頼性に問題があった。
このようにＢＩＰ−８パリティ演算による検出確率が低下してしまう理由は、次のとおりである。
１フレーム中に２ビット以上のエラーが発生しているとき、８パラレルに展開後の同一ビット列に、２ビット以上のエラーが発生している可能性がある。仮に８パラレル展開後の同一ビット列で偶数個のエラーが発生した場合、エラーは相殺されて検出されない。したがって、１フレーム中に２ビット以上のエラーが発生するときは、実際の回線エラービット数よりも検出されるエラービット数が少なくなる可能性がある。
この従来の検出確率の算出式は下記のとおりである。

ここで、Ｒ＝監視フレーム当たりの平均誤り個数、Ｍ＝検出保護段数である。
同じく従来、ＢＩＰ−２エラーを検出する場合、ＢＩＰ−２演算による検出確率の低下を考慮せずにＢＩＰ−２エラーの検出エラービット数のスレッショルド値を決定していた。このため、回線エラーレートが高い場合に、その検出確率が規格値を満足できない場合があり、信頼性に問題があった。
このようにＢＩＰ−２パリティ演算による検出確率が低下してしまう理由は、次のとおりである。
１スーパーフレーム中に２ビット以上のエラーが発生しているとき、８パラレルに展開後の奇数ビット列又は偶数ビット列に、２ビット以上のエラーが発生している可能性がある。仮に８パラレル展開後の奇数ビット列又は偶数ビット列で、偶数個のエラーが発生した場合、エラーは相殺されて検出されない。したがって、１スーパーフレーム中に２ビット以上のエラーが発生するときは、実際の回線エラービット数よりも検出されるエラービット数が少なくなる可能性がある。
この従来の検出確率の算出式は、下記のとおりである。

ここで、Ｒ＝監視スーパーフレーム当たりの平均誤り個数、Ｍ＝検出保護段数である。
実施例６は、ＢＩＰ−８演算による上記の検出確率の低下を考慮して、検出エラービット数のスレッショルド値を決定することにより、検出確率の信頼性を向上させるようにする。
同じく実施例６は、ＢＩＰ−２演算による上記の検出確率の低下を考慮して、検出エラービット数のスレッショルド値を決定することにより、検出確率の信頼性を向上させるようにする。
具体的には、実施例６においては、
所定のエラービットスレッショルド値を決定するに際し、ビットエラー検出確率を算出するための特定の算出式（Ａ，Ｂ）を導入し、該算出式（Ａ，Ｂ）により算出されるビットエラー検出確率が、規定のビットエラー検出確率を満足するように、そのエラービットスレッショルド値を決定するようにする。
以下、詳細例について説明する。
〈１〉実施例６の第１の態様では、ＢＩＰ−８パリティ演算によるエラービット数の低下を考慮した、下記の算出式Ａで、Ｂ３エラー検出確率を算出し、規格（最新のＧＲは、９９％以上）を満足するように、エラービット数を決定する。
上記第１の態様の検出確率の算出式Ａ：

ここで、Ｒ＝監視スーパーフレーム当たりの平均誤り個数、
Ｍ＝検出保護段数、
Ｐ_ｉ＝回線エラーｉ個の時に、検出エラービット数がＮ個未満になる確率である。
かくして、回線エラーレートが高い程、Ｐ_ｉが大きくなるので、求める検出確率はより小さくなる。
算出例１）ＳＴＳ−１、ビットエラーレート１０^−４、監視フレーム数１２０、検出エラービット数５３個、検出保護２段の場合

ａ）従来の算出式では、

ｂ）上記第１の態様での算出式Ａでは、

この結果、ＢＩＰ−８考慮すると、検出エラービット数５３個では、検出確率の規格を満足しない。
算出例２）ＳＴＳ−１、ビットエラーレート１０^−４、監視フレーム数１２０、検出エラービット数５０個、検出保護２段の場合
ａ）従来の算出式では、

ｂ）本発明の算出式Ａでは、

この結果、ＢＩＰ−８考慮しても、検出エラービット数５０個なら、検出確率の規格を満足する。
以上のようにして、ＢＩＰ−８演算による検出確率低下を考慮した上で、検出確率の規格を満足するような検出条件を採用することにより、障害検出の信頼性を向上させることが可能となる。
〈２〉実施例６の第２の態様では、ＢＩＰ−２パリティ演算によるエラービット数の低下を考慮した、下記の算出式ＢでＢＩＰ−２エラー検出確率を算出し、規格（最新のＧＲは、９９％以上）を満足するように、エラービット数を決定する。
上記第２の態様の検出確率の算出式Ｂ：

ここで、Ｒ＝監視スーパーフレーム当たりの平均誤り個数、
Ｍ＝検出保護段数、
Ｐ_ｉ＝回線エラーｉ個の時に、検出エラービット数がＮ個未満になる確率である。
かくして、回線エラーレートが高い程、Ｐ_ｉが大きくなるので、求める検出確率はより小さくなる。
算出例１）ＶＴ１．５、ビットエラーレート１０^−４、監視フレーム数４００、検出エラービット数２０個、検出保護２段の場合

ａ）従来の算出式では、

ｂ）上記第２の態様での算出式Ｂでは、

この結果、ＢＩＰ−２考慮しても、検出エラービット数２０個なら、検出確率の規格を満足する。
以上のようにして、ＢＩＰ−２演算による検出確率低下を考慮した上で、検出確率の規格を満足するような検出条件を採用することにより、障害検出の信頼性を向上させることが可能となる。
上記のことから、ＳＴＳパスをモニターし、ＳＴＳパスＢＥＲ（ビット・エラー・レート）を検出するＡＤＭにおいて、Ｂ３エラーの検出エラービット数のスレッショルド値を決定するに際し、ＢＩＰ−８演算による検出確率の低下を考慮して決定することにより、Ｂ３エラー検出確率の信頼性を高めることができる。
また同様に、ＶＴパスをモニターし、ＶＴパスＢＥＲ（ビット・エラー・レート）を検出するＡＤＭにおいて、ＢＩＰ−２エラーの検出エラービット数のスレッショルド値を決定するに際し、ＢＩＰ−２演算による検出確率の低下を考慮して決定することにより、ＢＩＰ−２エラー検出確率の信頼性を高めることができる。
以上説明したように、本発明によれば、ＳＴＳ／ＶＴパスレイヤのＴＩＭアラームの検出において、ＣＰＵ２からの要求に従って受信パストレース信号を抽出し、上位アラーム検出状態を考慮した、パストレース信号の連続性監視を実施し、保護段数連続した場合のみＣＰＵ２にそのパストレース信号を転送するようにして、ＣＰＵ２におけるＴＩＭアラームの検出を実現する。これにより、従来回路に対し小規模な回路（コンパレータ３５や加算部３６）の追加で、ＣＰＵ２の処理負荷を大幅に軽減することが可能になると共に、規格にも柔軟に対応することが容易な構成とすることができる。
さらに、ＳＴＳ／ＶＴパスのＢＥＲを検出するＡＤＭにおいては、カウンタ６２の規模を削減することが可能となる。また、検出エラービット数のスレッショルド値算出方法を改善することにより（算出式Ａ，Ｂ）、Ｂ３エラーおよびＢＩＰ−２エラーの検出確率の信頼性を高めることも可能となる。これらのことから、装置全体を小型化することが可能になるとともに、信頼性の高い安定した装置を提供することが可能となる。
以上をまとめると、ＳＴＳおよびＶＴパスレイヤの処理を行うＡＤＭにおいて、ＣＰＵ２の処理負荷の軽減、回路の効率化、信頼性の向上を図ることができる。

Claims (19)

1. 相手方装置から送信されたパス信号を受信し、その受信パス信号内にマッピングされた特定バイトに当該パスを示すために書き込まれたパス情報を、所定のサンプリング・タイミングで抽出しかつ一旦保持する特定バイト抽出／保持手段と、
   前記特定バイト抽出／保持手段に保持された前回の特定バイトのパス情報と、今回受信した特定バイトのパス情報とが一致するか否かを検出する比較手段と、
   前記比較手段による比較の結果、前記の一致が、所定の連続保護段数だけ連続したことを検出する保護手段と、
   前記保護手段により前記連続保護段数の一致が検出されたときに、前記特定バイト抽出／保持手段に保持した特定バイトのパス情報が示す値と、所定の期待値とが一致するか否かを誤接続判定部にて判定するために、該誤接続判定部にその保持されたパス情報を転送する転送手段と、
   を備える受信パストレース検出装置。
2. 前記特定バイト抽出／保持手段を起動するための抽出要求を、前記誤接続判定部から、前記サンプリング・タイミングとして、受信する抽出要求受信手段と、
   前記抽出要求受信手段が前記抽出要求を受信したときにセットされてビジー状態を表示し、前記保護手段が前記連続保護段数の一致を検出したときにリセットされて該ビジー状態を解除するビジー状態表示手段と、を備え、
   前記誤接続判定部は、前記ビジー状態表示手段がリセットされたことを確認して、前記転送手段より前記特定バイトのパス情報を読み取る請求項１に記載の受信パストレース検出装置。
3. 前記誤接続判定部は、前記の連続保護段数の一致を検出するのに要する時間を予め予測し、その予測したタイミングで、前記ビジー状態表示手段がリセットされたことを確認する請求項２に記載の受信パストレース検出装置。
4. 上位アラームが検出されたとき、そのアラーム情報を前記保護手段に印加して、該保護手段に前記比較手段から入力される、前記特定バイトのパス情報が一致するか否かの検出結果を、無効化すると共に、それまでに累積した前記保護段数をそのまま維持する請求項１に記載の受信パストレース検出装置。
5. 上位アラームが検出されたとき、そのアラーム情報を前記特定バイト抽出／保持手段に印加して、該特定バイト抽出／保持手段に保持される前記特定バイトのパス情報を、更新することなく、そのまま維持する請求項１に記載の受信パストレース検出装置。
6. 前記特定バイト抽出／保持手段が有する保持機能と、前記転送手段が有する転送機能とを、共に、リード／ライト可能なメモリ部によって実現する請求項１に記載の受信パストレース検出装置。
7. 前記特定バイト抽出／保持手段が有する抽出機能を、特定バイト抽出部によって、実現し、該特定バイト抽出部により抽出された前記特定バイトのパス情報を、前記メモリ部のデータ書込みポートに入力する請求項６に記載の受信パストレース検出装置。
8. 前記比較手段をコンパレータによって構成し、
   前記特定バイト抽出部により前回抽出されて前記メモリ部に書き込まれていた前記特定バイトのパス情報を該メモリ部から読み出してこれを、前記コンパレータにて、該特定バイト抽出部から今回抽出された該特定バイトのパス情報と比較する請求項７に記載の受信パストレース検出装置。
9. 前記メモリ部は、該メモリ部への前記特定バイトのパス情報の書込みおよび該メモリ部からの前記特定バイトのパス情報の読出しを、それぞれ許可する、書込み許可ポートおよび読出し許可ポートを有すると共に、
   前記書込み許可ポートおよび読出し許可ポートへ、それぞれ、書込み許可信号および読出し許可信号を印加するための書込み／読出しタイミング生成部を備える請求項６に記載の受信パストレース検出装置。
10. 前記保護手段を加算部にて構成すると共に、
    前記コンパレータの出力に基づき、前記メモリ部に書き込まれた前記連続保護回数を読み出してその連続保護回数を、前記加算部によりインクリメントし、そのインクリメントした連続保護回数を再び該メモリ部に書き込む請求項８に記載の受信パストレース検出装置。
11. 前記メモリ部は、該メモリ部のデータ入力ポートから書き込まれるデータのアドレスと、該メモリ部から前記誤接続判定部へ読み出すべきデータのアドレスとを指定するアドレス入力ポートを有する請求項６に記載の受信パストレース検出装置。
12. 前記抽出要求受信手段は、抽出要求設定レジスタを含み、該抽出要求設定レジスタには、外部から指定される前記サンプリング・タイミングの設定データを格納する請求項２に記載の受信パストレース検出装置。
13. 前記保護手段における前記所定の連続保護段数を、外部から任意に設定可能とする保護段数設定レジスタを備える請求項８に記載の受信パストレース検出装置。
14. 前記パス信号はＳＴＳパスレイヤの信号であり、前記特定バイトは該ＳＴＳパスレイヤの信号内にマッピングされたＪ１バイトである請求項８に記載の受信パストレース検出装置。
15. 前記パス信号はＶＴパスレイヤの信号であり、前記特定バイトは該ＶＴパスレイヤの信号内にマッピングされたＪ２バイトである請求項１に記載の受信パストレース検出装置。
16. 前記パス信号に含まれるビットエラーを監視するビットエラー監視部をさらに備える請求項１に記載の受信パストレース検出装置。
17. 前記ビットエラー監視部は、
    ビットエラーの監視タイミングを設定する監視タイマーと、
    該監視タイマーによって設定された前記監視タイミングをもって、エラービットの発生個数を計数するエラービットカウンタと、
    前記エラービットカウンタから出力されるエラービット数の、所定のエラービットスレッショルド値に対する、大小を比較して、その比較結果に応じてビットエラー検出／解除情報を生成するビットエラー検出回路と、
    を備える請求項１６に記載の受信パストレース検出装置。
18. 前記監視タイマーにより設定される前記監視タイミングを、前記パス信号のフレーム形態の種別に応じて、長短変化させ、前記ビットエラー検出回路内の前記エラービットスレッショルド値を、前記フレーム形態の種別に拘らず、共通の一定値とする請求項１７に記載の受信パストレース検出装置。
19. 前記所定のエラービットスレッショルド値を決定するに際し、ビットエラー検出確率を算出するための特定の計算式を導入し、該計算式により算出される該ビットエラー検出確率が、規定のビットエラー検出確率を満足するように、該エラービットスレッショルド値を決定する請求項１７に記載の受信パストレース検出装置。

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