JP3806749B2 - Game machine - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は遊技機に関し、詳しくは、入賞があったときに賞球の払い出しを実行する賞球制御基板とを少なくとも含み構成された遊技機に係わる。
【0002】
【従来の技術】
遊技機、例えばパチンコ遊技機においては、発射された遊技球が入賞口に入賞すると予め定められた個数の遊技球を景品球として払い出すよう構成されている。遊技盤面上の各入賞口に入賞した遊技球は、セーフ球タンクに一旦停留され、停留された遊技球はセンサにより1個づつ検出され、所定個数の景品球としての遊技球をモータ等の駆動装置により遊技者に払い出した後、検出された遊技球はセーフ球タンクから排出される。
この従来のパチンコ遊技機は、入賞した遊技球がセーフ球タンクに停留され、景品球を払い出してから機外に排出することから、停電等の不測の事態が生じても入賞した遊技球がセーフ球タンクに停留されていることから、遊技者に不利益を与えることがないという効果を有していた。
【0003】
【発明が解決しようとする課題】
しかしながら、前記従来のパチンコ遊技機は、以下の課題を有していた。
(1)セーフ球タンクを備える必要のあることから構成が嵩張り、複雑になる。(2)停電等が発生したときには、払い出すべき景品球数のデータが消滅することから、最大数の景品球を払い出すことになり正確な景品球を払い出していない。例えば、入賞球1個に対して5個又は10個の景品球を払い出すべき場合でも15個の景品球を払い出すことになる。
【0004】
これらの課題を解決するために、近年、景品球を払い出すための景品払い出し制御基板を備え、払い出すべき景品個数に対応したデータを景品払い出し基板のメモリに記憶し、このメモリをバッテリバックアップする提案が為されている。該提案に係る発明として、本願出願人は、特願平10−126693号の「弾球遊技機」に示す発明を行った。
この提案は、パチンコ機の機構を単純化することができ、且つ停電が発生したときでも遊技者に不利益を与えないという優れた効果を有する。
【0005】
しかしながら、前述した景品払い出し基板を備えるパチンコ遊技機等においては、猶、次のような課題が考えられる。賞球を払い出している最中に、停電が発生すると、落下してくる遊技球を検出することができない。特に、遊技球が落下しているとき、停電が発生すると、落下している遊技球を検出することができない。この検出されない遊技球は遊技者に賞球として払い出されてしまう。これにより、正確な賞球の払い出しが実行することができないことがあるという課題が考えられた。
本発明の遊技機は、これらの課題を好適に解決し、停電発生時においても正確な賞球の払い出しを行う遊技機を提供することを目的として為されたものである。
【0006】
【課題を解決するための手段及び効果】
前記課題を解決するため請求項1に記載の遊技機は、
賞球としての遊技球を払い出すための賞球駆動手段と、
該賞球駆動手段により払い出される遊技球を検出する賞球検出手段と、
前記賞球駆動手段を制御する賞球払出制御手段と、
払い出すべき賞球個数を記憶する記憶手段と、
を含み、前記記憶手段に記憶された賞球個数に従って賞球を払い出すよう制御する賞球制御基板を備え、
前記賞球検出手段は前記賞球制御基板の入力側に接続された遊技機において、
前記賞球制御基板への電源の供給が停止されたときには、前記記憶手段による記憶を保持する記憶保持手段と、
前記賞球制御基板への電源の供給が停止されるときには、前記賞球駆動手段の駆動を停止し、該賞球駆動手段の駆動の停止から所定時間経過後にCPUによる入力処理を停止し、その後前記記憶手段へのアクセスを禁止する処理を行った後に前記CPUの作動を停止する停電処理手段と、
を備えて構成されたことを特徴とする。
【0007】
ここで、賞球とは、パチンコ遊技機の入賞口に遊技球が入賞したとき、アレンジボール遊技機における所定の図柄の組み合わせが成立したとき等の所定の条件の成立により払い出される所定個数の遊技球をいう。
賞球制御基板への電源の供給が停止されるときとは、電源を落とす通常の処理の他、停電(瞬時の停電を含む)により電源の供給が停止される場合も当然に含まれる。
停電処理手段とは、賞球制御基板への電源の供給が停止されるときには、CPUによる入力処理を停止する前に賞球駆動手段の駆動を停止する手段であれば良く、停電等により電源の供給が停止されるとき、電源の電圧降下レベルに従ってCPUによる入力処理を停止する前に賞球駆動手段の駆動を停止する構成が考えられる。このとき、賞球駆動手段の動作を停止させてからCPUによる入力処理を停止するまでの時間は、賞球駆動手段の位置から賞球検出手段までの遊技球の落下時間を確保することが望ましい。
【0008】
前記構成を有する請求項1に記載の遊技機は、
記憶手段に記憶された賞球個数に従って賞球払出手段が賞球駆動手段を駆動制御して賞球を払い出すが、賞球制御基板への電源の供給が停止されたときには、記憶手段による記憶を記憶保持手段により保持し、更に、賞球制御基板への電源の供給が停止されるときには、CPUによる入力処理を停止する前に賞球駆動手段の駆動を停電処理手段が停止するよう働く。これにより、賞球としての遊技球が賞球駆動手段から落下している最中に停電が発生しても、この落下中の遊技球は賞球検出手段により検出され、検出された個数が未払の賞球個数から減算さたデータが記憶保持手段により停電中に記憶保持される。この結果、停電復旧後には、記憶保持された未払の賞球個数データに従って賞球の払い出しが実行され、正確な賞球の払い出しを行うことができるという優れた効果を有する。
【0010】
請求項1に記載の遊技機は、停電発生時には、賞球駆動手段の駆動を停止してから所定時間経過後にCPUによる入力処理を停止するよう働く。ここで、所定時間を、賞球駆動手段から落下して賞球検出手段により検出されるまでの時間とすれば、停電発生時に賞球駆動手段により落下させられた遊技球でも検出することができる。
【0011】
請求項2に記載の遊技機は、
賞球としての遊技球を払い出すための賞球駆動手段と、
該賞球駆動手段により払い出される遊技球を検出する賞球検出手段と、
を含み構成された賞球制御基板と、
遊技盤面上に発射された遊技球の挙動に起因した遊技の進行を司る主制御基板と、を備え、
前記賞球検出手段は前記賞球制御基板の入力側に接続された遊技機であって、
前記主制御基板に、
遊技盤面上に発射された遊技球の挙動による入賞に係るデータを前記賞球制御基板に送信する送信手段と、
前記賞球制御基板に、
前記送信手段により送信されたデータに基づき賞球個数に係るデータを記憶する記憶手段と、
該記憶手段により記憶されたデータに基づき前記賞球駆動手段により賞球を払い出す賞球払出制御手段と、
を備え、更に、
前記賞球制御基板への電源の供給が停止されたときには、前記記憶手段による記憶を保持する記憶保持手段と、
前記賞球制御基板への電源の供給が停止されるときには、前記賞球駆動手段の駆動を停止し、該賞球駆動手段の駆動の停止から所定時間経過後にCPUによる入力処理を停止し、その後前記記憶手段へのアクセスを禁止する処理を行った後に前記CPUの作動を停止する停電処理手段と、
を備えて構成されたことを特徴とする遊技機である。
【0012】
請求項2に記載の遊技機は、請求項1に記載の遊技機が有する効果と同様の効果を奏する。
【0013】
【発明の実施の形態】
以下に、本発明の好適な具体例を図面に基づいて説明する。尚、本発明の実施の形態は、下記の具体例に何ら限定されるものではなく、本発明の技術的範囲に属する限り種々の形態を採り得ることはいうまでもない。
図1に示すように、本具体例のパチンコ機10は、大きくは長方形の外枠11と前面枠12とからなり、外枠11の左隣に公知のカードリーダ13が設けられている。前面枠12は、左端上下のヒンジ14により外枠11に対し回動可能に取り付けられている。
前面枠12の下方には上皿15が設けられ、この上皿15に貸出釦16、精算釦17及び残高表示部18が設けられている。カードリーダ13のカード口19にプリペイドカードを挿入すると、記憶された残高が残高表示部18に表示され、貸出釦16を押下すると遊技球の貸出しが実行され上皿15の払い出し口より遊技球が排出される。
【0014】
前面枠12には、窓状の金枠20が前面枠12に対して解放可能に取り付けられている。この金枠20には板ガラス21が二重にはめ込まれている。板ガラス21の奥には遊技盤22が収納されている。
上皿15の前面枠12下部には、下皿23が設けられ、下皿23の右側には発射ハンドル24が取り付けられている。この発射ハンドル24の外周には、図示しない回動リングが擁され、時計方向に回動すれば遊技球を遊技盤22上に発射することができる。
上皿15と下皿23とは連結されていて、上皿15が遊技球で満杯状態になれば下皿23に遊技球を誘導するよう構成されている。
【0015】
図2はパチンコ機10を裏側から見た裏面図である。図示するように、前述した遊技盤22を脱着可能に取り付ける機構盤26が前述した外枠13に収納されている。この機構盤26には、上方から、球タンク27、誘導樋28及び払出し装置29が設けられている。この構成により、遊技盤22上の入賞口に遊技球の入賞があれば球タンク27から誘導樋28を介して所定個数の遊技球を払出し装置29により前述した上皿15に排出することができる。
また、機構盤26には主制御基板30及び賞球制御基板31が脱着可能に、遊技盤22には特別図柄表示装置32が、前面枠12の左下部には発射制御基板33が、特別図柄表示装置32の左側に外部接続端子基板50が、各々取り付けられている。尚、機構盤26を中心とした遊技球の払い出し等に関する構造は従来の構成と同様なのでその詳細な説明は割愛する。
【0016】
次に図3を用いて遊技盤22について説明する。
図3に示すように遊技盤22には、中央に特別図柄表示装置32を構成するLCDパネルユニット(以下、「LCD」という。)32a、その下部に第1種始動口としての普通電動役物36、LCD32a上部の普通図柄表示装置37、普通図柄表示装置37に表示される図柄の変動開始に用いられるLCD32aの左右の普通図柄作動ゲート38及び39、普通電動役物36下部の大入賞口40、盤面最下部のアウト口41、その他の各種入賞口、風車及び図示しない遊技釘等が備えられている。
この構成により、前述した発射ハンドル24を回動すれば発射制御基板33により駆動される発射モータ33aが駆動されて上皿15上の遊技球がガイドレールを介して遊技盤22上に発射される。発射された遊技球が各入賞口に入賞すれば遊技球は盤面裏面にセーフ球として取り込まれ、入賞しなければアウト口41を介してアウト球として同様に盤面裏面に取り込まれる。
【0017】
続いて前述したパチンコ機10の電気的構成を図4のブロック図を用いて説明する。
パチンコ機10の電気回路は、図示するように、前述した主制御基板30、賞球制御基板31、特別図柄表示装置32、発射制御基板33、ランプ制御基板34及び音制御基板35等から構成されている。尚、この回路図には、信号の受け渡しを行うために所謂中継基板等は記載していない。
【0018】
主制御基板30は、遊技制御プログラムを記憶したROM及び演算等の作業領域として働くRAMを内蔵した8ビットワンチップマイコンを中心とした論理演算回路として構成され、この他各基板又は各種スイッチ類及び各種アクチェータ類との入出力を行うための外部入出力回路も設けられている。
主制御基板30の入力側には、第1種始動口スイッチ36a、普通図柄作動スイッチ38a及び39a、役物連続作動スイッチ(以下、単に「Vスイッチ」と呼ぶ)40a、カウントスイッチ40b、満タンスイッチ43、補給スイッチ44、複数のその他入賞口スイッチ52等が接続されている。また、出力側には、大入賞口ソレノイド40c、Vソレノイド40d、普通役物ソレノイド36b及び外部接続端子基板50等が接続されている。
【0019】
第1種始動口スイッチ36aは前述した遊技盤22上の普通電動役物36内、普通図柄作動スイッチ38a及び39aは各々普通図柄作動ゲート38及び39内、Vスイッチ40aは大入賞口40内の特定領域内、同じくカウントスイッチ40bは大入賞口40内、、満タンスイッチ43は下皿23内、補給スイッチ44は球タンク27内、その他入賞口スイッチ52は普通電動役物36及び大入賞口40以外の盤面上の各々の入賞口、に各々取り付けられている。ここで、Vスイッチ40aは大入賞口40内に入賞した遊技球が特別装置作動領域(以下、「特別領域」という。)を通過したことを、カウントスイッチ40bは大入賞口40内に入賞する全ての遊技球を、満タンスイッチ43は下皿23内に遊技球が満タン状態になったことを、補給スイッチ44は球タンク27内に遊技球が存在することを、その他入賞口スイッチ52は普通電動役物36及び大入賞口40以外の盤面上の各々の入賞口に遊技球が入賞したことを、各々検出するためのものである。
また、出力側に接続された大入賞口ソレノイド40cは大入賞口40、Vソレノイド40dは大入賞口40内の特別領域、普通役物ソレノイド36bは普通電動役物36の開閉に各々使用されるものである。
【0020】
特別図柄表示装置32は、前述したLCD32aと、このLCD32aを駆動制御する図柄表示装置制御基板(以下、単に「図柄制御基板」(「画像制御基板」ともいう。)という。)32b及びバックライト及びインバータ基板等の付属ユニット32cから構成されている。図柄制御基板32bは、前述した主制御基板30と同様8ビットワンチップマイコンを中心とした論理演算回路として構成されている。
【0021】
賞球制御基板31は、主制御基板30からの指令コマンドに従って球切りモータ29bを駆動制御して入賞があった場合に遊技者に賞球としての遊技球を払い出すと共に、前述したプリペイドカードユニット13及びCR精算表示基板42等も制御するものであり、マイクロコンピュータを用いた論理演算回路として構成されている。CR精算表示基板42は、前述した上皿15の貸出釦16、精算釦17及び残高表示部18等から構成されている。
賞球制御基板31の入力側には、賞球払い出しスイッチ29aが接続されている。賞球払い出しスイッチ29aは払出し装置29内の球切りモータ29bの下方に備えられ、球切りモータ29bにより払い出される遊技球を検出する。
【0022】
発射制御基板33は、遊技者が操作する発射ハンドル24の回動量に応じて発射モータ33aを駆動制御するものであり、その他遊技者が発射停止スイッチ24bを押下したとき発射を停止させたり、発射ハンドル24に内蔵されたタッチスイッチ24aがオン状態のときタッチランプ45を点灯させるためのものである。
タッチスイッチ24aは発射ハンドル24に内蔵され遊技者が発射ハンドル24に触れていることを検出する。
【0023】
ランプ制御基板34は主としてトランジスタ等の駆動素子から構成されており、主制御基板30からの指令を受けて普通図柄表示装置37、大当たりランプやエラーランプ等のランプ類及びLED等の各種ランプ類を点灯表示させるためのものである。
【0024】
音制御基板35は音源IC及びアンプ等から構成されており、主制御基板30の指令を受けてスピーカ46を駆動制御するためのものである。
【0025】
前述した特別図柄表示装置32、賞球制御基板31、発射制御基板33、ランプ制御基板34及び音制御基板35への送信は、主制御基板30からのみ送信することができるよう一方向通信の回路として構成されている。この一方向通信の構成は、インバータ回路やラッチ回路を用いて具現化できる。
【0026】
前記主制御基板30、賞球制御基板31、図柄制御基板32b、発射制御基板33、ランプ制御基板34及び音制御基板35等へは、図5に示すように、電源回路55から各種電源が供給されている。
電源回路55は、24V交流電源からDC32V、DC12V、更にコンデンサによりDC5Vのバックアップ電源を生成するよう構成されている。そして、主制御基板30、賞球制御基板31及び図柄制御基板32b等の各基板では、供給されたDC12V電源からIC駆動用のDC5Vを生成する。
【0027】
ここで、図示するように、電源回路55から供給されるDC12Vの電源は主制御基板30の電圧監視回路60を介してCPU61のリセット(RES)端子に接続されている。
同様に、電源回路55から供給されるDC12Vの電源は賞球制御基板31の電圧監視回路62を介してCPU63のリセット(XRES)端子に接続され、バックアップ電圧監視回路64を介してCPU63のXNMI端子に接続されている。また、電源回路の5Vバックアップ電源はCPU63のバックアップ端子(VBB)に接続されている。
同様に、電源回路55から供給されるDC12Vの電源は図柄制御基板32bの電圧監視回路65を介してCPU66のリセット(RES)端子に接続されている。
【0028】
主制御基板30の電圧監視回路60は、図6に示すように、電圧監視IC11、抵抗器R17、R18及びR19、バイバスコンデンサC10等から構成されている。電圧監視IC11の入力端子であるVSB端子には、抵抗器R17とR18とで分圧したDC12Vの電源が供給され、出力端子であるRESET端子は、抵抗器R19でDC5Vにプルアップされると共に、CPU61の入力端子であるRES端子に接続されている。
尚、図示はしないが、電圧監視回路65も電圧監視回路60と同様の構成である。
【0029】
賞球制御基板31の電圧監視回路62は、図7に示すように、電圧監視IC8、抵抗器R38、R39及びR40、バイパスコンデンサC22及びC23等から構成されている。電圧監視IC8の入力端子であるVS端子には、抵抗器R39とR40とで分圧したDC12Vの電源が供給され、出力端子であるRESET端子は、抵抗器R38でDC5Vにプルアップされると共に、CPU63の入力端子であるXRES端子に接続されている。
【0030】
バックアップ電圧監視回路64は、コンパレータIC1A、抵抗器R41〜45等から構成されている。コンパレータIC1Aのマイナス入力端子には、抵抗器R43とR44とで分圧したDC5Vの電源が供給され、プラス入力端子には、抵抗器R41とR42とで分圧したDC12Vの電源が供給され、出力端子は抵抗器R45でDC5Vにプルアップされると共に、CPU63の入力端子であるXNMI端子に接続されている。
【0031】
前記構成により、パチンコ機10に電源が投入されたときの主制御基板30と、賞球制御基板31及び図柄制御基板32b等の主制御基板以外のサブ制御基板との各々のCPUの動作立ち上がり状態を、図8に示すタイミングチャートに従って説明する。
パチンコ機10に電源が投入されると、電源基板55によりDC32V、DC12V、バッテリバックアップ電源(VBB)であるDC5Vが生成される。この生成されたDC12V電源は、図5に示すように各制御基板に供給される。
【0032】
ここで、図8に示すように、電源が投入されると(ポイントP1)、DC12V電源の電圧は放物線を描いて漸次0Vから12Vに立ち上がる。この漸次立ち上がるDC12V電源の電圧が、基準値LV2になると賞球制御基板31の電圧監視回路62及び図柄制御基板32bの電圧監視回路65の出力がロウレベルからハイレベルとなりCPU63のリセットが解除され、CPU63がセキュリティチェック動作を開始する(ポイントP2)。
DC12Vの電源電圧が基準値LV2のときには、主制御基板30の電圧監視回路60の出力はロウレベルの状態を維持している。
DC12Vの電源電圧が基準値LV2から基準値LV1に上昇すると、電圧監視回路60の出力はロウレベルからハイレベルとなりCPU61のリセットが解除され、CPU61がセキュリティチェック動作を開始する(ポイントP3)。
【0033】
主制御基板30のCPU61のセキュリティチェック時間T1は、賞球制御基板31のCPU63及び図柄制御基板32bのCPU66等のサブ制御基板の各CPUのセキュリティチェック時間T2と同等かそれ以上長くなるように設計されている。
尚、セキュリティチェックとは、周知の如く、ワンチップマイコンであるCPU61、63及び66が遊技の進行内容を書き込んだROMの内容が正規の内容であるか否かをチェックする機能のことである。
【0034】
主制御基板30のセキュリティチェック時間T1がサブ制御基板のセキュリティチェック時間T2以上であり、且つ主制御基板30のCPU61のセキュリティチェック動作がサブ制御基板のセキュリティチェック動作よりも遅く実効される。これにより、主制御基板30のCPU61がROMに書き込まれたプログラムに従って遊技の制御を実行開始するときには(ポイントP5)、サブ制御基板の各CPUは既に遊技の制御を実行している(ポイントP4)。この結果、電源投入後直ちに、主制御基板30のCPU61が各サブ制御基板にデータを送信しても、各サブ制御基板は本来の制御を実行しているので確実にデータを受信することができる。
尚、本具体例では、セキュリティチェック時間T1は約439msであり、主制御基板30のCPU61が電源の投入から遊技の制御を実行するまでの時間は、約529ms〜549msである。また、セキュリティチェック時間T2は約200msであり、サブ制御基板の1つである賞球制御基板31のCPU63が電源の投入から遊技の制御を実行するまでの時間は、約202ms〜203msである。
【0035】
次にパチンコ遊技機10への電源投入が遮断されるときの動作を、図9に示すタイミングチャートに従って説明することにする。
パチンコ遊技機10への電源投入が遮断されると(ポイントP6)、DC12Vの電源電圧は、遮断直後の低下が著しいもののその後はほぼリニアに低下してゆき所定時間後に0Vとなる。このリニアに漸減してゆく途中で、前述の基準電圧LV1に至ると(ポイントP7)、主制御基板30の電圧監視回路60の出力電圧がハイレベルからロウレベルに変化しCPU61をリセット状態とする。この後、時間の経過に従ってDC12Vの電源電圧は漸減してゆき基準電圧LV3に至ると(ポイントP8)、賞球制御基板31のバックアップ電圧監視回路64の出力電圧がハイレベルからロウレベルに変化する。これにより賞球制御基板31のCPU63のXNMI端子がロウレベルとなり、CPU63にノンマスカブルインターラプトがかかることになる。
【0036】
DC12Vの電源電圧が基準電圧LV3から更に低下し基準電圧LV2に至ると(ポイントP9)、賞球制御基板31の電圧監視回路62及び図柄制御基板32bの電圧監視回路65等の各サブ制御基板の電圧監視回路の出力電圧はハイレベルからロウレベルに変化する。これにより、各サブ制御基板のCPUをリセット状態とする。
ここで、賞球制御基板31のRAMはバッテリバックアップされており、電源遮断時もRAMに記憶されたデータは所定時間(本具体例では、約1時間20分〜約3時間30分)保持される。ところで、前述したように、賞球制御基板31のCPU63がリセット状態とされる前に、XNMI端子が有効とされる。これにより、CPU63は、RAMへのアクセスを禁止して書き込みを阻止する。これにより、リセット状態となる不安定な状態でのRAMの内容をバッテリバックアップするのではなく、リセット前の安定したRAMの内容をバッテリバックアップすることができる。
【0037】
前述したように、電源投入が遮断される場合、先ず主制御基板30のCPU61をリセット状態とし(ポイントP7)、その後、サブ制御基板の各CPUをリセット状態とする(ポイントP9)。これにより、主制御基板30のCPU61が電源投入が遮断される前に送信したデータを各サブ制御基板が確実に受信されるという効果を有する。
尚、本具体例では、基準電圧LV1は9.39V〜10.21Vであり、基準電圧LV3は8.00V〜9.23Vであり、基準電圧LV2は7.20V〜7.75Vとなるよう設計されている。
【0038】
前記構成を有する本具体例の作用を図10〜図15に従って説明することにする。
主制御基板30のCPU61により実行される処理が、図10に示す「入賞記憶ルーチン」に移行すると、先ず、入賞が有るか否かが判定される(ステップS100)。本具体例では、始動口としての普通電動役物36が5個賞球、大入賞口40が15個賞球、その他入賞口が10個賞球の入賞口として構成されている。普通電動役物36に入賞したことは第1種始動口スイッチ36a、大入賞口40に入賞したことはカウントスイッチ40b、その他の入賞口に入賞したことはその他入賞口スイッチ52により検知される。
入賞があるとの肯定判断が為されると(ステップS100)、未払入賞数MMNの値がインクリメント(+1)され(ステップS110)、その後入賞順番記憶処理が実行され(ステップS120)、処理はリターンに抜ける。また、ステップS100で否定判断が為されると、処理はリターンに抜ける。
【0039】
入賞順番記憶処理(ステップS120)は、図11のメモリマップに示すように、20バイトのメモリ空間上に1入賞に対して2ビットのメモリを使用して賞球数を判別するデータが入賞の順番に書き込まれる。本具体例では、5個賞球の入賞口の入賞に対して01(H)、10個賞球の入賞口の入賞に対して10(H)、15個賞球の入賞に対して11(H)のデータが書き込まれる。本具体例では、入賞が検知された順番に最下位ビットから2ビットづつ使用されて1バイト中に4個の入賞に対する賞球個数を表すデータが書き込まれ、1バイトのメモリが使用されれば、次の上位のアドレスのメモリに書き込まれる。メモリ空間のどの位置に書き込むかは、インクリメントされた未払入賞数MMNの値により判定することができる。
【0040】
前記「入賞記憶ルーチン」により入賞データが記憶されると、図12に示す「入賞送信ルーチン」が実行される。尚、図10に示す「入賞記憶ルーチン」及び図12に示す「入賞送信ルーチン」は、ハード割り込みにより定期的に実行される。
図12に示す「入賞送信ルーチン」では、前記未払入賞数MMNの値が零でないか否かが先ず判定される(ステップS150)。未払入賞数MMNの値が零でなければ、入賞送信処理が実行される(ステップS160)。本具体例では、アドレスA000(H)の1バイトのデータがそのまま、即ち、4個の入賞に対する賞球個数のデータが一度に図柄制御基板32bに送信される。例え、未払入賞数MMNの値が3以下1以上であっても1バイトのデータがそのまま送信される。
入賞送信処理が実行されると、前記未払入賞数MMNの値から値4が減算され(ステップS170)、次に減算処理された未払入賞数MMNの値が零以下か否か判定される(ステップS180)。零以下でないとの否定判定が為されると、記憶更新処理が実行され(ステップS190)、処理はリターンに抜ける。
【0041】
記憶更新処理(ステップS190)は、アドレスが1上のアドレスの1バイトのデータをアドレスが1下のアドレスにコピーする処理をデータが書き込まれていないアドレスまで繰り返し実行する処理である。具体的に言えば、アドレスA001(H)のデータをアドレスA000(H)に、アドレスA002(H)のデータをアドレスA001(H)、アドレスA003(H)のデータをアドレスA002(H)、に次々と1バイトづつコピーする処理であり、データが書き込まれていないアドレスまで繰り返し実行する処理である。
一方、前記ステップS180において、未払入賞数MMNの値が零以下との肯定判定が為されると、未払入賞数MMNの値を零クリアし(ステップS200)、アドレスA000(H)〜A013(H)までのメモリを零クリアする処理(ステップS210)が実行され、リターンに抜ける。また、ステップS150で否定判断が為されると、処理はリターンに抜ける。
【0042】
尚、本具体例では、入賞送信処理(ステップS160)は、1バイトのデータを1回の処理により送信する構成としたが、アドレスA000(H)の最下位ビットである1ビット目及び2ビット目のデータを1回の処理により送信する構成としても良い。この構成の場合には、送信処理の後に未払入賞数MMNの値がデクリメント(−1)され、記憶更新処理はデータを2ビットづつ右シフトし、7ビット目と最上位ビットである8ビット目には、アドレスが1つ上の1ビット目と2ビット目のデータがコピーされる。
【0043】
賞球制御基板31のCPU63は、主制御基板30からの入賞データの送信があることを判定すると(ステップS250(図13 「受信データ記憶ルーチン」))、未払入賞数ZMNを加算する処理を実行する(ステップS260)。
前記ステップS260の加算処理は、送信された1バイトのデータが4個の入賞に対する各々の入賞個数を表したデータであれば未払入賞数ZMNを+4、3個の入賞に対する各々の入賞個数を表したデータであれば未払入賞数ZMNを+3、2個の入賞に対する各々の入賞個数を表したデータであれば未払入賞数ZMNを+2、1個の入賞に対する各々の入賞個数を表したデータであれば未払入賞数ZMNを+1、加算する処理である。
未払入賞数ZMNの加算処理が為されると(ステップS260)、未払入賞数ZMNがメモリオーバでないか否か判定される(ステップS270)。本具体例では、入賞個数を記憶するメモリは、図11に示した主制御基板の入賞個数を記憶するメモリと同様、20バイトのメモリが容易されていて、5個賞球の賞球個数を01(H)、10個賞球の賞球個数を10(H)、15個賞球の賞球個数を11(H)の2ビットが使用される。従って、20バイトのメモリで80個の遊技球の入賞に対する各々の賞球個数を記憶することができる。
【0044】
メモリオーバでないとの判定が為されると、入賞順番記憶処理が実行される(ステップS280)。この処理は、主制御基板30で行ったステップS120の処理と同様、入賞に対応した賞球個数をメモリ上に書き込む処理であって、加算される前の未払入賞数ZMNに+1した未払入賞数ZMNに対応するメモリ空間上から送信された1〜4の入賞数を加算した未払入賞数ZMNに対応するメモリ空間上に01(H)、10(H)又は11(H)のデータが書き込まれる。尚、送信された1バイトのデータにより入賞数が1〜4のいずれであるかは、最上位ビットからどのビットまで00(H)が連続するかで判定できる。
前記ステップS270において、送信された1バイトのデータに表された1個〜4個の入賞個数がメモリオーバに該当する場合には、該当する入賞個数分だけ加算されて新たなオーバ入賞数OMNとする処理が実行される(ステップS290)。
【0045】
ステップS280及び/又はステップS290の処理が実行されると、賞球個数M5D、MAD、MEDの加算処理が実行され(ステップS300)、リターンに抜ける。この処理は、送信された1バイトのデータの中に01(H)のデータがあれば賞球個数M5Dをインクリメント(+1)し、10(H)のデータがあれば賞球個数MADをインクリメントし、11(H)のデータがあれば賞球個数MEDをインクリメントする処理である。また、ステップS250で否定判断されると、処理はリターンに抜ける。
図13に示す「受信データ記憶ルーチン」の各処理を実行することにより、払い出すべき15個賞球の入賞数が賞球個数MED、10個賞球の入賞数が賞球個数MAD、5個賞球の入賞数賞球個数M5Dとして記憶され、又、払い出すべき80個の入賞球に対する入賞の順番がメモリA000〜A013(H)上に記憶される。
【0046】
ここで、1回の送信処理により2ビットのデータ、即ち、1個の入賞に対するデータを送信する構成とした場合には、図14に示す「受信データ記憶ルーチン」の各処理(ステップS310〜S390)を実行することにより、払い出すべき15個賞球の入賞数を賞球個数MED、10個賞球の入賞数を賞球個数MAD、5個賞球の入賞数を賞球個数M5Dとして記憶し、又、払い出すべき80個の入賞球に対する入賞の順番をアドレスA000(H)〜A013(H)のメモリに記憶する構成としても良い(ステップS360〜S390)。同様の説明については、図13を援用する。
【0047】
次に賞球制御基板31のCPU63が球切りモータ29bを駆動制御して賞球の払い出しを行う処理を、図15に示す「賞球払出しルーチン」に従って説明する。
前記ステップS260の処理により加算処理される未払入賞数ZMNの値が零でなく、且つオーバ入賞数OMNが零であれば(ステップS400〜S410)、未だ払い出していない入賞に対する賞球個数がメモリA000(H)〜A013(H)上に入賞の順番に記憶されていることになる。この場合には、賞球制御基板31のCPU63は、アドレスの番地がA000(H)の最下位ビットである1ビット目と2ビット目のメモリに書き込まれたデータが、11(H)、10(H)又は01(H)かを判定する処理を行う(ステップS420)。
【0048】
判定処理により11(H)と判定されれば、賞球払い出しスイッチ29aにより15個の遊技球が払い出されたことが検出されるまで球切りモータ29bを駆動制御し(ステップS430)、その後、賞球個数MEDの値をデクリメント(−1)する処理を実行する(ステップS440)。判定処理により10(H)と判定されれば、賞球払い出しスイッチ29aにより10個の遊技球が払い出されたことが検出されるまで球切りモータ29bを駆動制御し(ステップS450)、その後、賞球個数MADの値をデクリメント(−1)する処理を実行する(ステップS460)。判定処理により01(H)と判定されれば、賞球払い出しスイッチ29aにより5個の遊技球が払い出されたことが検出されるまで球切モータ29bを駆動制御し(ステップS470)、その後、賞球個数M5Dの値をデクリメント(−1)する処理を実行する(ステップS480)。
【0049】
賞球払い出し処理の実行が終了すると(ステップS420〜S480)、入賞順番記憶更新を実行した後(ステップS490)、未払入賞数ZMNをデクリメントし(ステップS500)、処理はリターンに抜ける。入賞順番記憶更新処理(ステップS490)は、A000(H)番地の1バイトのデータを2回右にシフト、即ち、書き込まれたデータが2ビット右に移動する処理を実行し、7ビット目と最上位ビットである8ビット目とには、A001(H)番地の1ビット目と2ビット目とのデータを移動させ、この処理をデータが書き込まれていないアドレスまで繰り返すことにより行われる。
一方、前記ステップS410によりオーバ入賞数OMNが零でないとの判定が為されたときは、未だ払い出されていない入賞の賞球データが80個を超えて入賞の順番が記憶されていない賞球を払い出す処理が実行され(ステップS510)、ステップS500の処理が行われ、処理はリターンに抜ける。また、ステップS400で否定判断なら、処理はリターンに抜ける。ステップS510のオーバ賞球払出し処理を、図16に示す「オーバ賞球払出し処理」に従って説明することにする。
【0050】
この処理では、賞球制御基板31のCPU63は、先ず、賞球個数MEDの値が零か否か(ステップS550)、賞球個数MADの値が零か否か(ステップS560)、賞球個数M5Dの値が零か否か(ステップS570)が次々と判定実行される。
賞球個数MEDの値が零でなければ(ステップS550)、15個の遊技球を賞球として払い出した後に賞球個数MEDの値をデクリメントする(ステップS580〜S590)。賞球個数MEDの値が零で、且つ賞球個数MADの値が零でなければ(ステップS550〜S560)、10個の遊技球を賞球として払い出した後に賞球個数MADの値をデクリメントする(ステップS600〜S610)。賞球個数MEDの値及び賞球個数MADの値が共に零で、且つ賞球個数M5Dの値が零でなければ(ステップS550〜S570)、5個の遊技球を賞球として払い出した後に賞球個数M5Dの値をデクリメントする(ステップS620〜S630)。
【0051】
前記ステップS580及びS590、前記ステップS600及びS610、又は前記ステップS620及びS630のいづれかの処理を実行した後、オーバ入賞数OMNの値がデクリメントされ(ステップS640)、処理は「リターン」に抜ける。また、前記ステップS550〜S570により賞球個数MED、MAD及びM5Dの値が全て零との判定が為されたときには何も実行せず、処理はそのまま「リターン」に抜ける。
【0052】
以上、詳細に説明した本具体例によると、主制御基板30は、入賞の順番に賞球個数を記憶し、この記憶した入賞データを賞球制御基板31に送信する。一方、賞球制御基板31は、20バイトのメモリがメモリオーバするまでは、入賞の順番に賞球個数を記憶し、賞球が追いつかず又は入賞が一時に大量に発生し、20バイトのメモリがオーバしたときには、賞球個数だけを記憶する。そして、メモリオーバした分については、賞球個数の多いものから順番に賞球を実行する。これにより、通常時には、入賞の順番に賞球を払い出すことができると共に、賞球が追いつかない過渡時には、メモリオーバした分については賞球個数の多い賞球を優先して払い出しを実行する。この結果、入賞の順番を記憶するメモリ空間を徒に大きくすることなく構成することができるという優れた効果を有する。また、本具体例ではバッテリバックアップ機能を搭載しているので、停電から復帰したときでも、記憶保持されたデータに従って賞球を払い出すことができ、しかも入賞の順番に賞球を払い出すことができるという効果を有する。
【0053】
更に、本具体例では、メモリオーバする場合には、メモリオーバした分を優先して払い出し、その後に入賞順番に対応して払い出す構成を採用しているので、賞球払い出し処理の途中で入賞データが送信されても、賞球処理が為された後のデータにそのまま書き込み処理を実行すれば良く、入賞データの記憶処理を徒に複雑にしないという優れた効果も有する。
また、本具体例では、主制御基板30から賞球制御基板31に送信する入賞データは1バイトのデータを一度に送信する構成としているので、主制御基板30の送信処理及び賞球制御基板31の受信処理の時間短縮を行うことができるという優れた効果も有する。
【0054】
その上、本具体例では、メモリオーバしない状態では、アドレスA000(H)〜A013(H)の20バイトのメモリ空間上に、入賞の順番に賞球個数を示すデータを書き込むと共に、賞球個数を示すデータである賞球個数M5D、MAD、MEDをインクリメントする構成としているので、何等かの理由によりアドレスA000(H)〜A013(H)のメモリに書き込まれたデータの一部又は全部が消滅しても、賞球個数M5D、MAD、MEDに従って賞球の払い出しを実効することができ、遊技者に不測の不利益を与えないという効果を有する。
また、メモリオーバしなときには、アドレスA000(H)〜A013(H)に書き込まれたデータが示す賞球個数の合計と、賞球個数M5D、MAD、MEDが示す賞球個数の合計とを比較することにより賞球個数の合計に誤りがないか否かを比較判定することができるという効果も有する。
【0055】
また、本具体例では、主制御基板30から賞球制御基板31に一方向にデータを送信する構成を採用しているが、電源投入時には、主制御基板30のCPU61よりも賞球制御基板31CPU63が早く立ち上がるよう構成しているので、停電等から復帰した直後に遊技球の入賞があっても、主制御基板30が賞球制御基板31に送信する入賞に係るデータは必ず受信することができるという効果を有する。
一方、停電等により電源が遮断されるときには、賞球制御基板31よりも主制御基板30が早く動作を停止させられるので、主制御基板30が送信した入賞に係るデータを賞球制御基板31が受信しないという弊害を未然に防止することができるという効果を有する。
その上、XRES端子が有効となって賞球制御基板31のCPU63が動作を停止する前にXNMI端子が有効となり、このときRAMにデータの書き込みを禁止することができるので、電源が不安定な状態でのデータを書き込むことなく正確な入賞データを停電時に記憶保持することができるという極めて優れた効果も有する。
【0056】
本具体例では、メモリオーバした場合の賞球の払い出しは、賞球個数の多いものを優先して払い出すよう構成したが、賞球個数の少ないものを優先して払い出すよう構成しても何等問題無い。
また、本具体例では、停電から復帰したときには、記憶保持されたデータに従い入賞の順番に賞球を払い出すよう構成したが、停電から復帰したときには、賞球個数の多い入賞を優先して、或いは賞球個数の少ない入賞を優先して払い出す構成としても良い。
更に、本具体例では、メモリオーバするまでは、メモリに賞球個数を示すデータを入賞の順番に書き込むと共に、対応する賞球個数M5D、MAD、MEDの値をインクリメントする構成としたが、メモリオーバしたときのみ賞球個数M5D、MAD、MEDの値をインクリメントし、メモリオーバしないときはメモリに賞球個数を示すデータを入賞の順番に書き込むだけの構成としても何等問題無い。
【0057】
次に図17乃至図20を用いて第2の具体例について説明する。
第2の具体例では、第1の具体例で用いた図7に示す回路として図17に示す回路を採用するものであり、その他の構成は第1の具体例をそのまま採用したものである。
第2の具体例では、第1の具体例の図7に示す回路に電圧監視回路70を追加し、この電圧監視回路70の出力をCPU63の割り込み端子XINTに接続したものである。電圧監視回路70は、主制御基板30の電圧監視回路60と同一の構成である。
【0058】
第2の具体例では、停電等により電源基板55より賞球制御基板31への電源の供給が停止されると(ポイントP6)、図18のタイミングチャートに示すように、12V電源の電圧がレベルLV1に低下すると電圧監視回路70の働きによりCPU63の割り込み端子XINTが有効となる(ポイントP7)。このタイミングは具体例1で説明した主制御基板30のCPU61が作動を停止するタイミングと同じ時期である。
CPU63の割り込み端子XINTが有効となると(ステップS700)、図19に示す「停電処理ルーチン1」が実行され、CPU63は球切りモータ29bの駆動が停止され(ステップS710)、処理はリターンに抜ける。この球切りモータ29bの駆動停止処理は、球切りモータ29bが駆動信号が出力されていないときでも、念のため実行される。ステップS700で否定判断の場合には、処理はリターンに抜ける。
【0059】
12V電源の電圧がレベルLV1から更に低下しレベルLV3になると、バックアップ電圧監視回路64の働きにより強制割り込み端子XNMI端子が有効となり強制割り込み処理が実行される(図18ポイントP8)。この強制割り込み処理の中で図20に示す「停電処理ルーチン2」が実行される。
停電処理ルーチン2では、CPU63は、賞球払い出しスイッチ29aによる検出処理を停止(ステップS750)した後にRAMへのアクセスを禁止する処理を実行し(ステップS760)、処理はリターンに抜ける。
12V電源の電圧がレベルLV3から更に低下しレベルLV2になると、電圧監視回路62の働きによりリセット端子XRESが有効となりCPU63が作動を停止する(図18 ポイントP9)。
【0060】
第2の具体例によると、停電等により賞球制御基板31への電源の供給が停止されると、CPU63は、先ず、球切りモータ29bの駆動を停止し、所定時間経過後に賞球払い出しスイッチ29aによる入力を停止し、その後RAMへのアクセスを禁止する処理を実行する。これにより、停電発生時に、賞球払い出しスイッチ29aによる賞球個数の検出処理が停止された後に球切りモータ29bが賞球払い出し処理を実行することなく、賞球個数の検出漏れを防止することができる。その上、球切りモータ29bの駆動を停止し、所定時間経過後に賞球払い出しスイッチ29aによる入力を停止しているので、停電発生時に球切りモータ29bから落下中の遊技球があったとしても、この落下中の遊技球も賞球として検出することができるという優れた効果を有し、賞球個数を正確に検出することができるという効果を有する。
【0061】
尚、本具体例では、賞球制御基板31のCPU63のXNMI端子が有効となったとき賞球払い出しスイッチ29aの検出処理を停止し、その後RAMへのアクセスを禁止する構成としたが、この具体例に本発明の要旨は限定されるものではない。例えば、球切りモータ29bから賞球払い出しスイッチ29aまでの距離が長い場合には、XNMI端子が有効となる時をXRES端子が有効となる時期に近づけるよう構成しても良いし、或いはバックアップ電圧監視回路64を設けることなくXRES端子が有効となった直後にRAMへのアクセス禁止を実行するよう構成しても良い。
【図面の簡単な説明】
【図1】本発明を採用した遊技機10を示す外観斜視図である。
【図2】遊技機10を裏面からみた裏面図である。
【図3】遊技機10の遊技盤22の構成を示す正面図である。
【図4】遊技機10の電気的構成を示すブロック図である。
【図5】電源基板55から電源を供給する構成を示すブロック図である。
【図6】主制御基板30の電圧監視回路60の構成を示す回路図である。
【図7】賞球制御基板31の電圧監視回路62及びバックアップ電圧監視回路64の構成を示す回路図である。
【図8】電源投入時の主制御基板30のCPU61及び各サブ制御基板のCPUの動作状態を示すタイミングチャートである。
【図9】電源投入遮断時の主制御基板30のCPU61及び各サブ制御基板のCPUの動作状態を示すタイミングチャートである。
【図10】「入賞記憶ルーチン」の処理を示すフローチャートである。
【図11】入賞の順番を記憶するメモリ領域を示すメモリマップである。
【図12】「入賞送信ルーチン」の処理を示すフローチャートである。
【図13】「受信データ記憶ルーチン」の処理を示すフローチャートである。
【図14】第2具体例の「受信データ記憶ルーチン」の処理を示すフローチャートである。
【図15】「賞球払出しルーチン」の処理を示すフローチャートである。
【図16】「オーバ賞球払出し処理」での処理を示すフローチャートである。
【図17】第2具体例の賞球制御基板31の電圧監視回路62、バックアップ電圧監視回路64、電圧監視回路70の構成を示す回路図である。
【図18】電源投入遮断時の賞球制御基板31のCPUの動作状態を示すタイミングチャートである。
【図19】「停電処理ルーチン1」の処理を示フローチャートである。
【図20】「停電処理ルーチン2」の処理を示フローチャートである。
【符号の説明】
10…パチンコ機 22…遊技盤 24…発射ハンドル
24a…タッチスイッチ 30…主制御基板 31…賞球制御基板
32…特別図柄表示装置
32a…LCDパネルユニット(LCD)
32b…図柄表示装置制御基板(図柄制御基板)
33…発射制御基板 34…ランプ制御基板
35…音制御基板 36…普通電動役物(始動口)
36a…第1種始動口スイッチ
37…普通図柄表示装置 40…大入賞口
40a…役物連続作動スイッチ(VSW)
40b…テンカウントスイッチ(カウントSW)
52…その他入賞口スイッチ 55…電源基板
60、62、65…電圧監視回路
61、63、66…CPU(ワンチップマイコン)
64…バックアップ電圧監視回路
70…電圧監視回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a gaming machine, and in particular, to a gaming machine that includes at least a prize ball control board that executes payout of prize balls when a prize is awarded.
[0002]
[Prior art]
A gaming machine, such as a pachinko gaming machine, is configured to pay out a predetermined number of gaming balls as prize balls when the launched gaming balls win a prize opening. The game balls won in each winning opening on the game board surface are temporarily stopped in the safe ball tank, and the stopped game balls are detected one by one by a sensor, and a predetermined number of prize balls are driven by a motor or the like. After paying out to the player by the device, the detected game ball is discharged from the safe ball tank.
In this conventional pachinko machine, the winning game balls are stopped in the safe ball tank, and after the prize balls are paid out, they are discharged out of the machine. Since it was stopped in the ball tank, it had the effect of not giving a disadvantage to the player.
[0003]
[Problems to be solved by the invention]
However, the conventional pachinko gaming machine has the following problems.
(1) The configuration is bulky because it is necessary to have a safe ball tankRIt gets complicated. (2) When a power outage or the like occurs, data on the number of prize balls to be paid out disappears, so that the maximum number of prize balls is paid out and an accurate prize ball is not paid out. For example, even if 5 or 10 premium balls are to be paid out for one winning ball, 15 premium balls are paid out.
[0004]
In order to solve these problems, in recent years, a prize payout control board for paying out a prize ball is provided, and data corresponding to the number of prizes to be paid out is stored in a memory of the prize payout board, and this memory is backed up by a battery. Proposals have been made. As the invention related to the proposal, the applicant of the present invention has made an invention shown in “Ball Ball Game Machine” of Japanese Patent Application No. 10-126693.
This proposal has an excellent effect that it can simplify the mechanism of the pachinko machine and does not give a disadvantage to the player even when a power failure occurs.
[0005]
ShiHowever, in the pachinko gaming machine equipped with the prize payout board described above, the following problems can be considered. If a power failure occurs while paying out a prize ball, the falling game ball cannot be detected. In particular, when a game ball is falling, if a power failure occurs, the falling game ball cannot be detected. This undetected game ball is paid out to the player as a prize ball. As a result, there has been a problem that accurate prize payout may not be executed.
The gaming machine of the present invention has been made for the purpose of providing a gaming machine that solves these problems suitably and that accurately pays out prize balls even when a power failure occurs.
[0006]
[Means and effects for solving the problems]
In order to solve the above-mentioned problem, the gaming machine according to
Prize ball driving means for paying out game balls as prize balls,
Prize ball detecting means for detecting a game ball paid out by the prize ball driving means;
Prize ball payout control means for controlling the prize ball driving means;
Storage means for storing the number of prize balls to be paid out;
And a prize ball control board for controlling the prize balls to be paid out according to the number of prize balls stored in the storage means.,
The prize ball detecting means is connected to the input side of the prize ball control board.In the gaming machine that was
A storage holding means for holding the storage by the storage means when the supply of power to the prize ball control board is stopped;
When the supply of power to the prize ball control board is stopped,in frontStop driving the ball driving meansThen, the input process by the CPU is stopped after a predetermined time has elapsed from the stop of the driving of the prize ball driving means, and then the operation of the CPU is stopped after performing the process of prohibiting access to the storage means.Power failure processing means,
It is characterized by comprising.
[0007]
Here, the prize ball is a predetermined number of games to be paid out when a predetermined condition is satisfied, such as when a game ball wins a winning slot of a pachinko gaming machine or when a predetermined symbol combination is established in an arrange ball gaming machine. Say a sphere.
When the supply of power to the winning ball control board is stopped, the normal process of turning off the power supply as well as the case where the supply of power is stopped due to a power failure (including an instantaneous power failure) is naturally included.
The power failure processing means is when the supply of power to the prize ball control board is stopped.Input processing by CPUAny means may be used as long as it stops the driving of the award ball driving means before stopping the power supply.Input processing by CPUIt is conceivable to stop the driving of the prize ball driving means before stopping the driving. At this time, after stopping the operation of the prize ball driving meansInput processing by CPUIt is desirable to secure the time for the game ball to fall from the position of the prize ball driving means to the prize ball detecting means for the time until the stop.
[0008]
The gaming machine according to
In accordance with the number of prize balls stored in the storage means, the prize ball payout means drives and controls the prize ball drive means to pay out the prize balls. When the supply of power to the prize ball control board is stopped, the storage by the storage means is performed. Is held by the memory holding means, and when the supply of power to the prize ball control board is stopped,Stop input processing by CPUBefore powering off, the power failure processing means stops driving the prize ball driving means. As a result, even if a power failure occurs while a game ball as a prize ball is falling from the prize ball driving means, the falling game ball is detected by the prize ball detection means, and the number of detected balls is not yet detected. Data subtracted from the number of winning balls is stored and held during a power failure by the storage holding means. As a result, after the power failure is restored, the winning balls are paid out in accordance with the unpaid winning ball number data stored and retained, and there is an excellent effect that the winning balls can be paid out accurately.
[0010]
Claim1When a power failure occurs, the gaming machine described in 1) stops driving the prize ball driving means after a predetermined time has elapsed.Input processing by CPUWork to stop. Here, if the predetermined time is a time from when the ball is dropped from the prize ball driving means until it is detected by the prize ball detection means, it is possible to detect even a game ball dropped by the prize ball driving means when a power failure occurs. .
[0011]
Claim2The gaming machine described in
Prize ball driving means for paying out game balls as prize balls,
Prize ball detecting means for detecting a game ball paid out by the prize ball driving means;
A prize ball control board configured to include:
A main control board that controls the progress of the game due to the behavior of the game ball launched on the game board surface,
The prize ball detecting means is connected to the input side of the prize ball control board.A gaming machine,
On the main control board,
Transmitting means for transmitting data related to winning by the behavior of the game ball launched on the game board surface to the prize ball control board;
On the prize ball control board,
Storage means for storing data relating to the number of prize balls based on the data transmitted by the transmission means;
A prize ball payout control means for paying out a prize ball by the prize ball driving means based on the data stored in the storage means;
In addition,
A storage holding means for holding the storage by the storage means when the supply of power to the prize ball control board is stopped;
When the supply of power to the prize ball control board is stopped,in frontStop driving the ball driving meansThen, the input process by the CPU is stopped after a predetermined time has elapsed from the stop of the driving of the prize ball driving means, and then the operation of the CPU is stopped after performing the process of prohibiting access to the storage means.Power failure processing means,
A gaming machine characterized by comprising the above.
[0012]
Claim2The gaming machine according to claim1The effect similar to the effect which the described gaming machine has is produced.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Preferred embodiments of the present invention will be described below with reference to the drawings. The embodiments of the present invention are not limited to the following specific examples, and it goes without saying that various forms can be adopted as long as they belong to the technical scope of the present invention.
As shown in FIG. 1, the
An
[0014]
A window-shaped
A
The
[0015]
FIG. 2 is a back view of the
In addition, the
[0016]
Next, the
As shown in FIG. 3, the
With this configuration, when the above-described launch handle 24 is rotated, the launch motor 33a driven by the
[0017]
Next, the electrical configuration of the
As shown in the figure, the electric circuit of the
[0018]
The
On the input side of the
[0019]
Also, the big prize opening solenoid 40c connected to the output side is the
[0020]
The special
[0021]
The prize
A prize ball payout switch 29 a is connected to the input side of the prize
[0022]
The
The touch switch 24 a is built in the firing handle 24 and detects that the player is touching the
[0023]
The
[0024]
The
[0025]
A circuit for one-way communication so that the transmission to the special
[0026]
As shown in FIG. 5, various power sources are supplied to the
The
[0027]
Here, as shown in the figure, the
Similarly, the DC12V power supplied from the
Similarly, DC12V power supplied from the
[0028]
As shown in FIG. 6, the
Although not shown, the voltage monitoring circuit 65 has the same configuration as the
[0029]
As shown in FIG. 7, the voltage monitoring circuit 62 of the prize
[0030]
The backup
[0031]
With the above-described configuration, the operation start state of each CPU of the
When the
[0032]
Here, as shown in FIG. 8, when the power is turned on (point P1), the voltage of the DC12V power supply gradually rises from 0V to 12V in a parabolic manner. When the voltage of the DC12V power supply that gradually rises to the reference value LV2, the outputs of the voltage monitoring circuit 62 of the prize
When the power supply voltage of DC12V is the reference value LV2, the output of the
When the power supply voltage of DC12V rises from the reference value LV2 to the reference value LV1, the output of the
[0033]
The security check time T1 of the
As is well known, the security check is a CPU that is a one-chip microcomputer.61,63as well as66Is a function for checking whether or not the content of the ROM in which the game progress is written is normal.
[0034]
The security check time T1 of the
In this specific example, the security check time T1 is about 439 ms, and the time from when the
[0035]
Next, the operation when the power supply to the
When the power supply to the
[0036]
When the power supply voltage of DC12V further decreases from the reference voltage LV3 and reaches the reference voltage LV2 (point P9), each sub-control board such as the voltage monitoring circuit 62 of the prize
Here, the RAM of the winning
[0037]
As described above, when the power is turned off, first, the
In this specific example, the reference voltage LV1 is 9.39V to 10.21V, the reference voltage LV3 is 8.00V to 9.23V, and the reference voltage LV2 is designed to be 7.20V to 7.75V. Has been.
[0038]
The operation of this example having the above configuration will be described with reference to FIGS.
When the processing executed by the
When an affirmative determination is made that there is a winning (step S100), the value of the unpaid winning number MMN is incremented (+1) (step S110), and then the winning order storing process is executed.(Step S120), Processing goes back to return.If a negative determination is made in step S100, the process returns.
[0039]
In the winning order storing process (step S120), as shown in the memory map of FIG. 11, the data for determining the number of winning balls using a 2-bit memory for a single winning on the 20-byte memory space is the data for winning a prize. Written in order. In this specific example, 01 (H) is awarded for a winning opening of five prize balls, 10 (H) is awarded for a winning opening of 10 prize balls, and 11 ( H) data is written. In this specific example, if 2 bits from the least significant bit are used in the order in which a winning is detected, data representing the number of winning balls for 4 winnings is written in 1 byte, and 1 byte memory is used. Are written in the memory of the next higher address. Which position in the memory space is to be written can be determined based on the incremented unpaid prize number MMN.
[0040]
When winning data is stored by the “winning storage routine”, a “winning transmission routine” shown in FIG. 12 is executed. The “winning storage routine” shown in FIG. 10 and the “winning transmission routine” shown in FIG. 12 are periodically executed by a hardware interrupt.
In the “winning transmission routine” shown in FIG. 12, it is first determined whether or not the value of the unpaid winning number MMN is zero (step S150). If the value of the unpaid prize MMM is not zero, a winning transmission process is executed (step S160). In this specific example, the 1-byte data at the address A000 (H) is left as it is, that is, for 4 winningsversusThe number of prize balls to be transmitted is transmitted to the
When the winning transmission process is executed, the
[0041]
The storage update process (step S190) is a process of repeatedly executing a process of copying 1-byte data with an address of 1 above to an address with an address of 1 up to an address where no data is written. Specifically, the data at address A001 (H) is at address A000 (H), the data at address A002 (H) is at address A001 (H), and the data at address A003 (H) is at address A002 (H). This is a process of copying one byte at a time, and repeatedly executing up to an address where data is not written.
On the other hand, if an affirmative determination is made in step S180 that the value of the unpaid prize number MMN is zero or less, the value of the unpaid prize number MMN is cleared to zero (step S200), and addresses A000 (H) to A013. Processing to clear the memory up to (H) to zero (step S210) is executed.And return to returnTheIf a negative determination is made in step S150, the process returns.
[0042]
In this specific example, the winning transmission process (step S160) is configured to transmit 1-byte data by a single process, but the first bit which is the least significant bit of the address A000 (H).2bitEyeThe data may be transmitted by a single process. In the case of this configuration, the value of the unpaid prize MMM is decremented (−1) after the transmission process, and the storage update process shifts the data to the right by 2 bits, and the 7th bit and the most significant bit, 8 bitsIn eyeThe data of the first bit and the second bit that are one address higher is copied.
[0043]
When the
In the addition process in step S260, if the transmitted 1-byte data is data representing the number of winnings for each of the four winnings, the number of unpaid winnings ZMN is +4, and the number of winnings for each of the three winnings is calculated. In the case of the data shown, the number of unpaid winnings ZMN is +3, and in the case of data representing the number of winnings for each of two winnings, the amount of unpaid winnings ZMN is +2, and the number of winnings for each winning is shown. In the case of data, this is a process of adding +1 to the unpaid prize number ZMN.
When the unpaid prize amount ZMN is added (step S260), it is determined whether or not the unpaid prize number ZMN is memory over (step S270). In this specific example, the memory for storing the number of winning prizes is a 20-byte memory, similar to the memory for storing the number of winning prizes of the main control board shown in FIG. Two bits of 01 (H), 10 (H) winning ball numbers and 11 (H) 15 winning ball winning balls are used. Therefore, each 20-byte memory can store the number of winning balls for each of 80 gaming balls.
[0044]
If it is determined that the memory is not over, a winning order storing process is executed (step S280). This process is a process of writing the number of winning balls corresponding to the winning in the memory, similar to the process of step S120 performed on the
Step S27At zero,When 1 to 4 winning numbers shown in the transmitted 1-byte data correspond to memory over, a process for adding the corresponding winning number to a new over winning number OMN is executed. (Step S290).
[0045]
When the processing of step S280 and / or step S290 is executed, the addition processing of the number of prize balls M5D, MAD, and MED is executed.(Step S300)To return. This process increments (+1) the number of winning balls M5D if there is 01 (H) data in the transmitted 1-byte data, and increments the number of winning balls MAD if there is 10 (H) data. , 11 (H), there is a process for incrementing the number of prize balls MED.If a negative determination is made in step S250, the process returns.
By executing each process of the “reception data storage routine” shown in FIG. 13, the number of winning prizes for the 15 prize balls to be paid out is the number of prize balls MED, the number of winning prizes is the number of prize balls MAD, 5 The number of winning balls is stored as the number of winning balls M5D, and the order of winning for the 80 winning balls to be paid out is stored in the memories A000 to A013 (H).
[0046]
Here, when the configuration is such that 2-bit data, that is, data for one winning is transmitted by one transmission process, each process (steps S310 to S390) of the “reception data storage routine” shown in FIG. ), The number of winning prizes for 15 prize balls to be paid out is memorized as the number of prize balls MED, the number of winning prizes for 10 prize balls is stored as the number of prize balls MAD, and the number of winning prizes of 5 prize balls is stored as the number of prize balls M5D. In addition, the winning order for the 80 winning balls to be paid out may be stored in the memory at addresses A000 (H) to A013 (H).(Steps S360 to S390).For similar explanation, FIG. 13 is used.
[0047]
Next, a process in which the
If the value of the unpaid winning number ZMN to be added by the process of step S260 is not zero and the over-winning number OMN is zero (steps S400 to S410), the number of winning balls for a winning that has not yet been paid out is stored in the memory. It is stored in order of winning on A000 (H) to A013 (H). In this case, the
[0048]
If it is determined 11 (H) by the determination process, the ball is cut out until it is detected by the prize ball payout switch 29a that 15 game balls have been paid out.RThe motor 29b is driven and controlled (step S430), and thereafter, a process of decrementing (-1) the value of the prize ball number MED is executed (step S440). If it is determined as 10 (H) by the determination processing, the ball is cut out until it is detected by the prize ball payout switch 29a that 10 game balls have been paid out.RThe motor 29b is driven and controlled (step S450), and then a process of decrementing (-1) the value of the prize ball number MAD is executed (step S460). If it is determined as 01 (H) by the determination process, the ball cutting motor 29b is driven and controlled until it is detected by the prize ball payout switch 29a that five game balls have been paid out (step S470). A process of decrementing (-1) the value of the number of winning balls M5D is executed (step S480).
[0049]
When the execution of the winning ball payout process is completed (steps S420 to S480), the winning order storage update is executed (step S490), and then the unpaid winning number ZMN is decremented.Shi(Step S500), Processing goes back to return. In the winning order storage update process (step S490), the 1-byte data at address A000 (H) is shifted to the right twice, that is, the written data is moved to the right by 2 bits. The data of the first bit and the second bit of address A001 (H) is moved to the eighth bit which is the most significant bit, and this process is repeated until an address where no data is written.
On the other hand, if it is determined in step S410 that the over-winning number OMN is not zero, the number of winning ball data that has not been paid out has exceeded 80, and the winning ball for which the winning order is not stored. The process of paying out is executed(Step S510)Then, the process of step S500 is performed, and the process returns. If a negative determination is made in step S400, the process returns..Step S510The over winning ball payout process will be described according to the “over winning ball payout process” shown in FIG.
[0050]
In this process, the CPU of the prize ball control board 3163. First, whether the value of the prize ball number MED is zero (step S550), whether the value of the prize ball number MAD is zero (step S560), and whether the value of the prize ball number M5D is zero (step S550). S570) is successively determined and executed.
If the value of the number of prize balls MED is not zero (step S550), the value of the number of prize balls MED is decremented after paying out 15 game balls as prize balls (steps S580 to S590). If the value of the prize ball number MED is zero and the value of the prize ball number MAD is not zero (steps S550 to S560), the value of the prize ball number MAD is decremented after paying out 10 game balls as prize balls. (Steps S600 to S610). If the value of the prize ball number MED and the value of the prize ball number MAD are both zero and the value of the prize ball number M5D is not zero (steps S550 to S570), the prize is awarded after paying out five game balls as prize balls. The value of the number of balls M5D is decremented (steps S620 to S630).).
[0051]
After executing any one of the steps S580 and S590, the steps S600 and S610, or the steps S620 and S630, the value of the over-winning number OMN is decremented (step S640), and the process returns to “return”. If it is determined in steps S550 to S570 that the values of the number of winning balls MED, MAD, and M5D are all zero, nothing is executed and the process returns to “return”.
[0052]
As described above, according to the specific example described in detail, the
[0053]
Further, in this specific example, when the memory is over, a configuration is adopted in which the amount of memory over is paid out first and then paid out in accordance with the winning order. Even if the data is transmitted, it is only necessary to execute the writing process on the data after the winning ball process is performed, and it has an excellent effect of not complicating the storing process of the winning data.
In this specific example, the winning data transmitted from the
[0054]
In addition, in this specific example, in a state where the memory is not over, data indicating the number of winning balls is written in the winning order in the 20-byte memory space of addresses A000 (H) to A013 (H), and the number of winning balls Since the prize ball numbers M5D, MAD, and MED, which are data indicating the data, are incremented, some or all of the data written in the memory at addresses A000 (H) to A013 (H) for some reason disappears. Even so, the payout of prize balls can be effected according to the number of prize balls M5D, MAD, and MED, and there is an effect that no unexpected disadvantage is given to the player.
When the memory is not over, the total number of prize balls indicated by the data written to addresses A000 (H) to A013 (H) is compared with the total number of prize balls indicated by the number of prize balls M5D, MAD, and MED. By doing so, it is possible to compare and determine whether or not there is an error in the total number of prize balls.
[0055]
Further, in this specific example, a configuration in which data is transmitted in one direction from the
On the other hand, when the power is cut off due to a power failure or the like, the
In addition, the XNMI terminal becomes valid before the XRES terminal becomes valid and the
[0056]
In this specific example, the payout of the prize ball when the memory is over is configured to give priority to paying out a prize ball with a large number of prize balls. There is no problem.
Also, in this specific example, when returning from a power failure, it is configured to pay out the winning balls in the order of winning according to the stored data, but when returning from a power failure, priority is given to winning with a large number of winning balls, Alternatively, the payout may be made with priority given to winnings with a small number of prize balls.
Further, in this specific example, until the memory is over, data indicating the number of winning balls is written in the memory in the order of winning, and the corresponding winning ball numbers M5D, MAD, and MED are incremented. There is no problem even if the value of the number of winning balls M5D, MAD, and MED is incremented only when it is over, and when the memory is not over, the data indicating the number of winning balls is simply written in the winning order in the memory.
[0057]
Next, a second specific example will be described with reference to FIGS.
In the second specific example, the circuit shown in FIG. 17 is adopted as the circuit shown in FIG. 7 used in the first specific example, and the first specific example is used as it is for the other configurations.
In the second specific example, a voltage monitoring circuit 70 is added to the circuit shown in FIG. 7 of the first specific example, and the output of the voltage monitoring circuit 70 is connected to the interrupt terminal XINT of the
[0058]
In the second specific example, when the supply of power from the
When the interrupt terminal XINT of the
[0059]
When the voltage of the 12V power supply further decreases from the level LV1 to the level LV3, the forced interrupt terminal XNMI terminal becomes valid by the operation of the backup
In the power
When the voltage of the 12V power supply further decreases from the level LV3 to the level LV2, the reset terminal XRES is enabled by the action of the voltage monitoring circuit 62, and the
[0060]
According to the second specific example, when the supply of power to the prize
[0061]
In this specific example, when the XNMI terminal of the
[Brief description of the drawings]
FIG. 1 is an external perspective view showing a
FIG. 2 is a back view of the
3 is a front view showing a configuration of a
4 is a block diagram showing an electrical configuration of the
FIG. 5 is a block diagram showing a configuration for supplying power from a
6 is a circuit diagram showing a configuration of a
7 is a circuit diagram showing configurations of a voltage monitoring circuit 62 and a backup
FIG. 8 is a timing chart showing the operating states of the
FIG. 9 is a timing chart showing operation states of the
FIG. 10 is a flowchart showing processing of a “winning storage routine”.
FIG. 11 is a memory map showing a memory area for storing a winning order.
FIG. 12 is a flowchart showing processing of a “winning transmission routine”.
FIG. 13 is a flowchart showing processing of a “reception data storage routine”.
FIG. 14 is a flowchart showing processing of a “reception data storage routine” of a second specific example.
FIG. 15 is a flowchart showing processing of “prize ball payout routine”.
FIG. 16 is a flowchart showing processing in “over prize ball payout processing”;
17 is a circuit diagram showing configurations of a voltage monitoring circuit 62, a backup
FIG. 18 is a timing chart showing the operating state of the CPU of the prize
FIG. 19 is a flowchart showing processing of “power
FIG. 20 is a flowchart showing processing of “power
[Explanation of symbols]
10 ...
24a ...
32 ... Special symbol display device
32a ... LCD panel unit (LCD)
32b ... design display control board (design control board)
33 ...
35 ...
36a ... First type startmouthswitch
37 ... Normal
40a ... Actors continuous operation switch (VSW)
40b ... Ten-count switch (count SW)
52 ... Other prize opening switches 55 ... Power supply board
60, 62, 65 ... voltage monitoring circuit
61, 63, 66 ... CPU (one-chip microcomputer)
64 ... Backup voltage monitoring circuit
70: Voltage monitoring circuit
Claims (2)
該賞球駆動手段により払い出される遊技球を検出する賞球検出手段と、
前記賞球駆動手段を制御する賞球払出制御手段と、
払い出すべき賞球個数を記憶する記憶手段と、
を含み、前記記憶手段に記憶された賞球個数に従って賞球を払い出すよう制御する賞球制御基板を備え、
前記賞球検出手段は前記賞球制御基板の入力側に接続された遊技機において、
前記賞球制御基板への電源の供給が停止されたときには、前記記憶手段による記憶を保持する記憶保持手段と、
前記賞球制御基板への電源の供給が停止されるときには、前記賞球駆動手段の駆動を停止し、該賞球駆動手段の駆動の停止から所定時間経過後にCPUによる入力処理を停止し、その後前記記憶手段へのアクセスを禁止する処理を行った後に前記CPUの作動を停止する停電処理手段と、
を備えて構成されたことを特徴とする遊技機。Prize ball driving means for paying out game balls as prize balls,
Prize ball detecting means for detecting a game ball paid out by the prize ball driving means;
Prize ball payout control means for controlling the prize ball driving means;
Storage means for storing the number of prize balls to be paid out;
A prize ball control board that controls to pay out a prize ball according to the number of prize balls stored in the storage means ,
In the gaming machine connected to the input side of the prize ball control board, the prize ball detecting means is
A storage holding means for holding the storage by the storage means when the supply of power to the prize ball control board is stopped;
When the supply of power to the prize ball control board is stopped, the driving of pre-Symbol prize ball driving means is stopped, stop the input processing by the CPU from the stop of the driving of that prize ball drive means after a predetermined time has elapsed, Then, a power failure processing means for stopping the operation of the CPU after performing a process for prohibiting access to the storage means ,
A gaming machine characterized by comprising the above.
該賞球駆動手段により払い出される遊技球を検出する賞球検出手段と、
を含み構成された賞球制御基板と、
遊技盤面上に発射された遊技球の挙動に起因した遊技の進行を司る主制御基板と、を備え、
前記賞球検出手段は前記賞球制御基板の入力側に接続された遊技機であって、
前記主制御基板に、
遊技盤面上に発射された遊技球の挙動による入賞に係るデータを前記賞球制御基板に送信する送信手段と、
前記賞球制御基板に、
前記送信手段により送信されたデータに基づき賞球個数に係るデータを記憶する記憶手段と、
該記憶手段により記憶されたデータに基づき前記賞球駆動手段により賞球を払い出す賞球払出制御手段と、
を備え、更に、
前記賞球制御基板への電源の供給が停止されたときには、前記記憶手段による記憶を保持する記憶保持手段と、
前記賞球制御基板への電源の供給が停止されるときには、前記賞球駆動手段の駆動を停止し、該賞球駆動手段の駆動の停止から所定時間経過後にCPUによる入力処理を停止し、その後前記記憶手段へのアクセスを禁止する処理を行った後に前記CPUの作動を停止する停電処理手段と、
を備えて構成されたことを特徴とする遊技機。Prize ball driving means for paying out game balls as prize balls,
Prize ball detecting means for detecting a game ball paid out by the prize ball driving means;
A prize ball control board configured to include:
A main control board that controls the progress of the game due to the behavior of the game ball launched on the game board surface ,
The prize ball detection means is a gaming machine connected to the input side of the prize ball control board ,
On the main control board,
Transmitting means for transmitting data related to winning by the behavior of the game ball launched on the game board surface to the prize ball control board;
On the prize ball control board,
Storage means for storing data relating to the number of prize balls based on the data transmitted by the transmission means;
A prize ball payout control means for paying out a prize ball by the prize ball driving means based on the data stored in the storage means;
In addition,
A storage holding means for holding the storage by the storage means when the supply of power to the prize ball control board is stopped;
When the supply of power to the prize ball control board is stopped, the driving of pre-Symbol prize ball driving means is stopped, stop the input processing by the CPU from the stop of the driving of that prize ball drive means after a predetermined time has elapsed, Then, a power failure processing means for stopping the operation of the CPU after performing a process for prohibiting access to the storage means ,
A gaming machine characterized by comprising the above.
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