JP3796960B2 - オペレーションターミナル - Google Patents
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Description
【発明の属する技術分野】
この発明は、音声データを用いて音声ガイドするオペレーションターミナルに関するものである。
【0002】
【従来の技術】
図8は、従来のモニタ装置の内部構成を示すブロック図である。
図において、101はオペレーションターミナルとしてのモニタ装置、102はモニタ装置101の全体を制御するCPU、103はCPU102のバスに接続されプログラムを格納するROM、104はプログラム途中の演算結果等を一時的に格納するRAM、105は通常ROMあるいはフラッシュROMで構成され、表示器に表示する内容を予め記憶しておくモニタデータメモリ、106はCPU102および表示コントローラ107の両方からアドレスバス、データバスを介してアクセスできるVRAMであり、アドレスバス、データバス、リードイネーブル、ライトイネーブル信号等のコントロール信号をそれぞれ2系統持っている。107は表示デバイス109用の信号を作り出す表示コントローラであり、使用する表示デバイス109の種類にマッチした特性を持ち、表示デバイス109の表示タイミング、或は、バス構成によりその特性が決定される。108は実際に表示デバイス109に必要な信号、例えば赤、緑、青のそれぞれの色の構成を表すRGB信号等を作り出す表示デバイスインタフェース回路(以下、表示I/Fと称す)、109は表示I/F108から出力された信号に基づき画像を表示する表示デバイス、110はキーボード111からキー入力が発生した場合、モニタ装置101のCPU102に事象を知らせるキー入力I/F、112はモニタ装置101のモニタ対象となるプログラマブルコントローラ20との通信を行う通信I/F、20はモニタ装置101と接続されたプログラマブルコントローラである。
【0003】
図9は、モニタデータメモリ105に表示させるべき内容(表示画面、モニタ条件等)であるモニタデータを記憶させるときの構成を示した該略図である。
図において、30はモニタデータを作成するためのツールで、通常パソコンなどが用いられる。31はパソコン30上でモニタ装置101に表示したい画面の固定部分の作画、及び可変部分である表示部のモニタ条件、モニタしたい演算結果が格納されているシーケンサのデバイス番号等の設定を行うためのS/Wパッケージ、32はパソコン30及びS/Wパッケージ31で作成したモニタデータをモニタデータメモリ105にコピーするための例えばROMライタである。
ここで、作成したモニタデータをROMライタ32を使いコピーしたモニタデータメモリ105を、モニタ装置101に装着することにより、或いは、モニタデータメモリ105をフラッシュROMで構成した場合は、通信を用いてモニタデータを転送することにより、モニタ装置101はモニタデータメモリ105の内容に基づき表示器にモニタ画像を表示する。
【0004】
図10は、モニタデータメモリ105内部に格納されるモニタデータの内容を示した図である。
図に示されるように、モニタデータは、モニタデータメモリ全体の構成に関する情報を格納する先頭アドレス情報ヘッダ50、表示デバイス109にどのような図形を表示するかを格納するキャンバス図形情報51、プログラマブルコントローラ20のどのデバイスをモニタするかのモニタ条件設定情報52、各画面に表示する文字の情報であるテキストキャンバス設定情報53、その他の補助機能情報54に分けられる。
【0005】
ここで、先頭アドレス情報ヘッダ50は、格納されているモニタデータメモリ105のトータルサイズ、及びキャンバス画面データ情報ヘッダ51、モニタ条件設定情報52、テキストキャンバス設定情報53、補助機能情報54等の各画面データの格納される位置をそれぞれ指し示すアドレス等から構成される。
【0006】
キャンバス図形情報51には、トータルの画面数、及び、各画面ごとのキャンバス図形の先頭アドレスが格納されるキャンバス図形情報ヘッダ51a、及びその後に各画面毎の、主に直線、丸、四角形などの図形の種類を示す部分と、細線、太線、破線などの線の種類を示す部分と、色を示す部分と、その図形を画面上のどこに配置するかの座標を示し、これらが複数集まることにより表示させる1画面分のキャンパス図形を構成するキャンバス図形データ51bが格納されている。なお、キャンバス図形情報51は、図形の種類、線の種類、色、座標が複数集まることにより1画面分のデータが構成される。
【0007】
モニタ条件設定情報52には、モニタ条件を設定している画面数、及び、各画面ごとのモニタ条件設定情報52bが格納されている先頭アドレス格納52a、及びその後に各画面毎に数値表示、文字列表示、部品表示などのモニタの種類を示す部分と、表示の位置と、プログラマコントローラのデバイスを参照するタイミングを示すモニタタイミング部とから構成される各画面に対応するモニタ条件設定情報52bが格納されている。なお、モニタ条件設定情報52bは、モニタの種類、表示位置、モニタタイミングが複数集まることにより1画面分のデータが構成される。
【0008】
テキストキャンバス設定情報53は、テキストキャンバスの設定されている画面数、及び、各画面ごとのテキストキャンバスデータ53bの先頭アドレスが格納されるテキストキャンバス設定情報ヘッダ53a、及びその後にテキストの文字数、表示位置、文字列コードから構成されるテキストキャンバスデータ53bが格納されている。なお、キャンバステキストデータ53bは、テキストの文字数、表示位置、文字列コードが複数集まることにより1画面分のデータが構成される。
【0009】
補助機能情報54は、設定されているそれぞれの補助機能先頭アドレスが格納されている補助機能情報ヘッダ54a、その後にそれぞれの補助機能を動作させるための条件であるレポートデータ54b、アナウンスデータ54cが格納されている。
【0010】
図10に示されるモニタデータは、通常、パソコン30等でモニタデータ作成用のS/Wパッケージ31を動作させて作成する。このとき設定するデータは表示デバイス109に表示する基本的な図形の部分と、その中に表示させたい文字、あるいは、プログラマブルコントローラに接続しプログラマブルコントローラ内部のデバイスをモニタリングする場合は、どのデバイスの情報を表示するか、あるいは、キー入力に対してどのデバイスの内容を変更するか等を設定する。
【0011】
以上のように作成されたデータを、図9に示すようにパソコン30等からRS232C等のシリアルI/FでROMライタ32へ転送し、その後、ROMライタ32によりモニタデータメモリ105へデータを書き込む。
通常、モニタデータメモリ105は、ROM等のメモリが使用され、モニタデータメモリ105へデータを書き込むことによりROMの中にモニタデータが格納される。そのROMをモニタ装置に実装することによりユーザが作成した画面の上でプログラマブルコントローラのデバイスをモニタ、あるいはキー入力を可能にする。
【0012】
次に図8を用いて従来のオペレーションターミナルの動作について説明する。なお、モニタ装置101が、プログラマブルコントローラ20に接続され、プログラマブルコントローラ20のモニタを行う場合について説明する。
モニタ装置101において、CPU102は予めROM103の中に格納されたマイクロプログラムに従って演算及び表示処理等を実行する。
表示処理時、CPU102は、モニタデータメモリ5に格納されたモニタデータを逐次読み出し、このモニタデータを基にモニタすべきデータを収集すべく、通信I/F112を介してプログラマブルコントローラ20と通信を行い、モニタデータ中のモニタ条件設定情報52に基づき、プログラマブルコントローラ20内の演算結果が格納されているデバイスの内容等をプログラマブルコントローラ20から読みだし、そのデバイスの内容をワークRAM4に格納する。
【0013】
その後、CPU102は、モニタデータ中に格納されているキャンバス図形情報51、テキストキャンバス設定情報53に基づき、1画面分の固定表示部分を求め、ワークRAM104から読み出した可変表示部分であるデバイスの内容とを合成し、VRAM106に書き込む。
そして、表示コントローラ107は、CPU102がVRAM106上に書いたデータを読み込み、表示I/F108に出力する。
表示I/F108は、表示デバイス109の特性にあった出力に信号を変換し、表示デバイス109に出力する。例えばLCDの場合は、電圧及び、電流を使用するLCDに見合ったレベルに変換し、CRTのようにRGB入力を持つ表示デバイス109に対しては、RGB信号に変換して出力することにより、所定のモニタ結果を表示デバイス109に表示する。
【0014】
また、キーボード111からのキー入力により、キー入力I/F110を介してCPU102に対し、割り込みを発生した場合は、モニタデータで指定されるデバイス番号に基づいてプログラマブルコントローラ20の内部デバイス情報を変更する。
【0015】
次に、音声出力を可能としたモニタ装置について説明する。
図11は、従来の2チャンネルの音声出力を可能とするための表示器ブロック図である。
図において、図8と同一符号は、同一または相当する構成を示している。
113は一時的に音声データを蓄えておく音声用バッファメモリ、114は音声用バッファメモリ113のメモリのアドレスを生成し音声用バッファメモリ114からの音声データを取り出すと共に、メモリより読み出したデータを所定のクロックに同期しシリアルデータに変換し出力する音声制御回路、115は音声制御回路114より出力されるシリアルデータを逐次アナログデータに変換するD/A変換回路、116はアナログデータに含まれるサンプリング周波数以上の周波数成分をカットオフするフィルタ回路である。
なお、図11において、音声用バッファメモリ113a、113b、音声制御回路114a、114b、D/A変換回路115a、115b、フィルタ回路116a、116bは、2chの音声出力の関係上、それぞれ2個づつ設けられている。
【0016】
次に、従来の2チャンネル音声出力を有する場合の動作について説明する。
CPU2は音声発声の条件が整ったことにより、モニタデータメモリ105に予め格納されている音声データを、音声用バッファメモリ113に書き込みを行い、発音開始信号を音声制御回路114に出力する。
音声制御回路114では、音声用クロック信号をカウントし、タイミングに合わせて逐次音声用バッファメモリ113から読みだし、シリアルデータに変換してD/A変換回路115に出力する。
【0017】
そして、D/A変換回路115は、入力されたデジタル値を逐次アナログデータに変換し、フィルタ回路116に出力する。
フィルタ回路116では、所定のサンプリング周波数以上の周波数成分をカットし、スピーカなどの出力機器に出力する。
2chの音声出力を実現するには、音声制御回路113aおよび、音声用バッファメモリ112を2回路用意し、それぞれの回路にて同じ処理を行っていた。
【0018】
【発明が解決しようとする課題】
従来のオペレーションターミナルは以上のように構成されており、出力するチャンネルに応じた音声用バッファメモリ、音声制御回路、D/A変換回路が必要となっており、回路構成が複雑となってしまうと共に、個々の回路のための製造コストが多くかかってしまうといった問題点があった。また、回路構成の複雑化に伴い、回路実装面積の増大してしまうといった問題点もあった。
【0019】
本発明は、かかる問題点を解決するためになされたもので、音声出力するための回路構成を簡略化するオペレーションターミナルを得ることを目的とする。
【0020】
【課題を解決するための手段】
この発明にかかるオペレーションターミナルは、格納された表示情報に基づき表示デバイスを介して所定のモニタ表示を行うと共に、格納された音声データに基づき音声出力を行うオペレーションターミナルにおいて、出力するチャンネル数に応じて、上記音声データをそれぞれ交互に格納する音声用バッファメモリと、この音声用バッファメモリに格納されたチャンネル毎の音声データを読み出し、出力する音声制御手段と、この音声制御手段から受けた音声データを、出力するチャンネルに分配し音声出力を行う変換回路と、を備え、音声制御手段が、音声用バッファメモリへアクセスするためのアドレスを生成する際に、カウンタにおける出力ビットの出力範囲を変更しアドレスとして出力すると共に、出力するチャンネル数に応じて、カウンタのインクリメント数を変更するものである。
【0024】
【発明の実施の形態】
実施の形態1.
図1は、本発明におけるオペレーションターミナルのブロック図である。
図において、1はモニタ装置、2はモニタ装置1の全体を制御するCPU、3はCPU2のバスに接続されプログラムを格納するROM、4はプログラム途中の演算結果等を一時的に格納するRAM、5は通常ROMあるいはフラッシュROMで構成され、表示器に表示する内容を予め記憶しておくモニタデータメモリ、6はCPU2および表示コントローラ7の両方からアドレスバス、データバスを介してアクセスできるVRAMであり、アドレスバス、データバス、リードイネーブル、ライトイネーブル信号等のコントロール信号をそれぞれ2系統持っている。7は表示デバイス9用の信号を作り出す表示コントローラであり、使用する表示デバイス9の種類にマッチした特性を持ち、表示デバイス9の表示タイミング、或は、バス構成によりその特性が決定される。8は実際に表示デバイス9に必要な信号、例えば赤、緑、青のそれぞれの色の構成を表すRGB信号等を作り出す表示デバイスインタフェース回路(以下、表示I/Fと称す)、9は表示I/F8から出力された信号に基づき画像を表示する表示デバイス、10はキーボード11からキー入力が発生した場合、モニタ装置1のCPU2に事象を知らせるキー入力I/F、12はモニタ装置1のモニタ対象となるプログラマブルコントローラ20との通信を行う通信I/F、13は一時的に音声データを蓄えておく音声用バッファメモリ、14は音声用バッファメモリ13のアクセス権の調停や、メモリのアドレスを生成し音声用バッファメモリ114からの音声データを取り出すと共に、、メモリより読み出したデータをクロックに同期しシリアルデータに変換し出力する音声制御回路、15は音声制御回路14より出力されるシリアルデータを逐次アナログデータに変換するD/A変換回路、16はアナログデータに含まれるサンプリング周波数以上の周波数成分をカットオフするフィルタ回路、20はモニタ装置1と接続され、モニタ対象となるプログラマブルコントローラである。
【0025】
図2は、音声制御回路の詳細構成を示すブロック図である。
図において、141は音声用クロック信号OSCLKを分周し、1ch、2chを示すクロック信号(LRCLK)を生成する分周回路、142は音声用クロック信号OSCLKを所定のサンプリング周波数に応じてカウントするカウンタ回路、143は、カウンタ回路のカウント値に応じて、音声用バッファメモリ13のアドレスを生成するアドレス生成回路、144はCPU側のアドレスとアドレス生成回路により生成された音声側のアドレス、および、リードライト信号をタイミングに応じて音声用バッファメモリに出力する調停回路、145は音声用バッファメモリ13のデータバスの方向をコントロールするゲート回路、146は音声用バッファメモリ13より読み出されたデータを音声用クロック信号OSCLKに同期して、1ビットづつシリアルデータとして送出するシフトレジスタ回路である。
【0026】
図3は、アドレス生成回路143内部で作成されるアドレス(OADR)を作成する際の概念を示した図である。
図4は、音声制御回路のタイミングを示す、タイミングチャートである。
【0027】
図5は、モニタデータメモリ内部に格納されるモニタデータの内容を示した図である。
図に示されるように、モニタデータは、モニタデータメモリ全体の構成に関する情報を格納する先頭アドレス情報ヘッダ50、表示デバイス9にどのような図形を表示するかを格納するキャンバス図形情報51、プログラマブルコントローラ20のどのデバイスをモニタするかのモニタ条件設定情報52、各画面に表示する文字の情報であるテキストキャンバス設定情報53、その他の補助機能情報54に分けられる。
【0028】
ここで、先頭アドレス情報ヘッダ50は、格納されているモニタデータメモリ5のトータルサイズ、及びキャンバス画面データ情報ヘッダ51、モニタ条件設定情報52、テキストキャンバス設定情報53、補助機能情報54等の各画面データの格納される位置をそれぞれ指し示すアドレス等から構成される。
【0029】
キャンバス図形情報51には、トータルの画面数、及び、各画面ごとのキャンバス図形の先頭アドレスが格納されるキャンバス図形情報ヘッダ51a、及びその後に各画面毎の、主に直線、丸、四角形などの図形の種類を示す部分と、細線、太線、破線などの線の種類を示す部分と、色を示す部分と、その図形を画面上のどこに配置するかの座標を示し、これらが複数集まることにより表示させる1画面分のキャンパス図形を構成するキャンバス図形データ51bが格納されている。なお、キャンバス図形情報51は、図形の種類、線の種類、色、座標が複数集まることにより1画面分のデータが構成される。
【0030】
モニタ条件設定情報52には、モニタ条件を設定している画面数、及び、各画面ごとのモニタ条件設定情報52bが格納されている先頭アドレス格納52a、及びその後に各画面毎に数値表示、文字列表示、部品表示などのモニタの種類を示す部分と、表示の位置と、プログラマコントローラのデバイスを参照するタイミングを示すモニタタイミング部とから構成される各画面に対応するモニタ条件設定情報52bが格納されている。なお、モニタ条件設定情報52bは、モニタの種類、表示位置、モニタタイミングが複数集まることにより1画面分のデータが構成される。
【0031】
テキストキャンバス設定情報53は、テキストキャンバスの設定されている画面数、及び、各画面ごとのテキストキャンバスデータ53bの先頭アドレスが格納されるテキストキャンバス設定情報ヘッダ53a、及びその後にテキストの文字数、表示位置、文字列コードから構成されるテキストキャンバスデータ53bが格納されている。なお、キャンバステキストデータ53bは、テキストの文字数、表示位置、文字列コードが複数集まることにより1画面分のデータが構成される。
【0032】
補助機能情報54は、設定されているそれぞれの補助機能先頭アドレスが格納されている補助機能情報ヘッダ54a、その後にそれぞれの補助機能を動作させるための条件であるレポートデータ54b、アナウンスデータ54c、音声データ54dが格納されている。
【0033】
図5に示されるモニタデータは、通常、パソコン30等でモニタデータ作成用のS/Wパッケージ31を動作させて作成する。このとき設定するデータは表示デバイス9に表示する基本的な図形の部分と、その中に表示させたい文字、あるいは、プログラマブルコントローラに接続しプログラマブルコントローラ内部のデバイスをモニタリングする場合は、どのデバイスの情報を表示するか、あるいは、キー入力に対してどのデバイスの内容を変更するか等を設定する。
【0034】
以上のように作成されたデータを、従来例で示した動作と同様に図8に示すようにパソコン30等からRS232C等のシリアルI/FでROMライタ32へ転送し、その後、ROMライタ32によりモニタデータメモリ5へデータを書き込み、或いは、フラッシュROMいて構成されたモニタデータメモリ5への通信に基づく書き込みを行う。
通常、モニタデータメモリ5は、ROM等のメモリが使用され、モニタデータメモリ5へデータを書き込むことによりROMの中にモニタデータが格納される。そのROMをモニタ装置に実装することによりユーザが作成した画面の上でプログラマブルコントローラのデバイスをモニタ、あるいはキー入力を可能にする。
【0035】
図6は、音声バッファメモリに格納されるデータの構成を示す図である。
図に示されるように、音声出力が1ch出力の場合は、音声データは、連続したアドレス順に順次配置されているが、音声出力が2ch出力の場合は、1ch、2chの音声データがch1のデータ、ch2のデータという順番で交互に連続したアドレスに配置されている。
【0036】
図7は、表音文字列を示す図である。
【0037】
次に図を用いて、オペレーションターミナル1の動作について説明する。
なお、モニタ装置1が、プログラマブルコントローラ20に接続され、プログラマブルコントローラ20のモニタを行う場合について説明する。
【0038】
モニタ装置1において、CPU2は予めROM3の中に格納されたマイクロプログラムに従って演算及び表示処理等を実行する。
表示処理時、CPU2は、モニタデータメモリ5に格納されたモニタデータを逐次読み出し、このモニタデータを基にモニタすべきデータを収集すべく、通信I/F12を介してプログラマブルコントローラ20と通信を行い、モニタデータ中のモニタ条件設定情報52に基づき、プログラマブルコントローラ20内の演算結果が格納されているデバイスの内容等をプログラマブルコントローラ20から読みだし、そのデバイスの内容をワークRAM4に格納する。
その後、CPU2は、モニタデータ中に格納されているキャンバス図形情報51、テキストキャンバス設定情報53に基づき、1画面分の固定表示部分を求め、ワークRAM4から読み出した可変表示部分であるデバイスの内容とを合成し、VRAM6に書き込む。
そして、表示コントローラ7は、CPU2がVRAM6上に書いたデータを読み込み、表示I/F8に出力する。
表示I/F8は、表示デバイス9の特性にあった出力に信号を変換し、表示デバイス9に出力する。例えばLCDの場合は、電圧及び、電流を使用するLCDに見合ったレベルに変換し、CRTのようにRGB入力を持つ表示デバイス9に対しては、RGB信号に変換して出力することにより、所定のモニタ結果を表示デバイス9に表示する。
【0039】
また、キーボード11からのキー入力により、キー入力I/F10を介してCPU2に対し、割り込みを発生した場合は、モニタデータで指定されるデバイス番号に基づいてプログラマブルコントローラ20の内部デバイス情報を変更する。
【0040】
一方、CPU2は音声発声の条件が整ったことにより、モニタデータメモリ5に予め格納されている音声データを音声用バッファメモリ13に書き込みを行い、発音開始信号を音声制御回路14に出力する。
音声制御回路14では、音声用クロック信号をカウントし、タイミングに合わせて逐次音声用バッファメモリ13から読みだし、シリアルデータに変換してD/A変換回路15に出力する。
そして、D/A変換回路15は、入力されたデジタル値を逐次アナログデータに変換し、フィルタ回路16に出力する。
フィルタ回路16では、所定のサンプリング周波数以上の周波数成分をカットし、スピーカなどの出力機器に出力する。
【0041】
なお、音声用バッファメモリ13に予め格納されている音声データは、CPUアドレスバス、CPUライト信号により、音声用バッファメモリ13に格納すべきアドレスを指定され、CPUデータバスを介して(ゲート回路145でバス接続が切り換えられ)音声用バッファメモリ13に所定のタイミングで書込まれている。
【0042】
次に、音声制御回路において、音声バッファメモリ13からデジタル化された音声データを読みだし、音声に変換するまでの動作について説明する。
一般に音声などのアナログデータは、再生するデータ周波数の2倍以上のサンプリング周波数によりサンプリングされた瞬時値をデジタル値として保有し、このデジタル値を計算機上のデータとして扱う場合が多い。このとき、何ビットのデジタル値に変換するかでデータの分解能が決定される。そして、このデジタル値を再度、アナログデータに変換してもとのアナログデータを再生することにより音声が得られる。
【0043】
図2において、音声制御回路14の基準クロックとして音声用クロック信号OSCLKがカウンタ回路142に常に入力されている。この基準クロックは、サンプリング周波数の周期内に、デジタル値の分解能(デジタル値のビット数)をシリアルデータとして送出できればよいため、16回以上変化すればよい。
本実施の形態では、例えば、サンプリング周波数11kHz、基準クロック(OSCLK)500kHz、デジタル値の分解能16bitとして説明する。
【0044】
CPU2からの発音開始信号OSTARTが“H”でイネーブルになったことにより、カウンタ回路142は初期値である“22”をCOUNTREGにロードする。それと同時にシフトレジスタイネーブル信号(ODENAB)=“H”つまり、ディスエブルの状態とし、音声用バッファメモリ13のアドレス0番地より音声データを読みだす。
ここで、シフトレジスタイネーブル信号(ODENAB)は、“L”の期間シリアルデータを出力可能とするための信号である。
なお、音声用バッファメモリ13には、発音の条件が整った事により、モニタデータメモリ5内部の音声データ54dがモニタデータとして転送され、所定のアドレスにあらかじめ格納されている。
【0045】
その後、音声用クロック信号OSCLKの立ち下がりに同期して、カウンタ値(COUNTREG)をデクリメントする。
カウンタ値(COUNTREG)の値が“16”になると、シフトレジスタイネーブル信号(ODENAB)=“L”つまり、シフトレジスタイネーブルとなる。
さらに、カウンタがデクリメントされ、カウンタ値(COUNTREG)の値が“15”になると、音声用バッファメモリ13より読み出した音声データを、音声用クロック信号OSCLKの立ち下がりに同期してシフトレジスタ146にてシリアルデータに変換して出力する。
【0046】
そして、カウンタ回路142は、そのカウント値(COUNTREG)が“0”になると、分周回路141により分周されたLRCLK信号を反転させてD/A変換回路15に出力すると同時にシフトレジスタイネーブル信号(ODENAB)=“H”とする。
D/A変換回路15は、分解能16bitであるため、LRCLK信号が反転すると、シリアルデータ16bit長のみをデジタル入力と判断しアナログデータに変換する。
通常このLRCLK信号1周期が音声出力のサンプリング周期(本実施の形態の場合11kHz)と一致する。
【0047】
また、カウント値(COUNTREG)の値が“0”となると、LRCLK信号が反転のタイミングと同時に、音声用バッファメモリ13から音声データを読み出すためのアドレス(OADR)をインクリメントし、次のアドレスの音声データを読みだし、シフトレジスタ146へ転送する。と共に、カウント値(COUNTREG)の値は、初期値である“22”となる。
【0048】
ここで、アドレス(OADR)について、説明すると、LRCLK信号が反転し再度反転するサイクルを1サイクルとし、アドレス生成回路143では半サイクル毎にアドレス(OADR)をインクリメントする。
【0049】
LRCLK信号の半周期毎のアドレス(OADR)の生成について、図3を用いて説明すると、アドレス生成回路143において、音声用バッファメモリ13のアドレスバスへは、A1ビットより接続している。
つまり、音声用バッファメモリ13に接続されるアドレスの値は、カウンタが0,1,2,3,4,5,6,・・とカウントされる度にA1ビット以降の出力(OADR)は、0,0,1,1,2,2,・・と変化していく。
ここで、音声出力が1chであれば、カウンタのアドレスを“1”づつインクリメントし、2chであれば、カウンタのアドレスを“2”づつインクリメントするよう予め設定されているので、音声出力が1chであれば、カウンタを1づつインクリメントし、A1ビット以降の出力(OADR)は、0(カウンタ0対応),0(カウンタ1対応),1(カウンタ2対応),1(カウンタ3対応),2(カウンタ4対応),・・と変化していく。
一方、音声出力が2chであれば、カウンタを2づつインクリメントしていくので、A1ビット以降の出力(OADR)は、0(カウンタ0対応),1(カウンタ2対応),2(カウンタ4対応),3(カウンタ6対応),・・と変化していく。
従って、音声用バッファメモリ12に入力されるアドレスは1ch出力時はLRCLK信号半周期毎に0,0,1,1,2,2,・・となり、同じアドレスを2回アクセスすることになる。また2ch出力時は、0,1,2,3,・・となりLRCLK信号半周期毎に連続したアドレスへ1回づつアクセスする。
【0050】
その後同様にカウンタ値(COUNTREG)をデクリメントし、カウンタ値が“16”になると、シフトレジスタイネーブル信号(ODENAB)=“L”とし、シフトレジスタ146は、カウンタ回路142より出力されるシフトレジスタイネーブル信号(ODENAB)=“L”を受け取ると、音声用クロック信号OSCLKに同期して音声データをシリアルデータに変換して出力する。
このような動作を繰り返し、逐次、音声用バッファメモリ13より音声データを読みだし、D/A変換回路15よりアナログデータを出力する。
なお、D/A変換回路15は、音声制御回14から送られてくるLRCLK信号に基づき、ch1、ch2の何れかから出力する音声データかを判断し、送信されたシリアルデータを所定のフィルタ回路16に送信することにより音声出力を行わせる。
この判断は、例えば、LRCLKの立ち上がり、立ち下がりで判別できる。
【0051】
次に、図5におけるモニタデータ中の音声データ54dを、表音文字列に変換し格納する場合について説明する。
これは、S/Wパッケージ31にて予め作成し、モニタデータのダウンロード時に本体モニタデータメモリ5に格納される。
具体的には、図6に示されるように、例えば、“今日は晴天です”というメッセージ40は、波形データ41で示す波形となる。この波形データ41をデジタル値として扱うため、決められた時間でサンプリングし、その時間毎の電圧値を分解能に応じたデジタル値として記憶する。
この場合、仮に前述のメッセージが1秒間のメッセージとすると、11kHz、16bitの分解能でサンプリングした場合に必要なメモリサイズは11000×16bitとなってしまう。そこで、前述の“今日は晴天です”というメッセージ40を、一度表音文字列42に変換する。
この表音文字列に変換した場合、実際に発音する音は通常の文字列1バイト、発音に伴うアクセント/イントネーション1バイトの合計2バイトで構成される。従って、前述のメッセージを表音文字列に変換した場合、“文字数×2”バイトのデータ長となる。
この表音文字列をモニタデータメモリ5に格納しておき、必要に応じてその表音文字列をS/Wにより音声データに変換し音声バッファメモリに書き込むことにより、音声データのデータ量を削減できる。
【0052】
本実施の形態によれば、音声データの格納をアドレス順に応じてch1、ch2と交互に格納した音声用バッファメモリに対して、音声制御回路がアクセスするアドレスを制御し、D/A変改回路に対して、シリアルデータと、LRCLK信号を出力することにより、D/A変換回路において、ch1、ch2に応じた音声出力をすることができ、音声制御回路、D/A変換回路、音声用バッファメモリをそれぞれ1つの構成で行うことができるので、回路構成が大幅に簡略化でき、実装面積の削減、部品点数、コストの削減を図ることができる。
なお、本実施の形態において、音声用バッファメモリを1つの構成として説明したが、音声制御回路においてchに応じてアクセルするアドレスを変更することができることから、複数設けてもよい。
【0053】
【発明の効果】
この発明は、以上に説明したように構成されているので、以下に記載されるような効果を奏する。
【0054】
この発明にかかるオペレーションターミナルは、格納された表示情報に基づき表示デバイスを介して所定のモニタ表示を行うと共に、格納された音声データに基づき音声出力を行うオペレーションターミナルにおいて、出力するチャンネル数に応じて、上記音声データをそれぞれ交互に格納する音声用バッファメモリと、この音声用バッファメモリに格納されたチャンネル毎の音声データを読み出し、出力する音声制御手段と、この音声制御手段から受けた音声データを、出力するチャンネルに分配し音声出力を行う変換回路と、を備え、音声制御手段が、音声用バッファメモリへアクセスするためのアドレスを生成する際に、カウンタにおける出力ビットの出力範囲を変更しアドレスとして出力すると共に、出力するチャンネル数に応じて、カウンタのインクリメント数を変更するので、アクセスするためのアドレスを容易に作成することができ、音声出力するための回路構成を簡略化することができる。
【図面の簡単な説明】
【図1】 本発明におけるオペレーションターミナルの構成を示すブロック図である。
【図2】 音声制御回路の詳細を示すブロック図である。
【図3】 アドレス生成回路内部で作成されるアドレスを作成する際の概念を示した図である。
【図4】 音声制御回路のタイミングを示すタイミングチャートである。
【図5】 モニタデータメモリの内容を示す図である。
【図6】 音声用バッファメモリの内容を示す図である。
【図7】 表音文字列を示す図である。
【図8】 従来におけるオペレーションターミナルの構成を示すブロック図である。
【図9】 モニタデータメモリに表示内容を記憶させるための構成図である。
【図10】 モニタデータメモリの内容を示す図である。
【図11】 音声出力機能を備えたオペレーションターミナルの構成を示すブロック図である。
【符号の説明】
1 モニタ装置、2 CPU、3 ROM、4 RAM、5 モニタデータメモリ、6 VRAM、7 表示コントローラ、8 表示I/F、9 表示デバイス、10 キー入力I/F、11 キーボード、12 通信I/F、13 音声用バッファメモリ、14 音声制御回路、15 D/A変換回路、16 フィルタ回路、20 プログラマブルコントローラ、141 分周回路、142 カウンタ回路、143 アドレス生成回路、144 調停回路、145 ゲート回路、146 シフトレジスタ。
Claims (1)
- 格納された表示情報に基づき表示デバイスを介して所定のモニタ表示を行うと共に、格納された音声データに基づき音声出力を行うオペレーションターミナルにおいて、
出力するチャンネル数に応じて、上記音声データをそれぞれ交互に格納する音声用バッファメモリと、この音声用バッファメモリに格納されたチャンネル毎の音声データを読み出し、出力する音声制御手段と、この音声制御手段から受けた音声データを、出力するチャンネルに分配し、音声出力を行う変換回路と、を備え、
音声制御手段は、音声用バッファメモリへアクセスするためのアドレスを生成する際に、カウンタにおける出力ビットの出力範囲を変更しアドレスとして出力すると共に、出力するチャンネル数に応じて、カウンタのインクリメント数を変更することを特徴とするオペレーションターミナル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP13510198A JP3796960B2 (ja) | 1998-05-18 | 1998-05-18 | オペレーションターミナル |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH11327869A JPH11327869A (ja) | 1999-11-30 |
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