JP3785442B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、外部接続を行なうためのパッドを有する半導体装置を製造する方法に係り、特に、フリップチップ接続の生産性向上に適する半導体装置を製造する方法に関する。
【0002】
【従来の技術】
半導体チップを配線板にフリップチップ接続する一般的な方法例について説明する。図7は、従来のフリップチップ接続工程例を説明するプロセス図である。まず、図7(a)に示すように、外部接続用のパッド101aを複数有する半導体チップ101のそのパッド101a上に例えば金の突起電極(バンプ)101bを形成する。このような突起電極101bは、例えば、金線の端部をボンディングツール(キャピラリ)101cでパッド101a上にボンディングし、同時にごく短い適当な位置でその金線をカットすることによって形成することができる。
【0003】
次に、図7(b)に示すように、突起電極101bが形成された半導体チップ101の背面(機能面とは反対側の面)をフリップチップボンダヘッド104で吸着保持し、半導体チップ101が実装されるべき(フリップチップ実装されるべき)配線板102の実装面(配線パターン102aが存在する面)に対向して位置させる。なお、配線板102には、接続間隙を封止しかつ突起電極101bと配線パターン102aとの電気的接続を確実にするための異方性導電フィルム103があらかじめ貼付されている。
【0004】
次に、半導体チップ101と配線板102との相対的な位置合わせを行なう。合わせるべき方向は、x方向(左右方向)、y方向(奥手前方向)、θ方向(xy平面に垂直な軸の回り方向)である。これにより、電気的接続されるべき突起電極101bと配線パターン102aとの位置がz方向(上下方向)を除きそろう。
【0005】
次に、図7(c)に示すように、半導体チップ101と配線板102とをフリップチップボンダヘッド104により密着させて、加圧、加熱を行なう。これにより、異方性導電フィルム103が熱硬化し、半導体チップ101と配線板102との間隙を封止しつつ接着状態に至らせることができる。突起電極101bと配線パターン102aと間に挟まった異方性導電フィルム103においては、フィラーである金属微小粒が突起電極101bと配線パターン102aとの間を仲介して電気的接続を確実化する。
【0006】
【発明が解決しようとする課題】
以上のようなフリップチップ接続においては、半導体チップ101と配線板102との相対的な位置合わせに精度を要する。半導体チップ101のパッド101aは、例えば0.1mm角程度であり、これに応ずるように配線板102の配線パターン102aも形成されるからである。このような寸法の場合、半導体チップ101の搭載精度は±0.02mm程度は必要である。
【0007】
したがって、位置合わせ精度が優れた高価なフリップチップボンダを必要とすることや位置合わせに時間を要することにより生産性が向上できないなどの事情が生じ、生産される製品のコストにも影響する。
【0008】
本発明は、上記した事情を考慮してなされたもので、外部接続を行なうためのパッドを有する半導体装置を製造する方法において、フリップチップ接続の生産性を向上することが可能な半導体装置を製造する方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体装置の製造方法は、外部接続のためのパッドを有する半導体デバイスが複数形成された半導体ウエハの前記パッドが形成された面に前記パッドを覆う絶縁層を形成する工程と、前記形成された絶縁層に、前記パッドに通ずる貫通孔を形成する工程と、前記形成された絶縁層上に、前記パッドの面積より大きな面積を有しかつ前記形成された貫通孔を充填する導電体層を形成する工程と、前記絶縁層および導電体層が形成されたウエハを前記半導体デバイスごとにダイシングする工程とを具備することを特徴とする。
【0016】
この製造方法により、外部接続のための端子として、チップに形成されているパッドより大面積の導電体層を形成することができる。したがって、フリップチップ接続されるべき配線板の配線パターンの細かさが例え元のままであっても、半導体装置の位置合わせ精度は上記導電体層が大きい分だけ粗にしてもよい。したがって、位置合わせを効率的に行なうことが可能になりフリップチップ接続の生産性が向上する。
【0017】
また、導電体層が形成されたあとウエハのダイシングを行なうので、効率的に、チップに形成されているパッドより大面積の導電体層を形成することができる。
【0023】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明する。図1は、本発明の一実施形態に係る半導体装置の製造方法を模式的に示す断面図である。まず、図1(a)に示すように、半導体ウエハ11であってその面上に複数の半導体デバイスがすでに形成されたものを用意する。半導体ウエハ11の面上には、それぞれの半導体デバイスの外部接続部としてパッド11aが形成されている。なお、パッド11aは例えば0.1mm角であり、ワイヤボンディングを行なうのに必要な面積に設定されているものである。
【0024】
次に、図1(b)に示すように、パッド11aを覆うように半導体ウエハ11上全面に絶縁層12を形成する。形成方法は、周知の方法を用いてよいが、例えば、半導体ウエハ11上に絶縁材料であるポリイミドを滴下してスピンコートし厚さ例えば1μm程度に形成することができる。
【0025】
次に、図1(c)に示すように、パッド11a上の絶縁層12を選択的にエッチング除去し絶縁層に貫通孔12aを形成する。選択的にエッチングするには、フォトリソグラフィなどの周知の方法を適用することができる。なお、図1(b)および図1(c)に示す方法に代えて、パッド11a上を除き選択的に絶縁層12を形成する方法を用いてもよい。選択的に絶縁層12を形成するのも同様に周知の方法により行なうことができる。
【0026】
貫通孔12aを形成したら、次に、図1(d)に示すように、貫通孔12aを充填しかつパッド11aより大面積の導電体層13を絶縁層12上に選択的に形成する。導電体には、材質としてAlやAuなどを用いることができる。形成方法としては、スパッタ、蒸着、めっきなどの中から使用する材質を考慮して適当なものを選択することができる。選択的に形成するには、使用する材質を考慮の上、ウエハ11上に全面的に形成したあと不要部分をエッチング除去するか、レジストマスクを形成した面に導電体層13を形成するかして行なうことができる。なお、導電体層13は、その厚さを例えば1μm程度、その面積を例えば0.4mm角程度にする。
【0027】
最後に、図1(e)に示すように、大面積の導電体層13が形成された半導体ウエハ11をダイシングし個々の半導体チップ14を得る。このようにして得られた半導体チップ14は、外部接続用として大面積の導電体層13を有するので、フリップチップ接続される場合に位置合わせ精度を粗にすることができる。詳しくは後述する。
【0029】
図2は、図1に示した工程により製造された半導体チップ14を機能面(導電体層13が形成された面)に対向する方向からみた概略の平面図である。図2において、図1に示した構成要素と同じものには同一番号を付してある。この例では、パッド11aおよび導電体層13が6つ存在するものを示しているが、その数がいくつの場合でも同様である。
【0030】
なお、もともとパッド11aの存在密度が非常に密である場合には、導電体層13による接続部の大面積化はさほどでもなくなるが、世上、パッドの存在密度が粗であるチップは数多く存在する。チップ面積の割に外部入出力端子の数が少なくて済む集積回路がこれであり、その場合でも、パッドの面積は、通常、ワイヤボンディングを行なうのに必要な面積分あればよいので特に大きくは形成されない。
【0031】
図3は、図1に示した工程により製造された半導体チップ14を配線板にフリップチップ実装する工程例を模式的に示す正面図である。図3において、すでに説明した部分には同一の番号を付してある。
【0032】
まず、図3(a)に示すように、大面積の導電体層13が形成された半導体チップ14の背面(機能面と反対の面)をフリップチップボンダヘッド34で吸着保持し、実装すべき配線板31に対向して位置させる。なお、配線板31は、あらかじめ配線パターン32上であって半導体チップ14と接続されるべき部位に導電性組成物33が付着されている。導電性組成物33は、例えば当初ペースト状または液状でありかつ熱硬化性により接着性を発揮するものである。また、図示省略しているが、配線パターン32上であって半導体チップ14と接続されない部位は、通常、レジストが塗布され絶縁性が確保されている。
【0033】
図3(a)に示す状態で、半導体チップ14の位置合わせを行なう。これによれば、導電体層13が大面積である分、位置合わせの精度は粗でよい。例えば、導電体層13が0.4mm角であれば、±0.2mm程度の精度とすることができる。もともとのパッドが0.1mm角であるときのフリップチップ接続に必要な位置精度は±0.02mm程度と見込まれるので、その差は歴然である。
【0034】
なお、配線板31の配線パターン32の側で接続部面積を大面積にする方法も考えられるが、配線板31側は高密度実装のため通常は配線パターン32が密に形成されておりそのような余裕がない場合が多い。
【0035】
半導体チップ14の位置合わせを終えたら、次に、図3(b)に示すように、フリップチップボンダヘッド34を配線板31方向に降下して半導体チップ14を加圧、加熱し導電性組成物33を熱硬化させる。
【0036】
次に、図3(c)に示すように、半導体チップ14と配線板31との間隙を封止樹脂35で充填する。これには、例えば、液状の樹脂を間隙に注入しそのあと熱硬化させる方法を用いることができる。以上説明の方法により、半導体チップ14の配線板31へのフリップチップ接続がより容易になる。
【0037】
図4は、図1に示した工程により製造された半導体チップ14を配線板にフリップチップ実装する工程の別の例を模式的に示す正面図である。図4において、すでに説明した部分には同一の番号を付してある。この例では、複数の半導体チップ14を一度に配線板上にフリップチップ接続する。
【0038】
すなわち、図4(a)に示すように、フリップチップボンダヘッド41は、複数の半導体チップ14を同時に吸着保持し、これらが実装されるべき配線板31に対向して位置される。図4(b)は、このように複数の半導体チップ14を同時に吸着保持したフリップチップボンダヘッド41の吸着面を示すものである。
【0039】
図4(a)、(b)に示すような、フリップチップボンダヘッド41による複数の半導体チップ41の吸着保持は、例えば、相対的な位置合わせがされるように複数の半導体チップ41を保持するトレイを用い、このトレイから複数の半導体チップ41を一度に吸着して引き上げることにより行なうことができる。
【0040】
なお、図4(a)において、配線板31については図3(a)と同様に、あらかじめ配線パターン32上であって半導体チップ14と接続されるべき部位に導電性組成物33が付着されている。
【0041】
上記の配置状態から、配線板31に対する複数の半導体チップ14の位置合わせを行ない、以下、図3(b)に示したのと同様にフリップチップ接続を行なう。さらに、半導体チップ14と配線板31との間隙を封止樹脂35で充填する。図5は、以上のようにして得られた半導体チップ14の実装体を模式的に示す断面図である。
【0042】
図4、図5に示すフリップチップ実装は、実装されるべき個々の半導体チップ14についての位置精度がそれぞれより粗で済むようになったことから採用できたものである。すなわち、複数の半導体チップ14のフリップチップ実装を一度に行なうには、一般的には、それらの相対的な位置ずれが問題となるが、その相対的な位置ずれを大面積の導電体層13で吸収するからである。したがって、例えば、相対的な位置合わせ手段を兼ねる、複数の半導体チップ41を保持するトレイによってこれが実現できるものである。
【0043】
なお、図4、図5に示した例では、同種の半導体チップ14を同時にフリップチップ接続する方法を述べているが、半導体チップ14は、それぞれ異品種のものであってももちろんよい。
【0044】
図6は、図1に示した工程により製造された半導体チップ14を配線板31にフリップチップ実装する工程のさらに別の例を模式的に示す正面図である。図6において、すでに説明した部分には同一の番号を付してある。この例でも、複数の半導体チップ14を一度に配線板31上にフリップチップ接続する。したがって、配線板31に対する複数の半導体チップ14の位置合わせについては図4、図5に示した例と同様である。
【0045】
図6に示す例では、図6(a)に示すように、配線板31の配線パターン32上であって半導体チップ14と接続されるべき部位に導電性組成物として円錐状のペーストバンプ61があらかじめ形成される。このようなペーストバンプ61は、例えばスクリーン印刷を用いて形成することができる。すなわち、スクリーン版のピット(貫通孔)を通して硬化前のペーストが配線パターン32上に印刷されるようにスキージでスクリーン版を掃引する。ある程度の高さに形成するには、例えば乾燥工程を繰り返しながら複数回印刷を行なう。
【0046】
円錐状のペーストバンプ61が形成されたら乾燥してある程度の硬さにする。そして、図6(b)に示すように、半導体チップ14がフリップチップ接続される位置に異方性導電フィルム62を貼付する。
【0047】
次に、図6(c)に示すように、複数の半導体チップ14を吸着保持したフリップチップボンダヘッド41を配線板31方向に加圧し同時に加熱する。これにより、ペーストバンプ61の先端と半導体チップ14の導電体層13とが電気的に接触する状態が確立する。なお、このとき、これらの間には、異方性導電性フィルム62のフィラーである金属粒が挟まれた状態となり電気的接続の信頼性が向上する。また、半導体チップ14と配線板31との間の間隙は、異方性導電フィルム62の熱可塑性、熱硬化性により封止された状態となる。
【0048】
この例では、図4、図5で説明した例が有する効果に加え、封止樹脂35(図5)の充填工程が不要になる効果がある。また、上記のように異方性導電フィルム62を用いているが、これに代えて絶縁フィルムを用いるようにすることもできる。絶縁フィルムであっても円錐状のペーストバンプ61がつき抜けやすいものを選択すれば導電体層13との電気的接続が図れ、かつペーストバンプ61の塑性変形によってその接続状態が十分なものとなるからである。また、この場合でも半導体チップ14と配線板31との間の間隙は、絶縁フィルムの熱可塑性、熱硬化性により封止された状態とすることができる。
【0049】
【発明の効果】
以上詳述したように、本発明によれば、外部接続のための端子として、チップに形成されているパッドにつなげてこれより大面積の導電体層を形成するので、半導体装置の位置合わせ精度は上記導電体層が大きい分だけ粗にしてもよい。したがって、位置合わせを効率的に行なうことが可能になりフリップチップ接続の生産性が向上する。
【図面の簡単な説明】
【図1】 本発明の一実施形態に係る半導体装置の製造方法を模式的に示す断面図。
【図2】図1に示した工程により製造された半導体チップ14を機能面(導電体層13が形成された面)に対向する方向からみた概略の平面図。
【図3】図1に示した工程により製造された半導体チップ14を配線板にフリップチップ実装する工程例を模式的に示す正面図。
【図4】図1に示した工程により製造された半導体チップ14を配線板にフリップチップ実装する工程の別の例を模式的に示す正面図。
【図5】図4に示すようにして得られた、半導体チップ14の実装体を模式的に示す断面図。
【図6】図1に示した工程により製造された半導体チップ14を配線板にフリップチップ実装する工程のさらに別の例を模式的に示す正面図。
【図7】従来のフリップチップ接続工程例を説明するプロセス図。
【符号の説明】
11…半導体ウエハ、11a…パッド、12…絶縁層、12a…貫通孔、13…導電体層、14…半導体チップ、31…配線板、32…配線パターン、33…導電性組成物、34、41…フリップチップボンダヘッド、35…封止樹脂、61…ペーストバンプ、62…異方性導電フィルム
Claims (1)
- 外部接続のためのパッドを有する半導体デバイスが複数形成された半導体ウエハの前記パッドが形成された面に前記パッドを覆う絶縁層を形成する工程と、
前記形成された絶縁層に、前記パッドに通ずる貫通孔を形成する工程と、
前記形成された絶縁層上に、前記パッドの面積より大きな面積を有しかつ前記形成された貫通孔を充填する導電体層を形成する工程と、
前記絶縁層および導電体層が形成されたウエハを前記半導体デバイスごとにダイシングする工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001356263A JP3785442B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001356263A JP3785442B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006002691A Division JP4566915B2 (ja) | 2006-01-10 | 2006-01-10 | 半導体装置の実装体、半導体装置実装体の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003158152A JP2003158152A (ja) | 2003-05-30 |
JP3785442B2 true JP3785442B2 (ja) | 2006-06-14 |
Family
ID=19167817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001356263A Expired - Fee Related JP3785442B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3785442B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4251164B2 (ja) | 2005-08-03 | 2009-04-08 | セイコーエプソン株式会社 | 半導体装置および半導体チップ |
KR100848745B1 (ko) * | 2005-08-03 | 2008-07-25 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 반도체 칩 |
JP4673167B2 (ja) * | 2005-08-30 | 2011-04-20 | Okiセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
-
2001
- 2001-11-21 JP JP2001356263A patent/JP3785442B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003158152A (ja) | 2003-05-30 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A711 | Notification of change in applicant |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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