JP3780514B2 - 半導体素子収納用パッケージおよびこれを用いた半導体装置 - Google Patents

半導体素子収納用パッケージおよびこれを用いた半導体装置 Download PDF

Info

Publication number
JP3780514B2
JP3780514B2 JP2002302178A JP2002302178A JP3780514B2 JP 3780514 B2 JP3780514 B2 JP 3780514B2 JP 2002302178 A JP2002302178 A JP 2002302178A JP 2002302178 A JP2002302178 A JP 2002302178A JP 3780514 B2 JP3780514 B2 JP 3780514B2
Authority
JP
Japan
Prior art keywords
wiring conductor
wire
semiconductor element
connector
ghz
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002302178A
Other languages
English (en)
Other versions
JP2004140106A (ja
Inventor
哲生 平川
伸 松田
義信 澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2002302178A priority Critical patent/JP3780514B2/ja
Publication of JP2004140106A publication Critical patent/JP2004140106A/ja
Application granted granted Critical
Publication of JP3780514B2 publication Critical patent/JP3780514B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Waveguide Connection Structure (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は高周波の電気信号を送受信する半導体素子を収納する半導体素子収納用パッケージ、およびその半導体素子収納用パッケージを用いて成る半導体装置に関するものである。
【0002】
【従来の技術】
従来、電気信号を送受信する半導体素子を収容するための半導体素子収納用パッケージは、一般に、酸化アルミニウム質焼結体、ムライト質焼結体、ガラスセラミックス、窒化アルミニウム質焼結体等の電気絶縁材料から成り、上面に半導体素子の搭載部が形成された基体と、タングステン、モリブデン、マンガン、銅、銀等の金属材料から成り、基体の半導体素子搭載部から下面にかけて被着導出された複数の入出力用配線導体(第1配線導体)およびグランド用配線導体と、この配線導体と電気的に接続するようにして基体の下面に形成された複数個のグランド用パッドおよび入出力用パッドと、基体の搭載部より上面もしくは側面にかけて導出されている出入力用配線導体(第2配線導体)と、導電性の線材と絶縁性の外囲体とから成り、線材の一端が出入力用配線導体(第2配線導体)に接続され、他端が外部に導出されているコネクターとにより構成されている。
【0003】
かかる半導体素子収納用パッケージは、その搭載部に電気信号を送受信する半導体素子がAu−Snろう材あるいは半田等の接合材を介して接着固定されるとともに、半導体素子の電極が入出力配線導体(第1配線導体)、グランド用配線導体および出入力配線導体(第2配線導体)にボンディングワイヤや接続用リボン、半田等の導電性接続材を介して接続され、その後、必要に応じて蓋体等で半導体素子を封止することによって半導体装置となる。
【0004】
また前記半導体装置は基体の下面に形成されているグランド用パッドおよび入出力用パッドを外部電気回路基板の回路導体に半田バンプ等を介し接続させることによって内部に収容する半導体素子が外部電気回路に接続され、同時にコネクターに同軸ケーブル等を介し外部の通信装置等の外部機器を接続させることによって半導体素子と外部機器とが接続するようになっている。
【0005】
なお、前記半導体装置に使用されている半導体素子は複数の電気信号を合成して一つの電気信号に変換する、或いは一つの電気信号を分離して複数の電気信号に変換する機能を有しており、第1配線導体を介して入力される複数の周波数帯域が低い電気信号は半導体素子で合成されて一つの周波数帯域が高い電気信号となり、この周波数帯域の高い電気信号は第2配線導体を介してコネクターに伝送されるとともにコネクターより外部の通信装置等の外部機器に伝送され、またコネクターを介して外部機器より伝送された周波数帯域の高い電気信号は半導体素子で複数の周波数帯域が低い電気信号に変換され、各々の周波数帯域の低い電気信号は第1配線導体を介して外部電気回路に伝送されることとなる。
【0006】
また前記コネクターは鉄−ニッケル−コバルト合金等の金属の線材の周囲をガラス等の絶縁性材料から成る外囲体で取り囲んだ構造を有しており、コネクターの線材と第2配線導体とは、通常、2mm(2000μm)以上の長さにわたって接続されている。
【0007】
【特許文献1】
特開平9−74152号公報
【0008】
【発明が解決しようとする課題】
しかしながら、この従来の半導体素子収納用パッケージおよび半導体装置においては、第2配線導体にコネクターの線材を2mm以上の長さにわたって重畳接続しており、両者の接続部におけるインピーダンスは第2配線導体とコネクターの線材との合計となって他よりも低い低インピーダンスになるとともにその低インピーダンスの領域が2mm以上のものとなっている。そのため、この第2配線導体とコネクターの線材との間に40GHz〜80GHzの高周波の電気信号を伝送させた場合、高周波の電気信号は前記インピーダンスが低い領域(第2配線導体とコネクターの線材とが20mm以上にわたって重畳接続されている領域)で反射等を起こし、伝送特性が大きく劣化するという欠点を有していた。
【0009】
本発明は上記欠点に鑑み案出されたもので、その目的は第2配線導体とコネクターの線材との接続部での高周波電気信号の反射等を有効に防止し伝送特性の優れた半導体素子収納用パッケージおよび半導体装置を提供することにある。
【0010】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、40GHz〜80GHzの電気信号を送受信する半導体素子が搭載される搭載部を有する基体と、該基体の前記搭載部より下面にかけて導出されている複数個のグランド配線導体および第1配線導体と、前記基体の下面に形成され、前記グランド配線導体および第1配線導体に電気的に接続している複数個のグランド用パッドおよび入出力用パッドと、前記基体の搭載部より上面もしくは側面にかけて導出されている第2配線導体と、導電性の線材と絶縁性の外囲体とから成り、線材の一部が前記第2配線導体の一部に重畳接続されているコネクターとで形成され、前記第2配線導体の線材との接続領域および非接続領域の縦断面積をS1、S2、線材の第2配線導体との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2であることを特徴とするものである。
【0011】
また本発明の半導体装置は、上記構成の半導体素子収納用パッケージと、40GHz〜80GHzの電気信号を送受信する半導体素子とから成り、前記パッケージの搭載部に半導体素子を搭載固定するとともに該半導体素子の各電極を第1配線導体および第2配線導体に電気的に接続したことを特徴とするものである。
【0012】
本発明の半導体素子収納用パッケージおよび半導体装置によれば、第2配線導体の線材との接続領域および非接続領域の縦断面積をS1、S2、線材の第2配線導体との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2としたことから第2配線導体のインピーダンスとコネクターの線材のインピーダンスとを整合させるとともに第2配線導体とコネクターの線材との接続部において低インピーダンス領域が形成されるのを有効に防止し、これによって第2配線導体とコネクターの線材に40GHz〜80GHzの高周波の電気信号を伝送させたとしてもインピーダンスの不整合による大きな反射等を起こすことはなく、伝送特性を優れたものとなすことができる。
【0013】
【発明の実施の形態】
次に、本発明を添付図面に基づき詳細に説明する。
【0014】
図1は本発明の半導体素子収納用パッケージの一実施例を示し、1は基体、2aは第1配線導体、2bはグランド配線導体、3aは入出力用パッド、3bはグランド用パッド、4は第2配線導体、5はコネクターである。これら基体1、第1配線導体2a、グランド配線導体2b、入出力用パッド3a、グランド用パッド3b、第2配線導体4およびコネクター5により半導体素子6を収納するための半導体素子収納用パッケージ7が基本的に構成される。
【0015】
前記基体1は酸化アルミニウム質焼結体、ムライト質焼結体、ガラスセラミックス、窒化アルミニウム質焼結体等の電気絶縁材料から成り、例えば、酸化アルミニウム質焼結体から成る場合、酸化アルミニウム、酸化ケイ素、酸化マグネシウム、酸化カルシウム等の原料粉末に適当な有機溶剤、溶媒、可塑剤、分散剤を添加混合して泥漿物を作り、この泥漿物を従来周知のドクターブレード法やカレンダーロール法等のシート形成法を採用しシート状に形成してセラミックグリーンシート(セラミック生シート)を得、しかる後、それらセラミックグリーンシートに適当な打ち抜き加工を施すとともにこれを必要に応じて複数枚積層し、約1600℃の高温で焼成することによって製作される。
【0016】
また前記基体1は、半導体素子の搭載部1aから下面にかけて複数個の第1配線導体2aおよびグランド用配線導体2bが形成されており、該各配線導体2a、2bは半導体素子の電気信号入出力用、接地用の各電極を、入出力用パッド3aやグランド用パッド3bに接続するための導電路として作用し、搭載部1a側の一端には半導体素子6の電気信号入出力用、接地用の各電極が導電性接続材を介して電気的に接続される。
【0017】
前記第1配線導体2aおよびグランド用配線導体2b、入出力用パッド3aおよびグランド用パッド3bは、銅、銀、金、パラジウム、タングステン、モリブデン、マンガン等の金属材料から成り、例えば銅から成る場合であれば、銅粉末に有機溶剤等を添加して成る金属ペーストを基体1となるセラミックグリーンシートの表面に所定パターンに印刷しておくことにより形成される。
【0018】
この第1配線導体2aおよびグランド用配線導体2bの基体1下面側の一端は、それぞれ対応する入出力用パッド3aおよびグランド用パッド3bと電気的に接続しており、これらの入出力用パッド3a、グランド用パッド3bを外部電気回路の所定の信号用や接地用等の回路導体に接続することにより、半導体素子6の電気信号入出力用、接地用の各電極が外部電気回路と電気的に接続される。
【0019】
また前記基体1は、半導体素子の搭載部1aから上面や側面等にかけて第2配線導体4が形成されており、該第2配線導体4は半導体素子6の電極をコネクター5の線材5aに接続するための導電路として作用し、搭載部1a側の一端には半導体素子6の電極が導電性接続材8を介して電気的に接続される。
【0020】
前記第2配線導体4は、上述の第1配線導体2a等と同様に、銅、銀、金、パラジウム、タングステン、モリブデン、マンガン等の金属材料から成り、例えば銅から成る場合であれば、銅粉末に有機溶剤等を添加して成る金属ペーストを基体1となるセラミックグリーンシートの表面に所定パターンに印刷しておくことにより形成される。
【0021】
この第2配線導体4の基体1外表面側の一端はコネクター5の線材5aと電気的に接続しており、このコネクター5を同軸ケーブル等を介して通信装置等の外部機器に接続することにより半導体素子6と外部機器との間で高周波信号の送受信が行われる。
【0022】
前記コネクター5は、半導体素子収納用パッケージ7の第2配線導体4を同軸ケーブル等を介して外部機器に接続するための接続体として作用し、例えば、鉄−ニッケル−コバルト合金のリード線等の金属の線材5aの周囲を、ホウ珪酸系ガラス等の絶縁性の外囲体5bで取り囲んだ構造である。
【0023】
前記線材5aと外囲体5bとから成るコネクター5は、例えば、鉄−ニッケル−コバルト合金から成る線材5aを、鉄−ニッケル−コバルト合金等の金属から成る円筒状の容器の中央にセットし、容器内にホウ珪酸ガラス等のガラス粉末を充填した後、ガラス粉末を加熱溶融させて線材5aの周囲に被着させることによって製作される。
【0024】
かくして上述の半導体素子収納用パッケージによれば、基体1の搭載部1aに半導体素子6を搭載するとともにガラス、樹脂、ロウ材等の接着材を介して固定し、しかる後、半導体素子6の各電極を第1配線導体2aおよびグランド用配線導体2bに、例えば、ボンディングワイヤ8を介して接続し、最後に蓋体10を基体1の上面に封止材を介して接合させ、半導体素子6を気密に封入することによって半導体装置11となる。
【0025】
この半導体装置11は基体1下面の入出力用パッド3aおよびグランド用パッド3bが外部電気回路基板の所定の信号用や接地用等の回路導体に半田バンプ等の外部端子を介して接続され、これによって半導体素子6の信号用、接地用の各電極は外部電気回路と電気的に接続される。
【0026】
また、この半導体装置11に取着されているコネクター5の線材5aに同軸ケーブル等の外部接続用の導線を接続することにより、半導体素子6の電極が通信装置等の外部機器に接続される。
【0027】
そしてかかる半導体装置11は、外部電気回路から供給される複数の周波数帯域が低い(5〜10GHz)電気信号を第1配線導体2aを介して半導体素子6に入力させ、半導体素子6でこれら入力された電気信号を合成して、一つの周波数帯域が高い(40〜80GHz)電気信号とするとともにこれを第2配線導体4を介してコネクター5に出力し、該コネクター5の線材5aを介して外部の通信装置等の外部機器に伝送する、或いは、外部の通信装置等の外部機器から伝送された一つの周波数帯域が高い(40〜80GHz)電気信号をコネクター5の線材5a及び第2配線導体4を介して半導体素子6に入力し、半導体素子6で入力された周波数帯域が高い(40〜80GHz)電気信号を複数の周波数帯域が低い(5〜10GHz)電気信号に変換するとともにこれらの個々の周波数帯域が低い電気信号を第1配線導体2aを介して外部電気回路に供給することとなる。
【0028】
本発明の半導体素子収納用パッケージおよびこれを用いた半導体装置においては、図2に示すように、第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2としておくことが重要である。
【0029】
前記第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2としておくと、第2配線導体4とコネクター5の線材5aの縦断面積の相違(第2配線導体4とコネクター5の線材5aとの太さの相違)によるインピーダンスの不整合、第2配線導体4とコネクター5の線材5aとの接続部における低インピーダンス領域の形成がなくなり、これによって第2配線導体4とコネクター5の線材5aに40GHz〜80GHzの高周波の電気信号を伝送させたとしても低インピーダンス領域がほとんどなく、かつ第2配線導体4とコネクター5の線材5aのインピーダンスがほぼ整合していることから電気信号に大きな反射を起こすことはなく伝送特性を優れたものとなすことができる。
【0030】
なお、前記第2配線導体4およびコネクター5の線材5aは、第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、S2/S4>1.2、S2/S4<0.3となると第2配線導体4のインピーダンスとコネクター5の線材5aのインピーダンスが大きく相違し、伝送する高周波の電気信号に反射等を招来して伝送特性が大きく劣化してしまう。従って、前記第2配線導体4およびコネクター5の線材5aは、第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、0.3≦S2/S4≦1.2の範囲に特定される。
【0031】
また、前記第2配線導体4およびコネクター5の線材5aは、第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、S1>S2、S3>S4、となってS2/(S1+S3)>1.2、S2/(S1+S3)<0.8となると第2配線導体4とコネクター5の線材5aとの接続領域における縦断面積が第2配線導体4や線材5aの非接続領域における縦断面積よりも大きくなって低インピーダンスとなり、その結果、第2配線導体4とコネクター5の線材5aとの接続領域におけるインピーダンスと、第2配線導体4および線材5aの非接続領域におけるインピーダンスとの間に大きな相違が生じ、第2配線導体4とコネクター5の線材5aに40GHz〜80GHzの高周波の電気信号を伝送させた場合、伝送する電気信号に反射等が招来して伝送特性が大きく劣化してしまう。従って、前記第2配線導体4およびコネクター5の線材5aは、第2配線導体4の線材5aとの接続領域および非接続領域の縦断面積をS1、S2、線材5aの第2配線導体4との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.8≦S2/(S1+S3)≦1.2の範囲に特定される。
【0032】
前記第2配線導体4のコネクター5の線材5aとの接続は、第2配線導体4の先端の断面積が小さくなるようにして形成した領域の上面に、線材5aの先端の断面積が小さくなるようにして形成した領域の下面を位置決めするとともに治具等で仮固定し、半田等の導電性接続材で接続することによって行なわれる。なお、第2配線導体の、線材5aとの接合領域の断面積を小さくするには、例えば、第2配線導体4となる金属ペースト基体1となるセラミックグリーンシートの表面に所定パターンに印刷しておくことにより形成する際、印刷を2回に分けて行い、断面積を小さくしようとする領域のみ印刷を1回とし、他の領域を2回印刷するようにして第2配線導体4の厚みを調節すること等の手段を用いることができる。また、線材5aの、第2配線導体4と接続される領域の断面積を小さくするには、例えば、線材5aの第2配線導体と接続される領域に対して研磨加工を施すこと等の手段を用いることができる。
【0033】
なお、本発明は上述の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。
【0034】
【発明の効果】
本発明の半導体素子収納用パッケージおよび半導体装置によれば、第2配線導体の線材との接続領域および非接続領域の縦断面積をS1、S2、線材の第2配線導体との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2としたことから第2配線導体のインピーダンスとコネクターの線材のインピーダンスとを整合させるとともに第2配線導体とコネクターの線材との接続部において低インピーダンス領域が形成されるのを有効に防止し、これによって第2配線導体とコネクターの線材に40GHz〜80GHzの高周波の電気信号を伝送させたとしてもインピーダンスの不整合による大きな反射等を起こすことはなく、伝送特性を優れたものとなすことができる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージおよびこの半導体素子収納用パッケージを用いた半導体装置の一実施例を示す断面図である。
【図2】図1に示す半導体素子収納用パッケージおよび半導体装置の要部拡大断面図である。
【符号の説明】
1・・・・・基体
1a・・・・搭載部
2a・・・・第1配線導体
2b・・・・グランド配線導体
3a・・・・入出力用パッド
3b・・・・グランド用パッド
4・・・・・第2配線導体
5・・・・・コネクター
5a・・・・線材
5b・・・・外囲体
6・・・・・半導体素子
7・・・・・半導体素子収納用パッケージ
8・・・・・ボンディングワイヤ
10・・・・蓋体
11・・・・半導体装置

Claims (2)

  1. 40GHz〜80GHzの電気信号を送受信する半導体素子が搭載される搭載部を有する基体と、該基体の前記搭載部より下面にかけて導出されている複数個のグランド配線導体および第1配線導体と、前記基体の下面に形成され、前記グランド配線導体および第1配線導体に電気的に接続している複数個のグランド用パッドおよび入出力用パッドと、前記基体の搭載部より上面もしくは側面にかけて導出されている第2配線導体と、導電性の線材と絶縁性の外囲体とから成り、線材の一部が前記第2配線導体の一部に重畳接続されているコネクターとで形成され、前記第2配線導体の線材との接続領域および非接続領域の縦断面積をS1、S2、線材の第2配線導体との接続領域および非接続領域の縦断面積をS3、S4とした時、S1<S2、S3<S4、0.3≦S2/S4≦1.2、0.8≦S2/(S1+S3)≦1.2であることを特徴とする半導体素子収納用パッケージ。
  2. 請求項1に記載の半導体素子収納用パッケージと40GHz〜80GHzの電気信号を送受信する半導体素子とから成り、前記パッケージの搭載部に半導体素子を搭載固定するとともに該半導体素子の各電極を第1配線導体および第2配線導体に電気的に接続したことを特徴とする半導体装置。
JP2002302178A 2002-10-16 2002-10-16 半導体素子収納用パッケージおよびこれを用いた半導体装置 Expired - Fee Related JP3780514B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002302178A JP3780514B2 (ja) 2002-10-16 2002-10-16 半導体素子収納用パッケージおよびこれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002302178A JP3780514B2 (ja) 2002-10-16 2002-10-16 半導体素子収納用パッケージおよびこれを用いた半導体装置

Publications (2)

Publication Number Publication Date
JP2004140106A JP2004140106A (ja) 2004-05-13
JP3780514B2 true JP3780514B2 (ja) 2006-05-31

Family

ID=32450333

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002302178A Expired - Fee Related JP3780514B2 (ja) 2002-10-16 2002-10-16 半導体素子収納用パッケージおよびこれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JP3780514B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3998562B2 (ja) * 2002-10-31 2007-10-31 株式会社日立製作所 半導体装置

Also Published As

Publication number Publication date
JP2004140106A (ja) 2004-05-13

Similar Documents

Publication Publication Date Title
JP3780514B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP4077770B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3722793B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3847247B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3808423B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3722796B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3847249B2 (ja) 半導体装置
JP3811460B2 (ja) 半導体装置
JP4077769B2 (ja) 半導体装置
JP3847239B2 (ja) 半導体装置
JP3847248B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3679090B2 (ja) 半導体装置
JP3811447B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3847250B2 (ja) 半導体装置の実装構造
JP4002540B2 (ja) 半導体装置
JP3811459B2 (ja) 半導体装置
JP4291113B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP2004259769A (ja) 半導体装置
JP4349881B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP3808421B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP4303564B2 (ja) 半導体装置
JP4480390B2 (ja) 半導体装置の実装構造
JP2005101210A (ja) 半導体装置
JP2004207523A (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP2004179180A (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060224

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090317

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100317

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110317

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110317

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120317

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees