JP3775152B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数の半導体素子が積層された半導体装置に関する。更に詳しくは、積層された複数の半導体素子が比較的多くの熱を発生する半導体装置に関するものである。
【0002】
【従来の技術】
図6に示すように、従来複数の半導体素子3を搭載する半導体装置1では、セラミック基板2の上面にそれら複数の半導体素子3を並列に搭載するものが知られている。このセラミック基板2にはCu箔が接着され、半導体素子3を搭載する上面のCu箔はエッチング加工され、そのセラミック基板2の上面には所定の回路パターン2aが形成される。半導体素子3の搭載は、この回路パターン2aにはんだ付することにより行われ、半導体素子3の端子部分はワイヤ4又は平板によりそれらの回路パターン2aに接続される。また、回路パターン2aには端子6が設けられ、この端子6は回路パターン2aを介して複数の半導体素子のそれぞれの端子部分に電気的に接続するように構成される。
【0003】
一方、発熱量が比較的多い半導体素子3を搭載する半導体装置1では、このセラミック基板2をヒートシンク7に積層するのが一般的である。このセラミック基板2のヒートシンク7への積層は、複数の半導体素子3をセラミック基板2とともに一体的にモールドしたものをねじ8により機械的に積層するものや、図示しないが、表面にニッケルメッキが施された銅により形成されたヒートシンクに、セラミック基板下面に接着されたCu箔をはんだ付けすることによりセラミック基板をヒートシンクに積層すること等が知られている。このようにヒートシンク7にセラミック基板2を接着した半導体装置1では、半導体素子3が発した熱が回路パターン2a、セラミック基板2及びヒートシンク7を介して外部に放散されるようになっている。
【0004】
【発明が解決しようとする課題】
しかし、セラミック基板2の上面に形成された所定の回路パターン2aに半導体素子3を並列に搭載する従来の半導体装置1では、半導体素子3の数によりセラミック基板2の大きさが定められ、比較的多くの半導体素子3が搭載される半導体装置1では比較的広い面積を有するセラミック基板2を用いる必要があり、半導体装置1の設置面積が拡大する不具合がある。この不具合を解消するために、複数の半導体素子3を積み上げて半導体装置1の設置面積を縮小することも考えられるが、半導体素子3の発熱量が比較的多い場合には、積み上げられた半導体素子3から発する熱の放散が妨げられる問題点がある。
本発明の目的は、熱を有効に放散しつつ半導体素子の実装密度を向上させて設置面積を縮小し得る半導体装置を提供することにある。
【0005】
【課題を解決するための手段】
請求項1に係る発明は、図1に示すように、複数の半導体素子11a,11bが積層された半導体装置である。
その特徴ある点は、最下位の半導体素子11aが主ヒートシンク12の上面に接着されたパワーモジュール用基板13の回路パターン13aに積層され、最下位の半導体素子11a以外の他の半導体素子11bが最下位の半導体素子11aにそれぞれ補助ヒートシンク16を介して順次積層され、補助ヒートシンク16の下面に下位の半導体素子11aの端子部分に搭載する電極用基板17が接着され、補助ヒートシンク16の上面に上位の半導体素子11bを搭載する絶縁性基板18が接着され、パワーモジュール用基板13,電極用基板17及び絶縁性基板18は両面にAl板17a,17bが積層接着されたAlN又はSi 3 N 4 からなるところにある。
この請求項1に係る半導体装置10では、半導体素子11a,11bから発せられた熱が主ヒートシンク12又は補助ヒートシンク16から外部に放散される。この結果、複数の半導体素子11a,11bを積層しても、積み上げられた半導体素子11a,11bが発する熱の放散は妨げられない。
また、下位の半導体素子11aと、補助ヒートシンク16と、その上位の半導体素子11bの積層がはんだ付により行うことができ、その積層が比較的容易になる。
【0006】
請求項2に係る発明は、請求項1に係る発明であって、最上位の半導体素子11bの端子部分に電極用基板17が搭載された半導体装置である。
この請求項2に係る発明では、電極用基板17を介して最上位の半導体素子11bの端子部分を配線することにより、その配線の自由度が向上する。
請求項3に係る発明は、請求項2に係る発明であって、最上段の半導体素子11bに搭載された電極用基板17に補助ヒートシンク16が搭載された半導体装置である。
この請求項3に係る発明では、最上位の半導体素子11bが比較的多くの熱を発するものであっても、その熱を有効に外部に放散することができる。
【0007】
請求項4に係る発明は、請求項1ないし3いずれか1項に係る発明であって、端子21が内周面に設けられた枠部材19が補助ヒートシンク16及び複数の半導体素子11a,11bを包囲するように主ヒートシンク12の上面に取付けられ、複数の半導体素子11a,11bのそれぞれの端子部分が端子部分に接触するAl板17aを介して直接又は接続部材22により端子21に接続された半導体装置である。
この請求項4に係る発明では、電極用基板17を介して最上位の半導体素子11bの端子部分を端子21配線することにより、その配線の自由度が向上するとともにその配線自体が比較的容易になり、放熱特性を向上させることができる。ここで、接続部材22には導電性のあるワイヤ又は平板若しくは箔が挙げられる。
請求項5に係る発明は、請求項1ないし4いずれか1項に係る発明であって、主ヒートシンク12及び補助ヒートシンク16のいずれか一方又は双方が冷却水を内部に循環可能に構成された水冷式ヒートシンクである半導体装置である。
この請求項6に係る発明では、主ヒートシンク12又は補助ヒートシンク16又はその双方を水冷式ヒートシンクで構成することにより半導体素子11a,11bが発する熱を効果的にかつ効率的に外部に放散することができる。
【0008】
【発明の実施の形態】
次に本発明の実施の形態を図面に基づいて詳しく説明する。
図1に示すように、本発明の半導体装置10は、複数の半導体素子11a,11bが積層されたものであって、最下位の半導体素子11aは主ヒートシンク12の上面に接着されたパワーモジュール用基板13の回路パターン13aに積層される。回路パターン13aはパワーモジュール用基板13の両面に接着された金属箔のうちの、上面側の金属箔をエッチング加工することにより作られる。パワーモジュール用基板13への金属箔の接着は、金属箔がCuであってパワーモジュール用基板13がAl2O3又はAlN若しくはSi3N4により形成される場合には活性金属法により行われる。金属箔がAlであってパワーモジュール用基板13がAl2O3又はAlN若しくはSi3N4により形成される場合には、ろう材を介して積層接着される。このパワーモジュール用基板13に接着された上側の金属箔をエッチング加工することにより作られた回路パターン13aには、最下位の半導体素子11aがはんだにより搭載される。
【0009】
一方、主ヒートシンク12は冷却水12aを内部に循環可能に構成された水冷式ヒートシンクであって、Al,Cu又はAlSiC若しくはCu−Moにより構成される。この主ヒートシンク12の表面にはNiめっきが施され、パワーモジュール用基板13の下面に接着された金属箔13bをこの主ヒートシンク12にはんだ付することにより、パワーモジュール用基板13は主ヒートシンク12の表面に接着される。この主ヒートシンク12にはドリル等の加工工具を用いた機械加工により、後述する枠部材19を取付けるための雌ねじ孔12bがパワーモジュール用基板13を挟むようにそれぞれ形成される。
なお、パワーモジュール用基板13の主ヒートシンク12への接着は、図2に示すように、ねじ止めにより行ってもよい。図2ではAl,Cu又はAlSiC若しくはCu−Moにより構成されかつ表面にNiめっきが施されたパワーモジュール用基板13に最下位の半導体素子11aがはんだ付され、この半導体素子11aがはんだ付けされたパワーモジュール用基板13を図示しない放熱用のグリースを介在させて主ヒートシンク12にねじ止めしたものである。
【0010】
図1に戻って、最下位の半導体素子11a以外の他の半導体素子11bは、その最下位の半導体素子11aに補助ヒートシンク16を介して順次積層される。補助ヒートシンク16の下面には下位の半導体素子11aの端子部分に搭載する電極用基板17が接着され、補助ヒートシンク16の上面には上位の半導体素子11bを搭載する絶縁性基板18が接着される。電極用基板17及び絶縁性基板18は両面にAl板17a,17b,18a,18bがそれぞれ積層接着されたAlN又はSi3N4であり、下位の半導体素子11aに対向する電極用基板17のAl板17aは、その半導体素子11aの端子部分に接続するように積層接着される。
【0011】
電極用基板17及び絶縁性基板18の両面に接着されたAl板17a,17b,18a,18bは、この実施の形態ではAl純度が99.98重量%以上であって、融点が660℃のものが使用される。Al板17a,17b,18a,18bはこのAl板より融点が低いAl−Si系ろう材を介して電極用基板17及び絶縁性基板18にそれぞれ積層接着される。即ち、Al−Si系ろう材は84〜97重量%のAlと3〜13.5重量%のSiを含み、このろう材の溶解温度範囲は577〜620℃である。積層接着は電極用基板17及び絶縁性基板18とAl板17a,17b,18a,18bとの間にろう材であるAl−Siろう材の箔を挟んだ状態でこれらに荷重0.5〜2kgf/cm2を加え、真空中で600〜650℃に加熱することにより行われる。
【0012】
下位の半導体素子11aに対向する電極用基板17のAl板17aは、ハーフエッチングされ、下位の半導体素子11aの端子部分に接続する複数の突起17cが形成される。図示しないが、ハーフエッチングは半導体素子11aの端子部分に相応するようにAl板17aにレジスト膜でマスキングを行い、この状態でAl板17aをエッチング液に浸漬してマスキングされていない部分におけるAl板17aの表面を貫通しない程度にエッチング除去することにより行われる。その後レジスト膜を除去することによりそのレジスト膜により覆われていた部分が他のエッチングされた部分から突出してマスキングした部分の数だけ複数の突起17cが形成される。
【0013】
一方、補助ヒートシンク16は冷却水を内部に循環可能に構成された主ヒートシンク12より小型の水冷式ヒートシンクであって、Al,Cu又はAlSiC若しくはCu−Moにより構成される。この補助ヒートシンク16の表面にはNiめっきが施され、電極用基板17の上面に接着されたAl板17bを下面に、絶縁性基板18の下面に接着されたAl板18aを上面にそれぞれはんだにより接着することにより、補助ヒートシンク16の下面には下位の半導体素子11aの端子部分に搭載する電極用基板17が接着され、補助ヒートシンク16の上面には上位の半導体素子11bを搭載する絶縁性基板18が接着される。
なお、電極用基板17及び絶縁性基板18の補助ヒートシンク16への接着は、図2に示すように、ねじ止めにより行ってもよい。図2ではAl,Cu又はAlSiC若しくはCu−Moにより構成された補助ヒートシンク16に貫通した雌ねじ孔16a、16aが形成され、電極用基板17を下面に及び絶縁性基板18を上面にそれぞれ図示しない放熱用のグリースを介在させて積層させ、この状態で雄ねじ24をその雌ねじ孔16aにそれぞれ螺合させることによりねじ止めしたものである。
【0014】
図1に戻って、他の半導体素子11bの積層はこの補助ヒートシンク16を介して行われ、下位の半導体素子11aの端子部分に複数の突起17cを対向させた状態で電極用基板17下面のAl板17aをその半導体素子11aの上面にはんだ又は接着剤で接着し、絶縁性基板18上面のAl板18bに上位の半導体素子11bの下面をはんだ又は接着剤で接着することにより、他の半導体素子11bは最下位の半導体素子11aに補助ヒートシンク16を介して順次積層される。この図1に示す実施の形態では2個の半導体素子11a,11bを積層する場合を示し、最上位の半導体素子11bの端子部分にも電極用基板17が同様にして搭載され、この電極用基板17には補助ヒートシンク16が同様にして更に搭載される。
【0015】
主ヒートシンク12の表面には半導体素子11a、11bを包囲するように枠部材19が取付けられる。この枠部材19は絶縁材料からなる樹脂成型品であって、パワーモジュール用基板13とともに複数の半導体素子11a、11bを包囲する包囲部19aと、主ヒートシンク12の表面に接着されるフランジ部19bとを有する。フランジ部19bには、主ヒートシンク12の雌ねじ孔12bに連通する連通孔19cが形成され、包囲部19aの内周面には複数の端子21,21が設けられる。なお、枠部材19の取付けは、包囲部19aで複数の半導体素子11a、11bを包囲させた状態で、連通孔19cを介して主ヒートシンク12の雌ねじ孔12bに雄ねじ23を螺合することにより行われる。なお、図示しないが枠部材19は主ヒートシンク12に接着してもよく、図2に示すように、枠部材19をパワーモジュール用基板13に接着し、そのパワーモジュール用基板13を主ヒートシンク12にねじ止めしてもよい。
【0016】
最下位の半導体素子11aの端子部分に接触するAl板17aは電極用基板17から端子21に向って側方に突出するようにその電極用基板17に接着され、最上位の半導体素子11bの端子部分に接触するAl板17aの端子21に対応する側部には、接続部材22,22であるAlからなるワイヤ又は平板の一端が予め超音波により接合される。一方、接続部材22,22の他端は枠部材19の内周面に設けられた端子21,21にそれぞれ接続され、これにより半導体素子11a,11bの図示しない端子部分はAl板17aを介して直接又は接続部材22,22により端子21,21にそれぞれ接続される。
【0017】
このように構成された半導体装置10では、半導体素子11a,11bから発せられた熱はパワーモジュール用基板13又は絶縁性基板18若しくは電極用基板17を介して主ヒートシンク12又は補助ヒートシンク16から外部に放散される。また、接続部材22,22が比較的太い場合には端子部分からAl板17aに伝導した熱の一部がこの接続部材22,22を介して端子21,21に伝導し、この端子21,21から外部に放散される。
また、このように構成された半導体装置10では、複数の半導体素子11a,11bを積層するため、複数の半導体素子を並列に搭載した従来の半導体装置に比較して半導体素子11a,11bの実装密度を高めるとともに、半導体装置10の設置面積を従来より大幅に縮小することができる。
【0018】
なお、上述した実施の形態では2個の半導体素子11a,11bを積層した半導体装置10を示したが、図5に示す概念図のように半導体装置10は半導体素子11a,11b,11cを3個積層したものであってもよく、図示しないが4個、5個、又は6個以上積層したものであってもよい。
また、上述した実施の形態では、最上位の半導体素子11bの端子部分に電極用基板17を搭載し、その電極用基板17に補助ヒートシンク16を更に搭載した半導体装置10を示したが、半導体素子11a,11bが発する熱を放散し得る限り、図3に示すように、最上位の半導体素子11bに何ら搭載することなく最上位の半導体素子の端子部分を枠部材に設けられた端子21,21に接続部材22,22により直接接続してもよく、図4に示すように、電極用基板17のみをその最上位の半導体素子11bに搭載してもよい。電極用基板17のみを最上位の半導体素子11bに搭載した場合には、電極用基板17を搭載することなく端子部分を端子21,21に接続部材22,22で直接接続する場合に比較して配線の自由度が向上しかつその接続自体が容易になり、放熱特性も向上させることができる。
【0019】
【発明の効果】
以上述べたように、本発明によれば、最下位の半導体素子を主ヒートシンクの上面に接着されたパワーモジュール用基板の回路パターンに積層し、最下位の半導体素子以外の他の半導体素子を最下位の半導体素子にそれぞれ補助ヒートシンクを介して順次積層したので、それぞれの半導体素子から発せられた熱は主ヒートシンク又は補助ヒートシンクから外部に放散される。この結果、複数の半導体素子を積層しても、積み上げられた半導体素子が発する熱の放散が妨げられることはなく、熱を有効に放散しつつ半導体素子の実装密度を向上させることができる。
【0020】
また、補助ヒートシンクの下面に下位の半導体素子の端子部分に搭載する電極用基板を接着し、補助ヒートシンクの上面に上位の半導体素子を搭載する絶縁性基板を接着すれば、複数の半導体素子と補助ヒートシンクの積層が比較的容易になり、最上位の半導体素子の端子部分に電極用基板を搭載すれば、電極用基板を介して最上位の半導体素子の端子部分を配線することが可能になり、その配線の自由度が向上する。また、この電極用基板に補助ヒートシンクを更に搭載すれば、最上位の半導体素子が比較的多くの熱を発するものであっても、その熱を有効に外部に放散することができる。
更に、電極用基板として両面にAl板が積層接着されたAlN又はSi3N4を使用し、端子が内周面に設けられた枠部材を主ヒートシンクの上面に取付け、複数の半導体素子のそれぞれの端子部分をそのAl板を介して直接又は接続部材によりその端子に接続すれば、その配線の自由度が向上しかつ容易になる。また、主ヒートシンク及び補助ヒートシンクを水冷式ヒートシンクにすれば、半導体素子が発する熱を効果的にかつ効率的に外部に放散することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の縦断面図。
【図2】ねじ止めを併用した本発明の半導体装置の縦断面図。
【図3】本発明の別の半導体装置の縦断面図。
【図4】本発明の更に別の半導体装置の縦断面図。
【図5】3個の半導体素子を積層した半導体装置の概念図。
【図6】従来例の半導体装置の縦断面図。
【符号の説明】
10 半導体装置
11a,11b 半導体素子
12 主ヒートシンク
13 パワーモジュール用基板
13a 回路パターン
16 補助ヒートシンク
17 電極用基板
17a,17b Al板
18 絶縁性基板
19 枠部材
21 端子
22 平板
Claims (5)
- 複数の半導体素子(11a,11b)が積層された半導体装置(10)であって、
最下位の半導体素子(11a)が主ヒートシンク(12)の上面に接着されたパワーモジュール用基板(13)の回路パターン(13a)に積層され、
前記最下位の半導体素子(11a)以外の他の半導体素子(11b)が前記最下位の半導体素子(11a)にそれぞれ補助ヒートシンク(16)を介して順次積層され、
前記補助ヒートシンク (16) の下面に下位の半導体素子 (11a) の端子部分に搭載する電極用基板 (17) が接着され、
前記補助ヒートシンク (16) の上面に上位の半導体素子 (11b) を搭載する絶縁性基板 (18) が接着され、
前記パワーモジュール用基板 (13) ,前記電極用基板 (17) 及び前記絶縁性基板 (18) は両面にAl板 (17a,17b) が積層接着されたAlN又はSi 3 N 4 からなる
ことを特徴とする半導体装置。 - 最上位の半導体素子(11b)の端子部分に電極用基板(17)が搭載された請求項1記載の半導体装置。
- 最上段の半導体素子(11b)に搭載された電極用基板(17)に補助ヒートシンク(16)が搭載された請求項2記載の半導体装置。
- 端子(21)が内周面に設けられた枠部材(19)が補助ヒートシンク及(16)び複数の半導体素子(11a,11b)を包囲するように主ヒートシンク(12)の上面に取付けられ、前記複数の半導体素子(11a,11b)のそれぞれの端子部分が前記端子部分に接触するAl板(17a)を介して直接又は接続部材(22)により前記端子(21)に接続された請求項1ないし3いずれか1項に記載の半導体装置。
- 主ヒートシンク(12)及び補助ヒートシンク(16)のいずれか一方又は双方が冷却水を内部に循環可能に構成された水冷式ヒートシンクである請求項1ないし4いずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000049909A JP3775152B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000049909A JP3775152B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244407A JP2001244407A (ja) | 2001-09-07 |
JP3775152B2 true JP3775152B2 (ja) | 2006-05-17 |
Family
ID=18571771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000049909A Expired - Lifetime JP3775152B2 (ja) | 2000-02-25 | 2000-02-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3775152B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5125530B2 (ja) * | 2008-01-16 | 2013-01-23 | 日産自動車株式会社 | 電力変換装置 |
JP6940982B2 (ja) * | 2017-06-09 | 2021-09-29 | 新電元工業株式会社 | 電源装置 |
WO2023249000A1 (ja) * | 2022-06-23 | 2023-12-28 | ニデック株式会社 | 半導体モジュール |
-
2000
- 2000-02-25 JP JP2000049909A patent/JP3775152B2/ja not_active Expired - Lifetime
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