JP3765280B2 - 帰還型ディジタルフィルタ - Google Patents
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Description
【発明の属する技術分野】
この発明は、帰還型ディジタルフィルタに関し、特に、楽音信号処理装置に適するものに関する。
【0002】
【従来の技術】
音楽分野において、フェイズシフター(フェイザー)として知られる楽音信号処理装置は、例えばオールパスフィルタのようなフィルタを複数直列に接続した多段フィルタから成る帰還型フィルタで構成される。これをアナログ回路で構成する場合、前記帰還型フィルタを、多段のアナログ式のオールパスフィルタ(以下APF)を用いて構成し、出力信号を入力側に帰還入力することで、共振ピークを生じさせる。このフィルタの出力信号と原信号とを加算することで、フェイザー効果が付与された音響信号を得ている。この場合、帰還回路には帰還係数乗算用のアナログ演算器が設けられ、フィルタ出力信号に対して帰還係数を掛けて入力側に帰還し、巡回的にループさせる。アナログ演算回路においては、ディジタル演算回路のようなクロック同期動作の必要がないので、格別のクロック同期遅延手段は存在せず、そのアナログ回路に固有の僅かな遅延時間を除外したとすると、理論的には遅延なしに無限に巡回する。よって、良好な共振ピーク特性が得られる。
【0003】
一方、ディジタル式のフェイザー(ディジタルフェイザー)は、アナログフェイザーにおいてアナログAPFを用いたところを、単純にディジタルAPFに置き換えた帰還型ディジタルフィルタで構成すればよいのだが、クロック同期動作のための遅延が必然的に帰還ループに存在するため(帰還ループに遅延を挿入しなければいわゆる「ディレイ・フリー・ループ」となり信号演算自体ができない)、アナログ回路と同等の巡回特性は得られない。そのため、不所望な共振ピークが出力信号の高音域に不可避的に発生してしまい、出力信号の周波数特性が著しく損なわれていた。これに対して、オーバーサンプリングすることにより周波数特性の改善を図る技術が知られているが、この場合は、サンプリング周波数のアップ変換用のフィルタと元のサンプリング周波数に戻すための(ダウン変換用)フィルタを更に具えなければならないという不利がある。また、オーバーサンプリングによる方法では、不所望の共振ピークを十分に抑制することはできず、周波数特性の向上は十全に達成できていなかった。
【0004】
【発明が解決しようとする課題】
本発明は上述の点に鑑みてなされたもので、比較的シンプル且つコンパクトな構成でフィルタ特性を向上した帰還型ディジタルフィルタを提供しようとするものである。例えば、フェイザー等の楽音信号処理装置に適用するのに好適な帰還型ディジタルフィルタを提供しようとするものである。
【0005】
【課題を解決するための手段】
本発明に係る帰還型ディジタルフィルタは、信号遅延要素と演算要素とで構成される第1のフィルタユニットを複数段にわたって縦続接続してなり、各段の前記演算要素における乗算要素に対してフィルタ係数が入力され、入力ディジタル信号に対して各フィルタユニット内の前記信号遅延要素と前記演算要素との接続と前記フィルタ係数とに応じたディジタルフィルタ演算を実行するマスタフィルタ部と、演算要素で構成される第2のフィルタユニットを前記マスタフィルタ部と同様に複数段にわたって縦続接続してなると共に、各段の該演算要素における乗算要素に対して前記マスタフィルタ部と共通の前記フィルタ係数がそれぞれ入力されるが、信号遅延要素を具備せず、前記マスタフィルタ部の前記各第1のフィルタユニットの前記信号遅延要素の出力信号をそれぞれ対応する前記第2のフィルタユニットの前記演算要素に入力することで、自己の信号遅延要素無しで前記入力ディジタル信号に対して前記マスタフィルタ部と同様のディジタルフィルタ演算を実行するスレーブフィルタ部とを具備し、前記スレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させることで帰還型フィルタを構成してなることを特徴とする。
これによると、スレーブフィルタ部では、マスタフィルタ部と同様のディジタルフィルタ演算アルゴリズムを実行するよう演算要素を有し、マスタフィルタ部の信号遅延要素の出力信号を自己の演算要素に導入して使用することで、マスタフィルタ部が実行するのと同じフィルタ演算アルゴリズムを忠実に実行する。つまり、マスタフィルタ部とスレーブフィルタ部とは、同じ入力信号に対して、見かけ上、同じフィルタ演算アルゴリズムを並行的に実行する。従って、スレーブフィルタ部の出力信号をマスタフィルタ部の入力側に帰還入力(フィードフォワード)させることは、マスタフィルタ部の出力信号を当該マスタフィルタ部の入力側に帰還して遅延なしに1巡回させた帰還演算処理と同等の処理を行うことに相当する。従って、アナログ回路における帰還をシミュレートするには、理論上においては、スレーブフィルタ出力信号を次段のスレーブフィルタ部に入力信号と共に帰還入力する構成を無限に重ね、最後にマスタフィルタ部の入力に入力信号と共に帰還入力すればよい。現実には、必要十分な有限段数のスレーブフィルタ部により帰還信号を形成し、マスタフィルタ部に供給することになるが、比較的簡単な構成で、アナログの帰還型フィルタによる共振特性により近い特性をシミュレートすることができる。
【0006】
一例として、前記スレーブフィルタ部を複数具備し、そのうち1個を除く他の各スレーブフィルタ部の出力信号をそれぞれ互いに異なる他のスレーブフィルタ部の入力側に帰還入力させ、残りの1個のスレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させるように接続を設定するとよい。このように、複数のスレーブフィルタ部を用いて本発明を実施することは、アナログ回路における帰還演算処理と同等の処理を行うことに相当する。これにより、アナログの帰還型フィルタにおける巡回態様をより忠実にシミュレートすることができ、周波数特性をより良好にすることができる。
【0007】
本発明は、装置の発明として構成し、実施することができるのみならず、コンピュータまたはDSP等のプロセッサのプログラムの形態で実施することができるし、そのようなプログラムを記憶した記憶媒体の形態で実施することもできる。
【0008】
【発明の実施形態】
以下、添付図面を参照して本発明の一実施例について説明する。
まず、本発明に係る帰還型ディジタルフィルタの一例として、ディジタルフェイズシフター(ディジタルフェイザー)に適用した例について説明する。図1は本発明に係るディジタルフェイザーの全体構成の一例を示す概略ブロック図である。図1において、ディジタルフェイザー1は、マスタフィルタアレイ20(以下、マスタアレイ20という)と、複数(本実施例では3つ)のスレーブフィルタアレイ(以下、スレーブアレイという)11a,11b,11cとから構成される帰還型ディジタルフィルタ10を含んでなる。マスタアレイ20は、入力されたディジタル信号に対して所定のディジタルフィルタ演算アルゴリズム(本実施例ではオールパスフィルタのアルゴリズム)を実行するよう、複数のディジタルAPFユニットを縦続接続した多段フィルタで構成されている。
【0009】
マスタアレイ20の構成例を示すと図2(a)のようである。マスタアレイ20における一段のフィルタユニット60について説明すると、入力信号INに対して所定のフィルタ係数を乗算する乗算器23と、該入力信号INを1サンプルタイム遅延する遅延器22aと、該遅延器22aの出力信号と乗算器23の出力信号と後述する乗算器25の出力信号とを加算する加算器24とで構成され、加算器24の出力が次段のフィルタユニットの入力信号(IN)となる。他の各段のフィルタユニットも同一構成であり、前段のフィルタユニットの加算器24の出力信号がそれぞれ入力されるように順次縦続接続されている。なお、便宜上、各フィルタユニットにおける乗算器23,25及び加算器24の参照符号はそれぞれ共通のものを使用したが、遅延器の参照符号は各フィルタユニット毎に異なる符号22a〜22dを使用した。各フィルタユニットにおける乗算器25には夫々の次段のフィルタユニットの遅延器22b〜22dの出力信号が入力され、これに対して所定のフィルタ係数を乗算する。最後のフィルタユニットの出力側に遅延器22eが設けられており、この遅延器22eの出力信号が該最後のフィルタユニットの乗算器25に入力される。
【0010】
なお、各遅延器22a〜22eの出力信号A〜Eは次に述べるようにスレーブアレイ11a〜11cにも供給される。
なお、実現しようとする周波数特性(カットオフ周波数)に応じたフィルタ係数セットKがカットオフ係数発生回路30から発生され、このフィルタ係数セットKに含まれる各フィルタ係数が各フィルタユニットの乗算器23,25にそれぞれ入力される。
【0011】
各スレーブアレイ11a〜11cは基本的には同一構成であり、一つのスレーブアレイの構成例を示すと、図2(b)のようである。各スレーブアレイ(11a〜11c)は、マスタアレイ20と同様のディジタルフィルタ演算アルゴリズムを実行するよう、マスタアレイ20と同様の配列からなる乗算器13、15及び加算器14を含むフィルタユニットを多段縦続接続してなるものであるが、独自の遅延器は持たず、マスタアレイ20における対応するフィルタユニットの遅延器22a〜22eの出力信号A〜Eが夫々所定の加算器14、乗算器15に入力される。また、マスタアレイ20に供給されるものと同じフィルタ係数セットKが各スレーブアレイ11a〜11cに供給され、マスタアレイ20と同様に該フィルタ係数セットKに含まれる各フィルタ係数が各フィルタユニットの乗算器13,15にそれぞれ入力される。
【0012】
図1に戻ると、マスタアレイ20及び各スレーブアレイ11a〜11cの各入力側には帰還演算(実質的にはフィードフォワード演算)用の加算器40d,40a〜40cが設けられており、各加算器40d,40a〜40cに対して入力信号Sが共通に入力される。各スレーブアレイ11a〜11cは、各々の出力信号が順次に次段のスレーブアレイの入力側に帰還信号として入力されるよう接続されている。すなわち、スレーブアレイ11aの出力信号が乗算器50bにて帰還係数fbで乗算され、スレーブアレイ11bの帰還演算用加算器40bに入力されて、入力信号Sに加算(減算)される。この加算器40bの出力がスレーブアレイ11bに入力される。同様に、スレーブアレイ11bの出力信号が乗算器50cにて帰還係数fbで乗算され、スレーブアレイ11cの帰還演算用加算器40cに入力されて、入力信号Sに加算(減算)され、この加算器40cの出力がスレーブアレイ11cに入力される。最後のスレーブアレイ11cの出力信号が乗算器50dにて帰還係数fbで乗算され、マスタアレイ20の帰還演算用加算器40dに入力されて、入力信号Sに加算(減算)され、この加算器40dの出力がマスタアレイ20に入力される。なお、マスターアレイ20の出力信号は遅延回路51を介して乗算器50aに入力され、帰還係数fbと乗算され、最初のスレーブアレイ11aの帰還演算用加算器40aに入力される。なお、各乗算器50a〜50dには共通の帰還係数fbが入力される。
【0013】
マスタアレイ20の出力信号が帰還型フィルタ10の出力信号(ウェット信号)として加算器41に入力される。加算器41の他の入力にはドライ信号として入力信号Sがそのまま入力され、帰還型フィルタ10の出力信号と加算される。こうして、フェイザー効果が付与された音響信号(出力信号Y)が得られる。
なお、カットオフ係数発生回路30では、LFO(低周波数発振器)31から発生される低周波信号の現在値に応じたカットオフ周波数が得られるようなフィルタ係数セットKが発生され、カットオフ係数発生回路30で発生したフィルタ係数セットKは、前述の通りスレーブアレイ11a〜11c及びマスタアレイ20の夫々に対して共通に供給される。カットオフ係数発生回路30における入力信号(低周波信号)と、これに基づき発生されるカットオフ係数との関係は任意に設定してよい。
【0014】
上述した通り、スレーブアレイ11a〜11cには、マスタアレイ20における対応するフィルタユニットの遅延器22a〜22eの出力信号が入力されており、また、マスタアレイ20に供給されるものと同じフィルタ係数セットKが各スレーブアレイ11a〜11cに供給されているため、スレーブアレイ11a〜11cは、マスタアレイ20で実行するのと同じフィルタ演算アルゴリズムを忠実に実行することになる。つまり、マスタアレイ20とスレーブアレイ11a〜11cとは、同じ1サンプルの入力信号Sに対して同じフィルタ演算アルゴリズムを見かけ上、相互の時間遅れなく並行的に実行していることとなる。従って、最初のスレーブアレイ11aの出力信号を次のスレーブアレイ11bに帰還入力(フィードフォワード)し、このスレーブアレイ11bの出力信号を更に次のスレーブアレイ11cに帰還入力し、更にスレーブアレイ11cの出力信号をマスタアレイ20に帰還入力させることは、3段のスレーブアレイ11a〜11cによって、入力信号Sに応じたマスタアレイ20に対する帰還信号を見かけ上、遅延なしで近似的に生成し、マスタアレイ20に入力していることになる。なお、マスタアレイ20の出力信号を最初のスレーブアレイ11aに帰還入力させる構成は、従来の帰還型ディジタルフィルタと同様に、次のサンプルの入力信号Sに対する帰還を行わせるものである。
【0015】
このように、本実施例に係るディジタルフェイザー1は、小規模かつ簡単な構成でありながらも、アナログフェイザーの動作を忠実にシミュレートすることができるので、ディジタルフェイザーに特有の不快な高音域の共振ピークを大幅に削減し、周波数特性を飛躍的に改善することができる。なお、上述の例では、スレーブアレイを3つ具える例について説明したが、スレーブアレイの個数はこれに限らず、例えばスレーブアレイが1つだけであってもよく、周波数特性の改善を図ることができる。勿論、スレーブアレイの数を増やして、帰還演算処理の巡回回数を多くすれば、より一層の周波数特性改善が可能となる。
【0016】
次に、図1に示したフェイザー1の変更例として、前記フェイザー1において、最初のスレーブアレイ11aに対して、マスタアレイ20の出力信号(1サンプル前の帰還型フィルタ10の出力信号)が遅延回路51を通して帰還入力されていたところを、この帰還入力をしないように構成したフェイザー2の一例を図3に示す。スレーブアレイ11a〜11c及びマスタアレイ20の構成は、前述と同様である。このように、マスタアレイ20の出力信号を最初のスレーブアレイ11aに帰還入力させないようにすると、帰還成分にサンプル遅延成分が完全に含まれなくなるので、フェイザー2の出力信号Yには、サンプル遅延成分による不所望な共振ピーク特性が完全に含まれなくなる。そのような利点がある一方で、この場合、各スレーブアレイ11a〜11cの出力信号を次段に帰還入力する帰還量(つまり帰還係数fb)を適切に調整しなければ、所望の周波数特性を得ることはできない、という問題も生じる。しかし、スレーブアレイの設置個数を十分に多くすれば、こうした帰還量の調整の必要が生じなくなるので問題ない。
【0017】
図3のようにマスタアレイ20の出力信号を最初のスレーブアレイ11aに帰還させないようにする例において、帰還量を適切に調整して、良好な周波数特性を得るためには、この帰還量の調整をカットオフ周波数に応じて適切に設定制御する必要がある。そのためには、乗算器50a〜50dに供給される帰還係数fbをカットオフ周波数に連動して可変制御できるようにすればよい。すなわち、LFO31の現在値に応じてカットオフ周波数を決定し、決定したカットオフ周波数に応じた帰還量を設定するよう帰還係数fbを可変制御する帰還係数発生手段を備えればよい。この場合、帰還係数発生手段で発生する帰還係数fbは、フェイザー効果の深さ制御情報等の帰還制御パラメータに応じて可変制御されるようにしてもよい。
【0018】
本発明はフェイザーのみに適応されるものではなく、その他の楽音処理装置にも適応可能であり、例えば、ディジタル音色フィルタの周波数特性改善にも適応できる。図4は、本発明を適応したディジタル音色フィルタの一例を示しており、(A)はディジタル音色フィルタ100の全体構成の一例を示す概略ブロック図であり、(B)はマスタアレイ120における1つのフィルタユニット102aの構成例を示し、(C)はスレーブアレイ110における1つのフィルタユニット101aの構成例を示す概略図である。ディジタル音色フィルタ100では、マスタアレイ120はローパスフィルタのアルゴリズムを実行するように複数のローパスフィルタユニット(LPF)102a〜102dを縦続接続してなる。マスタアレイ120の1フィルタユニットの構成(LPF102a)は、図4(B)に示すように、ローパスフィルタのアルゴリズムを実行すべく乗算器103a,103b,103cと、加算器104a,104bと、遅延器105a,105bを有しており、遅延器105a,105bの出力信号A,Bは、次に述べるようにスレーブアレイ側のLPF101aにも供給される。スレーブアレイ110も同様に、ローパスフィルタのアルゴリズムを実行するように複数のLPFユニット101a〜101dを縦続接続してなる。スレーブアレイ110の1フィルタユニット(LPF101a)の構成例は、図4(C)に示すように、LPF102aと同様のディジタルフィルタ演算アルゴリズムを実行するよう、LPF102aと同様の配列からなる乗算器及び加算器を含むフィルタユニットで構成され、独自の遅延器は持たず、LPF102aの遅延器105a,105bの出力信号A,Bが入力されている。他のLPF102b〜102及びLPF101b〜101dも同一構成である。
【0019】
音色フィルタ100においても、上述のフェイザーの例と同様に、マスタアレイ120及びスレーブアレイ110の各入力側には帰還演算用の加算器121及び111が設けられており、各加算器121,111に対して入力信号Sが共通に入力されており、スレーブアレイ110の出力信号が乗算器122にて帰還係数fbで乗算され、マスタアレイ120の加算器121に入力されて、入力信号Sに加算(減算)され、マスタアレイ120に入力されている。なお、マスターアレイ120の出力信号は遅延回路140を介して乗算器112に入力され、帰還係数fbと乗算され、スレーブアレイ110の加算器111に入力される。なお、カットオフ係数発生回路130では、LFO131からの低周波信号に応じたフィルタ係数セットKが発生され、これはスレーブアレイ110及びマスタアレイ120の夫々に対して共通に供給される。
すなわち、この音色フィルタ100においても、スレーブアレイ110は、マスタアレイ120で実行するのと同じフィルタ演算アルゴリズムを同時並行的に実行このさせることで、フィルタ特性の改善を図ることができる。従来のディジタル音色フィルタにあっては、カットオフ周波数を高くするに連れてレゾナンスが維持できなくなり共振ピークが落ちてしまっていたため、周波数特性の安定した出力信号を得ることができなかったのだが、この点、本発明に係るディジタル音色フィルタ100によると、カットオフ周波数を高くしても、共振ピークが落ちることのない、良好な周波数特性の出力信号を得ることができる。
【0020】
なお、本発明に係る帰還型ディジタルフィルタを実施するにあたって使用するフィルタは、オールパスフィルタ(APF)、ローパスフィルタ(LPF)、ハイパスフィルタ(HPF)等、いかなるフィルタであってもよい。また、スレーブフィルタアレイの設置個数、すなわち、帰還の巡回サイクル数は、上述の実施例にて示したものに限られるものではない。
本発明に係る帰還型ディジタルフィルタは、専用のハードウェア回路によって構成するようにしてもよいし、コンピュータのソフトウェアプログラムで構成するようにしてもよいし、DSPのマイクロプログラムで構成するようにしてもよい。また、1系列のスレーブアレイを時分割共用することで複数系列のスレーブアレイを実現するようにしてもよい。
【0021】
【発明の効果】
以上説明した通り、本発明によれば、小規模かつ比較的簡単な構成でありながらも、極めて良好なフィルタ特性を発揮する帰還型ディジタルフィルタが実現できるという優れた効果を奏する。特に、本発明に係る帰還型ディジタルフィルタを例えばディジタルフェイザーのような楽音信号処理装置に適用すれば、出力信号の周波数特性を飛躍的に改善することができるという優れた効果を奏する。
【図面の簡単な説明】
【図1】 本発明の一実施例に係るディジタルフェイザーの全体構成を示す概略ブロック図。
【図2】 同実施例に係るオールパスフィルタアレイの回路構成の一例を示す概略図であって、(a)はマスタアレイの回路構成例を示し、(b)はスレーブアレイの回路構成例を示す。
【図3】 図1に示したフェイズシフターの変更例の全体構成を示す概略ブロック図。
【図4】 本発明の別の実施例として、ディジタル音色フィルタの一例を示す図であって、(A)は同実施例に係るディジタル音色フィルタの構成例を示す概略ブロック図。(B)は(A)における各フィルタユニットの構成例を示す図。
【符号の説明】
1,2 ディジタルフェイザー
10 繰り返し演算部
11a〜11c スレーブアレイ(スレーブフィルタ部)
20 マスタアレイ(マスタフィルタ部)
13,15,23,25 乗算器(演算要素)
14,24 加算器(演算要素)
22a〜22e 遅延器(信号遅延要素)
30 カットオフ係数発生回路
31 LFO
40a〜40d,41 加算器
50a〜40d 乗算器
51 遅延器
Claims (2)
- 信号遅延要素と演算要素とで構成される第1のフィルタユニットを複数段にわたって縦続接続してなり、各段の前記演算要素における乗算要素に対してフィルタ係数が入力され、入力ディジタル信号に対して各フィルタユニット内の前記信号遅延要素と前記演算要素との接続と前記フィルタ係数とに応じたディジタルフィルタ演算を実行するマスタフィルタ部と、
演算要素で構成される第2のフィルタユニットを前記マスタフィルタ部と同様に複数段にわたって縦続接続してなると共に、各段の該演算要素における乗算要素に対して前記マスタフィルタ部と共通の前記フィルタ係数がそれぞれ入力されるが、信号遅延要素を具備せず、前記マスタフィルタ部の前記各第1のフィルタユニットの前記信号遅延要素の出力信号をそれぞれ対応する前記第2のフィルタユニットの前記演算要素に入力することで、自己の信号遅延要素無しで前記入力ディジタル信号に対して前記マスタフィルタ部と同様のディジタルフィルタ演算を実行するスレーブフィルタ部と
を具備し、前記スレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させることで帰還型フィルタを構成してなることを特徴とする帰還型ディジタルフィルタ。 - 前記スレーブフィルタ部を複数具備し、そのうち1個を除く他の各スレーブフィルタ部の出力信号をそれぞれ互いに異なる他のスレーブフィルタ部の入力側に帰還入力させ、残りの1個のスレーブフィルタ部の出力信号を前記マスタフィルタ部の入力側に帰還入力させるように接続を設定したことを特徴とする請求項1に記載の帰還型ディジタルフィルタ。
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