JP3749835B2

JP3749835B2 - Information processing device

Info

Publication number: JP3749835B2
Application number: JP2001056081A
Authority: JP
Inventors: 隆稲川; 義明久田; 淳也井手
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-01
Filing date: 2001-03-01
Publication date: 2006-03-01
Anticipated expiration: 2017-08-18
Also published as: JP2001273246A

Description

【０００１】
【発明の属する技術分野】
本発明は、バス切り換え装置およびそれを用いたコンピュータに関し、特に、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）スロットに用いられるＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスの接続制御に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ワークステーションやサーバなどのコンピュータシステムでは、高速化に対応するために２系統のＰＣＩバスを採用することによってＩ／Ｏバスの負荷分散をはかり、システム全体の性能を向上させている。
【０００３】
なお、この種のコンピュータシステムのローカルバスについて詳しく述べてある例としては、１９９４年６月２１日、日経ＢＰ社発行、日経バイト（編）、「日経バイト別冊最新パソコン技術体系」Ｐ７０，Ｐ７１があり、この文献には、ＰＣＩバスの特徴などが記載されている。
【０００４】
【発明が解決しようとする課題】
ところが、上記のような２系統のＰＣＩバスによる負荷分散では、次のような問題点があることを本発明者は見い出した。
【０００５】
すなわち、Ｉ／Ｏ装置の各々を２系統ＰＣＩバスのいずれかに固定的に接続した場合、実際の使用時に接続したＩ／Ｏ装置の使用頻度や時間などにより、２系統の内のいずれかのＰＣＩバスに負荷が偏ってしまい、充分にコンピュータシステムの性能が発揮できないという問題がある。
【０００６】
また、２系統のＰＣＩバスが均等に使用されるように実際の使用の状況に応じて各ＰＣＩバスに接続されるＩ／Ｏスロットを組み替えることもできるが、この場合、コンピュータシステムの筺体の分解やケーブルの張り替えなどの作業が発生するので、作業者にハードウェアの専門知識が必要であり、かつ作業効率や工数が掛かってしまうという問題がある。さらに、作業時の間違いなどによってコンピュータシステムが動作不能となったり部品の破壊などを引き起こしてしまう恐れもある。
【０００７】
本発明の目的は、Ｉ／Ｏスロットの接続を実使用時の負荷変動などに応じて簡単に短時間で任意のＩ／Ｏバスに変更することによりＩ／Ｏバスの負荷分担を均一化し、スループットを大幅に向上することのできる情報処理装置およびバス切り換え装置を提供することにある。
【０００８】
【課題を解決するための手段】
本発明のバス切り換え装置は、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間にあって、スイッチング信号に基づいてＩ／Ｏスロットと複数のＩ／Ｏバスの各々との間を接続および切断のいずれかの状態にするスイッチング部と、当該スイッチング部を制御してＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つと接続するとともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ／Ｏスロットとの間を切断し、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間の接続を切り換えるスイッチング制御部とを有するものである。
【０００９】
また、本発明のコンピュータは、複数のＩ／Ｏバスと、Ｉ／Ｏスロットと、Ｉ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つに接続するバス切り換え装置とを有しており、そのバス切り換え装置は、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間にあって、スイッチング信号に基づいてＩ／Ｏスロットと複数のＩ／Ｏバスの各々との間を接続および切断のいずれかの状態にするスイッチング部と、該スイッチング部を制御してＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つと接続するとともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ／Ｏスロットとの間を切断状態とし、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間の接続を切り換えるスイッチング制御部とを有するものである。
【００１０】
それらにより、スイッチング制御部によりスイッチング部の切り換えを行うだけで容易に短時間でＩ／Ｏスロットの接続先を任意のＩ／Ｏバスに切り換えることができる。
【００１１】
さらに、本発明のコンピュータは、複数のＩ／Ｏバスと、少なくとも２つのＩ／Ｏスロットと、それらＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つに接続するバス切り換え装置を有しており、それらバス切り換え装置は、それぞれのＩ／Ｏスロットと複数のＩ／Ｏバスとの間にあって、スイッチング信号に基づいてそれぞれのＩ／Ｏスロットと複数のＩ／Ｏバスの各々との間を接続および切断のいずれかの状態にするスイッチング部と、当該スイッチング部を制御してそれぞれのＩ／Ｏスロットを複数のＩ／Ｏバスのいずれか１つと接続するとともに接続したＩ／Ｏバス以外のＩ／ＯバスとＩ／Ｏスロットとの間を切断状態とし、Ｉ／Ｏスロットと複数のＩ／Ｏバスとの間の接続を切り換えるスイッチング制御部とを有するものである。
【００１２】
それによっても、スイッチング制御部によりスイッチング部の切り換えを行うだけで任意のＩ／ＯバスへのＩ／Ｏスロットの増減をフレキシブルに行うことができる。
【００１３】
以上のことにより、Ｉ／ＯスロットのＩ／Ｏバスの接続先を短時間で容易に、かつフレキシブルに変えることができるので、コンピュータのスループットを向上することができる。
【００１４】
また、Ｉ／Ｏスロットの接続先の切り換え時の筺体の解体やケーブルの張り替え作業が不要となるので、作業時の間違いなどによるコンピュータの動作不能や部品の破壊などがなくなり、かつハードウェアの知識がない作業者でも簡単に短時間で行うことができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１によるコンピュータの要部ブロック図、図２は、本発明の実施の形態１によるバス切り換え制御手段に設けられたスイッチの説明図である。
【００１７】
本実施の形態１において、ネットワーク機能を持つワークステーションなどのコンピュータ１は、４つのプロセッサであるＣＰＵ２〜２ｃを備えており、これらＣＰＵ２〜２ｃはプロセッサ用のバスであるＳＭＰバスＢ１に接続されている。
【００１８】
また、コンピュータ１には、該コンピュータ１のメインメモリの制御を行うメモリコントローラ３が設けられ、このメモリコントローラ３も同じくＳＭＰバスＢ１に接続されている。
【００１９】
さらに、コンピュータ１には、２本のＰＣＩバス（Ｉ／Ｏバス）Ｂ２，Ｂ３ならびにＳＭＰバスＢ１とＰＣＩバスＢ２，Ｂ３との信号の論理的な整合性を持たすための信号変換を行うＳＭＰ−ＰＣＩブリッジ４，５が設けられている。
【００２０】
さらに、ＰＣＩバスＢ２は、ＳＭＰ−ＰＣＩブリッジ４を介してＳＭＰバスＢ１に接続され、ＰＣＩバスＢ３は、ＳＭＰ−ＰＣＩブリッジ５を介してＳＭＰバスＢ１に接続されている。
【００２１】
また、コンピュータ１には、周辺装置などのＩ／Ｏ装置を挿入実装するＰＣＩスロットＳＬ１〜ＳＬ３，ＳＬ５〜ＳＬ７が設けられており、ＰＣＩスロットＳＬ１〜ＳＬ３はＰＣＩバスＢ２に接続され、ＰＣＩスロットＳＬ５〜ＳＬ７はＰＣＩバスＢ３に接続されている。
【００２２】
さらに、コンピュータ１には、スイッチ（スイッチング部）ＳＷ１，ＳＷ２が設けられており、ＰＣＩスロット（Ｉ／Ｏスロット）ＳＬ４は、スイッチＳＷ１，ＳＷ２を介してＰＣＩバスＢ２またはＰＣＩバスＢ３のいずれかに接続されている。
【００２３】
ここで、スイッチＳＷ１，ＳＷ２には、図２に示すように、ＰチャネルＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであるトランジスタＴ１、ＮチャネルトＭＯＳランジスタであるトランジスタＴ２ならびにトランジスタＴ１に入力される信号を反転するインバータＩｖａの電子回路のみから構成されるＣ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ）ＭＯＳアナログスイッチが用いられており、リーク電流やＯＮ抵抗などを大幅に低減することができる。
【００２４】
そして、コンピュータ１には、ＥＩＳＡバスＢ４および該ＥＩＳＡバスＢ４とＰＣＩバスＢ２との信号の論理的な整合性を持たすための信号変換を行うＰＣＩ−ＥＩＳＡブリッジ６が設けられており、このＰＣＩ−ＥＩＳＡブリッジ６を介してＥＩＳＡバスＢ４が接続されている。
【００２５】
また、コンピュータ１には、周辺装置などのＩ／Ｏ装置を挿入実装するＥＩＳＡスロットＥＳＬ１〜ＥＳＬ３が設けられており、ＥＩＳＡスロットＥＳＬ１〜ＥＳＬ３がＥＩＳＡバスＢ４に接続されている。
【００２６】
次に、コンピュータ１には、スイッチＳＷ１，ＳＷ２の入力部に入力される所定の信号に基づいて各々のスイッチＳＷ１，ＳＷ２の導通状態、非導通状態の制御、すなわち、ＯＮ、ＯＦＦさせる信号を生成する信号生成部（スイッチング制御部）７が設けられている。
【００２７】
この信号生成部７は、たとえば、機械式の切り換え手段からなるスイッチＳ１、電流制限用の抵抗ＲならびにインバータＩｖから構成されており、抵抗Ｒの一方の接続部が電源に接続されている。
【００２８】
また、スイッチＳ１の一方の接続部はグランド電位に接続されており、他方の接続部は抵抗Ｒの他方の接続部、インバータＩｖの入力部およびスイッチＳＷ１の入力部と接続されている。さらに、インバータＩｖの出力部はスイッチＳＷ２の入力部と接続されている。
【００２９】
そして、これらスイッチＳ１、抵抗Ｒ、インバータＩｖからなる信号生成部７によってバス切り換え制御手段８が構成され、スイッチＳＷ１，ＳＷ２ならびにバス切り換え制御手段８によりバス切り換え装置が構成されている。
【００３０】
次に、本実施の形態の作用について説明する。
【００３１】
まず、コンピュータ１のセッティングが終了すると、作業者は、ＰＣＩスロットＳＬ４をＰＣＩバスＢ２に接続した場合およびＰＣＩスロットＳＬ４をＰＣＩバスＢ３に接続した場合の２通りについてそれぞれ性能を調べるためにベンチマークテストを行う。
【００３２】
ここで、ＰＣＩスロットＳＬ４の接続について説明する。
【００３３】
まず、ＰＣＩスロットＳＬ４をＰＣＩバスＢ２に接続する場合、スイッチＳ１を非導通状態とする。これにより、抵抗Ｒを介してＨｉ信号がスイッチＳＷ１に入力され、スイッチＳＷ２には、インバータＩｖにより反転されたＬｏ信号が入力されることになる。
【００３４】
Ｈｉ信号が入力されたスイッチＳＷ１はＯＮとなり、Ｌｏ信号が入力されたスイッチＳＷ２はＯＦＦとなるので、ＰＣＩスロットＳＬ４はＰＣＩバスＢ２に接続されることになる。
【００３５】
また、ＰＣＩスロットＳＬ４をＰＣＩバスＢ３に接続する場合には、スイッチＳ１を導通状態とすることにより、抵抗Ｒの一方の接続部の電位はグランド電位となるのでスイッチＳＷ１にはＬｏ信号が入力される。
【００３６】
さらに、スイッチＳＷ２にはインバータＩｖを介してＨｉ信号が入力され、Ｌｏ信号が入力されたスイッチＳＷ１はＯＦＦとなり、Ｈｉ信号が入力されたスイッチＳＷ２はＯＮとなるので、ＰＣＩスロットＳＬ４はＰＣＩバスＢ３に接続されることになる。
【００３７】
そして、前述したようにそれぞれの場合におけるベンチマークテストを行い、処理時間が短い、すなわち、ベンチマークテスの結果の良好な方の接続の設定を行う。
【００３８】
たとえば、ＰＣＩスロットＳＬ４がＰＣＩバスＢ２に接続された場合にベンチマークテストの結果がよいときには、スイッチＳ１を非導通状態に設定し、ＰＣＩスロットＳＬ４がＰＣＩバスＢ３に接続された場合にベンチマークテストの結果がよいときには、スイッチＳ１を導通状態に設定する。
【００３９】
それにより、本実施の形態１においては、スイッチＳ１を導通状態または非導通状態にするだけで、短時間で容易にＰＣＩスロットＳＬ４の接続先をＰＣＩバスＢ２，Ｂ３のいずれかに切り換えることができるので、最適な状態でコンピュータ１を使用することができる。
【００４０】
また、筐体の分解やケーブルの配線変更などの作業が不要となるので、作業時の間違いなどによるコンピュータ１の動作不能や部品の破壊などがなくなり、簡単に短時間でＰＣＩスロットＳＬ４を最適な状態で接続することができる。
【００４１】
さらに、本実施の形態１では、信号生成部７（図）をスイッチＳ１、抵抗Ｒ、インバータＩｖによって構成し、スイッチＳ１を切り換えることによってスイッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦさせていたが、スイッチＳＷ１，ＳＷ２の切り換えはハードウェアによる切り換えだけではなく、たとえば、フリップフロップの出力信号によりスイッチＳＷ１，ＳＷ２をＯＮ、ＯＦＦさせるようにしてもよい。
【００４２】
この場合、スイッチＳＷ１，ＳＷ２の切り換えを行うフリップフロップの出力信号は、ソフトウェアによってフリップフロップの入力信号を設定することにより行う。
【００４３】
（実施の形態２）
図３は、本発明の実施の形態２によるコンピュータに設けられたＰＣＩスロットの切り換えを行うブロック構成の説明図である。
【００４４】
本実施の形態２においては、コンピュータ１に２ビットのフリップフロップ（スイッチング制御部）ＦＦが設けられており、該フリップフロップＦＦはＳＭＰバスＢ１と接続されており、所定のＣＰＵにより制御が行われている。
【００４５】
また、コンピュータ１には、フリップフロップＦＦに設定されたデータを保持する電源である電池Ｄ、フリップフロップＦＦから出力されたデータに基づいて所定の信号を出力するデコーダＤＣ、ＣＭＯＳアナログスイッチなどからなるスイッチ（スイッチング部）ＳＷ３，ＳＷ４ならびにスイッチ（スイッチング部）ＳＷ５，ＳＷ６が設けられている。
【００４６】
そして、これらフリップフロップＦＦ、デコーダＤＣおよびスイッチＳＷ３，ＳＷ４によってバス切り換え制御手段８ａが構成され、このバス切り換え制御手段８ａおよびスイッチＳＷ３〜ＳＷ６によりバス切り換え装置が構成されている。
【００４７】
また、コンピュータ１には、ＰＣＩスロットＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４およびＰＣＩスロット（Ｉ／Ｏスロット）ＳＬ１０〜ＳＬ１２が設けられており、ＰＣＩスロットＳＬ８，ＳＬ９はＰＣＩバスＢ２と接続されており、ＰＣＩスロットＳＬ１３，ＳＬ１４はＰＣＩバスＢ３と接続されている。
【００４８】
次に、スイッチＳＷ３はＰＣＩスロットＳＬ９とＰＣＩスロットＳＬ１０との間に接続され、スイッチＳＷ５はＰＣＩスロットＳＬ１０とＰＣＩスロットＳＬ１１の間に接続されている。
【００４９】
さらに、スイッチＳＷ６はＰＣＩスロットＳＬ１１とＰＣＩスロットＳＬ１２との間に接続されており、スイッチＳＷ４はＰＣＩスロットＳＬ１２とＰＣＩスロットＳＬ１３の間に接続されており、これらスイッチＳＷ３〜ＳＷ６は、デコーダＤＣから出力される信号に基づいてＯＮ、ＯＦＦが行われるようになっている。
【００５０】
次に、本実施の形態の作用について説明する。
【００５１】
まず、コンピュータ１のセッティングが終了すると、作業者はコンピュータ１のメモリに起動時の設定に必要な情報を格納し、該コンピュータ１の初期設定を行う。
【００５２】
そして、切り換え可能なＰＣＩスロットＳＬ１０〜ＳＬ１２をすべてＰＣＩバスＢ２と接続する場合、ＰＣＩスロットＳＬ１０をＰＣＩバスＢ２と接続し、ＰＣＩスロットＳＬ１１，ＳＬ１２をＰＣＩバスＢ３に接続する場合、ＰＣＩスロットＳＬ１０，ＳＬ１１をＰＣＩバスＢ２と接続し、ＰＣＩスロットＳＬ１２をＰＣＩバスＢ３と接続する場合ならびに切り換え可能なＰＣＩスロットＳＬ１０〜ＳＬ１２をすべてＰＣＩバスＢ３と接続する場合の４通りのベンチマークテストをそれぞれ実使用状態で行い、どの接続状態が最も効率よく動作するかを確認する。
【００５３】
そして、ベンチマークテストにおいて最も効率がよい接続状態に最終的な設定を行う。
【００５４】
たとえば、フリップフロップＦＦの出力値が、’００’、’０１’、’１０’、’１１’のとき、デコーダＤＣの各々の出力は、Ｌｏ信号となり、他の信号の場合はＨｉ信号となる。
【００５５】
よって、スイッチＳＷ５のみをＯＦＦとし、その他のスイッチＳＷ３，ＳＷ４，ＳＷ６をＯＮとした場合、ＰＣＩスロットＳＬ１０はＰＣＩバスＢ２と接続され、ＰＣＩスロットＳＬ１１，ＳＬ１２はＰＣＩバスＢ３と接続されることになる。
【００５６】
また、ベンチマークテストにおいて最終的に設定された各々のＰＣＩスロットＳＬ８〜ＳＬ１４の接続状態、すなわち、フリップフロップＦＦのデータはコンピュータ１の電源がＯＦＦされても、電池Ｄによりバックアップされている。
【００５７】
それにより、本実施の形態２では、起動時のフリップフロップＦＦにおける設定をソフトウェアにより変更することによって、短時間で容易にＰＣＩスロットＳＬ１０〜ＳＬ１２の接続設定を変更することができるので、フレキシブルに負荷の変動に対応することができる。
【００５８】
なお、図４に示すように、切り換え可能なＰＣＩスロットＳＬ１０〜ＳＬ１２をスイッチＳＷ７〜ＳＷ１０を介して接続し、前記実施の形態２と同様にデコーダＤＣによって接続状態の制御を行うようにしてもよい。
【００５９】
この場合、スイッチＳＷ７〜ＳＷ１０における接続状態は、図５に示すように、２通りのスイッチ接続状態Ｊ１，Ｊ２が前述したデコーダＤＣの制御により得ることができ、これらスイッチＳＷ７〜ＳＷ１０の接続状態の組合せによって、図６に示すように各々のＰＣＩスロットＳＬ１０〜ＳＬ１２を任意にＰＣＩバスＢ２，Ｂ３に接続することができる。
【００６０】
本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
たとえば、前記実施の形態１，２によれば、ＰＣＩスロットの接続先を切り換えるスイッチにＣＭＯＳアナログスイッチなどの半導体スイッチを用いたが、トグルスイッチやシーソースイッチなどの機械スイッチを用いるようにしてもよい。
【００６２】
【発明の効果】
（１）本発明によれば、切り換え用Ｉ／Ｏスロットをバス切り換え制御手段により最適なＩ／Ｏバスに短時間で容易に切り換えることができる。
（２）また、本発明では、フリップフロップよってスイッチング制御部を構成することにより、ソフトウェアにより変更できるので、ハードウェアの知識がない作業者でも簡単に短時間でＩ／Ｏスロットを最適な状態で接続することができる。
（３）さらに、本発明においては、上記（１）、（２）により、筺体の分解やケーブルの配線変更などの作業が不要となるので、作業時の間違いなどによるコンピュータの動作不能や部品の破壊などを防止でき、かつフレキシブルに負荷の変動に対応できるので、コンピュータのスループットを大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるコンピュータの要部ブロック図である。
【図２】本発明の実施の形態１によるバス切り換え制御手段に設けられたスイッチの説明図である。
【図３】本発明の実施の形態２によるコンピュータに設けられたＰＣＩスロットの切り換えを行うブロック構成の説明図である。
【図４】本発明の他の実施の形態によるコンピュータの要部ブロック図である。
【図５】本発明の他の実施の形態によるバス切り換え制御手段に設けられたスイッチの説明図である。
【図６】本発明の他の実施の形態によるスイッチの接続状態を示す説明図である。
【符号の説明】
１…コンピュータ，２〜２ｃ…ＣＰＵ，３…メモリコントローラ，４，５…ＳＭＰ−ＰＣＩブリッジ，７…信号生成部（スイッチング制御部），８…バス切り換え制御手段，Ｂ１…ＳＭＰバス，Ｂ２，Ｂ３…ＰＣＩバス，ＳＬ１〜ＳＬ３，ＳＬ５〜ＳＬ７…ＰＣＩスロット，ＳＷ１，ＳＷ２…スイッチ（スイッチング部），ＳＬ４…ＰＣＩスロット（Ｉ／Ｏスロット），Ｓ１…スイッチ，ＦＦ…フリップフロップ（スイッチング制御部），Ｄ…電池，ＤＣ…デコーダ，ＳＷ３〜ＳＷ６…スイッチ（スイッチング部），ＳＬ８，ＳＬ９，ＳＬ１３，ＳＬ１４…ＰＣＩスロット，ＳＬ１０〜ＳＬ１２…ＰＣＩスロット（Ｉ／Ｏスロット）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a bus switching device and a computer using the same, and more particularly to a technique effective when applied to connection control of a PCI (Peripheral Component Interconnect) bus used in an I / O (Input / Output) slot. .
[0002]
[Prior art]
According to a study by the present inventor, in a computer system such as a workstation or a server, the load distribution of the I / O bus is distributed by adopting two PCI buses in order to cope with the high speed, and the whole system Has improved the performance.
[0003]
In addition, as an example that describes the local bus of this type of computer system in detail, the Nikkei Bytes (edition), published by Nikkei BP on June 21, 1994, “Nikkei Bytes separate volume, latest PC technology system” P70, P71 Yes, this document describes the features of the PCI bus.
[0004]
[Problems to be solved by the invention]
However, the present inventor has found that there are the following problems in the load distribution using the two PCI buses as described above.
[0005]
In other words, when each of the I / O devices is fixedly connected to one of the two PCI buses, one of the two systems is selected depending on the usage frequency or time of the I / O device connected during actual use. There is a problem in that the load on the PCI bus is biased and the performance of the computer system cannot be fully exhibited.
[0006]
In addition, the I / O slot connected to each PCI bus can be rearranged according to the actual use situation so that the two PCI buses are used evenly. As a result, work such as rewiring and cables is required, so that there is a problem that the worker needs specialized knowledge of hardware, and work efficiency and man-hours are increased. Furthermore, there is a risk that the computer system may become inoperable or cause damage to parts due to mistakes during work.
[0007]
The object of the present invention is to make the load sharing of the I / O bus uniform by simply changing the connection of the I / O slot to an arbitrary I / O bus in a short time according to the load fluctuation during actual use. An object of the present invention is to provide an information processing apparatus and a bus switching apparatus capable of greatly improving the throughput.
[0008]
[Means for Solving the Problems]
The bus switching device according to the present invention is between an I / O slot and a plurality of I / O buses, and connects and disconnects between the I / O slot and each of the plurality of I / O buses based on a switching signal. The switching unit to be set in any state, the I / O slot other than the connected I / O bus and the I / O slot connected to any one of the plurality of I / O buses by controlling the switching unit and I A switching control unit that disconnects between the I / O slot and switches the connection between the I / O slot and the plurality of I / O buses.
[0009]
The computer of the present invention includes a plurality of I / O buses, an I / O slot, and a bus switching device that connects the I / O slot to one of the plurality of I / O buses. The bus switching device is between the I / O slot and the plurality of I / O buses, and is connected or disconnected between the I / O slot and each of the plurality of I / O buses based on the switching signal. A switching unit to be in such a state, an I / O bus other than the connected I / O bus and an I / O bus connected to any one of a plurality of I / O buses by controlling the switching unit The switching control unit switches the connection between the I / O slot and a plurality of I / O buses by disconnecting the slot from the O slot.
[0010]
Accordingly, the connection destination of the I / O slot can be easily switched to an arbitrary I / O bus in a short time simply by switching the switching unit by the switching control unit.
[0011]
Furthermore, the computer of the present invention has a plurality of I / O buses, at least two I / O slots, and a bus switching device for connecting these I / O slots to any one of the plurality of I / O buses. The bus switching devices are located between the respective I / O slots and the plurality of I / O buses, and are switched between the respective I / O slots and the plurality of I / O buses based on the switching signal. A switching unit that connects or disconnects the I / O bus, and controls the switching unit to connect each I / O slot to one of a plurality of I / O buses and to connect the I / O bus And a switching control unit that switches a connection between the I / O slot and the plurality of I / O buses.
[0012]
Even in this case, it is possible to flexibly increase / decrease I / O slots to any I / O bus only by switching the switching unit by the switching control unit.
[0013]
As described above, the connection destination of the I / O bus of the I / O slot can be changed easily and flexibly in a short time, so that the throughput of the computer can be improved.
[0014]
In addition, since it is not necessary to disassemble the chassis or replace the cable when switching the connection destination of the I / O slot, there is no inoperability of the computer or destruction of parts due to mistakes during the work, and hardware knowledge Even an operator who does not have the problem can easily perform it in a short time.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0016]
(Embodiment 1)
FIG. 1 is a block diagram of a main part of a computer according to Embodiment 1 of the present invention, and FIG. 2 is an explanatory diagram of switches provided in the bus switching control means according to Embodiment 1 of the present invention.
[0017]
In the first embodiment, a computer 1 such as a workstation having a network function includes CPUs 2 to 2 c that are four processors, and these CPUs 2 to 2 c are connected to an SMP bus B 1 that is a processor bus. Yes.
[0018]
Further, the computer 1 is provided with a memory controller 3 for controlling the main memory of the computer 1, and this memory controller 3 is also connected to the SMP bus B1.
[0019]
Further, the computer 1 includes SMP-, which performs signal conversion for providing logical consistency of signals between the two PCI buses (I / O buses) B2 and B3 and the signals of the SMP bus B1 and the PCI buses B2 and B3. PCI bridges 4 and 5 are provided.
[0020]
Further, the PCI bus B2 is connected to the SMP bus B1 via the SMP-PCI bridge 4, and the PCI bus B3 is connected to the SMP bus B1 via the SMP-PCI bridge 5.
[0021]
Further, the computer 1 is provided with PCI slots SL1 to SL3 and SL5 to SL7 into which I / O devices such as peripheral devices are inserted and mounted. The PCI slots SL1 to SL3 are connected to the PCI bus B2, and the PCI slot SL5. ... SL7 is connected to the PCI bus B3.
[0022]
Further, the computer 1 is provided with switches (switching units) SW1 and SW2, and the PCI slot (I / O slot) SL4 is connected to either the PCI bus B2 or the PCI bus B3 via the switches SW1 and SW2. It is connected.
[0023]
Here, in the switches SW1 and SW2, as shown in FIG. 2, a transistor T1 which is a P-channel MOS (Metal Oxide Semiconductor) transistor, a transistor T2 which is an N-channel MOS transistor, and a signal input to the transistor T1 are inverted. A C (Complementary) MOS analog switch composed only of the electronic circuit of the inverter Iva is used, and leakage current, ON resistance, and the like can be greatly reduced.
[0024]
The computer 1 is provided with an EISA bus B4 and a PCI-EISA bridge 6 for performing signal conversion for providing logical consistency of signals between the EISA bus B4 and the PCI bus B2. An EISA bus B4 is connected via an EISA bridge 6.
[0025]
The computer 1 is provided with EISA slots ESL1 to ESL3 into which I / O devices such as peripheral devices are inserted and mounted, and the EISA slots ESL1 to ESL3 are connected to the EISA bus B4.
[0026]
Next, the computer 1 generates a signal for controlling ON / OFF of each switch SW1, SW2 based on a predetermined signal input to the input part of the switch SW1, SW2, that is, control of the ON / OFF state of each switch SW1, SW2. A signal generation unit (switching control unit) 7 is provided.
[0027]
The signal generator 7 is composed of, for example, a switch S1 comprising mechanical switching means, a current limiting resistor R, and an inverter Iv, and one connecting portion of the resistor R is connected to a power source.
[0028]
One connection portion of the switch S1 is connected to the ground potential, and the other connection portion is connected to the other connection portion of the resistor R, the input portion of the inverter Iv, and the input portion of the switch SW1. Furthermore, the output part of the inverter Iv is connected to the input part of the switch SW2.
[0029]
The signal generation unit 7 including the switch S1, the resistor R, and the inverter Iv constitutes a bus switching control means 8, and the switches SW1 and SW2 and the bus switching control means 8 constitute a bus switching device.
[0030]
Next, the operation of the present embodiment will be described.
[0031]
First, when the setting of the computer 1 is completed, the operator performs a benchmark test in order to examine the performance for each of the case where the PCI slot SL4 is connected to the PCI bus B2 and the case where the PCI slot SL4 is connected to the PCI bus B3. Do.
[0032]
Here, the connection of the PCI slot SL4 will be described.
[0033]
First, when connecting the PCI slots SL4 to the PCI bus B2, the switch S1 and a non-conductive state. As a result, the Hi signal is input to the switch SW1 via the resistor R, and the Lo signal inverted by the inverter Iv is input to the switch SW2.
[0034]
Since the switch SW1 to which the Hi signal is input is turned on and the switch SW2 to which the Lo signal is input is turned off, the PCI slot SL4 is connected to the PCI bus B2.
[0035]
Further, when connecting the PCI slots SL4 to the PCI bus B3, by the switch S1 and the conductive state, the potential of one of the connecting portion is Lo signal to the switch SW1 since the ground potential of the resistor R is input Is done.
[0036]
Further, the Hi signal is input to the switch SW2 via the inverter Iv, the switch SW1 to which the Lo signal is input is turned OFF, and the switch SW2 to which the Hi signal is input is turned ON, so that the PCI slot SL4 is connected to the PCI bus B3. Will be connected to.
[0037]
Then, as described above, the benchmark test in each case is performed, and the connection with the shorter processing time, that is, the better result of the benchmark test is set.
[0038]
For example, when the result of the benchmark test is good when the PCI slot SL4 is connected to the PCI bus B2, the result of the benchmark test is set when the switch S1 is set to the non-conductive state and the PCI slot SL4 is connected to the PCI bus B3. When the time is good, the switch S1 is set to the conductive state.
[0039]
Thereby, in the first embodiment, the connection destination of the PCI slot SL4 can be easily switched to either the PCI bus B2 or B3 in a short time simply by setting the switch S1 to the conductive state or the non-conductive state. Therefore, the computer 1 can be used in an optimal state.
[0040]
Further, since the work such as decomposition and cable changes of the wiring of the housing is not required, it is not like inoperative and parts destruction of computer 1 due mistake during operation, optimize the PCI slot SL4 easy simply in a short time Can be connected in a state.
[0041]
Furthermore, in the first embodiment, the signal generation unit 7 (FIG.) Is configured by the switch S1, the resistor R, and the inverter Iv, and the switches SW1 and SW2 are turned on and off by switching the switch S1, but the switch SW1 , SW2 is not only switched by hardware, but, for example, the switches SW1, SW2 may be turned ON / OFF by an output signal of a flip-flop.
[0042]
In this case, the output signal of the flip-flop that switches the switches SW1 and SW2 is set by setting the input signal of the flip-flop by software.
[0043]
(Embodiment 2)
FIG. 3 is an explanatory diagram of a block configuration for switching PCI slots provided in a computer according to Embodiment 2 of the present invention.
[0044]
In the second embodiment, the computer 1 is provided with a 2-bit flip-flop (switching control unit) FF, and the flip-flop FF is connected to the SMP bus B1 and is controlled by a predetermined CPU. ing.
[0045]
Further, the computer 1 includes a battery D that is a power source for holding data set in the flip-flop FF, a decoder DC that outputs a predetermined signal based on the data output from the flip-flop FF, a CMOS analog switch, and the like. Switches (switching units) SW3 and SW4 and switches (switching units) SW5 and SW6 are provided.
[0046]
The flip-flop FF, the decoder DC, and the switches SW3 and SW4 constitute a bus switching control means 8a, and the bus switching control means 8a and the switches SW3 to SW6 constitute a bus switching device.
[0047]
Further, the computer 1 is provided with PCI slots SL8, SL9, SL13, and SL14 and PCI slots (I / O slots) SL10 to SL12. The PCI slots SL8 and SL9 are connected to the PCI bus B2, and PCI The slots SL13 and SL14 are connected to the PCI bus B3.
[0048]
Next, the switch SW3 is connected between the PCI slot SL9 and the PCI slot SL10, and the switch SW5 is connected between the PCI slot SL10 and the PCI slot SL11.
[0049]
Further, the switch SW6 is connected between the PCI slot SL11 and the PCI slot SL12, the switch SW4 is connected between the PCI slot SL12 and the PCI slot SL13, and these switches SW3 to SW6 are output from the decoder DC. ON and OFF are performed based on the received signal.
[0050]
Next, the operation of the present embodiment will be described.
[0051]
First, when the setting of the computer 1 is completed, the worker stores information necessary for setting at the time of startup in the memory of the computer 1 and performs initial setting of the computer 1.
[0052]
When all the switchable PCI slots SL10 to SL12 are connected to the PCI bus B2, the PCI slot SL10 is connected to the PCI bus B2, and when the PCI slots SL11 and SL12 are connected to the PCI bus B3, the PCI slots SL10 and SL11 are connected. Is connected to the PCI bus B2 and the PCI slot SL12 is connected to the PCI bus B3, and all the switchable PCI slots SL10 to SL12 are connected to the PCI bus B3. To see which connection state works most efficiently.
[0053]
Then, the final setting is made to the most efficient connection state in the benchmark test.
[0054]
For example, when the output value of the flip-flop FF is “00”, “01”, “10”, “11”, each output of the decoder DC becomes a Lo signal, and in the case of other signals, it becomes a Hi signal. .
[0055]
Therefore, when only the switch SW5 is turned off and the other switches SW3, SW4, and SW6 are turned on, the PCI slot SL10 is connected to the PCI bus B2, and the PCI slots SL11 and SL12 are connected to the PCI bus B3. .
[0056]
Further, the connection state of each PCI slot SL8 to SL14 finally set in the benchmark test, that is, the data of the flip-flop FF is backed up by the battery D even when the power of the computer 1 is turned off.
[0057]
Accordingly, in the second embodiment, the connection setting of the PCI slots SL10 to SL12 can be easily changed in a short time by changing the setting in the flip-flop FF at the time of activation by software. It is possible to cope with fluctuations in
[0058]
As shown in FIG. 4, switchable PCI slots SL10 to SL12 may be connected via switches SW7 to SW10, and the connection state may be controlled by the decoder DC as in the second embodiment. .
[0059]
In this case, as shown in FIG. 5, the connection states of the switches SW7 to SW10 can be obtained by two switch connection states J1 and J2 by the control of the decoder DC described above. Depending on the combination, the PCI slots SL10 to SL12 can be arbitrarily connected to the PCI buses B2 and B3 as shown in FIG.
[0060]
It goes without saying that the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.
[0061]
For example, according to the first and second embodiments, a semiconductor switch such as a CMOS analog switch is used as a switch for switching a PCI slot connection destination, but a mechanical switch such as a toggle switch or a seesaw switch may be used. .
[0062]
【The invention's effect】
(1) According to the present invention, the switching I / O slot can be easily switched to the optimum I / O bus by the bus switching control means in a short time.
(2) In the present invention, since the switching control unit is configured by flip-flops and can be changed by software, even an operator having no hardware knowledge can easily set the I / O slot in an optimum state in a short time. Can be connected.
(3) Furthermore, in the present invention, the above operations (1) and (2) eliminate the need for work such as disassembling the housing or changing the wiring of the cables. Since destruction or the like can be prevented and the load can be flexibly dealt with, the throughput of the computer can be greatly improved.
[Brief description of the drawings]
FIG. 1 is a main part block diagram of a computer according to Embodiment 1 of the present invention;
FIG. 2 is an explanatory diagram of switches provided in the bus switching control unit according to the first embodiment of the present invention.
FIG. 3 is an explanatory diagram of a block configuration for switching PCI slots provided in a computer according to Embodiment 2 of the present invention;
FIG. 4 is a block diagram of a main part of a computer according to another embodiment of the present invention.
FIG. 5 is an explanatory diagram of a switch provided in a bus switching control unit according to another embodiment of the present invention.
FIG. 6 is an explanatory diagram showing a connection state of switches according to another embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Computer, 2-2c ... CPU, 3 ... Memory controller, 4, 5 ... SMP-PCI bridge, 7 ... Signal generation part (switching control part), 8 ... Bus switching control means, B1 ... SMP bus, B2, B3 ... PCI bus, SL1-SL3, SL5-SL7 ... PCI slot, SW1, SW2 ... switch (switching unit), SL4 ... PCI slot (I / O slot), S1 ... switch, FF ... flip-flop (switching control unit), D ... battery, DC ... decoder, SW3-SW6 ... switch (switching unit), SL8, SL9, SL13, SL14 ... PCI slot, SL10-SL12 ... PCI slot (I / O slot).

Claims

A processor;
A processor bus connected to the processor;
First and second bridge circuits for transmitting signals between the processor bus and another bus;
A first I / O bus connected to the first bridge circuit for connecting a plurality of I / O devices;
A second I / O bus connected to the second bridge circuit for connecting a plurality of I / O devices;
A slot for connecting the I / O device and connecting to either the first I / O bus or the second I / O bus via a switch;
An information processing apparatus comprising: a switch control circuit that controls the switch so that bus loads of the first I / O bus and the second I / O bus are uniform.