JP3744818B2

JP3744818B2 - Signal driving circuit, display device, and electro-optical device

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Publication number: JP3744818B2
Application number: JP2001155193A
Authority: JP
Inventors: 晶森田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-05-24
Filing date: 2001-05-24
Publication date: 2006-02-15
Anticipated expiration: 2021-05-24
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Description

【０００１】
【発明の属する技術分野】
本発明は、信号駆動回路、これを用いた表示装置、電気光学装置及び信号駆動方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
例えば携帯電話機のような電子機器の表示部には、液晶パネルが用いられており、電子機器の低消費電力化や小型軽量化等が図られている。この液晶パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。
【０００３】
電子機器の表示部の高画質化を実現する液晶パネルとして、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）液晶を用いたアクティブマトリクス型液晶パネルが知られている。ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、ダイナミック駆動によるＳＴＮ（SuperTwisted Nematic）液晶を用いた単純マトリクス型液晶パネルに比べて、高速応答、高コントラストを実現し、動画等の表示に適している。
【０００４】
しかしながら、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルは、消費電力が大きく、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として採用することが困難とされている。
【０００５】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高画質化と低消費電力化とを両立させ、アクティブマトリクス型液晶パネルに好適な信号駆動回路、これを用いた表示装置、及び電気光学装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路であって、水平走査周期で、画像データをラッチするラインラッチと、前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段と、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段とを含み、前記信号ライン駆動手段は、前記パーシャル表示データに基づいて、前記ブロック単位に信号ラインの駆動電圧の出力制御を行うことを特徴とする。
【０００７】
ここで、電気光学装置としては、例えば互いに交差する複数の走査ライン及び複数の信号ラインと、前記走査ラインと前記信号ラインに接続されたスイッチング手段と、前記スイッチング手段に接続された画素電極とを有するように構成しても良い。
【０００８】
また、ブロック単位に分割される信号ラインは、互いに隣接した複数の信号ラインであっても良いし、任意に選択された複数の信号ラインであっても良い。
【０００９】
信号ラインの駆動電圧の出力制御とは、例えば画像データに基づいて生成された駆動電圧で信号ラインを駆動するか否かや、当該駆動電圧に代えて所与の電圧で信号ラインを駆動することを制御することをいう。
【００１０】
本発明によれば、電気光学装置の信号ラインを、画像データに基づいて駆動する信号駆動回路に、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号ラインへの出力可否を示すパーシャル表示データを保持するパーシャル表示データ保持手段を備えさせるとともに、このブロック単位に指定されたパーシャル表示データに基づいて、ブロック単位に信号ラインに供給する駆動電圧の出力制御を行うようにしたので、任意に設定可能なパーシャル表示制御を行うことができるようになる。これにより、非表示エリアの信号駆動による電力消費を削減することができる。
【００１１】
また本発明は、順次供給される前記画像データをシフトして一水平走査単位の画像データを前記ラインラッチに供給するシフトレジスタと、所与のシフト方向切り替え信号に基づいて、前記シフトレジスタのシフト方向を切り替える手段と、前記所与のシフト方向の切り替え信号に基づいて、前記パーシャル表示データ保持手段に保持されたブロック単位のパーシャル表示データの並びを逆に入れ替えるデータ入れ替え手段とを含み、前記信号ライン駆動手段は、前記データ入れ替え手段から供給されたパーシャル表示データに基づいて、前記ブロック単位に信号ラインの駆動電圧の出力制御を行うことを特徴とする。
【００１２】
ここで、シフト方向とは、例えば所与の単位で順次入力される画像データを、一水平走査単位でラインラッチにラッチする際に、当該入力される画像データを順次取り込むシフトレジスタにおけるシフト方向をいう。
【００１３】
本発明においては、実装状態に応じてシフト方向を切り替えて画像データを入力するためのシフト方向の切り替え信号を用いて、ブロックごとに画像データに基づく信号ラインの駆動を行うか否かを示すパーシャル表示データの並び順を逆に入れ替えるようにした。これにより、ユーザは、実装状態に応じたデータの並びを意識することなく、画像データを本発明に係る信号駆動回路に供給するだけでよいので、ユーザの使い勝手が向上して開発工数の削減に貢献することができる。
【００１４】
また本発明は、前記信号ライン駆動手段は、前記駆動電圧生成手段によって生成された駆動電圧をインピーダンス変換し、各信号ラインに出力するインピーダンス変換手段と、前記信号ラインに所与の非表示レベル電圧を供給する非表示レベル電圧供給手段とを含み、各信号ラインは、前記パーシャル表示データに基づいて、ブロック単位で、前記インピーダンス変換手段又は前記非表示レベル電圧供給手段のうちいずれか一方により駆動されることを特徴とする。
【００１５】
本発明によれば、パーシャル表示データに設定された内容に基づいて、ブロック単位で、インピーダンス変換手段による画像データに基づく信号ラインの駆動、若しくは非表示レベル電圧供給手段による信号ラインへの所与の非表示レベル電圧の供給のいずれかを行うようにしたので、非表示エリアを所与のノーマリ色に設定することができる。これにより、上述した効果に加えて、パーシャル表示制御により設定される表示エリアを際立たせることができる。
【００１６】
また本発明は、前記インピーダンス変換手段は、前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインに対し、前記駆動電圧をインピーダンス変換して出力し、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、前記非表示レベル電圧供給手段は、前記パーシャル表示データにより出力がオンに指定されたブロックの信号ラインを、ハイインピーダンス状態にし、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインに対し、所与の非表示レベル電圧を供給することを特徴とする。
【００１７】
また本発明は、前記駆動電圧生成手段は、前記パーシャル表示データにより出力がオフに指定されたブロックの信号ラインを駆動するための駆動電圧の生成動作を停止することを特徴とする。
【００１８】
本発明によれば、パーシャル表示データに基づいて、ブロック単位に、非表示エリアに設定されたブロックの駆動電圧生成手段を制御することができるので、非表示エリアに設定されたブロックの電力消費を効果的に抑えることができ、パーシャル表示制御による低消費化をより一層促進することができる。
【００１９】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、前記非表示レベルの電圧は、前記画素電極の印加電圧と、前記画素電極と電気光学素子を介して設けられた対向電極との電圧差を、所与の閾値より小さくする電圧であることを特徴とする。
【００２０】
本発明によれば、走査ラインと信号ラインに接続されたスイッチング手段を介して設けられた画素電極の印加電圧と、この画素電極と電気光学素子を介して設けられた対向電極との電圧差を、所与の閾値より小さくするような非表示レベル電圧を設定するようにしたので、少なくとも電気光学装置の画素の透過率が変化しない範囲で非表示エリアを設定することができ、非表示レベル電圧の精度に依存することなくパーシャル表示制御の簡素化を図ることができる。
【００２１】
また本発明は、前記電気光学装置は、画素に対応して、前記走査ラインと前記信号ラインに接続されたスイッチング手段を介して設けられた画素電極を有し、前記非表示レベルの電圧は、前記画素電極と電気光学素子を介して設けられた対向電極と同等の電圧であることを特徴とする。
【００２２】
本発明によれば、画素電極と、これに対向する対向電極との電圧差がほぼ０になるように非表示レベル電圧を設定するようにしたので、パーシャル表示制御の簡素化を図ると共に、非表示エリアの表示色を一定させ、表示エリアを際立たせるような画像表示が可能となる。
【００２３】
また本発明は、前記非表示レベルの電圧は、前記画像データに基づいて生成可能な階調電圧の最大値及び最小値のいずれか一方であることを特徴とする。
【００２４】
本発明によれば、非表示レベルの電圧として、駆動電圧生成手段で生成可能な階調電圧の両端の電圧のいずれかを一方を供給するようにしたので、ユーザは任意に非表示エリアのノーマリ色を指定することができ、ユーザにとっての使い勝手を向上させることができる。
【００２５】
また本発明は、前記ブロック単位は、８ピクセル単位であることを特徴とする。
【００２６】
本発明によれば、キャラクタ文字単位で表示エリアと非表示エリアの設定が可能となり、パーシャル表示制御の簡素化と、効果的なパーシャル表示による画像を提供することができる。
【００２７】
また本発明に係る表示装置は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素を有する表示パネルと、前記走査ラインを走査駆動する走査駆動回路と、画像データに基づいて、前記信号ラインを駆動する上記いずれか記載の信号駆動回路とを含むことを特徴とする。
【００２８】
本発明によれば、パーシャル表示制御による低消費電力化を実現する表示装置を提供することができ、例えばアクティブマトリクス型液晶パネルを適用することで、高画質なパーシャル表示をも実現することができる。
【００２９】
また本発明に係る電気光学装置は、互いに交差する複数の走査ライン及び複数の信号ラインにより特定される画素と、前記走査ラインを走査駆動する走査駆動回路と、画像データに基づいて、前記信号ラインを駆動する上記いずれか記載の信号駆動回路とを含むことを特徴とする。
【００３０】
本発明によれば、パーシャル表示制御による低消費電力化を実現する電気光学装置を提供することができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００３１】
また本発明は、水平走査周期で、画像データをラッチするラインラッチと、前記ラインラッチにラッチされた画像データに基づいて、信号ラインごとに駆動電圧を生成する駆動電圧生成手段と、前記駆動電圧生成手段によって生成された駆動電圧に基づいて、各信号ラインを駆動する信号ライン駆動手段とを有し、互いに交差する複数の走査ライン及び複数の信号ラインとにより特定される画素を有する電気光学装置の信号ラインを駆動する信号駆動回路の信号駆動方法であって、所与の複数の信号ラインごとに分割されたブロックを単位に画像データに基づく信号ラインへの出力可否を示すパーシャル表示データに基づいて、ブロック単位に前記信号ライン駆動手段の信号ラインへの駆動電圧の出力制御を行うことを特徴とする。
【００３２】
本発明によれば、ブロック単位にパーシャル表示を制御することができるので、制御回路の簡素化と、低消費電力化とを図ることができ、例えばアクティブマトリクス型液晶パネルに適用することで、高画質なパーシャル表示をも実現することができる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３４】
１．表示装置
１．１表示装置の構成
図１に、本実施形態における信号駆動回路（信号ドライバ）を適用した表示装置の構成の概要を示す。
【００３５】
表示装置としての液晶装置１０は、液晶ディスプレイ（Liquid Crystal Display：以下、ＬＣＤと略す。）パネル２０、信号ドライバ（信号駆動回路）（狭義には、ソースドライバ）３０、走査ドライバ（走査駆動回路）（狭義には、ゲートドライバ）５０、ＬＣＤコントローラ６０、電源回路８０を含む。
【００３６】
ＬＣＤパネル（広義には、電気光学装置）２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びる走査ライン（狭義には、ゲートライン）Ｇ₁〜Ｇ_N（Ｎは、２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びる信号ライン（狭義には、ソースライン）信号ラインＳ₁〜Ｓ_M（Ｍは、２以上の自然数）とが配置されている。また、走査ラインＧ_n（１≦ｎ≦Ｎ、ｎは自然数）と信号ラインＳ_m（１≦ｍ≦Ｍ、ｍは自然数）との交差点に対応して、ＴＦＴ２２_nm（広義には、スイッチング手段）が設けられている。
【００３７】
ＴＦＴ２２_nmのゲート電極は、走査ラインＧ_nに接続されている。ＴＦＴ２２_nmのソース電極は、信号ラインＳ_mに接続されている。ＴＦＴ２２_nmのドレイン電極は、液晶容量（広義には、液晶素子又は電気光学素子）２４_nmの画素電極２６_nmに接続されている。
【００３８】
液晶容量２４_nmにおいては、画素電極２６_nmに対向する対向電極２８_nmとの間に液晶が封入されて形成され、これら電極間の印加電圧に応じて画素（液晶）の透過率が変化するようになっている。
【００３９】
対向電極２８_nmには、電源回路８０により生成された対向電極電圧Ｖｃｏｍが供給されている。
【００４０】
信号ドライバ３０は、一水平走査単位の画像データ（狭義には、階調データ）に基づいて、ＬＣＤパネル２０の信号ラインＳ₁〜Ｓ_Mを駆動する。
【００４１】
走査ドライバ５０は、一垂直走査期間内に、水平同期信号に同期して、ＬＣＤパネル２０の走査ラインＧ₁〜Ｇ_Nを順次走査駆動する。
【００４２】
ＬＣＤコントローラ６０は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０を制御する。より具体的には、ＬＣＤコントローラ６０は、信号ドライバ３０及び走査ドライバ５０に対して、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路８０に対しては対向電極電圧Ｖｃｏｍの極性反転タイミングの供給を行う。
【００４３】
電源回路８０は、外部から供給される基準電圧に基づいて、ＬＣＤパネル２０の液晶駆動に必要な電圧レベルや、対向電極電圧Ｖｃｏｍを生成する。このような各種電圧レベルは、信号ドライバ３０、走査ドライバ５０及びＬＣＤパネル２０に供給される。また、対向電極電圧Ｖｃｏｍは、ＬＣＤパネル２０のＴＦＴの画素電極に対向して設けられた対向電極に供給される。
【００４４】
このような構成の液晶装置１０は、ＬＣＤコントローラ６０の制御の下、外部から供給される画像データに基づいて、信号ドライバ３０、走査ドライバ５０及び電源回路８０が協調してＬＣＤパネル２０を表示駆動する。
【００４５】
なお、図１では、液晶装置１０にＬＣＤコントローラ６０を含めて構成するようにしているが、ＬＣＤコントローラ６０を液晶装置１０の外部に設けて構成するようにしても良い。或いは、ＬＣＤコントローラ６０と共にホストを液晶装置１０に含めるように構成することも可能である。
【００４６】
（信号ドライバ）
図２に、図１に示した信号ドライバの構成の概要を示す。
【００４７】
信号ドライバ３０は、シフトレジスタ３２、ラインラッチ３４、３６、ディジタル・アナログ変換回路（広義には、駆動電圧生成回路）３８、信号ライン駆動回路４０を含む。
【００４８】
シフトレジスタ３２は、複数のフリップフロップを有しており、これらフリップフロップが順次接続される。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００４９】
また、このシフトレジスタ３２には、シフト方向切り替え信号ＳＨＬが供給される。シフトレジスタ３２は、このシフト方向切り替え信号ＳＨＬにより、画像データ（ＤＩＯ）のシフト方向と、イネーブル入出力信号ＥＩＯの入出力方向が切り替えられる。したがって、このシフト方向切り替え信号ＳＨＬによりシフト方向を切り替えることによって、信号ドライバ３０の実装状態により信号ドライバ３０に対して画像データを供給するＬＣＤコントローラ６０の位置が異なった場合であっても、その配線の引き回しによって実装面積が拡大することなく、柔軟な実装を可能にすることができる。
【００５０】
ラインラッチ３４は、ＬＣＤコントローラ６０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で画像データ（ＤＩＯ）が入力される。ラインラッチ３４は、この画像データ（ＤＩＯ）を、シフトレジスタ３２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００５１】
ラインラッチ３６は、ＬＣＤコントローラ６０から供給される水平同期信号ＬＰに同期して、ラインラッチ３４でラッチされた一水平走査単位の画像データをラッチする。
【００５２】
ＤＡＣ３８は、信号ラインごとに、画像データに基づいてアナログ化された駆動電圧を生成する。
【００５３】
信号ライン駆動回路４０は、ＤＡＣ３８によって生成された駆動電圧に基づいて、信号ラインを駆動する。
【００５４】
このような信号ドライバ３０は、ＬＣＤコントローラ６０から順次入力される所与の単位（例えば１８ビット単位）の画像データを順次取り込み、水平同期信号ＬＰに同期して一水平走査単位の画像データをラインラッチ３６で一旦保持する。そして、この画像データに基づいて、各信号ラインを駆動する。この結果、ＬＣＤパネル２０のＴＦＴのソース電極には、画像データに基づく駆動電圧が供給される。
【００５５】
（走査ドライバ）
図３に、図１に示した走査ドライバの構成の概要を示す。
【００５６】
走査ドライバ５０は、シフトレジスタ５２、レベルシフタ（Level Shifter：以下、Ｌ／Ｓと略す。）５４、５６、走査ライン駆動回路５８を含む。
【００５７】
シフトレジスタ５２は、各走査ラインに対応して設けられたフリップフロップが順次接続される。このシフトレジスタ５２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、ＬＣＤコントローラ６０から供給される垂直同期信号である。
【００５８】
Ｌ／Ｓ５４は、ＬＣＤパネル２０の液晶材とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５９】
走査ライン駆動回路５８は、Ｌ／Ｓ５４によってシフトされた駆動電圧に基づいて、ＣＭＯＳ駆動を行う。また、この走査ドライバ５０は、Ｌ／Ｓ５６を有しており、ＬＣＤコントローラ６０から供給される出力イネーブル信号ＸＯＥＶの電圧シフトが行われる。走査ライン駆動回路５８は、Ｌ／Ｓ５６によってシフトされた出力イネーブル信号ＸＯＥＶにより、オンオフ制御が行われる。
【００６０】
このような走査ドライバ５０は、垂直同期信号として入力されたイネーブル入出力信号ＥＩＯが、クロック信号ＣＬＫに同期してシフトレジスタ５２の各フリップフロップに順次シフトされる。シフトレジスタ５２の各フリップフロップは、各走査ラインに対応して設けられているため、各フリップフロップに保持された垂直同期信号のパルスにより、走査ラインが択一的に順次選択される。選択された走査ラインは、Ｌ／Ｓ５４によってシフトされた電圧レベルで、走査ライン駆動回路５８により駆動される。これにより、ＬＣＤパネル２０のＴＦＴのゲート電極には、一垂直走査周期で所与の走査駆動電圧が供給されることになる。このとき、ＬＣＤパネル２０のＴＦＴのドレイン電極は、ソース電極に接続される信号ラインの電位に対応して、ほぼ同等の電位となる。
【００６１】
（ＬＣＤコントローラ）
図４に、図１に示したＬＣＤコントローラの構成の概要を示す。
【００６２】
ＬＣＤコントローラ６０は、制御回路６２、ランダムアクセスメモリ（Random Access Memory：以下、ＲＡＭと略す。）（広義には、記憶手段）６４、ホスト入出力回路（Ｉ／Ｏ）６６、ＬＣＤ入出力回路６８を含む。さらに、制御回路６２は、コマンドシーケンサ７０、コマンド設定レジスタ７２、コントロール信号生成回路７４を含む。
【００６３】
制御回路６２は、ホストによって設定された内容にしたがい、信号ドライバ３０、走査ドライバ５０及び電源回路８０の各種動作モード設定や同期制御等を行う。より具体的には、コマンドシーケンサ７０が、ホストからの指示に従って、コマンド設定レジスタ７２で設定された内容に基づいて、コントロール信号生成回路７４で同期タイミングを生成したり、信号ドライバ等に対して所与の動作モードを設定したりする。
【００６４】
ＲＡＭ６４は、画像表示を行うためのフレームバッファとしての機能を有するとともに、制御回路６２の作業領域にもなる。
【００６５】
このＬＣＤコントローラ６０は、ホストＩ／Ｏ６６を介して、画像データや、信号ドライバ３０及び走査ドライバ５０を制御するためのコマンドデータが供給される。ホストＩ／Ｏ６６には、図示しないＣＰＵや、ディジタル信号処理装置（Digital Signal Processor：ＤＳＰ）或いはマイクロプロセッサユニット（Micro Processor Unit：ＭＰＵ）が接続される。
【００６６】
ＬＣＤコントローラ６０は、画像データとして図示しないＣＰＵより静止画データが供給されたり、ＤＳＰ或いはＭＰＵより動画データが供給される。また、ＬＣＤコントローラ６０は、コマンドデータとして図示しないＣＰＵより、信号ドライバ３０又は走査ドライバ５０を制御するためのレジスタの内容や、各種動作モードを設定するためのデータが供給される。
【００６７】
画像データとコマンドデータは、それぞれ別個のデータバスを介してデータを供給するようにしても良いし、データバスを共用化しても良い。この場合、例えばコマンド（CoMmanD：ＣＭＤ）端子に入力された信号レベルによって、データバス上のデータが、画像データか、或いはコマンドデータかを識別できるようにすることで、画像データとコマンドデータとの共用化を容易に図ることができ、実装面積の縮小化が可能になる。
【００６８】
ＬＣＤコントローラ６０は、画像データが供給された場合、この画像データをフレームバッファとしてのＲＡＭ６４に保持する。一方、コマンドデータが供給された場合、ＬＣＤコントローラ６０は、コマンド設定レジスタ７２若しくはＲＡＭ６４に保持する。
【００６９】
コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、コントロール信号生成回路７４により各種タイミング信号を生成させる。また、コマンドシーケンサ７０は、コマンド設定レジスタ７２に設定された内容にしたがって、ＬＣＤ入出力回路６８を介して、信号ドライバ３０、走査ドライバ５０若しくは電源回路８０のモード設定を行う。
【００７０】
また、コマンドシーケンサ７０は、コントロール信号生成回路７４で生成された表示タイミングにより、ＲＡＭ６４に記憶された画像データから所与の形式の画像データを生成し、ＬＣＤ入出力回路６８を介して、信号ドライバ３０に供給するようになっている。
【００７１】
１．２反転駆動方式
ところで、液晶を表示駆動する場合、液晶の耐久性や、コントラストの観点から、周期的に液晶容量に蓄積される電荷を放電する必要がある。そのため、上述した液晶装置１０では、交流化駆動によって、所与の周期で液晶に印加される電圧の極性を反転させることが行われる。この交流化駆動方式としては、例えばフレーム反転駆動方式や、ライン反転駆動方式がある。
【００７２】
フレーム反転駆動方式は、フレームごとに液晶容量に印加される電圧の極性を反転する方式である。一方、ライン反転駆動方式は、ラインごとに液晶容量に印加される電圧の極性を反転する方式である。なお、ライン反転駆動方式の場合も、各ラインに着目すれば、フレーム周期で液晶容量に印加される電圧の極性も反転される。
【００７３】
図５（Ａ）、（Ｂ）に、フレーム反転駆動方式の動作を説明するための図を示す。図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７４】
フレーム反転駆動方式では、図５（Ａ）に示すように信号ラインに印加される駆動電圧の極性が１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧Ｖ_Sは、フレームｆ１では正極性「＋Ｖ」、後続のフレームｆ２では負極性の「−Ｖ」となる。一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００７５】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、図５（Ｂ）に示すようにフレームｆ１では正極性、フレーム２では負極性の電圧がそれぞれ印加されることになる。
【００７６】
図６（Ａ）、（Ｂ）に、ライン反転駆動方式の動作を説明するための図を示す。
【００７７】
図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示したものである。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示したものである。
【００７８】
ライン反転駆動方式では、図６（Ａ）に示すように信号ラインに印加される駆動電圧の極性が、各水平走査周期（１Ｈ）ごとに、かつ１フレーム周期ごとに反転されている。すなわち、信号ラインに接続されるＴＦＴのソース電極に供給される電圧Ｖ_Sは、フレームｆ１の１Ｈでは正極性「＋Ｖ」、２Ｈでは負極性の「−Ｖ」となる。なお、当該電圧Ｖｓは、フレームｆ２の１Ｈでは負極性「−Ｖ」、２Ｈでは正極性の「＋Ｖ」となる。
【００７９】
一方、ＴＦＴのドレイン電極に接続される画素電極に対向する対向電極に供給される対向電極電圧Ｖｃｏｍも、信号ラインの駆動電圧の極性反転周期に同期して反転される。
【００８０】
液晶容量には、画素電極と対向電極との電圧の差が印加されるため、走査ラインごとに極性を反転することで、図６（Ｂ）に示すようにフレーム周期で、各ラインごとに極性が反転する電圧がそれぞれ印加されることになる。
【００８１】
一般的に、フレーム反転駆動方式に比べてライン反転駆動方式のほうが、変化の周期が１ライン周期となるため、画質の向上に貢献できるものの、消費電力が大きくなる。
【００８２】
１．３液晶駆動波形
図７に、上述した構成の液晶装置１０のＬＣＤパネル２０の駆動波形の一例を示す。ここでは、ライン反転駆動方式により駆動する場合を示している。
【００８３】
上述したように、液晶装置１０では、ＬＣＤコントローラ６０によって生成された表示タイミングに従って、信号ドライバ３０、走査ドライバ５０及び電源回路８０が制御される。ＬＣＤコントローラ６０は、信号ドライバ３０に対しては一水平走査単位の画像データを順次転送するとともに、内部で生成した水平同期信号や反転駆動タイミングを示す極性反転信号ＰＯＬを供給する。また、ＬＣＤコントローラ６０は、走査ドライバ５０に対しては、内部で生成した垂直同期信号を供給する。さらに、ＬＣＤコントローラ６０は、電源回路８０に対して対向電極電圧極性反転信号ＶＣＯＭを供給する。
【００８４】
これにより、信号ドライバ３０は、水平同期信号に同期して、一水平走査単位の画像データに基づいて信号ラインの駆動を行う。走査ドライバ５０は、垂直同期信号をトリガとして、ＬＣＤパネル２０にマトリックス状に配置されたＴＦＴのゲート電極に接続される走査ラインを、順次駆動電圧Ｖｇで走査駆動する。電源回路８０は、内部で生成した対向電極電圧Ｖｃｏｍを、対向電極電圧極性反転信号ＶＣＯＭに同期して極性反転を行いながら、ＬＣＤパネル２０の各対向電極に供給する。
【００８５】
液晶容量には、ＴＦＴのドレイン電極に接続される画素電極と対向電極の電圧Ｖｃｏｍとの電圧に応じた電荷が充電される。したがって、液晶容量に蓄積された電荷によって保持された画素電極電圧Ｖｐが、所与の閾値Ｖ_CLを越えると画像表示が可能となる。画素電極電圧Ｖｐが所与の閾値Ｖ_CLを越えると、その電圧レベルに応じて画素の透過率が変化し、階調表現が可能となる。
【００８６】
２．信号ドライバ
２．１ブロック単位の出力制御
本実施形態における信号ドライバ３０は、所与の複数の信号ラインごとに分割されたブロックを単位として、画像データに基づく信号駆動を行って、パーシャル表示を実現することができるようになっている。そのため信号ドライバ３０は、パーシャル表示選択レジスタを有しており、ブロック単位で各ブロックの出力可否を示すパーシャル表示データを保持するようになっている。パーシャル表示データにより出力がオンに設定されたブロックは、当該ブロックの信号ラインに対して画像データに基づく信号駆動を行う表示エリアとして設定されることになる。一方、パーシャル表示データにより表示がオフに設定されたブロックは、当該ブロックの信号ラインに対して所与の非表示レベル電圧が供給される非表示エリアとして設定されることになる。
【００８７】
本実施形態では、このブロックを８ピクセル単位としている。ここで、１ピクセルは、ＲＧＢ信号の３ビットからなる。したがって、信号ドライバ３０は、計２４出力（例えば、Ｓ₁〜Ｓ₂₄）を１ブロックとしている。これにより、ＬＣＤパネル２０の表示エリアをキャラクタ文字（１バイト）単位で設定することができるので、携帯電話機のようなキャラクタ文字の表示を行う電子機器において、効率的な表示エリアの設定及びその画像表示が可能となる。
【００８８】
図８（Ａ）、（Ｂ）、（Ｃ）に、このような本実施形態における信号ドライバにより実現したパーシャル表示の一例を模式的に示す。
【００８９】
例えば、図８（Ａ）に示すようにＬＣＤパネル２０に対して、Ｙ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｘ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置した場合、図８（Ｂ）に示すようにブロック単位で非表示エリア１００Ｂを設定する。こうすることで、表示エリア１０２Ａ、１０４Ａに対応するブロックの信号ラインのみを画像データに基づいて駆動すればよい。
【００９０】
或いは、図８（Ｃ）に示すようにブロック単位で表示エリア１０６Ａを設定することで、非表示エリア１０８Ｂ、１１０Ｂに対応するブロックの信号ラインを画像データに基づいて駆動する必要がなくなる。また、図８（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００９１】
図９（Ａ）、（Ｂ）、（Ｃ）に、本実施形態による信号ドライバにより実現したパーシャル表示の他の例を模式的に示す。
【００９２】
この場合、図９（Ａ）に示すようにＬＣＤパネル２０に対して、Ｘ方向に複数の信号ラインが配列されるように信号ドライバ３０を配置し、Ｙ方向に複数の走査ラインが配列されるように走査ドライバ５０を配置すると、図９（Ｂ）に示すようにブロック単位で非表示エリア１２０Ｂを設定することで、表示エリア１２２Ａ、１２４Ａに対応するブロックの信号ラインのみを画像データに基づいて駆動すればよい。
【００９３】
或いは、図９（Ｃ）に示すようにブロック単位で表示エリア１２６Ａを設定することで、非表示エリア１２８Ｂ、１３０Ｂに対応するブロックの信号ラインを画像データに基づいて駆動する必要がない。なお、図９（Ｂ）、（Ｃ）において、複数の非表示エリア若しくは表示エリアを設定するようにしても良い。
【００９４】
また、各表示エリアは、例えば静止画表示エリアと動画表示エリアとを区切るようにしても良い。こうすることで、ユーザにとって見やすい画面を提供することができるとともに、低消費電力化を図ることが可能となる。
【００９５】
本実施形態における信号ドライバ３０において、信号ライン駆動回路４０はブロック単位に制御され、ブロックの信号ラインをボルテージフォロワ接続されたオペアンプ、若しくは非表示レベル電圧供給回路により駆動する。
【００９６】
図１０（Ａ）、（Ｂ）に、本実施形態における信号ライン駆動回路の制御内容を模式的に示す。
【００９７】
パーシャル表示データにより出力がオンに設定された表示エリアに対応するブロックの信号ラインを画像データに基づいて駆動する場合、図１０（Ａ）に示すように、ＤＡＣ３８_Aにより駆動電圧を生成させ、信号ライン駆動回路４０_Aにおいてボルテージフォロワ接続されたオペアンプによりインピーダンス変換を行って、当該ブロックに割り当てられた１又は複数の信号ラインを駆動する。この際、信号ライン駆動回路４０_Aの非表示レベル電圧供給回路は、その出力がハイインピーダンス制御される。
【００９８】
一方、パーシャル表示データにより出力がオフに設定された非表示エリアに対応するブロックの信号ラインについては、図１０（Ｂ）に示すように、ＤＡＣ３８_Bによる駆動電圧の生成制御を停止させるともに、信号ライン駆動回路４０_Bにおいてボルテージフォロワ接続されたオペアンプの出力をハイインピーダンス制御する。そして、信号ライン駆動回路４０_Bの非表示レベル電圧供給回路により生成した非表示レベル電圧で、当該ブロックに割り当てられた１又は複数の信号ラインを駆動する。この非表示レベル電圧は、ＴＦＴに接続される液晶容量に印加される電圧を、少なくとも画素の透過率が変化して表示可能となる所与の閾値Ｖ_CLより小さくするような電圧レベルに設定される。
【００９９】
これにより、上述した画像表現による効果に加えて、オペアンプの定常的な電流消費を削減することができるので、従来から問題となっていたＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルの消費電力を低減し、バッテリ駆動の携帯型の電子機器への搭載が可能となる。
【０１００】
２．２シフト方向に応じたブロックの入れ替え
本実施形態における信号ドライバ３０は、図８（Ａ）〜（Ｃ）、図９（Ａ）〜（Ｃ）に示したように、実装対象となる電子機器に応じて、ＬＣＤパネル２０に対して配置される位置が異なる場合がある。
【０１０１】
図１１（Ａ）、（Ｂ）に、ＬＣＤパネル２０に対して異なる位置に実装される信号ドライバ３０を模式的に示す。
【０１０２】
すなわち、図１１（Ａ）に示す場合では、ＬＣＤパネル２０に対して下側に信号ドライバ３０が配置されている。一方、図１１（Ｂ）に示す場合では、ＬＣＤパネル２０に対して上側に信号ドライバ３０が配置されている。
【０１０３】
信号ドライバ３０の信号ライン駆動出力側は、固定されているため、図１１（Ａ）に示すようにＬＣＤパネル２０に対して下側に信号ドライバ３０が配置されたときの駆動側の順番が、図１１（Ｂ）に示すようにＬＣＤパネル２０に対して上側に配置されたとき駆動側の順番と逆になる。したがって、実装状態によって信号ドライバ３０への配線の引き回しのため実装面積が増大してしまう。このため、シフト方向入れ替え信号ＳＨＬによって、画像データのシフト方向を切り替えるようにしている。
【０１０４】
図１２（Ａ）、（Ｂ）、（Ｃ）に、ラインラッチに保持された画像データと、ブロックの対応関係を模式的に示す。
【０１０５】
例えば図１１（Ａ）に示す位置に信号ドライバ３０が配置された場合、シフト方向切り替え信号ＳＨＬを「Ｈ」にすることで、図１２（Ａ）に示すように、シフトレジスタで順次保持されてラインラッチ３６でラッチされた一水平走査単位の画像データが、信号ラインＳ₁〜Ｓ_Mに対応して、画像データＰ１〜ＰＭの並びの順番になるものとする。
【０１０６】
これに対して図１１（Ｂ）に示す位置に信号ドライバ３０が配置された場合、シフト方向切り替え信号ＳＨＬを「Ｌ」にすることで、図１２（Ｂ）に示すように、図１２（Ａ）と同じ並びの順番でＬＣＤコントローラ６０から供給される画像データに対して、ラインラッチ３６には、信号ラインＳ₁〜Ｓ_Mに対応して、画像データＰＭ、・・・、Ｐ３、Ｐ２、Ｐ１の並びの順番で保持される。
【０１０７】
ところが、ユーザにとっては、図１２（Ａ）、（Ｂ）に示すように、複数の信号ラインを分割したブロックの並びの順番は変わらない。したがって、ブロック単位に、上述した画像データを制御する場合、ユーザもシフト方向に応じてブロックの順番の並びが変更することを認識して画像表示制御を行わなければならなくなる。
【０１０８】
そこで、本実施形態では、ユーザがシフト方向によって入れ替わるブロックの並びの順番を気にすることなく、上述したブロック単位のパーシャル表示制御を可能にするため、図１２（Ｃ）に示すように、これらブロック単位で指定されるパーシャル表示データについてもシフト方向に応じて切り替えるようにしている。すなわち、本実施形態における信号ドライバ３０は、シフト方向を切り替えた場合に上述したパーシャル表示選択レジスタに記憶されたパーシャル表示データの順番を逆に入れ替えることができるブロックデータ入れ替え回路を含む。
【０１０９】
これにより、表示エリア及び非表示エリアが設定されたブロックと、実際のパネルの駆動回路との対応関係を維持し、信号ドライバ３０の実装状態に依存することなく、ブロック単位のパーシャル表示切替を実現させることができる。
【０１１０】
以下では、このような本実施形態における信号ドライバ３０の具体的な構成例について説明する。
【０１１１】
３．本実施形態における信号ドライバの構成の具体例
３．１信号ドライバの構成（ブロック単位）
図１３に、本実施形態における信号ドライバ３０において制御されるブロック単位の構成の概要を示す。
【０１１２】
本実施形態における信号ドライバ３０は、２８８本の信号ライン出力（Ｓ₁〜Ｓ₂₈₈）を有しているものとする。
【０１１３】
すなわち、本実施形態における信号ドライバ３０は、２４出力端子単位（Ｓ₁〜Ｓ₂₄、Ｓ₂₅〜Ｓ₄₈、・・・、Ｓ₂₆₅〜Ｓ₂₈₈）に、図１３に示す構成を備えており、計１２ブロック（Ｂ０〜Ｂ１１）を有している。以下では、図１３は、ブロックＢ０を示すものとして説明するが、他のブロックＢ１〜Ｂ１１についても同様である。
【０１１４】
信号ドライバ３０のブロックＢ０は、信号ラインＳ₁〜Ｓ₂₄の各信号ラインに対応して、シフトレジスタ１４０₀、ラインラッチ３６₀、駆動電圧生成回路３８₀、信号ライン駆動回路４０₀を含む。ここで、シフトレジスタ１４０₀は、図２に示すシフトレジスタ３２及びラインラッチ３４の機能を有する。
【０１１５】
シフトレジスタ１４０₀は、各信号ラインに対応してＳＲ_0-1〜ＳＲ_0-24を含む。ラインラッチ３６₀は、各信号ラインに対応してＬＡＴ_0-1〜ＬＡＴ_0-24を含む。駆動電圧生成回路３８₀は、各信号ラインに対応してＤＡＣ_0-1〜ＤＡＣ_0-24を含む。信号ライン駆動回路４０₀は、各信号ラインに対応してＳＤＲＶ_0-1〜ＳＤＲＶ_0-24を含む。
【０１１６】
３．２パーシャル表示選択レジスタ
上述したように、本実施形態における信号ドライバ３０は、ブロック単位に出力制御される。そのため、本実施形態における信号ドライバ３０は、図１４に示すようにパーシャル表示選択レジスタ１５０を有している。このパーシャル表示選択レジスタ１５０は、ＬＣＤコントローラ６０によって設定される。ＬＣＤコントローラ６０は、ホスト（ＣＰＵ）からの制御によって、所与のタイミングで信号ドライバ３０のパーシャル表示選択レジスタ１５０の内容を更新することができるようになっており、その都度最適なパーシャル表示を実現することができる。
【０１１７】
パーシャル表示選択レジスタ１５０は、ブロックＢ０〜Ｂ１１に対応して、各ブロックの信号ラインを画像データに基づいて信号駆動するか否かを示すパーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１を含む。本実施形態では、パーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１のうち、出力がオンであることを示す「１」に設定されたブロックを表示エリア、出力がオフであることを示す「０」に設定されたブロックを非表示エリアとして、表示制御を行う。
【０１１８】
上述したように、信号ドライバ３０の実装状態に応じて、ユーザにブロックの順番を気にさせる必要なく、ブロック単位のパーシャル表示を実現させるために、パーシャル表示データをブロック単位で切り替える必要がある。
【０１１９】
そこで、本実施形態では、以下に示すブロックデータ入れ替え回路により、パーシャル表示選択レジスタのブロックの並び順を、シフト方向に応じて切り替えるようになっている。
【０１２０】
図１５に、ブロックデータ入れ替え回路の構成の一例を示す。
【０１２１】
上述したように、信号ドライバ３０の実装状態に応じて、ユーザにブロックの順番を気にさせる必要なく、ブロック単位のパーシャル表示を実現させるために、パーシャル表示データをブロック単位で切り替える必要がある。
【０１２２】
このブロックデータ入れ替え回路は、パーシャル表示データ選択レジスタに設定されたパーシャル表示データＰＡＲＴ０〜ＰＡＲＴ１１の並びをシフト方向切り替え信号ＳＨＬに応じて切り替える。より具体的には、ブロックデータ入れ替え回路は、シフト方向切り替え信号ＳＨＬに応じて、パーシャル表示データＰＡＲＴ０及びＰＡＲＴ１１のいずれか一方をＰＡＲＴ０´として選択出力する。同様に、シフト方向切り替え信号ＳＨＬに応じて、パーシャル表示データＰＡＲＴ１及びＰＡＲＴ１０のいずれか一方をＰＡＲＴ１´、パーシャル表示データＰＡＲＴ２及びＰＡＲＴ９のいずれか一方をＰＡＲＴ２´、・・・、パーシャル表示データＰＡＲＴ１１及びＰＡＲＴ０のいずれか一方をＰＡＲＴ１１´として、それぞれ選択出力する。
【０１２３】
このようにシフト方向に応じてブロック単位の並び順が切り替えられたパーシャル表示データＰＡＲＴ０´〜ＰＡＲＴ１１´は、シフト方向に応じてＰＡＲＴ０、ＰＡＲＴ１、・・・、ＰＡＲＴ１１、又はＰＡＲＴ１１、ＰＡＲＴ１０、・・・、ＰＡＲＴ０のいずれかのデータとして、それぞれ対応する各ブロックＢ０〜Ｂ１１に供給される。各ブロックＢ０〜Ｂ１１は、パーシャル表示データＰＡＲＴ０´〜ＰＡＲＴ１１´に基づいてパーシャル表示制御を行う。
【０１２４】
ブロックＢ０は、パーシャル表示データＰＡＲＴ０´に基づいてパーシャル表示制御が行われる。
【０１２５】
３．３シフトレジスタ
ブロックＢ０のシフトレジスタ１４０₀は、クロック信号ＣＬＫに同期して、隣接するブロックのシフトレジスタからシフトされた画像データを順次各ＳＲにおいてシフトする。また、シフトレジスタ１４０₀は、シフト方向切り替え信号ＳＨＬに応じて、左方向データ入力信号ＬＩＮ若しくは右方向データ入力信号ＲＩＮとして隣接するブロックのシフトレジスタから入力された画像データを順次シフトする。なお、ブロックＢ０のＬＩＮ及びＬＯＵＴ、ブロックＢ１１のＲＩＮ及びＲＯＵＴは、シフト切り替え信号ＳＨＬによって入出力方向が切り替えられる。
【０１２６】
図１６に、ＳＲ_0-1の構成の一例を示す。
【０１２７】
ここでは、ＳＲ_0-1の構成について示すが、他のＳＲ_0-2〜ＳＲ_0-24についても同様に構成することができる。
【０１２８】
ＳＲ_0-1は、ＦＦ_L-R、ＦＦ_R-L、ＳＷ１を含む。
【０１２９】
ＦＦ_L-Rは、例えばＤ端子に入力される左方向データ入力信号ＬＩＮを、ＣＫ端子に入力されるクロック信号の立ち上がりエッジに同期してラッチし、Ｑ端子から右方向データ出力信号ＲＯＵＴとして、ＳＲ_0-2のＤ端子に対して左方向データ入力信号ＬＩＮを供給する。
【０１３０】
ＦＦ_R-Lは、例えばＤ端子に入力される右方向データ入力信号ＲＩＮを、ＣＫ端子に入力されるクロック信号の立ち上がりエッジに同期してラッチし、Ｑ端子から左方向データ出力信号ＬＯＵＴを出力する。
【０１３１】
ＦＦ_L-RのＱ端子から出力される右方向データ出力信号ＲＯＵＴと、ＦＦ_R-LのＱ端子から出力される左方向出力信号ＬＯＵＴとは、ＳＷ１にも供給される。ＳＷ１は、シフト方向切り替え信号ＳＨＬに応じて、右方向データ出力信号ＲＯＵＴと、ＦＦ_R-LのＱ端子から出力される左方向出力信号ＬＯＵＴのうち、いずれか一方を選択して、ラインラッチ３６₀のＬＡＴ_0-1に供給する。
【０１３２】
このようにして、シフトレジスタ１４０₀の各ＳＲ_0-1〜ＳＲ_0-24に保持された画像データは、水平同期信号ＬＰに同期してそれぞれラインラッチ３６₀の各ＬＡＴ_0-1〜ＬＡＴ_0-24にラッチされる。
【０１３３】
３．４ラインラッチ
ラインラッチＬＡＴ_0-1にラッチされた信号ラインＳ₁に対応する画像データは、駆動電圧生成回路のＤＡＣ_0-1に供給される。ＤＡＣ_0-1は、ＤＡＣイネーブル信号ＤＡＣｅｎが論理レベル「Ｈ」のときに、ＬＡＴ_0-1から供給された例えば６ビットの階調データ（画像データ）に基づいて、６４レベルの階調電圧を発生する。
【０１３４】
３．５駆動電圧生成回路
図１７に、ＤＡＣ_0-1によって生成される階調電圧を説明するための図を示す。
【０１３５】
ＤＡＣ_0-1は、電源回路８０から例えばＶ０〜Ｖ８の各レベルの基準電圧が供給されている。ＤＡＣ_0-1は、ＤＡＣイネーブル信号ＤＡＣｅｎが論理レベル「Ｈ」になると、各信号ラインの画像データとしての６ビットの階調データのうち例えば上位３ビットからＶ０〜Ｖ８によって分割された電圧範囲のうちの１つを選択する。ここで、例えば基準電圧Ｖ２とＶ３との間を選択すると、６ビットの階調データのうち例えば下位３ビットによって特定されるＶ２とＶ３の間の８レベルのうちいずれか１つであるＶ₂₃を選択する。
【０１３６】
このように、信号ラインＳ₁に対応するＤＡＣ_0-1に選択された駆動電圧は、信号ライン駆動回路４０₀のＳＤＲＶ_0-1に供給される。同様に、他の信号ラインＳ₂〜Ｓ₂₄についても、駆動電圧の供給が行われる。
【０１３７】
本実施形態では、ＤＡＣイネーブル信号ＤＡＣｅｎが、信号ドライバ３０の図示しない制御回路で生成されたＤＡＣ制御信号ｄａｃｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）との論理積により生成される。すなわち、パーシャル表示エリアとして設定された場合にのみＤＡＣ動作を行う一方、パーシャル非表示エリアとして設定された場合、ＤＡＣ動作を停止してラダー抵抗に流れる電流消費を削減する。
【０１３８】
なお、このＤＡＣイネーブル信号ＤＡＣｅｎは、他の信号ラインＳ₂〜Ｓ₂₄に対応するＤＡＣ_0-2〜ＤＡＣ_0-24にも同様に供給され、ブロック単位でＤＡＣの動作制御が行われる。
【０１３９】
３．６信号駆動回路
信号ライン駆動回路４０₀のＳＤＲＶ_0-1は、インピーダンス変換手段としてのボルテージフォロワ接続されたオペアンプＯＰ_0-1と、パーシャル非表示レベル電圧供給回路ＶＧ_0-1を含む。
【０１４０】
３．６．１オペアンプ
ボルテージフォロワ接続されたオペアンプＯＰ_0-1は、その出力端子が負帰還され、オペアンプの入力インピーダンスも極めて大きくなり、入力電流はほとんど流れなくなる。そして、オペアンプイネーブル信号ＯＰｅｎが論理レベル「Ｈ」のときに、ＤＡＣ_0-1によって生成された駆動電圧をインピーダンス変換して、信号ラインＳ₁を駆動する。これにより、信号ラインＳ₁の出力負荷に依存することなく、信号駆動を行うことができる。
【０１４１】
本実施形態では、オペアンプイネーブル信号ＯＰｅｎが、信号ドライバ３０の図示しない制御回路で生成されたオペアンプ制御信号ｏｐｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）との論理積により生成される。すなわち、パーシャル表示エリアとして設定された場合にのみインピーダンス変換して信号ラインの駆動を行う一方、パーシャル非表示エリアとして設定された場合、オペアンプ動作を停止して電流源を停止して電流消費を削減する。
【０１４２】
図１８に、ボルテージフォロワ接続されたオペアンプＯＰ_0-1の構成の一例を示す。
【０１４３】
このオペアンプＯＰ_0-1は、差動増幅部１６０_0-1と、出力増幅部１７０_0-1とを含む。このオペアンプＯＰ_0-1は、オペアンプイネーブル信号ＯＰｅｎにしたがって、ＤＡＣ_0-1から供給された入力電圧ＶＩＮをインピーダンス変換して、出力電圧ＶＯＵＴを出力する。
【０１４４】
差動増幅部１６０_0-1は、第１及び第２の差動増幅回路１６２_0-1、１６４_0-1を含む。
【０１４５】
第１の差動増幅回路１６２_0-1は、ｐ型トランジスタＱＰ１、ＱＰ２と、ｎ型トランジスタＱＮ１、ＱＮ２を少なくとも含む。
【０１４６】
第１の差動増幅回路１６２_0-1において、ｐ型トランジスタＱＰ１、ＱＰ２のソース端子は、電源電圧レベルＶＤＤに接続されている。また、ｐ型トランジスタＱＰ１、ＱＰ２のゲート端子は互いに接続され、これらゲート端子はさらにｐ型トランジスタＱＰ１のドレイン端子に接続されてカレントミラー構造となっている。ｐ型トランジスタＱＰ１のドレイン端子は、ｎ型トランジスタＱＮ１のドレイン端子に接続される。ｐ型トランジスタＱＰ２のドレイン端子は、ｎ型トランジスタＱＮ２のドレイン端子に接続される。
【０１４７】
ｎ型トランジスタＱＮ１のゲート端子には、出力電圧ＶＯＵＴが供給され、負帰還されている。ｎ型トランジスタＱＮ２のゲート端子には、入力電圧ＶＩＮが供給されている。
【０１４８】
ｎ型トランジスタＱＮ１、ＱＮ２のソース端子は、基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３のいずれかが論理レベル「Ｈ」になることで形成される電流源１６６_0-1を介して、接地レベルＶＳＳに接続される。
【０１４９】
第２の差動増幅回路１６４_0-1は、ｐ型トランジスタＱＰ３、ＱＰ４と、ｎ型トランジスタＱＮ３、ＱＮ４を少なくとも含む。
【０１５０】
第２の差動増幅回路１６４_0-1において、ｎ型トランジスタＱＮ３、ＱＮ４のソース端子は、接地レベルＶＳＳに接続されている。また、ｎ型トランジスタＱＮ３、ＱＮ４のゲート端子は互いに接続され、これらゲート端子はさらにｎ型トランジスタＱＮ３のドレイン端子に接続されてカレントミラー構造となっている。ｎ型トランジスタＱＮ３のドレイン端子は、ｐ型トランジスタＱＰ３のドレイン端子に接続される。ｎ型トランジスタＱＮ４のドレイン端子は、ｐ型トランジスタＱＰ４のドレイン端子に接続される。
【０１５１】
ｐ型トランジスタＱＰ３のゲート端子には、出力電圧ＶＯＵＴが供給され、負帰還されている。ｐ型トランジスタＱＰ４のゲート端子には、入力電圧ＶＩＮが供給されている。
【０１５２】
ｐ型トランジスタＱＰ３、ＱＰ４のソース端子は、基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３のいずれかが論理レベル「Ｌ」になることで形成される電流源１６８_0-1を介して、電源電圧レベルＶＤＤに接続される。
【０１５３】
また、出力増幅部１７０_0-1は、ｐ型トランジスタＱＰ１１、ＱＰ１２、ｎ型トランジスタＱＮ１１、ＱＮ１２を含む。
【０１５４】
出力増幅部１７０_0-1において、ｐ型トランジスタＱＰ１１のソース端子には電源電圧レベルＶＤＤが接続され、ゲート端子にはオペアンプイネーブル信号ＯＰｅｎが供給される。また、ｐ型トランジスタＱＰ１１のドレイン端子は、ｐ型トランジスタＱＰ２のドレイン端子と、ｐ型トランジスタＱＰ１２のゲート端子に接続される。
【０１５５】
ｐ型トランジスタＱＰ１２のソース端子は、駆動電圧レベルＶＤＤ＿ＤＲＶに接続され、ドレイン端子から出力電圧ＶＯＵＴが出力される。
【０１５６】
また、ｎ型トランジスタＱＮ１１のソース端子に接地レベルＶＳＳが接続され、ゲート端子にオペアンプイネーブル信号ＯＰｅｎの反転信号が供給される。また、ｎ型トランジスタＱＮ１１のドレイン端子は、ｎ型トランジスタＱＮ４のドレイン端子と、ｎ型トランジスタＮＰ１２のゲート端子に接続される。
【０１５７】
ｎ型トランジスタＱＮ１２のソース端子は駆動接地レベルＶＳＳ＿ＤＲＶに接続され、ドレイン端子から出力電圧ＶＯＵＴが出力される。
【０１５８】
図１９に、第１及び第２の差動増幅回路１６２_0-1、１６４_0-1に供給される基準電圧選択信号生成回路の構成の概要を示す。
【０１５９】
本実施形態では、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３により、出力負荷に応じた最適な電流駆動能力を有する電流源を形成することができるようになっている。そのため、基準電圧選択信号生成回路は、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３により、ｐ型トランジスタ用の基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３と、ｎ型トランジスタ用の基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３を生成する。
【０１６０】
この際、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｈ」のときにのみ、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３の状態に応じて、ｐ型トランジスタ用の基準電圧選択信号ＶＲＥＦＰ１〜ＶＲＥＦＰ３と、ｎ型トランジスタ用の基準電圧選択信号ＶＲＥＦＮ１〜ＶＲＥＦＮ３により、電流源１６６_0-1、１６８_0-1を制御する。一方、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｌ」のときには、基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３をマスクする。そのため、電流源１６６_0-1、１６８_0-1は、電流源に流れる電流がなくなり、差動増幅動作を停止する。
【０１６１】
次に、このような構成のボルテージフォロワ接続されたオペアンプＯＰ_0-1の動作の概要を説明する。
【０１６２】
オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｈ」の場合、出力電圧ＶＯＵＴが入力電圧ＶＩＮより低いとき、第１の差動増幅回路１６２_0-1において、ｎ型トランジスタＱＮ２のドレイン端子が低くなって、ｐ型トランジスタＱＰ１２を介して出力電圧ＶＯＵＴの電位を高くする。
【０１６３】
これに対して、出力電圧ＶＯＵＴが入力電圧ＶＩＮより高い場合、第２の差動増幅回路１６４_0-1において、ｐ型トランジスタＱＰ４のドレイン端子の電位が高くなって、ｎ型トランジスタＱＮ１２を介して出力電圧ＶＯＵＴの電位を低くする。
【０１６４】
一方、オペアンプイネーブル信号ＯＰｅｎの論理レベルが「Ｌ」の場合、図１９に示したように基準電圧選択信号ＶＲＥＦ１〜ＶＲＥＦ３がマスクされるため、電流源１６６_0-1、１６８_0-1の各トランジスタはオフとなるとともに、ｐ型トランジスタＱＰ１１のドレイン端子が電源電圧レベルＶＤＤに接続され、ｎ型トランジスタＱＮ１１のドレイン端子が接地レベルＶＳＳに接続される。したがって、出力電圧ＶＯＵＴはハイインピーダンス状態となる。この場合、本来出力電圧ＶＯＵＴが供給される信号ラインには、後述するパーシャル非表示レベル電圧供給回路ＶＧ_0-1により生成された所与のパーシャル非表示レベル電圧が供給されることになる。
【０１６５】
３．６．２非表示レベル電圧供給回路
図１３において、パーシャル非表示レベル電圧供給回路ＶＧ_0-1は、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎが論理レベル「Ｈ」の場合に、上述したパーシャル表示選択レジスタにおいて非表示エリア（出力がオフ）に設定されたとき、信号ラインに供給する所与の非表示レベル電圧Ｖ_PART-LEVELを生成する。
【０１６６】
ここで、非表示レベル電圧Ｖ_PART-LEVELは、画素の透過率が変化する所与の閾値Ｖ_CLと、この画素電極に対向する対向電極の対向電極電圧Ｖｃｏｍに対して、次の（１）式の関係を有する。
【０１６７】
｜Ｖ_PART-LEVEL−Ｖｃｏｍ｜＜Ｖ_CL ・・・（１）
【０１６８】
すなわち、非表示レベル電圧Ｖ_PART-LEVELは、駆動対象の信号ラインに接続されたＴＦＴのドレイン電極に接続される画素電極に印加された場合、液晶容量の印加電圧が、所与の閾値Ｖ_CLを越えないような電圧レベルとなっている。
【０１６９】
なお、この非表示レベル電圧Ｖ_PART-LEVELは、電圧レベルの生成及び制御の容易さから、対向電極電圧Ｖｃｏｍと同等の電圧レベルであることが望ましい。したがって、本実施形態では、対向電極電圧Ｖｃｏｍと同等の電圧レベルを供給する。この場合、ＬＣＤパネル２０の非表示エリアには、液晶がオフのときの色が表示される。
【０１７０】
また、本実施形態における非表示レベル電圧供給回路ＶＧ_0-1は、階調レベル電圧の両端の電圧レベルＶ０若しくはＶ８のいずれかを非表示レベル電圧Ｖ_PART _-LEVELとして選択出力するができるようになっている。ここで、階調電圧レベルの両端の電圧レベルＶ０若しくはＶ８は、反転駆動方式によりフレームごとに交互に出力するための電圧レベルである。本実施形態では、ユーザによって指定された選択信号ＳＥＬにより、非表示レベル電圧ＶＰＡＲＴ−ＬＥＶＥＬとして、上述した対向電極電圧Ｖｃｏｍか、階調レベル電圧の両端の電圧レベルＶ０若しくはＶ８かを選択できるようにする。これにより、ユーザは、非表示エリアの色の選択の自由度を高めることができる。
【０１７１】
本実施形態では、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎが、信号ドライバ３０の図示しない制御回路で生成された非表示レベル電圧供給回路制御信号ｌｅｖｅｎと、パーシャル表示選択レジスタのブロックＢ０のパーシャル表示の可否を示すパーシャル表示データＰＡＲＴ（ＰＡＲＴ０´）の反転との論理積により生成される。すなわち、非表示エリア（出力がオフ）として設定された場合にのみ所与の非表示レベル電圧を信号ラインに駆動し、表示エリア（出力がオン）として設定された場合、非表示レベル電圧供給回路ＶＧ_0-1はハイインピーダンス状態となって信号ラインの駆動を行わない。
【０１７２】
なお、このオペアンプイネーブル信号ＯＰｅｎ及び非表示レベル電圧供給イネーブル信号ＬＥＶｅｎは、他の信号ラインＳ₂〜Ｓ₂₄に対応するＳＤＲＶ_0-2〜ＳＤＲＶ_0-24にも同様に供給され、ブロック単位で信号ラインの駆動制御が行われる。
【０１７３】
図２０に、本実施形態における非表示レベル電圧供給回路ＶＧ_0-1の構成の一例を示す。
【０１７４】
非表示レベル電圧供給回路ＶＧ_0-1は、非表示レベル電圧供給イネーブル信号ＬＥＶｅｎにより対向電極電圧と同等の電圧Ｖｃｏｍを出力するためのトランスファー回路１８０_0-1、インバータ回路１８２_0-1と、スイッチ回路ＳＷ２を含む。
【０１７５】
インバータ回路１８２_0-1は、互いにドレイン端子が接続されたｎ型トランジスタＱＮ２１及びｐ型トランジスタＱＰ２１を含む。ｎ型トランジスタＱＮ２１のソース端子には、電圧レベルＶ８が接続される。ｐ型トランジスタＱＰ２１のソース端子には、電圧レベルＶ０が接続される。ｎ型トランジスタＱＮ２１のゲート端子及びｐ型トランジスタＱＰ２１のゲート端子は、ＸＯＲ回路１８４_0-1が接続される。ＸＯＲ回路１８４_0-1は、極性反転のタイミングを示す極性反転信号ＰＯＬと、現在の位相を示すＰｈａｓｅとの排他的論理和が演算される。
【０１７６】
このようなインバータ回路１８２_0-1は、極性反転信号ＰＯＬのタイミングにしたがって、現在の位相を示すＰｈａｓｅの論理レベルが反転し、電圧レベルＶ０若しくはＶ８のいずれかがスイッチ回路ＳＷ２に供給される。
【０１７７】
スイッチ回路ＳＷ２は、選択信号ＳＥＬによって、トランスファー回路１８０_0-1の出力、インバータ回路１８２_0-1の出力、又はハイインピーダンス状態のいずれか１つを非表示レベル電圧Ｖ_PART-LEVELとして出力する。
【０１７８】
３．７動作例
図２１に、本実施形態における信号ドライバ３０の動作の一例を示す。
【０１７９】
シフトレジスタは、クロック信号ＣＬＫに同期して、イネーブル入出力信号ＥＩＯがシフトされて、ＥＩＯ１〜ＥＩＯＬ（Ｌは、２以上の自然数）を生成する。そして、各ＥＩＯ１〜ＥＩＯＬに同期してラインラッチに、画像データ（ＤＩＯ）が順次ラッチされる。
【０１８０】
ラインラッチ３６は、水平同期信号ＬＰの立ち上がりに同期して、一水平走査単位の画像データをラッチし、その立ち下がりからＤＡＣ３８及び信号ライン駆動回路４０により信号ラインの駆動を行う。
【０１８１】
本実施形態では、上述したようにブロック単位で画像データに基づいて信号ラインの駆動を行うか否かを選択できるようになっており、これにより表示エリア及び非表示エリアの設定が可能となる。表示エリアに設定されたブロックの信号ラインについては、階調データに基づいて生成された駆動電圧に基づいて信号ラインが駆動される。非表示エリアに設定されたブロックの信号ラインについては、対向電極電圧Ｖｃｏｍ若しくは、階調電圧レベルの両端の電圧のうちの一方が選択出力される。
【０１８２】
このような本実施系形態における信号ドライバを用いることにより、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として、高コントラストを有する高画質化と、パーシャル表示による低消費電力化とを両立させることができるようになる。
【０１８３】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述したＬＣＤパネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置にも適用可能である。
【０１８４】
また、本実施形態では、隣接する２４出力を１ブロックとして分割するものとして説明したが、これに限定されるものではない。２４出力以下であっても良い、２４出力以上であっても良い。また、隣接する複数の信号ラインごとに分割する必要もなく、所与の信号ライン間隔で選択した複数の信号ラインを１ブロックとして扱うようにしても良い。
【０１８５】
さらにまた、本実施形態における信号ドライバは、ライン反転駆動方式に限らず、フレーム反転駆動方式にも適用することができる。
【０１８６】
また、本実施形態では、表示装置に、ＬＣＤパネル、走査ドライバ及び信号ドライバを含むように構成したが、これに限定されるものではない。例えば、ＬＣＤパネルに、走査ドライバ及び信号ドライバを含んで構成するようにしても良い。
【０１８７】
さらに、本実施形態では、ＴＦＴ液晶を用いたアクティブマトリクス型液晶パネルを例に説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図１】本実施形態における信号駆動回路（信号ドライバ）を適用した表示装置の構成の概要を示すブロック図である。
【図２】図１に示した信号ドライバの構成の概要を示すブロック図である。
【図３】図１に示した走査ドライバの構成の概要を示すブロック図である。
【図４】図１に示したＬＣＤコントローラの構成の概要を示すブロック図である。
【図５】図５（Ａ）は、フレーム反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図５（Ｂ）は、フレーム反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図６】図６（Ａ）は、ライン反転駆動方式による信号ラインの駆動電圧及び対向電極電圧Ｖｃｏｍの波形を模式的に示す模式図である。図６（Ｂ）は、ライン反転駆動方式を行った場合に、フレームごとに、各画素に対応した液晶容量に印加される電圧の極性を模式的に示す模式図である。
【図７】液晶装置のＬＣＤパネルの駆動波形の一例を示す説明図である。
【図８】図８（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における信号ドライバにより実現したパーシャル表示の一例を模式的に示す説明図である。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）は、本実施形態における信号ドライバにより実現したパーシャル表示の他の例を模式的に示す説明図である。
【図１０】図１０（Ａ）、（Ｂ）は、本実施形態における信号ライン駆動回路の制御内容を模式的に示す説明図である。
【図１１】図１１（Ａ）、（Ｂ）は、ＬＣＤパネルに対して異なる位置に実装される信号ドライバを模式的に示す説明図である。
【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、ラインラッチに保持された画像データと、ブロックの対応関係を模式的に示す説明図である。
【図１３】本実施形態における信号ドライバにおいて制御されるブロック単位の構成の概要を示す構成図である。
【図１４】本実施形態における信号ドライバが有するパーシャル表示選択レジスタを示す説明図である。
【図１５】本実施形態におけるブロックデータ入れ替え回路の構成の一例を示す構成図である。
【図１６】本実施形態におけるシフトレジスタを構成するＳＲの構成の一例を示す構成図である。
【図１７】本実施形態におけるＤＡＣによって生成される階調電圧を説明するための説明図である。
【図１８】本実施形態におけるボルテージフォロワ接続されたオペアンプＯＰの構成の一例を示す回路構成図である。
【図１９】本実施形態におけるボルテージフォロワ接続されたオペアンプＯＰの第１及び第２の差動増幅回路に供給される基準電圧選択信号生成回路の構成の一例を示す回路構成図である。
【図２０】本実施形態における非表示レベル電圧供給回路の構成の一例を示す構成図である。
【図２１】本実施形態における信号ドライバの動作波形の一例を示すタイミング図である。
【符号の説明】
１０液晶装置（表示装置）
２０ＬＣＤパネル（電気光学装置）
２２_nm ＴＦＴ
２４_nm 液晶容量
２６_nm 画素電極
２８_nm 対向電極
３０信号ドライバ
３２、５２、１４０、１４０₀ シフトレジスタ
３４、３６、３６₀ ラインラッチ
３８、３８₀ 駆動電圧生成回路（ＤＡＣ）
４０、４０₀ 信号ライン駆動回路
５０走査ドライバ
５４、５６Ｌ／Ｓ
５８走査ライン駆動回路
６０ＬＣＤコントローラ
６２制御回路
６４ＲＡＭ
６６ホストＩ／Ｏ
６８ＬＣＤＩ／Ｏ
７０コマンドシーケンサ
７２コマンド設定レジスタ
７４コントロール信号生成回路
８０電源回路
１００Ｂ、１０８Ｂ、１２０Ｂ、１２８Ｂ非表示エリア
１０２Ａ、１０６Ａ、１２２Ａ、１２６Ａ表示エリア
１５０パーシャル表示選択レジスタ
１６０₀ 差動増幅部
１６２₀ 第１の差動増幅回路
１６４₀ 第２の差動増幅回路
１６６₀、１６８₀ 電流源
１７０₀ 出力増幅部
１８０₀ トランスファー回路
１８２₀ インバータ回路
１８４₀ ＸＯＲ回路
ＣＬＫクロック信号
ＤＡＣｅｎＤＡＣイネーブル信号
ｄａｃｅｎＤＡＣ制御信号
ＥＩＯイネーブル入出力信号
ＬＥＶｅｎ非表示レベル電圧供給イネーブル信号
ｌｅｖｅｎ非表示レベル電圧供給回路制御信号
ＬＰ水平同期信号
ＯＰｅｎオペアンプイネーブル信号
ｏｐｅｎオペアンプ制御信号
ＰＯＬ極性反転信号
ＳＨＬシフト方向切り替え信号
ＸＯＥＶ出力イネーブル信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal driving circuit, a display device using the same, an electro-optical device, and a signal driving method.
[0002]
[Background Art and Problems to be Solved by the Invention]
For example, a liquid crystal panel is used for a display portion of an electronic device such as a mobile phone, and the power consumption and size and weight of the electronic device are reduced. As for this liquid crystal panel, when still images and moving images having high information properties are distributed due to the popularization of mobile phones in recent years, higher image quality is required.
[0003]
2. Description of the Related Art An active matrix liquid crystal panel using a thin film transistor (hereinafter abbreviated as TFT) liquid crystal is known as a liquid crystal panel that realizes high image quality in a display portion of an electronic device. An active matrix type liquid crystal panel using TFT liquid crystal realizes high-speed response and high contrast compared to a simple matrix type liquid crystal panel using STN (SuperTwisted Nematic) liquid crystal by dynamic drive, and is suitable for displaying moving images and the like. .
[0004]
However, an active matrix liquid crystal panel using TFT liquid crystal consumes a large amount of power, and is difficult to employ as a display unit of a portable electronic device that is driven by a battery such as a cellular phone.
[0005]
  The present invention has been made in view of the technical problems as described above, and an object of the present invention is to provide a signal driving circuit suitable for an active matrix type liquid crystal panel that achieves both high image quality and low power consumption. Another object of the present invention is to provide a display device and an electro-optical device using the same.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, the present invention is a signal driving circuit that drives a signal line of an electro-optical device having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other based on image data. A line latch that latches image data in a horizontal scanning period, a drive voltage generation unit that generates a drive voltage for each signal line based on the image data latched in the line latch, and the drive voltage generation unit Based on the generated driving voltage, signal line driving means for driving each signal line and whether or not to output to the signal line based on the image data in units of blocks divided for each given signal line are shown. Partial display data holding means for holding partial display data, and the signal line driving means includes the partial display data holding means. Based on the display data, and performs output control of the driving voltage of the signal line to the block.
[0007]
Here, as the electro-optical device, for example, a plurality of scanning lines and a plurality of signal lines intersecting each other, a switching unit connected to the scanning line and the signal line, and a pixel electrode connected to the switching unit are provided. You may comprise so that it may have.
[0008]
Further, the signal lines that are divided into block units may be a plurality of signal lines adjacent to each other, or may be a plurality of signal lines that are arbitrarily selected.
[0009]
The output control of the driving voltage of the signal line is, for example, whether to drive the signal line with a driving voltage generated based on image data, or driving the signal line with a given voltage instead of the driving voltage. It means to control.
[0010]
According to the present invention, the signal line of the electro-optical device is converted to a signal driving circuit that drives the signal line based on the image data, and the signal line based on the image data is set in units of blocks divided for each given signal line. In addition to providing partial display data holding means for holding partial display data indicating whether output is possible, the output control of the drive voltage supplied to the signal line is performed on a block basis based on the partial display data designated on a block basis. As a result, partial display control that can be arbitrarily set can be performed. Thereby, the power consumption by the signal drive of a non-display area can be reduced.
[0011]
The present invention also provides a shift register that shifts the sequentially supplied image data and supplies image data of one horizontal scanning unit to the line latch, and a shift register that shifts the shift register based on a given shift direction switching signal. Means for switching the direction, and data switching means for reversely switching the arrangement of the block unit partial display data held in the partial display data holding means based on the given shift direction switching signal, The line driving means controls the output of the driving voltage of the signal line for each block based on the partial display data supplied from the data replacing means.
[0012]
Here, the shift direction is, for example, the shift direction in the shift register that sequentially fetches the input image data when the image data sequentially input in a given unit is latched in the line latch in one horizontal scanning unit. Say.
[0013]
In the present invention, a partial indicating whether or not to drive a signal line based on image data for each block using a shift direction switching signal for switching the shift direction according to the mounting state and inputting image data. Changed the display data order to reverse. As a result, the user only has to supply the image data to the signal driving circuit according to the present invention without being aware of the arrangement of the data according to the mounting state, thereby improving the usability of the user and reducing the development man-hours. Can contribute.
[0014]
According to the present invention, the signal line driving means impedance-converts the driving voltage generated by the driving voltage generating means and outputs it to each signal line, and a given non-display level voltage is applied to the signal line. Non-display level voltage supply means, and each signal line is driven by one of the impedance conversion means or the non-display level voltage supply means in block units based on the partial display data. It is characterized by that.
[0015]
According to the present invention, on the basis of the contents set in the partial display data, the signal line is driven based on the image data by the impedance conversion unit or given to the signal line by the non-display level voltage supply unit in block units. Since any one of the non-display level voltages is supplied, the non-display area can be set to a given normally colored color. Thereby, in addition to the effect mentioned above, the display area set by partial display control can be made to stand out.
[0016]
Further, according to the present invention, the impedance conversion means converts the output of the drive voltage to a signal line of a block whose output is designated on by the partial display data and outputs the converted signal, and the output is turned off by the partial display data. The signal line of the specified block is set to a high impedance state, and the non-display level voltage supply means sets the signal line of a block whose output is specified to be turned on by the partial display data to the high impedance state, and the partial display data A predetermined non-display level voltage is supplied to the signal line of the block whose output is designated as OFF.
[0017]
In the invention, it is preferable that the drive voltage generation unit stops a drive voltage generation operation for driving a signal line of a block whose output is designated OFF by the partial display data.
[0018]
According to the present invention, it is possible to control the drive voltage generation means of the block set in the non-display area on a block basis based on the partial display data, so that the power consumption of the block set in the non-display area can be reduced. This can be effectively suppressed, and the reduction of consumption by partial display control can be further promoted.
[0019]
According to the present invention, the electro-optical device includes a pixel electrode provided via a switching unit connected to the scanning line and the signal line corresponding to a pixel, and the voltage of the non-display level is It is a voltage that makes the voltage difference between the applied voltage of the pixel electrode and the counter electrode provided via the electro-optic element smaller than a given threshold value.
[0020]
According to the present invention, the voltage difference between the applied voltage of the pixel electrode provided via the switching means connected to the scanning line and the signal line and the counter electrode provided via the electro-optic element is calculated. Since the non-display level voltage is set to be smaller than a given threshold, the non-display area can be set at least within a range where the transmittance of the pixel of the electro-optical device does not change. Thus, it is possible to simplify the partial display control without depending on the accuracy.
[0021]
According to the present invention, the electro-optical device includes a pixel electrode provided via a switching unit connected to the scanning line and the signal line corresponding to a pixel, and the voltage of the non-display level is The voltage is the same as that of the counter electrode provided through the pixel electrode and the electro-optic element.
[0022]
According to the present invention, since the non-display level voltage is set so that the voltage difference between the pixel electrode and the counter electrode opposed to the pixel electrode is substantially zero, the partial display control is simplified and the non-display level voltage is set. It is possible to display an image in which the display color of the display area is fixed and the display area is emphasized.
[0023]
Further, the invention is characterized in that the voltage of the non-display level is one of a maximum value and a minimum value of a gradation voltage that can be generated based on the image data.
[0024]
According to the present invention, since one of the voltages at both ends of the gradation voltage that can be generated by the drive voltage generation means is supplied as the non-display level voltage, the user can arbitrarily select the normal of the non-display area. A color can be specified, and usability for the user can be improved.
[0025]
According to the present invention, the block unit is an 8 pixel unit.
[0026]
According to the present invention, it is possible to set a display area and a non-display area in units of character characters, thereby simplifying partial display control and providing an image by effective partial display.
[0027]
Further, the display device according to the present invention is based on a display panel having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other, a scanning driving circuit for scanning and driving the scanning lines, and image data. The signal driving circuit according to any one of the above, which drives the signal line.
[0028]
According to the present invention, it is possible to provide a display device that realizes low power consumption through partial display control. For example, by applying an active matrix liquid crystal panel, high-quality partial display can also be realized. .
[0029]
In addition, the electro-optical device according to the aspect of the invention may include the pixel specified by a plurality of scanning lines and a plurality of signal lines intersecting each other, a scanning driving circuit that scans and drives the scanning line, and the signal line based on image data. And the signal driving circuit according to any one of the above.
[0030]
According to the present invention, it is possible to provide an electro-optical device that achieves low power consumption through partial display control. For example, when applied to an active matrix liquid crystal panel, high-quality partial display can be realized. it can.
[0031]
The present invention also provides a line latch for latching image data in a horizontal scanning period, a drive voltage generating means for generating a drive voltage for each signal line based on the image data latched in the line latch, and the drive voltage. An electro-optical device having signal lines driving means for driving each signal line based on the drive voltage generated by the generating means, and having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other A signal driving method for a signal driving circuit for driving a plurality of signal lines, based on partial display data indicating whether or not to output to a signal line based on image data in units of blocks divided for each given signal line Thus, output control of the drive voltage to the signal line of the signal line driving means is performed in block units.
[0032]
According to the present invention, since partial display can be controlled in units of blocks, the control circuit can be simplified and the power consumption can be reduced. For example, when applied to an active matrix liquid crystal panel, a high Partial display with high image quality can also be realized.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
[0034]
1. Display device
1.1 Configuration of display device
FIG. 1 shows an outline of a configuration of a display device to which a signal driving circuit (signal driver) in this embodiment is applied.
[0035]
A liquid crystal device 10 as a display device includes a liquid crystal display (hereinafter abbreviated as LCD) panel 20, a signal driver (signal driving circuit) (a source driver in a narrow sense) 30, a scanning driver (scanning driving circuit). (Gate driver in a narrow sense) 50, LCD controller 60, and power supply circuit 80 are included.
[0036]
The LCD panel (electro-optical device in a broad sense) 20 is formed on a glass substrate, for example. On this glass substrate, a plurality of scanning lines arranged in the Y direction and extending in the X direction (in the narrow sense, gate lines) G₁~ G_N(N is a natural number of 2 or more) and a plurality of signal lines arranged in the X direction and extending in the Y direction (in the narrow sense, source lines) signal lines S₁~ S_M(M is a natural number of 2 or more). Scan line G_n(1 ≦ n ≦ N, n is a natural number) and signal line S_mCorresponding to the intersection with (1 ≦ m ≦ M, where m is a natural number), the TFT 22_nm(Switching means in a broad sense) is provided.
[0037]
TFT22_nmThe gate electrode of the scan line G_nIt is connected to the. TFT22_nmThe source electrode of the signal line S_mIt is connected to the. TFT22_nmThe drain electrode is a liquid crystal capacitor (in a broad sense, a liquid crystal element or an electro-optical element) 24._nmPixel electrode 26_nmIt is connected to the.
[0038]
Liquid crystal capacity 24_nmIn the pixel electrode 26,_nmCounter electrode 28 facing_nmA liquid crystal is sealed between the electrodes, and the transmittance of the pixel (liquid crystal) changes according to the voltage applied between these electrodes.
[0039]
Counter electrode 28_nmIs supplied with the counter electrode voltage Vcom generated by the power supply circuit 80.
[0040]
The signal driver 30 performs signal line S of the LCD panel 20 on the basis of image data in one horizontal scanning unit (in a narrow sense, gradation data).₁~ S_MDrive.
[0041]
The scan driver 50 scans the scan line G of the LCD panel 20 in synchronization with the horizontal sync signal within one vertical scan period.₁~ G_NAre sequentially scanned.
[0042]
The LCD controller 60 controls the signal driver 30, the scanning driver 50, and the power supply circuit 80 according to the contents set by a host such as a central processing unit (hereinafter abbreviated as CPU) (not shown). More specifically, the LCD controller 60 sets, for example, an operation mode and supplies an internally generated vertical synchronization signal and horizontal synchronization signal to the signal driver 30 and the scan driver 50, and supplies to the power supply circuit 80. Supplies the polarity inversion timing of the counter electrode voltage Vcom.
[0043]
The power supply circuit 80 generates a voltage level necessary for driving the liquid crystal of the LCD panel 20 and a counter electrode voltage Vcom based on a reference voltage supplied from the outside. Such various voltage levels are supplied to the signal driver 30, the scan driver 50, and the LCD panel 20. The counter electrode voltage Vcom is supplied to a counter electrode provided to face the pixel electrode of the TFT of the LCD panel 20.
[0044]
In the liquid crystal device 10 having such a configuration, the signal driver 30, the scanning driver 50, and the power supply circuit 80 cooperate to display and drive the LCD panel 20 based on image data supplied from outside under the control of the LCD controller 60. To do.
[0045]
In FIG. 1, the liquid crystal device 10 includes the LCD controller 60, but the LCD controller 60 may be provided outside the liquid crystal device 10. Alternatively, a host may be included in the liquid crystal device 10 together with the LCD controller 60.
[0046]
(Signal driver)
FIG. 2 shows an outline of the configuration of the signal driver shown in FIG.
[0047]
The signal driver 30 includes a shift register 32, line latches 34 and 36, a digital / analog conversion circuit (drive voltage generation circuit in a broad sense) 38, and a signal line drive circuit 40.
[0048]
The shift register 32 has a plurality of flip-flops, and these flip-flops are sequentially connected. When the shift register 32 holds the enable input / output signal EIO in synchronization with the clock signal CLK, the shift register 32 sequentially shifts the enable input / output signal EIO to the adjacent flip-flops in synchronization with the clock signal CLK.
[0049]
The shift register 32 is supplied with a shift direction switching signal SHL. The shift register 32 switches the shift direction of the image data (DIO) and the input / output direction of the enable input / output signal EIO by the shift direction switching signal SHL. Therefore, even if the position of the LCD controller 60 that supplies the image data to the signal driver 30 varies depending on the mounting state of the signal driver 30 by switching the shift direction by the shift direction switching signal SHL, the wiring Thus, flexible mounting can be achieved without increasing the mounting area.
[0050]
The line latch 34 receives image data (DIO) from the LCD controller 60 in units of, for example, 18 bits (6 bits (gradation data) × 3 (each RGB color)). The line latch 34 latches the image data (DIO) in synchronization with the enable input / output signal EIO sequentially shifted by each flip-flop of the shift register 32.
[0051]
The line latch 36 latches the image data of one horizontal scanning unit latched by the line latch 34 in synchronization with the horizontal synchronization signal LP supplied from the LCD controller 60.
[0052]
The DAC 38 generates an analog drive voltage for each signal line based on the image data.
[0053]
The signal line drive circuit 40 drives the signal line based on the drive voltage generated by the DAC 38.
[0054]
Such a signal driver 30 sequentially takes in image data of a given unit (for example, 18-bit unit) sequentially input from the LCD controller 60, and lines the image data of one horizontal scanning unit in synchronization with the horizontal synchronization signal LP. Once held by the latch 36. Then, each signal line is driven based on the image data. As a result, the drive voltage based on the image data is supplied to the source electrode of the TFT of the LCD panel 20.
[0055]
(Scanning driver)
FIG. 3 shows an outline of the configuration of the scan driver shown in FIG.
[0056]
The scanning driver 50 includes a shift register 52, level shifters (hereinafter abbreviated as L / S) 54 and 56, and a scanning line driving circuit 58.
[0057]
The shift register 52 is sequentially connected to flip-flops provided corresponding to the scanning lines. When the enable input / output signal EIO is held in the flip-flop in synchronization with the clock signal CLK, the shift register 52 sequentially shifts the enable input / output signal EIO to the adjacent flip-flop in synchronization with the clock signal CLK. The enable input / output signal EIO input here is a vertical synchronization signal supplied from the LCD controller 60.
[0058]
The L / S 54 shifts to a voltage level corresponding to the liquid crystal material of the LCD panel 20 and the transistor capability of the TFT. As this voltage level, for example, a high voltage level of 20 V to 50 V is required, and therefore a high breakdown voltage process different from other logic circuit units is used.
[0059]
The scanning line driving circuit 58 performs CMOS driving based on the driving voltage shifted by the L / S 54. The scan driver 50 has an L / S 56, and a voltage shift of the output enable signal XOEV supplied from the LCD controller 60 is performed. The scanning line driving circuit 58 is on / off controlled by the output enable signal XOEV shifted by the L / S 56.
[0060]
In such a scan driver 50, the enable input / output signal EIO input as the vertical synchronization signal is sequentially shifted to each flip-flop of the shift register 52 in synchronization with the clock signal CLK. Since each flip-flop of the shift register 52 is provided corresponding to each scanning line, the scanning lines are alternatively sequentially selected by the pulse of the vertical synchronizing signal held in each flip-flop. The selected scan line is driven by the scan line driving circuit 58 at the voltage level shifted by the L / S 54. As a result, a given scanning drive voltage is supplied to the TFT gate electrode of the LCD panel 20 in one vertical scanning cycle. At this time, the drain electrode of the TFT of the LCD panel 20 has substantially the same potential corresponding to the potential of the signal line connected to the source electrode.
[0061]
(LCD controller)
FIG. 4 shows an outline of the configuration of the LCD controller shown in FIG.
[0062]
The LCD controller 60 includes a control circuit 62, a random access memory (hereinafter abbreviated as RAM) (storage means in a broad sense) 64, a host input / output circuit (I / O) 66, and an LCD input / output circuit 68. including. Further, the control circuit 62 includes a command sequencer 70, a command setting register 72, and a control signal generation circuit 74.
[0063]
The control circuit 62 performs various operation mode settings and synchronization control of the signal driver 30, the scan driver 50, and the power supply circuit 80 in accordance with the contents set by the host. More specifically, the command sequencer 70 generates synchronization timing by the control signal generation circuit 74 based on the contents set in the command setting register 72 in accordance with an instruction from the host, Or set a given mode of operation.
[0064]
The RAM 64 has a function as a frame buffer for displaying an image and also serves as a work area for the control circuit 62.
[0065]
The LCD controller 60 is supplied with image data and command data for controlling the signal driver 30 and the scan driver 50 via the host I / O 66. The host I / O 66 is connected to a CPU, a digital signal processor (DSP), or a microprocessor unit (MPU) (not shown).
[0066]
The LCD controller 60 is supplied with still image data as image data from a CPU (not shown) or with moving image data from a DSP or MPU. In addition, the LCD controller 60 is supplied with command contents by a CPU (not shown) for register contents for controlling the signal driver 30 or the scanning driver 50 and data for setting various operation modes.
[0067]
Image data and command data may be supplied through separate data buses, or the data buses may be shared. In this case, for example, by making it possible to identify whether the data on the data bus is image data or command data based on the signal level input to the command (CoMmanD: CMD) terminal, the image data and the command data can be identified. Sharing is easy, and the mounting area can be reduced.
[0068]
When the image data is supplied, the LCD controller 60 holds the image data in the RAM 64 as a frame buffer. On the other hand, when command data is supplied, the LCD controller 60 holds it in the command setting register 72 or the RAM 64.
[0069]
The command sequencer 70 causes the control signal generation circuit 74 to generate various timing signals according to the contents set in the command setting register 72. Further, the command sequencer 70 sets the mode of the signal driver 30, the scanning driver 50, or the power supply circuit 80 via the LCD input / output circuit 68 according to the contents set in the command setting register 72.
[0070]
The command sequencer 70 generates image data in a given format from the image data stored in the RAM 64 at the display timing generated by the control signal generation circuit 74, and the signal driver via the LCD input / output circuit 68. 30.
[0071]
1.2 Inversion drive system
By the way, when the liquid crystal is driven to display, it is necessary to periodically discharge the charges accumulated in the liquid crystal capacitor from the viewpoint of durability and contrast of the liquid crystal. Therefore, in the liquid crystal device 10 described above, the polarity of the voltage applied to the liquid crystal is reversed at a given period by alternating drive. As this alternating drive method, for example, there are a frame inversion drive method and a line inversion drive method.
[0072]
The frame inversion driving method is a method of inverting the polarity of the voltage applied to the liquid crystal capacitor for each frame. On the other hand, the line inversion driving method is a method of inverting the polarity of the voltage applied to the liquid crystal capacitance for each line. Also in the case of the line inversion driving method, if attention is paid to each line, the polarity of the voltage applied to the liquid crystal capacitor in the frame period is also inverted.
[0073]
FIGS. 5A and 5B are diagrams for explaining the operation of the frame inversion driving method. FIG. 5A schematically shows waveforms of the signal line driving voltage and the counter electrode voltage Vcom by the frame inversion driving method. FIG. 5B schematically shows the polarity of the voltage applied to the liquid crystal capacitor corresponding to each pixel for each frame when the frame inversion driving method is performed.
[0074]
In the frame inversion driving method, as shown in FIG. 5A, the polarity of the driving voltage applied to the signal line is inverted every frame period. That is, the voltage V supplied to the source electrode of the TFT connected to the signal line_SThe frame f1 has a positive polarity “+ V” and the subsequent frame f2 has a negative polarity “−V”. On the other hand, the counter electrode voltage Vcom supplied to the counter electrode facing the pixel electrode connected to the drain electrode of the TFT is also inverted in synchronization with the polarity inversion period of the drive voltage of the signal line.
[0075]
Since the voltage difference between the pixel electrode and the counter electrode is applied to the liquid crystal capacitor, a positive polarity voltage is applied to the frame f1 and a negative polarity voltage is applied to the frame 2 as shown in FIG. 5B. Become.
[0076]
6A and 6B are diagrams for explaining the operation of the line inversion driving method.
[0077]
FIG. 6A schematically shows waveforms of the signal line driving voltage and the counter electrode voltage Vcom by the line inversion driving method. FIG. 6B schematically shows the polarity of the voltage applied to the liquid crystal capacitance corresponding to each pixel for each frame when the line inversion driving method is performed.
[0078]
In the line inversion driving method, as shown in FIG. 6A, the polarity of the driving voltage applied to the signal line is inverted every horizontal scanning period (1H) and every frame period. That is, the voltage V supplied to the source electrode of the TFT connected to the signal line_SIs positive polarity “+ V” at 1H of the frame f1, and negative polarity “−V” at 2H. The voltage Vs has a negative polarity “−V” at 1H of the frame f2 and a positive polarity “+ V” at 2H.
[0079]
On the other hand, the counter electrode voltage Vcom supplied to the counter electrode facing the pixel electrode connected to the drain electrode of the TFT is also inverted in synchronization with the polarity inversion period of the drive voltage of the signal line.
[0080]
Since the voltage difference between the pixel electrode and the counter electrode is applied to the liquid crystal capacitor, the polarity is inverted for each scanning line, so that the polarity is set for each line in the frame period as shown in FIG. Will be applied respectively.
[0081]
In general, the line inversion driving method has a change cycle of one line cycle compared to the frame inversion driving method, which contributes to improvement in image quality but consumes more power.
[0082]
1.3 LCD driving waveform
FIG. 7 shows an example of a driving waveform of the LCD panel 20 of the liquid crystal device 10 having the above-described configuration. Here, a case of driving by a line inversion driving method is shown.
[0083]
As described above, in the liquid crystal device 10, the signal driver 30, the scan driver 50, and the power supply circuit 80 are controlled according to the display timing generated by the LCD controller 60. The LCD controller 60 sequentially transfers the image data of one horizontal scanning unit to the signal driver 30 and supplies the internally generated horizontal synchronization signal and the polarity inversion signal POL indicating the inversion driving timing. In addition, the LCD controller 60 supplies an internally generated vertical synchronization signal to the scan driver 50. Further, the LCD controller 60 supplies the common electrode voltage polarity inversion signal VCOM to the power supply circuit 80.
[0084]
Thereby, the signal driver 30 drives the signal line based on the image data of one horizontal scanning unit in synchronization with the horizontal synchronizing signal. The scan driver 50 sequentially scans the scan lines connected to the gate electrodes of the TFTs arranged in a matrix on the LCD panel 20 with the drive voltage Vg using the vertical synchronization signal as a trigger. The power supply circuit 80 supplies the internally generated counter electrode voltage Vcom to each counter electrode of the LCD panel 20 while performing polarity inversion in synchronization with the counter electrode voltage polarity inversion signal VCOM.
[0085]
The liquid crystal capacitor is charged with electric charge according to the voltage between the pixel electrode connected to the drain electrode of the TFT and the voltage Vcom of the counter electrode. Therefore, the pixel electrode voltage Vp held by the charge accumulated in the liquid crystal capacitance is given by the given threshold V_CLIf it exceeds, image display becomes possible. Pixel electrode voltage Vp is given threshold V_CLIf it exceeds, the transmittance of the pixel changes according to the voltage level, and gradation expression becomes possible.
[0086]
2. Signal driver
2.1 Output control in units of blocks
The signal driver 30 in the present embodiment can realize partial display by performing signal driving based on image data in units of blocks divided for a given plurality of signal lines. Therefore, the signal driver 30 has a partial display selection register and holds partial display data indicating whether or not each block can be output in units of blocks. A block whose output is set to ON by the partial display data is set as a display area in which signal driving based on image data is performed on the signal line of the block. On the other hand, a block whose display is set to OFF by the partial display data is set as a non-display area to which a given non-display level voltage is supplied to the signal line of the block.
[0087]
In this embodiment, this block is in units of 8 pixels. Here, one pixel consists of 3 bits of RGB signals. Therefore, the signal driver 30 has a total of 24 outputs (eg, S₁~ S_{twenty four}) Is one block. Thus, the display area of the LCD panel 20 can be set in units of character characters (1 byte). Therefore, in an electronic device that displays character characters such as a mobile phone, the display area can be efficiently set and its image is displayed. Display is possible.
[0088]
FIGS. 8A, 8B, and 8C schematically show an example of partial display realized by such a signal driver in the present embodiment.
[0089]
For example, as shown in FIG. 8A, with respect to the LCD panel 20, the signal driver 30 is arranged so that a plurality of signal lines are arranged in the Y direction, and the plurality of scanning lines are arranged in the X direction. When the scanning driver 50 is disposed in the non-display area 100B, the non-display area 100B is set in units of blocks as shown in FIG. In this way, only the signal lines of the blocks corresponding to the display areas 102A and 104A need be driven based on the image data.
[0090]
Alternatively, by setting the display area 106A in units of blocks as shown in FIG. 8C, it is not necessary to drive the signal lines of the blocks corresponding to the non-display areas 108B and 110B based on the image data. In FIGS. 8B and 8C, a plurality of non-display areas or display areas may be set.
[0091]
FIGS. 9A, 9B, and 9C schematically show other examples of partial display realized by the signal driver according to the present embodiment.
[0092]
In this case, as shown in FIG. 9A, with respect to the LCD panel 20, the signal driver 30 is arranged so that a plurality of signal lines are arranged in the X direction, and the plurality of scanning lines are arranged in the Y direction. When the scanning driver 50 is arranged in this way, only the signal lines of the blocks corresponding to the display areas 122A and 124A are set based on the image data by setting the non-display area 120B in units of blocks as shown in FIG. 9B. What is necessary is just to drive.
[0093]
Alternatively, as shown in FIG. 9C, by setting the display area 126A in units of blocks, it is not necessary to drive the signal lines of the blocks corresponding to the non-display areas 128B and 130B based on the image data. In FIGS. 9B and 9C, a plurality of non-display areas or display areas may be set.
[0094]
Each display area may be divided into, for example, a still image display area and a moving image display area. In this way, it is possible to provide a screen that is easy for the user to see and reduce power consumption.
[0095]
In the signal driver 30 in the present embodiment, the signal line driving circuit 40 is controlled in units of blocks, and the signal lines of the blocks are driven by operational amplifiers connected to the voltage follower or a non-display level voltage supply circuit.
[0096]
10A and 10B schematically show control contents of the signal line driving circuit in the present embodiment.
[0097]
When driving a signal line of a block corresponding to a display area whose output is set to ON by partial display data based on image data, as shown in FIG._AThe drive voltage is generated by the signal line drive circuit 40_AThe impedance conversion is performed by the operational amplifier connected to the voltage follower to drive one or a plurality of signal lines assigned to the block. At this time, the signal line driving circuit 40_AThe output of the non-display level voltage supply circuit is subjected to high impedance control.
[0098]
On the other hand, for the signal lines of the block corresponding to the non-display area whose output is set to OFF by the partial display data, as shown in FIG._BAnd the generation control of the driving voltage by the signal line driving circuit 40 is stopped._BThe output of the operational amplifier connected in voltage follower is controlled in high impedance. Then, the signal line driving circuit 40_BThe non-display level voltage generated by the non-display level voltage supply circuit drives one or a plurality of signal lines assigned to the block. This non-display level voltage is a given threshold V at which the voltage applied to the liquid crystal capacitor connected to the TFT can be displayed at least by changing the transmittance of the pixel._CLThe voltage level is set to be smaller.
[0099]
As a result, in addition to the effects of the above-described image expression, the steady current consumption of the operational amplifier can be reduced, so the power consumption of the active matrix type liquid crystal panel using the TFT liquid crystal, which has been a problem in the past, is reduced. However, it can be mounted on a battery-driven portable electronic device.
[0100]
2.2 Block replacement according to the shift direction
As shown in FIGS. 8A to 8C and FIGS. 9A to 9C, the signal driver 30 in the present embodiment applies to the LCD panel 20 according to the electronic device to be mounted. The position where it is arranged may be different.
[0101]
FIGS. 11A and 11B schematically show the signal driver 30 mounted at different positions with respect to the LCD panel 20.
[0102]
That is, in the case shown in FIG. 11A, the signal driver 30 is arranged on the lower side with respect to the LCD panel 20. On the other hand, in the case shown in FIG. 11B, the signal driver 30 is arranged on the upper side with respect to the LCD panel 20.
[0103]
Since the signal line drive output side of the signal driver 30 is fixed, the order of the drive side when the signal driver 30 is disposed below the LCD panel 20 as shown in FIG. As shown in FIG. 11 (B), when arranged on the upper side with respect to the LCD panel 20, the order of the driving side is reversed. Therefore, the mounting area increases due to the wiring to the signal driver 30 depending on the mounting state. For this reason, the shift direction of the image data is switched by the shift direction switching signal SHL.
[0104]
12A, 12B, and 12C schematically show the correspondence between the image data held in the line latch and the block.
[0105]
For example, when the signal driver 30 is arranged at the position shown in FIG. 11A, the shift direction switching signal SHL is set to “H” so that the signals are sequentially held in the shift register as shown in FIG. The image data of one horizontal scanning unit latched by the line latch 36 is converted into the signal line S.₁~ S_MCorresponding to the order of image data P1 to PM.
[0106]
On the other hand, when the signal driver 30 is arranged at the position shown in FIG. 11B, by setting the shift direction switching signal SHL to “L”, as shown in FIG. ) For the image data supplied from the LCD controller 60 in the same order as shown in FIG.₁~ S_MCorresponding to the image data PM,..., P3, P2, and P1 are stored in the order of arrangement.
[0107]
However, for the user, as shown in FIGS. 12A and 12B, the arrangement order of blocks obtained by dividing a plurality of signal lines does not change. Therefore, when controlling the above-described image data on a block basis, the user must also perform image display control by recognizing that the order of the blocks changes according to the shift direction.
[0108]
Therefore, in the present embodiment, in order to enable the above-described partial display control in units of blocks without worrying about the order of arrangement of blocks that are switched depending on the shift direction, as shown in FIG. The partial display data specified in units of blocks is also switched according to the shift direction. That is, the signal driver 30 in the present embodiment includes a block data switching circuit that can reverse the order of the partial display data stored in the partial display selection register described above when the shift direction is switched.
[0109]
As a result, the correspondence between the block in which the display area and the non-display area are set and the drive circuit of the actual panel is maintained, and the partial display switching in units of blocks is realized without depending on the mounting state of the signal driver 30. Can be made.
[0110]
Hereinafter, a specific configuration example of the signal driver 30 in the present embodiment will be described.
[0111]
3. Specific example of the configuration of the signal driver in this embodiment
3.1 Configuration of signal driver (block unit)
FIG. 13 shows an outline of a block unit configuration controlled by the signal driver 30 in the present embodiment.
[0112]
The signal driver 30 in this embodiment has 288 signal line outputs (S₁~ S₂₈₈).
[0113]
That is, the signal driver 30 in the present embodiment has a unit of 24 output terminals (S₁~ S_{twenty four}, S_{twenty five}~ S₄₈... S₂₆₅~ S₂₈₈) Has the configuration shown in FIG. 13 and has a total of 12 blocks (B0 to B11). In the following, FIG. 13 is described as showing the block B0, but the same applies to the other blocks B1 to B11.
[0114]
The block B0 of the signal driver 30 is connected to the signal line S₁~ S_{twenty four}Corresponding to each signal line, the shift register 140₀, Line latch 36₀, Drive voltage generation circuit 38₀, Signal line driving circuit 40₀including. Here, the shift register 140₀Has the functions of the shift register 32 and the line latch 34 shown in FIG.
[0115]
Shift register 140₀Corresponds to each signal line SR_0-1~ SR_0-24including. Line latch 36₀LAT corresponding to each signal line_0-1~ LAT_0-24including. Drive voltage generation circuit 38₀DAC corresponding to each signal line_0-1~ DAC_0-24including. Signal line drive circuit 40₀Corresponds to each signal line SDRV_0-1~ SDRV_0-24including.
[0116]
3.2 Partial display selection register
As described above, the output of the signal driver 30 in this embodiment is controlled in units of blocks. Therefore, the signal driver 30 in the present embodiment has a partial display selection register 150 as shown in FIG. The partial display selection register 150 is set by the LCD controller 60. The LCD controller 60 can update the contents of the partial display selection register 150 of the signal driver 30 at a given timing under the control of the host (CPU), and realizes an optimal partial display each time. can do.
[0117]
The partial display selection register 150 includes partial display data PART0 to PART11 corresponding to the blocks B0 to B11 and indicating whether or not the signal lines of each block are signal-driven based on the image data. In the present embodiment, among the partial display data PART0 to PART11, a block set to “1” indicating that the output is on is a display area, and a block set to “0” indicating that the output is off. Is controlled as a non-display area.
[0118]
As described above, it is necessary to switch the partial display data in units of blocks in order to realize partial display in units of blocks without requiring the user to care about the order of blocks according to the mounting state of the signal driver 30.
[0119]
Therefore, in the present embodiment, the arrangement order of the blocks of the partial display selection register is switched according to the shift direction by the following block data exchange circuit.
[0120]
FIG. 15 shows an example of the configuration of the block data replacement circuit.
[0121]
As described above, the partial display data needs to be switched in units of blocks in order to realize the partial display in units of blocks without requiring the user to care about the order of the blocks according to the mounting state of the signal driver 30.
[0122]
This block data switching circuit switches the arrangement of the partial display data PART0 to PART11 set in the partial display data selection register in accordance with the shift direction switching signal SHL. More specifically, the block data switching circuit selectively outputs one of the partial display data PART0 and PART11 as PART0 ′ in accordance with the shift direction switching signal SHL. Similarly, according to the shift direction switching signal SHL, one of the partial display data PART1 and PART10 is set to PART1 ′, one of the partial display data PART2 and PART9 is set to PART2 ′,..., And the partial display data PART11 and PART0 One of these is selected and output as PART11 '.
[0123]
In this way, the partial display data PART0 ′ to PART11 ′ in which the arrangement order of the block units is switched according to the shift direction is PART0, PART1,..., PART11, or PART11, PART10,. , PART0 is supplied to each of the corresponding blocks B0 to B11. Each of the blocks B0 to B11 performs partial display control based on the partial display data PART0 ′ to PART11 ′.
[0124]
In the block B0, partial display control is performed based on the partial display data PART0 ′.
[0125]
3.3 Shift register
Shift register 140 of block B0₀The image data shifted from the shift register of the adjacent block is sequentially shifted in each SR in synchronization with the clock signal CLK. Also, the shift register 140₀Sequentially shifts the image data input from the shift registers of adjacent blocks as the left direction data input signal LIN or the right direction data input signal RIN in accordance with the shift direction switching signal SHL. Note that the LIN and LOUT of the block B0 and the RIN and ROUT of the block B11 are switched in input / output directions by the shift switching signal SHL.
[0126]
In FIG._0-1An example of the configuration is shown.
[0127]
Here, SR_0-1The structure of the other SR_0-2~ SR_0-24The same can be configured.
[0128]
SR_0-1Is FF_LR, FF_RL, SW1.
[0129]
FF_LRFor example, the left direction data input signal LIN input to the D terminal is latched in synchronization with the rising edge of the clock signal input to the CK terminal, and the right direction data output signal ROUT from the Q terminal is SR._0-2The left direction data input signal LIN is supplied to the D terminal.
[0130]
FF_RLFor example, the right direction data input signal RIN input to the D terminal is latched in synchronization with the rising edge of the clock signal input to the CK terminal, and the left direction data output signal LOUT is output from the Q terminal.
[0131]
FF_LRRight direction data output signal ROUT output from the Q terminal of FF and FF_RLThe left output signal LOUT output from the Q terminal is also supplied to SW1. SW1 is connected to the right direction data output signal ROUT and FF in response to the shift direction switching signal SHL._RLOne of the left direction output signals LOUT output from the Q terminal of the line latch 36 is selected.₀LAT_0-1To supply.
[0132]
In this way, the shift register 140₀Each SR_0-1~ SR_0-24The image data held in the line latch 36 is synchronized with the horizontal synchronizing signal LP.₀Each LAT_0-1~ LAT_0-24Is latched on.
[0133]
3.4 Line latch
Line latch LAT_0-1Signal line S latched in₁The image data corresponding to is the DAC of the drive voltage generation circuit_0-1To be supplied. DAC_0-1LAT when the DAC enable signal DACen is at the logic level “H”._0-1For example, 64 levels of gradation voltage are generated based on, for example, 6-bit gradation data (image data).
[0134]
3.5 Drive voltage generation circuit
FIG. 17 shows the DAC._0-1The figure for demonstrating the gradation voltage produced | generated by FIG.
[0135]
DAC_0-1Are supplied with a reference voltage of each level of V0 to V8 from the power supply circuit 80, for example. DAC_0-1When the DAC enable signal DACen becomes a logic level “H”, one of the voltage ranges divided by V0 to V8 from the upper 3 bits of the 6-bit gradation data as the image data of each signal line, for example. Select. Here, for example, when a voltage between the reference voltages V2 and V3 is selected, V which is any one of 8 levels between V2 and V3 specified by, for example, the lower 3 bits of 6-bit gradation data._{twenty three}Select.
[0136]
Thus, the signal line S₁DAC corresponding to_0-1The drive voltage selected by the signal line drive circuit 40₀SDRV_0-1To be supplied. Similarly, other signal lines S₂~ S_{twenty four}Also, the drive voltage is supplied.
[0137]
In the present embodiment, the DAC enable signal DACen includes the DAC control signal dacen generated by the control circuit (not shown) of the signal driver 30 and the partial display data PART (PART0 ′) indicating whether partial display is possible in the block B0 of the partial display selection register. ) And the logical product. That is, the DAC operation is performed only when set as a partial display area, while the DAC operation is stopped when the partial non-display area is set, and current consumption flowing through the ladder resistor is reduced.
[0138]
Note that this DAC enable signal DACen is sent to another signal line S.₂~ S_{twenty four}DAC corresponding to_0-2~ DAC_0-24In the same manner, DAC operation control is performed in units of blocks.
[0139]
3.6 Signal drive circuit
Signal line drive circuit 40₀SDRV_0-1Is a voltage follower-connected operational amplifier OP as an impedance conversion means._0-1Partial non-display level voltage supply circuit VG_0-1including.
[0140]
3.6.1 Operational amplifier
Operational amplifier OP connected with voltage follower_0-1The output terminal is negatively fed back, the input impedance of the operational amplifier becomes extremely large, and the input current hardly flows. When the operational amplifier enable signal OPen is at the logic level “H”, the DAC_0-1The drive voltage generated by the signal line S₁Drive. Thereby, the signal line S₁It is possible to drive the signal without depending on the output load.
[0141]
In the present embodiment, the operational amplifier enable signal OPen is generated by the operational amplifier control signal open generated by the control circuit (not shown) of the signal driver 30 and the partial display data PART (PART0 ′) indicating whether partial display is possible in the block B0 of the partial display selection register. ) And the logical product. In other words, when it is set as a partial display area, impedance conversion is performed to drive the signal line, while when it is set as a partial non-display area, the operational amplifier operation is stopped and the current source is stopped to reduce current consumption. To do.
[0142]
FIG. 18 shows an operational amplifier OP connected as a voltage follower._0-1An example of the configuration is shown.
[0143]
This operational amplifier OP_0-1The differential amplifier 160_0-1And output amplifier 170_0-1Including. This operational amplifier OP_0-1In accordance with the operational amplifier enable signal OPen_0-1The input voltage VIN supplied from is impedance-converted to output an output voltage VOUT.
[0144]
Differential amplifier 160_0-1Are the first and second differential amplifier circuits 162._0-1164_0-1including.
[0145]
First differential amplifier circuit 162_0-1Includes at least p-type transistors QP1 and QP2 and n-type transistors QN1 and QN2.
[0146]
First differential amplifier circuit 162_0-1The source terminals of the p-type transistors QP1 and QP2 are connected to the power supply voltage level VDD. The gate terminals of the p-type transistors QP1 and QP2 are connected to each other, and these gate terminals are further connected to the drain terminal of the p-type transistor QP1 to form a current mirror structure. The drain terminal of the p-type transistor QP1 is connected to the drain terminal of the n-type transistor QN1. The drain terminal of the p-type transistor QP2 is connected to the drain terminal of the n-type transistor QN2.
[0147]
An output voltage VOUT is supplied to the gate terminal of the n-type transistor QN1, and negative feedback is performed. The input voltage VIN is supplied to the gate terminal of the n-type transistor QN2.
[0148]
The source terminals of the n-type transistors QN1 and QN2 are current sources 166 formed when any one of the reference voltage selection signals VREFN1 to VREFN3 becomes the logic level “H”._0-1Is connected to the ground level VSS.
[0149]
Second differential amplifier circuit 164_0-1Includes at least p-type transistors QP3 and QP4 and n-type transistors QN3 and QN4.
[0150]
Second differential amplifier circuit 164_0-1The source terminals of the n-type transistors QN3 and QN4 are connected to the ground level VSS. The gate terminals of the n-type transistors QN3 and QN4 are connected to each other, and these gate terminals are further connected to the drain terminal of the n-type transistor QN3 to form a current mirror structure. The drain terminal of n-type transistor QN3 is connected to the drain terminal of p-type transistor QP3. The drain terminal of n-type transistor QN4 is connected to the drain terminal of p-type transistor QP4.
[0151]
The output voltage VOUT is supplied to the gate terminal of the p-type transistor QP3 and negatively fed back. The input voltage VIN is supplied to the gate terminal of the p-type transistor QP4.
[0152]
The source terminals of the p-type transistors QP3 and QP4 are current sources 168 that are formed when one of the reference voltage selection signals VREFP1 to VREFP3 is set to the logic level “L”._0-1To the power supply voltage level VDD.
[0153]
The output amplifier 170_0-1Includes p-type transistors QP11 and QP12 and n-type transistors QN11 and QN12.
[0154]
Output amplifier 170_0-1The power supply voltage level VDD is connected to the source terminal of the p-type transistor QP11, and the operational amplifier enable signal OPen is supplied to the gate terminal. The drain terminal of the p-type transistor QP11 is connected to the drain terminal of the p-type transistor QP2 and the gate terminal of the p-type transistor QP12.
[0155]
The source terminal of the p-type transistor QP12 is connected to the drive voltage level VDD_DRV, and the output voltage VOUT is output from the drain terminal.
[0156]
The ground level VSS is connected to the source terminal of the n-type transistor QN11, and the inverted signal of the operational amplifier enable signal OPen is supplied to the gate terminal. The drain terminal of n-type transistor QN11 is connected to the drain terminal of n-type transistor QN4 and the gate terminal of n-type transistor NP12.
[0157]
The source terminal of the n-type transistor QN12 is connected to the drive ground level VSS_DRV, and the output voltage VOUT is output from the drain terminal.
[0158]
FIG. 19 shows the first and second differential amplifier circuits 162._0-1164_0-1An outline of the configuration of the reference voltage selection signal generation circuit supplied to the circuit is shown.
[0159]
In the present embodiment, a current source having an optimum current driving capability according to the output load can be formed by the reference voltage selection signals VREF1 to VREF3. Therefore, the reference voltage selection signal generation circuit generates reference voltage selection signals VREFP1 to VREFP3 for p-type transistors and reference voltage selection signals VREFN1 to VREFN3 for n-type transistors based on the reference voltage selection signals VREF1 to VREF3.
[0160]
At this time, the reference voltage selection signals VREFP1 to VREFP3 for the p-type transistor and the n-type transistor are used only in accordance with the state of the reference voltage selection signals VREF1 to VREF3 only when the logical level of the operational amplifier enable signal OPen is “H”. In response to the reference voltage selection signals VREFN1 to VREFN3 of the current source 166,_0-1168_0-1To control. On the other hand, when the logical level of the operational amplifier enable signal OPen is “L”, the reference voltage selection signals VREF1 to VREF3 are masked. Therefore, the current source 166_0-1168_0-1Stops the differential amplification operation when no current flows through the current source.
[0161]
Next, a voltage follower-connected operational amplifier OP having such a configuration_0-1An outline of the operation will be described.
[0162]
When the logic level of the operational amplifier enable signal OPen is “H”, and the output voltage VOUT is lower than the input voltage VIN, the first differential amplifier circuit 162_0-1, The drain terminal of the n-type transistor QN2 is lowered, and the potential of the output voltage VOUT is increased through the p-type transistor QP12.
[0163]
On the other hand, when the output voltage VOUT is higher than the input voltage VIN, the second differential amplifier circuit 164_0-1, The potential of the drain terminal of the p-type transistor QP4 is increased, and the potential of the output voltage VOUT is decreased via the n-type transistor QN12.
[0164]
On the other hand, when the logic level of the operational amplifier enable signal OPen is “L”, the reference voltage selection signals VREF1 to VREF3 are masked as shown in FIG._0-1168_0-1Are turned off, the drain terminal of the p-type transistor QP11 is connected to the power supply voltage level VDD, and the drain terminal of the n-type transistor QN11 is connected to the ground level VSS. Therefore, the output voltage VOUT is in a high impedance state. In this case, a signal line to which the output voltage VOUT is originally supplied is connected to a partial non-display level voltage supply circuit VG described later._0-1The given partial non-display level voltage generated by is supplied.
[0165]
3.6.2 Non-display level voltage supply circuit
In FIG. 13, the partial non-display level voltage supply circuit VG_0-1When the non-display level voltage supply enable signal LEVen is at the logic level “H”, when the non-display area (output is off) is set in the partial display selection register described above, a given non-supply supplied to the signal line is set. Display level voltage V_PART-LEVELIs generated.
[0166]
Here, the non-display level voltage V_PART-LEVELIs a given threshold V at which the transmittance of the pixel changes_CLAnd the relationship of the following equation (1) with respect to the counter electrode voltage Vcom of the counter electrode facing the pixel electrode.
[0167]
｜ V_PART-LEVEL−Vcom | <V_CL  ... (1)
[0168]
That is, the non-display level voltage V_PART-LEVELIs applied to the pixel electrode connected to the drain electrode of the TFT connected to the signal line to be driven, the applied voltage of the liquid crystal capacitance is given threshold V_CLThe voltage level does not exceed.
[0169]
This non-display level voltage V_PART-LEVELIs preferably a voltage level equivalent to the counter electrode voltage Vcom because of the ease of generation and control of the voltage level. Therefore, in this embodiment, a voltage level equivalent to the counter electrode voltage Vcom is supplied. In this case, the color when the liquid crystal is off is displayed in the non-display area of the LCD panel 20.
[0170]
Further, the non-display level voltage supply circuit VG in the present embodiment._0-1Is the non-display level voltage V which is either the voltage level V0 or V8 at both ends of the gradation level voltage._PART _-LEVELCan be selected and output. Here, the voltage level V0 or V8 at both ends of the gradation voltage level is a voltage level that is alternately output for each frame by the inversion driving method. In the present embodiment, the non-display level voltage VPART-LEVEL can be selected as the non-display level voltage VPART-LEVEL by the selection signal SEL designated by the user so that the voltage level V0 or V8 at both ends of the gradation level voltage can be selected. To do. Thereby, the user can raise the freedom degree of selection of the color of a non-display area.
[0171]
In the present embodiment, the non-display level voltage supply enable signal LEVen is used for the non-display level voltage supply circuit control signal left generated by the control circuit (not shown) of the signal driver 30 and the partial display of the block B0 of the partial display selection register. Is generated by the logical product with the inversion of the partial display data PART (PART0 '). That is, only when a non-display area (output is off) is set, a given non-display level voltage is driven to the signal line, and when it is set as a display area (output is on), a non-display level voltage supply circuit VG_0-1Is in a high impedance state and does not drive the signal line.
[0172]
Note that the operational amplifier enable signal OPen and the non-display level voltage supply enable signal LEVen are connected to other signal lines S.₂~ S_{twenty four}SDRV corresponding to_0-2~ SDRV_0-24In the same manner, the signal line drive control is performed in units of blocks.
[0173]
FIG. 20 shows a non-display level voltage supply circuit VG in the present embodiment._0-1An example of the configuration is shown.
[0174]
Non-display level voltage supply circuit VG_0-1Is a transfer circuit 180 for outputting a voltage Vcom equivalent to the counter electrode voltage in response to a non-display level voltage supply enable signal LEVen._0-1, Inverter circuit 182_0-1And a switch circuit SW2.
[0175]
Inverter circuit 182_0-1Includes an n-type transistor QN21 and a p-type transistor QP21 whose drain terminals are connected to each other. The voltage level V8 is connected to the source terminal of the n-type transistor QN21. The voltage level V0 is connected to the source terminal of the p-type transistor QP21. The gate terminal of the n-type transistor QN21 and the gate terminal of the p-type transistor QP21 are connected to the XOR circuit 184._0-1Is connected. XOR circuit 184_0-1Is the exclusive OR of the polarity inversion signal POL indicating the timing of polarity inversion and Phase indicating the current phase.
[0176]
Such an inverter circuit 182_0-1In accordance with the timing of the polarity inversion signal POL, the logic level of Phase indicating the current phase is inverted, and either the voltage level V0 or V8 is supplied to the switch circuit SW2.
[0177]
The switch circuit SW2 transfers the transfer circuit 180 according to the selection signal SEL._0-1Output of the inverter circuit 182_0-1The non-display level voltage V_PART-LEVELOutput as.
[0178]
3.7 Operation example
FIG. 21 shows an example of the operation of the signal driver 30 in the present embodiment.
[0179]
In the shift register, the enable input / output signal EIO is shifted in synchronization with the clock signal CLK to generate EIO1 to EIOL (L is a natural number of 2 or more). Then, image data (DIO) is sequentially latched in the line latch in synchronization with each of EIO1 to EIOL.
[0180]
The line latch 36 latches image data for one horizontal scanning unit in synchronization with the rising edge of the horizontal synchronizing signal LP, and the signal line is driven by the DAC 38 and the signal line driving circuit 40 from the falling edge.
[0181]
In the present embodiment, as described above, it is possible to select whether or not to drive the signal line based on the image data in units of blocks, thereby enabling setting of a display area and a non-display area. For the signal lines of the block set in the display area, the signal lines are driven based on the drive voltage generated based on the gradation data. For the signal line of the block set in the non-display area, one of the counter electrode voltage Vcom and the voltage at both ends of the gradation voltage level is selectively output.
[0182]
By using such a signal driver in this embodiment, as a display unit of a portable electronic device such as a mobile phone that is driven by a battery, high image quality with high contrast and low power consumption by partial display It becomes possible to make it compatible.
[0183]
The present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, the present invention can be applied not only to the above-described driving of the LCD panel but also to electroluminescence and plasma display devices.
[0184]
In the present embodiment, the description has been given on the assumption that adjacent 24 outputs are divided as one block, but the present invention is not limited to this. It may be 24 outputs or less, or 24 outputs or more. Further, it is not necessary to divide each of a plurality of adjacent signal lines, and a plurality of signal lines selected at given signal line intervals may be handled as one block.
[0185]
Furthermore, the signal driver in this embodiment can be applied not only to the line inversion driving method but also to the frame inversion driving method.
[0186]
In this embodiment, the display device is configured to include an LCD panel, a scan driver, and a signal driver, but the present invention is not limited to this. For example, the LCD panel may include a scanning driver and a signal driver.
[0187]
Furthermore, in the present embodiment, an active matrix type liquid crystal panel using TFT liquid crystal has been described as an example, but the present invention is not limited to this.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an outline of a configuration of a display device to which a signal driving circuit (signal driver) according to an embodiment is applied.
2 is a block diagram showing an outline of a configuration of a signal driver shown in FIG. 1. FIG.
3 is a block diagram showing an outline of a configuration of a scan driver shown in FIG. 1. FIG.
4 is a block diagram showing an outline of the configuration of the LCD controller shown in FIG. 1. FIG.
FIG. 5A is a schematic diagram schematically showing waveforms of a signal line driving voltage and a counter electrode voltage Vcom by a frame inversion driving method. FIG. 5B is a schematic diagram schematically showing the polarity of the voltage applied to the liquid crystal capacitor corresponding to each pixel for each frame when the frame inversion driving method is performed.
FIG. 6A is a schematic diagram schematically showing waveforms of a signal line driving voltage and a counter electrode voltage Vcom by a line inversion driving method. FIG. 6B is a schematic diagram schematically showing the polarity of the voltage applied to the liquid crystal capacitor corresponding to each pixel for each frame when the line inversion driving method is performed.
FIG. 7 is an explanatory diagram showing an example of drive waveforms of the LCD panel of the liquid crystal device.
FIGS. 8A, 8B, and 8C are explanatory views schematically showing an example of partial display realized by the signal driver in the present embodiment.
FIGS. 9A, 9B, and 9C are explanatory diagrams schematically showing another example of partial display realized by the signal driver in the present embodiment.
FIGS. 10A and 10B are explanatory diagrams schematically showing control contents of the signal line driving circuit in the present embodiment.
FIGS. 11A and 11B are explanatory views schematically showing signal drivers mounted at different positions with respect to the LCD panel. FIGS.
FIGS. 12A, 12B, and 12C are explanatory diagrams schematically showing the correspondence between image data held in a line latch and blocks. FIG.
FIG. 13 is a configuration diagram showing an outline of a configuration of a block unit controlled in the signal driver in the present embodiment.
FIG. 14 is an explanatory diagram illustrating a partial display selection register included in the signal driver according to the present embodiment.
FIG. 15 is a configuration diagram showing an example of a configuration of a block data replacement circuit in the present embodiment.
FIG. 16 is a configuration diagram showing an example of a configuration of an SR that constitutes a shift register in the present embodiment.
FIG. 17 is an explanatory diagram for explaining gradation voltages generated by a DAC according to the present embodiment;
FIG. 18 is a circuit configuration diagram showing an example of a configuration of an operational amplifier OP connected in a voltage follower according to the present embodiment.
FIG. 19 is a circuit configuration diagram showing an example of a configuration of a reference voltage selection signal generation circuit supplied to the first and second differential amplifier circuits of the operational amplifier OP connected in the voltage follower according to the present embodiment.
FIG. 20 is a configuration diagram showing an example of a configuration of a non-display level voltage supply circuit in the present embodiment.
FIG. 21 is a timing chart showing an example of operation waveforms of the signal driver in the present embodiment.
[Explanation of symbols]
10 Liquid crystal device (display device)
20 LCD panel (electro-optical device)
22_nm  TFT
24_nm  LCD capacity
26_nm  Pixel electrode
28_nm  Counter electrode
30 Signal driver
32, 52, 140, 140₀  Shift register
34, 36, 36₀  Line latch
38, 38₀  Drive voltage generation circuit (DAC)
40, 40₀  Signal line drive circuit
50 Scan driver
54, 56 L / S
58 Scan line drive circuit
60 LCD controller
62 Control circuit
64 RAM
66 Host I / O
68 LCDI / O
70 Command sequencer
72 Command setting register
74 Control signal generation circuit
80 Power supply circuit
100B, 108B, 120B, 128B non-display area
102A, 106A, 122A, 126A Display area
150 Partial display selection register
160₀  Differential amplifier
162₀  First differential amplifier circuit
164₀  Second differential amplifier circuit
166₀168₀  Current source
170₀  Output amplifier
180₀  Transfer circuit
182₀  Inverter circuit
184₀  XOR circuit
CLK clock signal
DACen DAC enable signal
dacen DAC control signal
EIO enable I / O signal
LEVen non-display level voltage supply enable signal
non-display level voltage supply circuit control signal
LP Horizontal sync signal
OPen operational amplifier enable signal
open Operational amplifier control signal
POL polarity inversion signal
SHL Shift direction switching signal
XOEV output enable signal

Claims

A signal driving circuit for driving a signal line of an electro-optical device having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other based on image data,
A line latch that latches image data in a horizontal scanning cycle;
A shift register that shifts the sequentially supplied image data and supplies image data in one horizontal scan unit to the line latch;
Means for switching the shift direction of the shift register based on a given shift direction switching signal;
Drive voltage generating means for generating a drive voltage for each signal line based on the image data latched in the line latch;
Signal line driving means for driving each signal line based on the driving voltage generated by the driving voltage generating means;
Partial display data holding means for holding partial display data indicating whether or not to output to a signal line based on image data in units of blocks divided for a plurality of given signal lines;
Based on the switching signal in the given shift direction, data replacement means for reversing the arrangement of the block unit partial display data held in the partial display data holding means;
Including
The signal line driving means includes
A signal driving circuit that performs output control of a driving voltage of a signal line for each block based on partial display data supplied from the data switching means.

A signal driving circuit for driving a signal line of an electro-optical device having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other based on image data,
A line latch that latches image data in a horizontal scanning cycle;
Drive voltage generating means for generating a drive voltage for each signal line based on the image data latched in the line latch;
Signal line driving means for driving each signal line based on the driving voltage generated by the driving voltage generating means;
Partial display data holding means for holding partial display data indicating whether or not to output to a signal line based on image data in units of blocks divided for a plurality of given signal lines;
Including
The signal line driving means includes
Impedance conversion means for converting the drive voltage generated by the drive voltage generation means to output to each signal line;
Non-display level voltage supply means for generating a given non-display level voltage on the signal line;
Including
Each signal line is driven by either one of the impedance conversion means or the non-display level voltage supply means on a block basis based on the partial display data.

In claim 2,
The impedance converting means includes
For the signal line of the block whose output is designated on by the partial display data, the drive voltage is impedance-converted and output,
The signal line of the block whose output is designated off by the partial display data is set to a high impedance state,
The non-display level voltage supply means includes
The signal line of the block whose output is designated on by the partial display data is set to a high impedance state,
A signal driving circuit, wherein a given non-display level voltage is supplied to a signal line of a block whose output is designated as OFF by the partial display data.

In any one of Claims 1 thru | or 3,
The drive voltage generation means includes
A signal driving circuit for stopping a generation operation of a driving voltage for driving a signal line of a block whose output is designated to be turned off by the partial display data.

In any of claims 2 to 4,
The electro-optical device has a pixel electrode provided via switching means connected to the scanning line and the signal line, corresponding to the pixel,
The non-display level voltage is:
A signal driving circuit characterized in that a voltage difference between an applied voltage of the pixel electrode and a voltage between the pixel electrode and a counter electrode provided via an electro-optic element is smaller than a given threshold value.

In any of claims 2 to 4,
The electro-optical device has a pixel electrode provided via switching means connected to the scanning line and the signal line, corresponding to the pixel,
The non-display level voltage is:
A signal driving circuit having a voltage equivalent to that of a counter electrode provided through the pixel electrode and an electro-optical element.

In any of claims 2 to 4,
The non-display level voltage is:
A signal driving circuit characterized in that it is one of a maximum value and a minimum value of a gradation voltage that can be generated based on the image data.

In any one of Claims 1 thru | or 7,
The signal driving circuit according to claim 1, wherein the block unit is an 8 pixel unit.

A display panel having pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other;
A scan driving circuit for scanning and driving the scan line;
The signal drive circuit according to any one of claims 1 to 8, wherein the signal line is driven based on image data;
A display device comprising:

Pixels specified by a plurality of scanning lines and a plurality of signal lines intersecting each other;
A scan driving circuit for scanning and driving the scan line;
The signal drive circuit according to any one of claims 1 to 8, wherein the signal line is driven based on image data;
An electro-optical device comprising: