JP3733798B2

JP3733798B2 - エピタキシャル成長ウェーハ及びその製造方法

Info

Publication number: JP3733798B2
Application number: JP25494499A
Authority: JP
Inventors: 佑吉堀岡; 直行富田
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 1999-09-08
Filing date: 1999-09-08
Publication date: 2006-01-11
Anticipated expiration: 2019-09-08
Also published as: JP2001080993A

Description

【０００１】
【発明の属する技術分野】
本発明は、シリコンウェーハ上にシリコン層をエピタキシャル成長させたエピタキシャル成長ウェーハ及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリコンデバイスは、微細加工技術の進歩に伴い高集積化を遂げてきた。この高集積化においてはチップサイズの拡大や製造コストの増加等の課題が付随してきたが、それらに対してはウェーハの大口径化によって対応してきた。そして近年、シリコンデバイスが１６ＭＤＲＡＭから６４ＭＤＲＡＭクラスになり２００ｍｍウェハーを使用するようになって、これらのデバイスの製造歩留まりにおいてはＣＯＰ（Crystal Originated Particle）等の結晶成長時導入欠陥（Grown-in欠陥）が悪影響を及ぼすことが明らかになってきた。このような状況の中で、基板のGrown-in欠陥の影響を低減できる可能性を秘めたウェハーとして、エピタキシャル成長ウェーハ（以下、エピウェーハという。）への期待が高まっている。このエピウェーハは、ＣＺ（Czochralski）法で成長させたシリコン単結晶ウェーハ上にシリコン層をエピタキシャル成長させたものである。
【０００３】
一般にＣＺ−Ｓｉ結晶では、同一のホットゾーンの場合、欠陥形成の挙動が引き上げ速度に依存することが知られている。図１は、周知のもので、横軸を結晶径方向位置とし、縦軸をＶ／Ｇ（ここで、Ｖは単結晶の引き上げ速度（ｍｍ/ｍｉｎ）、Ｇは引き上げ軸方向の結晶内温度勾配の平均値（℃／ｍｍ））としたときの両者の通常の関係および欠陥分布を示す概略図である。単結晶内の温度分布はＣＺ炉内のホットゾーン構造に依存しており、引き上げ速度が変化してもその分布は大きく変わらない。従って、図１において、縦軸の上方ほど引き上げ速度が大きく、下方ほど引き上げ速度が低い。また、同じホットゾーン構造を有するＣＺ炉内でシリコン単結晶を成長する場合、図１に示されたような関係に従い、欠陥発生分布は引き上げ速度によって一義的に決まる。
【０００４】
図１を参照して引き上げ速度に対する欠陥発生分布を述べると、引き上げ速度が高速のとき（ウェーハＡの場合）にはほぼ全面に高密度のＣＯＰが検出され、引き上げ速度を下げていくと外周部からリング状に分布したＯＳＦ（Oxidation induced stacking fault）が出現し、速度の低下とともにＯＳＦリングは中心部に向かって収縮していく。それとともに、外周部にラージディスロケーション（large dislocation：Ｌ／Ｄ）領域が出現し、次第に全面に広がっていく。
図１において、Ｖ／Ｇの値がＰ以下のＶ／Ｇの範囲をＬ／Ｄ豊富範囲、Ｐ以上の範囲をＣＯＰ豊富範囲と名付ける。
【０００５】
【発明が解決しようとする課題】
ところで、エピウェハーに対する期待の高まりとともに、その高品質化についての要求も一段と厳しくなり、エピウェーハ特有の問題点が明らかになってきた。その一つが、ＣＺ−Ｓｉ（Czochralski-grown silicon）ウェーハ上にエピタキシャル膜を成長させることによって表面に現れる異常に成長した欠陥（以下、異常成長欠陥という。）である。
【０００６】
本発明は、上述した事情に鑑みてなされたもので、異常成長欠陥が低減された、望ましくは異常成長欠陥が排除されたエピウェーハを提供する事を目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明は、以下の構成を採用した。
本発明のエピタキシャル成長ウェーハの製造方法は、全面にラージディスロケーションが存在せず、かつ、大きさ０．１μｍ以上で２０個／ｃｍ ^２以上のＣＯＰを有するように引き上げたシリコン単結晶インゴットから得られたシリコンウェーハを鏡面研磨し、
該シリコンウェーハ上にシリコン層をエピタキシャル成長させることを特徴とする。
本発明のエピタキシャル成長ウェーハは、シリコンウェーハ表面にラージディスロケーションが存在せず、かつ、大きさ０．１μｍ以上のＣＯＰが２０個／ｃｍ ^２以上存在するシリコンウェーハと、
該シリコンウェーハ上にエピタキシャル成長させたシリコン層とを有することを特徴とする。
【０００８】
本発明のエピタキシャル成長ウェーハは、全面からラージディスロケーションが排除されたシリコンウェーハ上にシリコン層をエピタキシャル成長させたことを特徴とする。
請求項２に記載のエピタキシャル成長ウェーハは、上記のエピタキシャル成長ウェーハにおいて、前記シリコンウェーハがその全面からさらにＣＯＰが排除されたものであることを特徴とする。
【０００９】
本発明のエピタキシャル成長ウェーハは、上記のエピタキシャル成長ウェーハにおいて、前記シリコンウェーハがその面にＣＯＰが発生していることを特徴とする。
【００１０】
本発明のエピタキシャル成長ウェーハの製造方法は、全面からラージディスロケーションが排除されたシリコンウェーハ上にシリコン層をエピタキシャル成長させることを特徴とする。
【００１１】
我々は、鋭意努力の結果以下のような知見を得、それに基づいて本発明を完成するに至った。すなわち、引き上げ速度に依存した欠陥分布を有するＣＺ−Ｓｉウェハー上に適当な厚さのシリコン膜をエピタキシャル成長させると、ＣＺ−ＳｉウェーハのGrown-in欠陥のうち、ＣＯＰやＯＳＦは縮小してやがて消滅すること、およびＬ／Ｄ欠陥は異常に成長していくことを知見した。そして、Ｌ／Ｄ密度が低減された、望ましくはＬ／ＤのないＣＺ−Ｓｉウェーハをエピウェーハの基板として使用することを着想したのである（ただし、「Ｌ／Ｄ密度が低減された、望ましくはＬ／ＤのないＣＺ−Ｓｉウェーは」とは、図１におけるＣＯＰ豊富範囲内にＶ／Ｇを設定して製造したシリコンインゴットから得たＣＺ−Ｓｉウェーハを示す）。実際、そのような基板にシリコン層をエピタキシャル成長させたエピウェーハは、Ｌ／Ｄ欠陥に起因した異常成長欠陥が大きく低減されていた。これについて以下で詳細に記載する。
【００１２】
【発明の実施の形態】
以下、本発明に係るエピタキシャル成長ウェーハ及びその製造方法の好適な実施形態を図を参照して説明する。
【００１３】
本発明では、まず、ＣＺ法によりシリコン単結晶インゴットが製造される。ＣＺ法によるシリコン単結晶引き上げ装置は、一般に使用されているもの、例えば、（三菱マテリアル（株）製のモデル０４１）が使用される。このとき、引き上げ速度は、製造されたシリコンインゴットがＬ／Ｄ欠陥の発生が低減された範囲内、好ましくはＬ／Ｄ欠陥が発生しない範囲内で設定されなければならない。すなわち、図１において、Ｖ／ＧがＣＯＰ豊富領域内であるように引き上げ速度を設定する。例えば、Ｖ／Ｇの値Ａで製造したシリコンインゴットから得たウェハーＡはＬ／Ｄ欠陥の発生が低減されているので本発明のエピウェーハ製造用に適しているが、ウェーハＢはＬ／Ｄ欠陥が豊富なので適さない。
次いで、このＣＺ−Ｓｉウェーハ上に通常の方法によりシリコンをエピタキシャル成長させる。
【００１４】
図２は、ＣＺ−Ｓｉウェーハ（図１のウェーハＢに相当）について、ウェーハ表面の径方向の位置に対する欠陥の種類別の典型的な密度分布を示した図である。
【００１５】
欠陥密度は、Ｌ／ＤとＣＯＰについてパーティクルカウンター（ＫＬＡ Tencor、ＳＰ１）により測定した。ＳＰ１では、０．１μｍの大きさの欠陥に対して９５％以上の検出が保証されている。ここで、Ｌ／ＤあるいはＣＯＰのGrown-in欠陥が低減されたとはＳＰ１で検出された欠陥が低減されたの意であり、Grown-in欠陥がないあるいは消滅したとはＳＰ１で欠陥が検出されなかったの意である。図２から、このインゴットの中心部にＣＯＰが、また、その外側にＬ／Ｄが発生していることがわかる。ただし、Ｌ／Ｄ密度はＣＯＰ密度の１／１０以下である。
【００１６】
図３は、図２で測定したＣＺ−Ｓｉウェーハの欠陥分布平面図である。各点は０．１μｍ以上の欠陥を示しており、点密度が高いほど欠陥密度が高い。図２で示されたように、欠陥密度は外側より中央部の方がかなり高い。
【００１７】
図４は、以下に記載する条件によって、図２あるいは図３で測定したＣＺ−Ｓｉウェーハ上にシリコン層をエピタキシャル成長させたエピウェーハの欠陥分布平面図である。
鏡面研磨したＣＺ−Ｓｉウェーハをチャンバー内で１１１０℃程度の高温にし、トリクロールシラン（ＳｉＨＣｌ₃）ガス、水素ガスを導入してそのＣＺ−Ｓｉウェーハ上にシリコン層をエピタキシャル成長させて製造したものである。
【００１８】
エピタキシャルシリコン層の成長後には、図３において見られた中央部のＣＯＰがほとんど消滅していることがわかる。それに対して、外周部には図３には疎らにしか現れていなかった（すなわち、大部分が０．０９μｍ以下であった）。Ｌ／Ｄがリング状に成長していることが明瞭に示されている。この場合、欠陥のサイズは平均０．２１μｍであった。
このようにエピタキシャル層を形成することにより、ＣＯＰは縮小・消滅し、他方Ｌ／Ｄは異常に成長することがわかる。
【００１９】
図５（ａ）は、図１のウェハーＡに相当するＣＺ−Ｓｉウェーハについての欠陥分布平面図である。この場合、ウェーハ全面に分布している欠陥は大部分ＣＯＰである。
【００２０】
図５（ｂ）は、図５（ａ）で示したＣＺ−Ｓｉウェーハ上に４μｍのシリコン層をエピタキシャル成長させたエピウェーハの欠陥分布平面図である。
図から明らかなように、エピタキシャル膜を形成することにより欠陥（ＣＯＰ）が縮小・消滅しており、より高品質の表面を有するウェーハが製造されている。
【００２１】
上記の実施形態においては、エピタキシャル成長によるシリコン層の膜厚を４μｍとしたが、０．５〜１０μｍであればよい。
【００２２】
【発明の効果】
以上詳細に説明したように、本発明に係るエピタキシャル成長ウェーハ及びその製造方法によれば、Ｌ／Ｄ密度が低減された好ましくはＬ／Ｄが排除されたシリコンウェーハを基板として使用してその上にシリコン層をエピタキシャル成長させるので、製造されたエピタキシャル成長ウェーハはＬ／Ｄ欠陥に起因した異常成長欠陥が低減しているという効果が得られる。
【図面の簡単な説明】
【図１】結晶径方向位置とＶ／Ｇの関係および欠陥分布を示す図である。
【図２】図１のウェーハＢに相当するエピタキシャル成長前のＣＺ−Ｓｉウェハーの表面上の径方向の位置に対する欠陥の種類別の密度を示した図である。
【図３】図２で示したＣＺ−Ｓｉウェーハの欠陥分布平面図である。
【図４】図２で測定したＣＺ−Ｓｉウェーハ上に厚さ４μｍのシリコン層をエピタキシャル成長させたエピウェーハの欠陥分布平面図である。
【図５】図１のウェーハＡに相当するＣＺ−Ｓｉウェーハの欠陥分布平面図である。（ａ）エピタキシャル膜の形成前および（ｂ）形成後である。

Claims

全面にラージディスロケーションが存在せず、かつ、大きさ０．１μｍ以上で２０個／ｃｍ ^２以上のＣＯＰを有するように引き上げたシリコン単結晶インゴットから得られたシリコンウェーハを鏡面研磨し、
該シリコンウェーハ上にシリコン層をエピタキシャル成長させることを特徴とするエピタキシャル成長ウェーハの製造方法。
シリコンウェーハ表面にラージディスロケーションが存在せず、かつ、大きさ０．１μｍ以上のＣＯＰが２０個／ｃｍ ^２以上存在するシリコンウェーハと、
該シリコンウェーハ上にエピタキシャル成長させたシリコン層とを有することを特徴とするエピタキシャル成長ウェーハ。