JP3707366B2 - ワイヤレス映像伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は液晶プロジェクタなどの表示装置に係わり、ワイヤレス映像伝送に関する。
【0002】
【従来の技術】
近年、パーソナルコンピュータ(以後PCと呼ぶ)で作成したプレゼンテーション資料を印字配布せずに、そのPCのプレゼンテーション画面を液晶プロジェクタなどで拡大投射するようなプレゼンテーションが会議等で盛んに行われている。
【0003】
一般にPCの出力映像信号を液晶プロジェクタなどで拡大投射する場合、PCと液晶プロジェクタをケーブルで接続してPCの映像信号を送信伝送する必要がある。
【0004】
しかしPCと液晶プロジェクタをセッティングするたびにケーブルで接続するのがわずらわしいことや、電源用ケーブルなど他のケーブルも必要なため複数のケーブルが存在することになり、景観上非常に煩雑になってしまう。そこで、PCと液晶プロジェクタをケーブルで接続することなく、赤外線等でRGB映像信号を伝送するようなワイヤレス映像伝送装置が例えばNEC社よりRGB信号ワイヤレスユニット(NEC製VL−WU1PC−PJ922:平成9年発売)として製品化されている。
【0005】
【発明が解決しようとする課題】
但し、従来のワイヤレス映像伝送装置では映像信号をアナログ信号のまま変調して送信する方式であるため、回路基板上のノイズや外部電波等の影響により復調後の映像信号のに対するノイズ量(以下S/N(映像信号とノイズの比率))が悪くなる問題がある。また上記RGB信号ワイヤレスユニットではRGB信号をアナログの輝度(Y)と色差(R−Y及びB−Y)信号に変換して送信しているため、Y、R−Y、B−Yそれぞれ専用に複数の3個の発光素子が必要となりユニットの規模が大きくなってしまうという問題もある。
【0006】
本発明は上記問題に鑑みてなされたもので、液晶プロジェクタとPC映像信号のワイヤレス映像伝送をS/N劣化なくかつ単一の発光素子で行うものである。
【0007】
【課題を解決するための手段】
上記問題を解決するの手段として、PCの映像信号をデジタル信号に変換し、且つデジタルのパラレル信号をシリアル信号に変換して送受信することで、発光及び受光素子を1つで行うことができ、且つデジタル信号での送受信によりS/Nが劣化することを防ぐことができる。
【0008】
【発明の実施の形態】
本発明の第一の実施例を図1に示す。
【0009】
図1は本発明の第一実施例の構成を示す図であって、PC等の映像信号源4と、その信号出力をデジタル変換した後、パラレル/シリアル変換し、信号を赤外線の変換して送信する送信部1と、これを受信し、シリアル/パラレル変換して映像信号に戻す受信部3と、受信部3を内蔵し受信部3からの映像信号出力を表示する液晶プロジェクタ等の表示装置2から構成される。
【0010】
図2は図1の内部の具体的構成を示すブロック図であって、信号源4、送信部1、表示装置2からなる。送信部1は信号源4から出力されるアナログ映像信号をデジタル信号に変換するAD変換器11と、そのデジタル出力を受けこれをシリアルデータに変換するパラシリパラレル/シリアル変換器12と、そのシリアル出力を受け赤外線5に変調する赤外線発光素子13と、前記AD変換器11のサンプリングクロックを生成するPLL14から構成される。また表示装置2は前記送信部1からの赤外線5を受けて受光してデジタルデータに変換する受信部3と、その出力を受けて各種デジタル処理を行う信号処理部21と、その信号出力を受けて映像信号を表示する表示素子22からなり、更に受信部3は受光した赤外線5を受けて電圧レベル信号に変換する赤外線受光素子31と、その出力を受けてパラレルのデジタルデータに変換するシリパラシリアル/パラレル変換器32から構成される。
【0011】
図2において各ブロックの動作を簡単に説明する。
【0012】
信号源4より送られる水平同期信号(HSYNC)を送信部1ではまずPLL4でてい倍してサンプリングクロック(CLK)を生成し、また同時に送られるアナログ映像信号を前記サンプリングクロックに基づいてAD変換11でアナログ−デジタル変換し、パラレル/シリアルパラシリ変換12により複数ビットのデジタルデータを時間軸方向に1ビットごとに分解する。この信号を赤外線発光素子13により赤外線5に変調し、表示装置2へ出力する。
【0013】
また表示装置2は送信部1より送られてくる赤外線信号5を赤外線受光素子31で受光し、これをシリアル/パラレルシリパラ変換32で例えば時間軸方向に1ビットごとに分解されたデータを複数ビットのデジタルデータに変換する。信号処理部21はこれを受け取り、例えば表示素子22がマトリクス表示装置のような表示素子22のである場合、その解像度に合うように映像信号の拡大縮小処理等を行う。
【0014】
ここで、送信部1内のパラレル/シリアルパラシリ変換器12の具体的構成例を図3に示す。パラレル/シリアルパラシリ変換器12は、入力されるデジタルRGB信号(信号1)を輝度・色差(以後YCbCrと略す)に変換するRGB/YCbCr変換部121と、そのRGB/YCbCr変換部121内の同期回路用クロック(信号2)を生成する分周器125と、RGB/YCbCr変換部121の24bitパラレルデータ出力(信号3)を時間軸方向にシリアル変換するスイッチ回路122と、そのスイッチ回路122のセレクト信号(信号4)を生成するカウンタ回路126と、入力される垂直同期信号(VSYNC)の前エッジを検出しそれに同期した1クロック分のパルスを発生する微分回路127と、同様に水平同期信号用の1クロック分のパルスを発生する微分回路128と、前記垂直用微分回路127の出力をリセットとし、そのタイミングから例えば24クロック分カウントするカウンタ回路1210と、同様に水平用微分回路127の出力をリセットとし、そのタイミングから例えば32クロック分カウントするカウンタ回路1211と、水平及び垂直同期信号よりカウントして映像信号の有効表示期間の間だけイネーブル信号を出力するデコーダ回路129と、前記スイッチ回路122とデコーダ回路129の出力の論理和を行うOR回路123と、前記OR回路123とカウンタ回路1210及び、1211また及びデコーダ回路129の論理積を行うAND回路124からなる。
【0015】
上記パラレル/シリアルパラシリ変換器12の詳細な動作を図4、5、6のタイミングチャートを用いて説明する。
【0016】
まず図4ではRGB/YCbCr変換部121とスイッチ回路122の動作を説明する。信号1のようにRGB24bitのデータが入力されると分周器125から出力されるクロック(信号2)に同期してRGB/YCbCr変換部121はYCbCr24bit(信号3)に変換する。ここで例えばYCbCrは次のような計算式で演算される。
【0017】
【数1】
Y=0.299R+0.587G+0.114B
Cb=0.713(B−Y)+128
Cr=0.564(R−Y)+128
上記計算式を行うには例えばビットシフトと加算器を用いればよい。スイッチ回路122はこれを入力し、カウンタ回路126のタイミング(信号4)で24入力から1つを選択して出力する。その結果信号5のようになり、例えばYの7bit目から始まり、Crの0bitbir目で終わるような24クロック周期のシリアルデータとなる。
【0018】
次に図5では水平周期におけるスイッチ回路122以降の動作を説明する。スイッチ回路122の出力(信号5)は映像信号の有効期間中は図のようにYCbCrの正しいデータであるが、それ以外は不定領域であるため、デコーダ回路129により有効期間中のみLとなるイネーブル信号を生成(信号6)し、OR回路123により信号5,6の論理和をとり、信号7を生成する。これにより有効表示期間外の領域はHレベルとなる。またデコーダ回路129では信号6以外に信号10のような有効表示期間の前に1クロック分だけLとなる信号も発生させる。さらに水平用カウンタ回路1210からは信号8のように入力される水平同期信号に同期しかつ24クロック分だけLとなる信号が発生される。これら信号7,8,10の論理積をとり、最終的にAND回路24の出力に信号11のようなシリアルデータを生成する。
【0019】
同様に図6では垂直周期におけるスイッチ回路122以降の動作を説明する。スイッチ回路122の出力はOR回路123により信号7を生成する。これにより有効表示期間外の領域はHレベルとなる。またデコーダ回路129及び水平用カウンタ回路1210では図5と同様に信号10,8のような信号が発生される。さらに垂直用カウンタ回路1211からは信号9のように入力される垂直同期信号に同期しかつ32クロック分だけLとなる信号が発生される。これら信号7,8,9,10の論理積をとり、AND回路24の出力にし最終的に信号11のようなシリアルデータを生成する。
【0020】
以上のように信号11では映像信号(YCbCr)のシリアルデータの他に水平・垂直同期信号が加算され、一つの信号に全ての映像情報を含むことができ、これにより赤外線発光素子を一つにすることができる。
【0021】
ここで、信号11のフォーマットの意味について簡単に説明する。一般的にYCbCrのデジタルデータはY=Cb=Cr=0もしくは255(256階調時)となるような組み合わせは存在しない。これを利用して本発明ではYCbCrの映像信号に水平垂直同期信号を挿入している。即ちY=Cb=Cr=0もしくは255となるような組み合わせは存在しないことからシリアルデータとしてYCbCrの期間内は24クロック以上連続してL又はHとなることはない。よって映像のブランキング期間はHとし、水平同期信号は24クロック分L、垂直同期信号は32クロック分Lとすることで、YCbCrの有効表示期間と区別することができる。またYCbCrの有効表示期間の前に1クロック分のL期間を設けたのは、有効表示期間の開始位置を示すためのフラグである。即ち前記開始位置フラグの前は24クロック以上Hであり、このような組み合わせもYCbCrの有効表示期間内には存在しないため、これを開始位置フラグとして区別することができる。このようにYCbCrの特性を利用することにより、水平垂直同期信号や映像開始位置フラグを挿入することができる。
【0022】
次に受信部2内のシリアル/パラレルシリパラ変換器32の具体的構成例を図7に示す。シリアル/パラレルシリパラ変換器32は、入力されるシリアルのデジタルYCbCr信号を順に取り込むためのシフトレジスタ321と、前述の映像開始位置フラグをシリアルデータより検出するための映像開始フラグ検出部324と、シリアルデータより水平同期信号を検出するためのH検出器327と、このH検出器327の駆動用クロックを発生する水晶328と、H検出器327より取り出した水平同期信号より前記シフトレジスタ321等の駆動用のクロック(以下MCLK)を発生するためのPLL329と、シリアルデータをパラレルに変換するためのDFF322と、MCLKより分周して前記DFF322を駆動するためのクロック(以下CLK)を生成する分周器325と、DFF322の出力をRGB信号に変換するYCbCr/RGB変換器323と、MCLKをもとにシリアルデータより水平垂直同期信号を検出するためのHV検出器326とからなる。
【0023】
以下、シリアル/パラレルシリパラ変換器32の動作を説明する。まずシリアル/パラレルシリパラ変換器32の動作の基準となるMCLKを生成するため、まずH検出器327により水平同期信号を検出する。このH検出器327の構成例を図8に示す。水晶328のクロック周波数を例えばシリアルデータと同じ周波数に設定したとすると、シフトレジスタ3271で水晶クロックをもとにシリアルデータを取り込む。パラレル/シリアルパラシリ変換器12のところで述べたように水平同期信号は24クロック分Lであるため、シフトレジスタ3271の出力をインバータ3272で反転し24入力のAND回路3273に入力することにより24クロック連続してHの時だけHを出力する。これにより、水平同期信号を検出することができる。
【0024】
PLL329は検出した水平同期信号を元にてい倍しMCLKを生成する。映像開始フラグ検出部324はMCLKのタイミングでシリアルデータを取り込み、映像開始位置を検出する。この映像開始フラグ検出部324の構成例を図9に示す。
【0025】
シフトレジスタ3241でMCLKをもとにシリアルデータを取り込む。パラレル/シリアルパラシリ変換器12のところで述べたように映像開始フラグは24クロック分以上Hが続いた後1クロック分だけLとなるため、シフトレジスタ3241の出力の内、上位23bitはそのまま、下位1bitはインバータ3242で反転して24入力のAND回路3243に入力することにより、映像開始フラグが来た時だけHを出力する。これにより、映像開始位置を検出することができる。この映像開始フラグ検出部324の出力タイミングで分周器325をリセットし、送られてくるシリアルデータが例えば24bitのデータの繰り返しであれば、24分周して24bitのデータがすべて揃ったところで立ち上がるようなCLKを生成する。このCLKによりDFF322でデータをラッチすることで、シリアルデータを元のパラレル24bitにもどす戻すことができる。さらにその出力をするYCbCr/RGB変換器323によりRGBに変換する。ここで例えばRGBは次のような計算式で演算される。
【0026】
【数2】
R=Y+1.402(Cr−128)
G=Y−0.344(Cb−128)−0.714(Cr−128)
B=Y+1.772(Cb−128)
上記計算式を行うには例えばビットシフトと加算器を用いればよい。HV検出器326はMCLKをもとにシリアルデータより水平垂直同期信号を検出する。このHV検出器326の構成例を図10に示す。基本的な動作は図8のH検出器327と同じで、クロックがMCLKに変わったところと、垂直同期信号の検出用に32入力のAND3263を用いているところが違っているが動作的には同じで、垂直同期信号は32クロック分Lであるため、シフトレジスタ3261の出力をインバータ3262で反転し32入力のAND回路3263に入力することにより32クロック連続してHの時だけHを出力する。これにより、垂直同期信号を検出することができる。水平同期信号検出は図8と同じであるため説明は省略する。
【0027】
以上述べてきたように送信部1でパラレルのデジタルデータデジタル信号をシリアルに変換し、且つRGB信号をYCbCr信号に変換することで、水平垂直同期信号を映像信号に挿入することができ、これにより赤外線発光素子13を最小の1つで構成することができる。また受信部でもYCbCr信号に挿入された水平垂直同期信号を簡単な論理回路で検出することができ、全体として小規模な回路構成で映像信号のワイヤレス伝送を行うことができる。
【0028】
図11に本発明の第二の実施例を示す。
【0029】
図11は第二の実施例を示すブロック図であって、第一の実施例の構成例である図2に対応する部分には同一符号をつけている。異なる部分は送信部1内にフレームレート変換部15が追加され、また表示装置2内にフレームレート変換部23が追加されされたところである。それ以外は第一の実施例と同じであるので説明は省略する。
【0030】
本実施例の特徴は、フレームレート変換部を送信部1及び表示装置2に設け、送信部1側で映像信号のフレームレートを落として送信し、表示装置2側でフレームレートを上げて再生表示することにより、赤外線でのシリアルデータの転送速度を落とすことができ、これにより安価で低速な赤外線発光/受光素子を用いることができることである。
【0031】
第二の実施例の動作を図11をもとに簡単に説明する。信号源より送られるアナログの映像信号をAD変換器11でデジタル信号に変換した後、フレームレート変換部15へ入力される。フレームレート変換部15ではXGA(1024×768画素)60Hzの信号規格が入力されたとすると、例えば解像度は変えずにフレームレートを0.2Hzまで落とす。フレームレート変換部15はフレームメモリを用いた汎用のフレームレート変換LSIを用いれば実現できる。フレームレート変換部15以降のパラレル/シリアルパラシリ変換部12から表示装置2側のシリアル/パラレルシリパラ変換部32までの処理は第一の実施例と同じであるので説明は省略する。表示装置2側のフレームレート変換部23では送られてきた0.2HzのXGA信号をもとの60Hzまでフレームレートを上げる。ここで、フレームレートを0.2Hzまで落とした場合、シリアルデータの転送速度は下記のように計算される。
【0032】
【数3】
1024×768×3(YCbCr)×8(bit)×0.2=3.8Mbps
上記計算式のようにフレームレートを0.2Hzまで落とすとシリアルデータの転送速度は3.8Mbpsまで下げることができる。
【0033】
以上のように本実施例では、フレームレート変換を行うことにより安価で低速な赤外線受発光素子、例えばPC等で採用されているIrDAモジュール(転送速度4Mbps)を使うことが出来る。
【0034】
図12及び14に本発明の第三の実施例を示す。
【0035】
図12及び14は本発明の第三の実施例を示すブロック図であって、第一の実施例の構成例である図3及び図7に対応する部分には同一符号をつけている。異なる部分は図12においてRGB/YCbCr変換部121aとスイッチ回路122aとカウンタ回路126a、図14においてシフトレジスタ321aとDFF322aとYCbCr/RGB変換器323aである。それ以外は第一の実施例と同じであるので説明は省略する。
【0036】
本実施例の特徴は、RGB/YCbCr変換において、第一の実施例では4:4:4のYCbCr変換を行っていたのに対し、本実施例では4:2:2のYCbCr変換を用いることで、シリアルデータのビット数を24から16に減らすことができ、これにより転送速度も2/3に下げることができることである。
【0037】
第二、第三の実施例の動作を図13のタイミングチャートをもとに簡単に説明する。信号源よりRGBの24bit信号(信号1)が入力されるとRGB/YCbCr変換部121aでは4:2:2のYCbCr(16bit)に変換する。その際信号3のように色差CbとCrは1画素とびに順に出力される(一般にCbCr多重と呼ばれる4:2:2の規格である)。スイッチ回路122aはこれを入力し、カウンタ回路126aのタイミング(信号4)で16入力から1つを選択して出力する。その結果信号5のよう16クロック周期のシリアルデータとなる。それ以降のAND回路124までの動作は第一の実施例と同じであるので説明は省略する。
【0038】
次に受信部2内のシリアル/パラレルシリパラ変換器32の動作を図14をもとに説明する。シフトレジスタ321aでMCLKをもとにシリアルデータを順に取り込む。映像開始フラグ検出部324の出力タイミングで分周器325をリセットし、送られてくるシリアルデータが16bitのデータの繰り返しであるため、16分周して16bitのデータがすべて揃ったところで立ち上がるようなCLKを生成する。このCLKによりDFF322aでデータをラッチすることで、シリアルデータを元のパラレル16bitにもどす戻すことができる。さらにその出力をするYCbCr/RGB変換器323aによりRGBに変換する。その際色差CbCrは2画素に1回送られてくるため、RGBに変換する際も、Yは1画素ごと、CbCrは2画素ごとにデータを更新してRGBに変換することになる。それ以外は第一の実施例と同じであるので説明は省略する。
【0039】
以上のように本実施例では、4:2:2のYCbCrを用いることで、シリアルデータの転送速度を2/3に下げることができる。また本実施例に対し、第二の実施例で述べたフレームレート変換による方式を併用して更に転送速度を落とすこともできる。
【0040】
図15に本発明の第四の実施例を示す。
【0041】
図15は第四の実施例を示すブロック図であって、第一の実施例の構成例である図2に対応する部分には同一符号をつけている。異なる部分は送信部1内に圧縮処理部16が追加され、また表示装置2内に展開処理部24が追加されされたところである。それ以外は第一の実施例と同じであるので説明は省略する。
【0042】
本実施例の特徴は、圧縮処理部を送信部1に設けて映像信号を圧縮して送信し、展開処理部を表示装置2に設けて圧縮されたデータを展開することにより、送信するデータ量が減り、赤外線でのシリアルデータの転送速度を落とすことができることである。
【0043】
第四の実施例の動作を図15をもとに簡単に説明する。信号源より送られるアナログの映像信号をAD変換器11でデジタル信号に変換した後、圧縮処理部16へ入力される。圧縮処理部16では、例えばJPEGによる圧縮処理を行い、送信するデータ量を低減させる。圧縮処理部16以降のパラレル/シリアルパラシリ変換部12から表示装置2側シリアル/パラレルシリパラ変換部32までの処理は第一の実施例と同じであるので説明は省略する。表示装置2側の展開処理部24では送られてきたJPEGデータをもとの映像信号に戻す処理を行う。ここで、圧縮処理部16及び展開処理部24は汎用のJPEG処理用LSIを用いれば実現できる。
【0044】
なお本実施例では、圧縮/展開処理としてJPEGを例として用いたが、ランレングス圧縮など他の圧縮/展開処理でもよい。またJPEGの場合、一般的に色差処理となるため、パラレル/シリアルパラシリ変換部12内のRGB/YCbCr変換部、及びシリアル/パラレルシリパラ変換部32内のYCbCr/RGB変換部はなくてもよい。さらに本実施例に対し、第二の実施例で述べたフレームレート変換による方式を併用して更に転送速度を落とすこともできる。
【0045】
以上のように圧縮/展開処理を併用することにより、第一の実施例に比べてシリアルデータの転送速度を低減させることができる。
【0046】
以上、第一から第四の実施例では、赤外線で映像信号や制御信号を送信していたが、電波等の電磁波又は光であればなんでもよい。
【0047】
【発明の効果】
以上説明したように本発明によれば、液晶プロジェクタとPC映像信号のワイヤレス映像伝送を単一の発光素子で行うことがで、かつS/N劣化を抑えることができる。
【図面の簡単な説明】
【図1】本発明の第一実施例の構成例を説明する図。
【図2】第一実施例の具体例を説明する図。
【図3】第一実施例の具体例を説明する図。
【図4】第一実施例の動作を説明する図。
【図5】第一実施例の動作を説明する図。
【図6】第一実施例の動作を説明する図。
【図7】第一実施例の具体例を説明する図。
【図8】第一実施例の具体例を説明する図。
【図9】第一実施例の具体例を説明する図。
【図10】第一実施例の具体例を説明する図。
【図11】本発明の第二実施例を説明する図。
【図12】本発明の第三実施例を説明する図。
【図13】第三実施例の動作を説明する図。
【図14】第三実施例の具体例を説明する図。
【図15】第四実施例の具体例を説明する図。
【符号の説明】
1…送信部、11…AD変換、12…パラレル/シリアルパラシリ変換、13…赤外線発光素子、14…PLL、15…フレームレート変換、16…圧縮処理、121…RGB/YCbCr変換、121a…RGB/YCbCr変換、122…スイッチ、122a…スイッチ、123…OR回路、124…AND回路、125…分周器、126…カウンタ回路、126a…カウンタ回路、127…微分回路、128…微分回路、129…デコーダ、1210…カウンタ回路、1211…カウンタ回路、2…表示装置、21…信号処理、22…表示素子、23…フレームレート変換、24…展開処理、3…受信部、31…赤外線受光素子、32…シリアル/パラレルシリパラ変換、321…シフトレジスタ、321a…シフトレジスタ、322…DFF、322a…DFF、323…YCbCr/RGB変換、323a…YCbCr/RGB変換、324…映像開始フラグ検出、325…分周器、326…HV検出、327…H検出、328…水晶、329…PLL、3271…シフトレジスタ、3272…インバータ、3273…AND回路、3241…シフトレジスタ、3242…インバータ、3243…AND回路、3261…シフトレジスタ、3262…インバータ、3263…AND回路、3264…インバータ、3265…AND回路、4…信号源、5…赤外線。
Claims (2)
- 画像情報発生器と前記画像情報発生器からの画像情報を輝度信号及び色差信号に変換する手段と、
前記輝度信号及び前記色差信号をシリアルデータに変換し且つ水平同期信号及び垂直同期信号を前記シリアルデータに加算するシリアル変換手段であって、前記水平同期信号及び前記垂直同期信号を加算する際は一定期間固定データを重畳するシリアル変換手段を備え、電磁波又は光に変調して単一の発光素子で送信するワイヤレス伝送部と、
前記ワイヤレス伝送部から送られるシリアルデータを前記輝度信号及び前記色差信号にパラレル変換する手段と、
前記輝度信号及び前記色差信号を前記画像情報に復調し更に加算された水平同期信号及び垂直同期信号を前記固定データより復元するパラレル変換手段を備えた表示部からなることを特徴とするワイヤレス映像伝送装置。 - 画像情報発生器と前記画像情報発生器からの画像情報をフレームレート変換するためのフレームメモリと、該フレームレート変換された画像情報を輝度信号及び色差信号に変換し更に前記輝度信号及び色差信号をシリアルデータに変換し且つ水平同期信号及び垂直同期信号を前記シリアルデータに加算するシリアル変換手段であって、前記水平同期信号および前記垂直同期信号を加算する際は一定期間固定データを重畳するシリアル変換手段を備え、電磁波又は光に変調して単一の発光素子で送信するワイヤレス伝送部と、
前記ワイヤレス伝送部から送られるシリアルデータを前記輝度信号及び前記色差信号にパラレル変換する手段と、前記輝度信号及び前記色差信号を前記画像情報に再生復調し更に加算された水平同期信号及び垂直同期信号を前記固定データより復元するパラレル変換手段と、該画像情報をフレームレート変換するためのフレームメモリと、を備えた表示部からなることを特徴とするワイヤレス映像伝送装置。
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