JP2005234566A - 表示システム及び画像処理装置 - Google Patents

Abstract

【課題】 表示装置の能力に応じた画像データを伝送し、良好な処理及び表示をおこなう。
【解決手段】 互いにケーブルを介して接続された表示装置と画像処理装置とからなる表示システムにおいて、前記表示装置は、入力ビデオデータに係る画像を表示する表示手段と、前記表示手段にて表示可能なビデオデータのフレームレートを示す情報を送信し、前記ビデオデータの処理パラメータを受信する第１の通信手段とを有し、前記画像処理装置は、前記フレームレートを示す情報を受信し、前記ビデオデータの処理パラメータを送信する第２の通信手段と、前記表示装置より受信したフレームレートを示す情報を用いて所定の演算を行い、前記ビデオデータの処理パラメータを決定する制御手段とを有する。
【選択図】 図１

Description

本発明は表示システム及び画像処理装置に関し、特には、外部画像処理装置から供給されるビデオデータの処理及びビデオデータに係る画像の表示に関するものである。

この種の装置において、近年、コンピュータから出力された画像データに係る画像を表示する際に、その高解像度化、多色表示化、多品種化が進んでいる。

例えば、表示色数は１６７０万色のものや、また、品種も水平表示ドット、垂直ラインドットにおいて、６４０×４８０、８００×６００、１０２４×７６８、１２８０×１０２４、１６００×１２８０と多様化しており、解像度も高くなっている。

一方、これら解像度の増大に比例して、ホストコンピュータから表示装置に対するビデオ信号の転送クロックも高くなっている。

例えば、１２８０×１０２４の場合、フレームレート８５Ｈｚで１５７．５ＭＨｚ、１６００×１２００の場合で、フレームレート８５Ｈｚで２２９．５ＭＨｚである。

また、フレームレートもフリッカを軽減するため高くなる傾向にあり、更にピクセルクロックの周波数が高くなることが考えられる。

しかしながら、前述のように解像度、フレームレートを単に高くしていくと以下のような問題が生じる。

まず、高い周波数のピクセルクロックでビデオデータを受け、処理すると、処理を行うＩＣの発熱が大きくなり、正確に処理が行えず、また、高精度に処理を行おうとすると非常にコストがかかってしまう。
また、高い周波数のピクセルクロックでビデオデータを受ける場合に、長いケーブルで受けた場合には、高域の輻射ノイズが多く発生し、法的規制がクリアできなくなる。

このような問題は、特に、フラットパネルディスプレイにより表示を行う場合に大きな問題となる。

本発明は、前述のような問題点を解決することを目的とする。

本願の他の目的は、表示装置の能力に応じた画像データを伝送し、良好な処理及び表示を行う処にある。

前述の如き課題を解決し、前記目的を達成するため、本願発明は、互いにケーブルを介して接続された表示装置と画像処理装置とからなる表示システムにおいて、前記表示装置は、入力ビデオデータに係る画像を表示する表示手段と、前記表示手段にて表示可能なビデオデータのフレームレートを示す情報を送信し、前記ビデオデータの処理パラメータを受信する第１の通信手段とを有し、前記画像処理装置は、前記フレームレートを示す情報を受信し、前記ビデオデータの処理パラメータを送信する第２の通信手段と、前記表示装
置より受信したフレームレートを示す情報を用いて所定の演算を行い、前記ビデオデータの処理パラメータを決定する制御手段とを有することを特徴とする。

以上説明したように、本発明によれば、表示可能なビデオデータのフレームレートを画像処理装置に対して送信しているので、不必要に高速でビデオデータを送信することがない。

また、表示装置にて表示可能なビデオデータのフレームレートに応じてビデオデータを出力することにより、表示装置の特性に応じた適切なビデオデータを出力することが可能になる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。

図１は本発明に係る表示システムの構成を示すブロック図である。

本形態における図１に示したシステムは、ビデオデータを供給するホスト１と、ホスト１からのビデオデータを受け、このビデオデータに係る画像を表示する表示装置２００とから構成されている。

まず、図１の各部の機能について説明する。

１は、表示装置２００にビデオデータを供給するホストであり、主に、パソコンやワークステーション、テレビである。２はホスト１から出力されたビデオデータを受け取り、受け取ったビデオデータ中から水平、垂直同期信号を分離する機能、入力ビデオデータがアナログデータの場合にはこれをデジタルデータに変換する機能、ビデオデータの転送速度に応じてビデオデータをパラレル処理できるように分離するデマルチプレクサ機能、ホスト１がテレビなどのようにインターレースデータを出力した場合にそれを検出する機能、及びビデオデータが複数フィールドで１フレームを構成している場合にはフィールド番号を識別する機能を有する入力変換部である。

また、入力データがデジタルデータであった場合に、それらが時間的に多重し、転送線数を少なくしている場合には、その多重されたデータを元に戻すデコーダ、及び多重されたデータのサンプリングクロックを発生するためのＰＬＬを含んでいる。

また、表示装置がアナログビデオデータ、デジタルビデオデータ及びテレビジョンデータ（ＮＴＳＣ，ＰＡＬ等）のいずれか２つ以上受けられる場合に、どのデータを入力するかを選択する選択データがホスト１から出力され、これを通信回路３もしくはハブ制御部１７の制御により制御部４が受け取る。そして、制御部４から入力変換部２に出力される。

入力変換部２は、制御部４からの選択情報に応じて入力ビデオデータを切り換える。

３は通信回路であり、ホスト１から供給されるビデオデータに関する情報、例えば、ピクセルクロック周波数情報、フレームレート情報、インターレース・ノンインターレースの識別情報、ガンマ補正データ、ブライトネス、コントラスト、画面位置情報、表示モード（表示ドット、ライン数）情報、前述のビデオデータの識別情報等を受け取る。

また、表示装置２００において表示可能なフレームレートの情報、ブランキング期間の
情報をホスト１に伝送する。

これらホスト１と通信回路３との間のデータの通信は双方向シリアル通信を使って行われる。

４は表示装置の制御を行う制御部であり、マイクロプロセッサによる演算処理や入出力データの転送が可能である。５は後述のように、入力ビデオデータをディザ処理するデジタル中間調処理部、６はデジタル中間調処理部内における多値ディザテーブル及びディザしきい値テーブルを書き換えるディザテーブル書き換え回路、７はディザ中間調データのフレームメモリ８に対する書き込み及び読み出しを行うとともに、書き換え制御部１０の指示により後述のように所望のラインのデータをメモリから読み出すメモリ制御部、９は前フレームのディザ中間調データと現在出力されたディザ中間調データとを比較し、動きを検出する動き検出部、１０は動き検出部９による動き検出結果と表示ユニット１４からの書き換え速度情報により、表示ユニットに表示される画像をライン単位で書き換えるようにメモリの読み出しを制御する書き換え制御部、１１は、画素がコモン側（水平方向）に２以上分割されていた場合の階調データを処理する階調制御部、１２は画像データに対して表示ユニット１４に表示する位置を示す走査アドレスを付加し、表示ユニット１４に転送するライン出力部、１３は制御部４及びライン出力部１２により制御され、表示ユニット１４を駆動する駆動部、１４はマトリクス構成を有する表示ユニットであり、メモリー性を有する強誘電性液晶からなる表示パネル、駆動回路、バックライト等を有する。この表示ユニット１４には、表示可能な色数、パネルの解像度、表示ユニット１４に必要なデータ転送周期等を示すデータを記憶したＲＯＭを備えており、このデータは制御部４に出力される。１５はユーザが画質や画面位置をコントロールするための操作部である。

また、１６は電源部、１７はホスト１から本表示装置及び本表示装置に接続される周辺機器にビデオデータ等を供給するためのハブ制御部である。

このハブ制御部１７は最近使用が検討されているＵＳＢ(Universal Serial Bus)や、標準規格であるＩＥＥＥ１３９４のデータストリームを受けられるものであり、データを本表示装置や本表示装置に接続された周辺機器に供給するためのスイッチ、各データのデコーダ、外部機器とのインターフェイス等を含んでいる。

次に、図１のシステムの表示動作について説明する。

電源が投入されると、表示ユニット１４の内部にある前述のＲＯＭから表示ユニット１４で表示可能な表示色数データ（コモン分割数データ含む）、解像度、及び表示ユニット１４に必要なデータ転送周期（パネルのフレーム周期に依存する）情報が制御部４に転送される。

制御部４はこれらの情報に基づき、表示装置が受け取れる最小のフレームレート、ブランキング期間を算出し、通信回路３を介してその情報をホスト１に送信する。

一方、後述の如くホスト１から送信されるピクセルクロック、フレームレート、ブランキング期間の情報を通信回路３により受け取り、制御回路４はこのデータに基づいて処理用クロックを算出し、クロック発生回路を制御する。

なお、ホスト１から前述のような情報を受け取れない場合には、デフォルト値（最大システムクロック）を用いるか、あるいは、制御部４にあらかじめ保持されているフレームレート、ブランキング情報や、操作部１５でユーザが設定したフレームレート、ブランキング値を用いてもよい。

また、制御部４は、ディザテーブル書き換え回路６及び階調制御部１１にそれぞれ必要なデータを出力する。

ディザテーブル書き換え回路６は、必要表示色数に必要なディザしきい値をあらかじめ用意されているテーブルから選択するか、もしくは必要なテーブルを演算して算出し、デジタル中間調処理部５内のディザしきい値テーブルを書き換える。

この際、入力ビット数はあらかじめ決めてあってもよいし、通信回路３によりホスト１からその情報を受け取って決定してもよい。また、入力変換部２において水平同期信号から表示モードを算出して、その入力ビットを使ってもよい。

ディザテーブルの書き換えは、電源投入時以外でも、表示ユニットが変わったときや、ホストの変更時、あるいは表示モードが変わった場合に行われる。

ディザテーブルの書き換えが終了すると、まず、ホスト１から供給されたビデオデータは、入力変換部２により後段の処理に適した形式のデータに変換される。

すなわち、例えば、前述のように、入力ビデオデータがＣＲＴ用のアナログビデオデータである場合にはデジタルデータに変換する。また、差動のデジタルデータであれば、ＴＴＬレベルやＣＭＯＳレベルに変換する。また、入力ビデオデータの転送周波数が高い場合、例えば、１００Ｈｚを超える場合には、ビデオデータをデマルチプレクスして転送周波数を半分に落とす。

また、入力されたビデオデータがテレビ信号のようにインターレース信号である場合には、その判別信号と、フィールド番号の識別信号を出力する。

前述のように、入力変換部２には複数のビデオデータが供給されるが、通信回路３もしくはハブ制御部１７によって得られる情報によりいずれか１つが選択され、デジタル中間調処理部５に供給される。

デジタル中間調処理部５によりディザ処理されたビデオデータは、メモリ８に書き込まれる。メモリ８に書き込まれるビデオデータは、書き換え制御部１０の制御により書き込みを禁止されない限り順次更新される。

一方、ディザ処理されたビデオデータは動き検出部９にも出力される。動き検出部９には、中間調処理部５からのビデオデータの出力に同期して、メモリ８からも１フレーム前野ビデオデータが供給される。動き検出部９は、入力された２つのフレームのビデオデータの差分を画素単位で求め、その値があるしきい値thを越えた場合にはその部分を動きありとして検出する。

動き検出部９の検出結果は書き換え制御部１０に出力され、書き換え制御部１０はその動きがあった部分をメモリ８から読み出すようにメモリ制御部７を制御する。メモリ制御部７は動き部分のビデオデータを読み出して階調処理部１１に出力する。

また、動き検出部９により動き部分が検出されなかった場合には、書き換え制御部１０は、画面全体をリフレッシュさせるため、メモリ８からビデオデータをマルチインターレースもしくはランダムインターレースで読み出すようにメモリ制御部７を制御する。

なお、フリッカがない表示デバイスの場合には、リフレッシュはノンインターレースで
行ってもよい。

このようにメモリ８から読み出されたビデオデータは、階調制御部１１に出力される。階調制御部１１は、制御部４から出力されたコモン分割数情報に応じてビデオデータを変換し、ライン出力部１２に出力する。

ライン出力部１２は、書き換え制御部１０から出力される走査アドレス情報をビデオデータに付加して表示ユニット１４に出力する。ここで、走査アドレス情報とは、書き換え制御部１０によりメモリ８に対して指定した動き部分を示すデータである。

また、ライン出力部１２は、表示ユニット１４ノ書き込みタイミングを示すデータを駆動部１３に出力する。駆動部１３はそのタイミングに合わせて表示ユニット１４を駆動するための駆動信号を生成し、表示ユニット１４内のドライバＩＣに出力する。

表示ユニット１４はライン出力部１２から供給されたビデオデータ、走査アドレスデータ及び駆動部から供給される駆動信号に基づいて、走査アドレスで指定されたラインの画像を書き換える。

このように、本実施形態では、画像の表示に先立って、ホスト１に対して表示装置にて表示可能なフレームレート及びブランキングを示すデータを送信し、ホスト１は表示装置から送信されたフレームレート及びブランキングデータに応じてビデオデータを出力している。

次に、このように表示装置からのフレームレート、ブランキング等の情報を受けてビデオデータを出力するホスト１の具体的な動作について説明する。

図２は、ホスト１に内蔵され、表示装置２００に対する画像データの供給動作を制御するグラフィックコントローラ１００の構成を示すブロック図であり、図２のグラフィックコントローラは不図示のコネクタにより、図１の入力変換部２及び通信回路３と接続されている。

図２において、図１の通信回路３から前述の如く送信されたフレームレート、ブランキング情報は通信回路１０４により受信され、通信回路１０４内の不図示のバッファに保持される。

制御部１０３は、通信回路１０４により受信されたフレームレート情報とブランキング情報とに基づき、ピクセルクロックの周波数を算出すると共に、メモリ１０８からビデオデータを読み出す。

すなわち、ホスト内で扱っているビデオデータのブランキング期間よりも受け取ったブランキング期間が長い場合には、受け取ったブランキング期間に設定を変更する。また、フレームレートは受け取った値を用い、更に、グラフィックコントローラ自体が設定する解像度の値とを用いて以下の通り演算を行い、表示装置に出力するビデオデータのピクセルクロックを算出する。

ここで、垂直ブランキングｂｖ、水平ブランキングｈｖ、フレームレート（フレーム周波数）ｆｖ、水平周波数ｆｈ、垂直解像度ｒｖ、水平解像度ｒｈ、ピクセルクロック周波数ｆｐには以下の関係がある。

（（１／ｆｐ）×ｒｈ＋ｂｈ）＋ｂｖ＝（１／ｆｖ）
制御部１０３はこの式を満足するようにピクセルクロックを算出し、算出結果に応じてＰＬＬ１０５内の分周器及びプログラマブル分周器１０９の分周比を変更する。

発振器１０１は非常に高い周波数のクロックを出力しており、ＰＬＬ１０５は発振器１０１からのクロックに位相同期したクロックを発生している。
制御部１０３ＰＬＬ１０５内の分周器の分周比を制御して、算出されたピクセルクロックに最も近いクロックをＰＬＬ１０５から出力する。

また、分周器１０６はＰＬＬ１０５から出力されたピクセルクロックを分周し、水平、垂直同期信号及び画像有効信号を発生し、加算器１０８に出力する。

一方、メモリ１０７には、ホスト１の他のビデオデータ入力ソースからのビデオデータが供給されており、ホスト１の動作クロックに応じたクロックでメモリ１０７に順次書き込まれていく。

そして、読み出し時は、制御部１０３により前述のように算出されたフレームレート、ピクセルクロックに応じて読み出され、加算器１０８に出力される。

すなわち、メモリ１０７に対するビデオデータの書き込みはホスト自身の動作クロックに応じて行われるが、メモリ１０７からの読み出しの際に、表示装置に応じたフレームレート、ピクセルクロックのビデオデータに変換されるのである。

もちろん、メモリ１０７に書き込まれるビデオデータのフレームレートよりも算出されたフレームレートの方が低い場合には、その割合に応じて間引かれて表示装置に供給されることになる。

加算器１０８は、メモリ１０７から読み出されたビデオデータに対して分周器１０６から出力される水平・垂直同期信号を付加して図１の入力変換部２に出力する。

また、ＰＬＬ１０５からのピクセルクロック信号も同様に入力変換部２に出力される。

また、制御部１０３は、通信回路１０４を介して、出力したビデオデータについてのフレームレート、ブランキング、ピクセルクロック周期に関するデータを表示装置における通信回路３に出力する。

表示装置側では、このように送信された情報に基づいて前述のような処理を行い、ビデオデータに係る画像を表示する。

なお、表示装置側からフレームレートが送られてこない場合には、ビデオＢＩＯＳ１０２内にあらかじめ記憶されているデータに基づいてフレームレート、ピクセルクロックを算出する。

このように、本実施形態においては、表示装置側から表示可能なフレームレート及びブランキング情報をホストに送信し、ホスト側では、送信された情報に基づいて表示装置に対してビデオデータを供給しているので、伝送されるビデオデータのピクセルクロックが不必要に高くなることを防ぐことができる。

従って、ピクセルクロックの周波数が高くなることに伴う前述の如き問題が発生せず、いかなる場合においても、表示装置の能力にあわせた処理を行うことができ、ビデオデータを正確に処理することが可能になる。

前述の形態では、グラフィックコントローラ１００はホスト１に内蔵されていたが、図３に示したように、ホスト１の外部に設けるように構成し、グラフィックコントローラ１００とホスト１とがケーブル１１０を介して着脱可能としてもよい。

このように構成することにより、前述のように表示装置２００からのフレームレート情報の受信手段を持たないホストに対しても、前述の如き機能を持たせることが可能となる。

なお、前述の形態では、制御部１０３は表示装置から送信されたフレームレート、ブランキングの情報を後いて演算を行ってクロックの周波数を算出していたが、これに限らず、ビデオＢＩＯＳ１０２内にＲＯＭテーブルを設け、入力されたフレームレート、ブランキング情報に基づいて制御部１０３がこのＲＯＭテーブルに書き込まれた複数のクロックについてのパラメータを選択する構成にしてもよい。

本発明の実施形態としての表示システムの構成を示すブロック図である。 図１のホストにおけるグラフィックコントローラの構成を示す図である。 本発明を適用した表示システムの構成を示す図である。

符号の説明

１ ホスト
２ 入力変換部
３ 通信回路
４ 制御部
１００ グラフィックコントローラ
２００ 表示装置

Claims (6)

1. 互いにケーブルを介して接続された表示装置と画像処理装置とからなる表示システムにおいて、
   前記表示装置は、入力ビデオデータに係る画像を表示する表示手段と、前記表示手段にて表示可能なビデオデータのフレームレートを示す情報を送信し、前記ビデオデータの処理パラメータを受信する第１の通信手段とを有し、
   前記画像処理装置は、前記フレームレートを示す情報を受信し、前記ビデオデータの処理パラメータを送信する第２の通信手段と、
   前記表示装置より受信したフレームレートを示す情報を用いて所定の演算を行い、前記ビデオデータの処理パラメータを決定する制御手段とを有することを特徴とする表示システム。
2. 前記処理パラメータは、ピクセルクロック周波数を含み、
   前記所定の演算は、前記表示装置より受信したフレームレートを示す情報とブランキング情報とに基づいてピクセルクロック周波数を算出する演算である請求項１記載の表示システム。
3. 前記画像処理装置は、クロックを発生するクロック発生手段と前記ビデオデータを記憶するメモリとを備え、
   前記制御手段は、前記メモリへの前記ビデオデータの書き込みを前記制御手段の動作クロックに基づいて行い、前記メモリからの前記ビデオデータの読み出しを前記ピクセルクロックに基づいて行うように制御する請求項２記載の表示システム。
4. 前記表示手段は、表示可能な色数、パネルの解像度及びデータ転送周期を示すパネルデータを格納したＲＯＭを備え、
   前記表示システムの電源投入時に、前記表示手段は、前記ＲＯＭより読み出したパネルデータに基づいて算出された前記フレームレートを示す情報と前記ブランキング情報とを前記画像処理装置に転送する請求項２記載の表示システム。
5. 入力ビデオデータに係る画像を表示する表示手段を有する表示装置にケーブルを介して接続された画像処理装置において、
   前記画像処理装置は、前記表示手段にて表示可能なビデオデータのフレームレートを示す情報を前記表示手段から受信し、前記ビデオデータの処理パラメータを前記表示手段に送信する通信手段と、
   前記表示装置より受信したフレームレートを示す情報を用いて所定の演算を行い、前記ビデオデータの処理パラメータを決定する制御手段とを有することを特徴とする画像処理装置。
6. 前記処理パラメータは、ピクセルクロック周波数を含み、
   前記所定の演算は、前記表示装置より受信したフレームレートとブランキング情報とに基づいてピクセルクロック周波数を算出する演算である請求項５記載の画像処理装置。

Images