JP3707015B2 - Sdh回線終端装置の機能設定方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、SDH(Synchronous Digital Hierarchy)回線のビットレートに対応した処理機能を自動的に設定可能としたSDH回線終端装置の機能設定方法に関する。
【0002】
【従来の技術】
SDH回線の回線種別は、ビットレートにより、STM−0(51.84Mbps)、STM−1(155.52Mbps)、STM−4(622.08Mbps)、STM−16(2,488.32Mbps)等がある。このSDH回線の回線種別は標準化されており、一般化してSTM−N(N=0,1,4,16,・・・)と表している。又SDHと殆ど同一のフレームフォーマットのSONET(Synchronous Optical Network)に於けるOC−1,OC−3,OC−12,OC−48等は、それぞれ前述のSTM−0,STM−1,STM−4,STM−16に相当するビットレートである。
【0003】
又STM−0,STM−1,STM−NのSDHフレームフォーマットの概要を、図4の(A),(B),(C)に示す。なお、SOHはセクションオーバーヘッド、AUPTRはAUポインタを示す。このAUポインタAUPTRより上の3行のセクションオーバーヘッドは中継セクションオーバーヘッド、AUポインタAUPTRより下の5行のセクションオーバーヘッドは端局セクションオーバーヘッドと称されている。
【0004】
SDH回線の回線種別として最も低速のSTM−0(51.84Mbps)は、図4の(A)に示すように、全体で9行×90の構成を有し、ペイロードは9行×87列の構成となる。又ATM−1は、図5の(B)に示すように、全体で9行×270行の構成を有し、ペイロードは9行×281行の構成となる。従って、STM−Nは、図5の(C)に示すように、全体で9行×270列×Nの構成を有し、ペイロードは9行×261列×Nの構成となり、N=1とすると、図5の(B)に示すSTM−1のフレーム構成となる。
【0005】
又セクションオーバーヘッドには、フレーム同期用のA1,A2バイト,STM−N内の順位等を示すC1バイト、誤り監視用のB1,B2バイト、オーダワイヤ用のE1バイト、データ通信用のD1〜D12バイト、系切替えや警報表示用等のK1,K2バイト等の各種の用途が規定されたバイトや複数の予備バイトを含むものである。例えば、STM−0の場合、セクションオーバーヘッドのフレーム同期用のA1,A2バイトは、それぞれ1バイトである。これに対して、STM−1の場合、STM−0を3多重したフレーム構成に相当するから、フレーム同期用のA1,A2バイトは、それぞれ3バイト構成となる。
【0006】
図5はSDH通信システムの説明図であり、51−1〜51−nはSTM−N回線に対して終端機能を有する回線終端機能部(SDHI)、52は制御部(SDHC)、53はスイッチ部(SW)を示す。回線終端機能部51−1〜51−nは、例えば、光信号と電気信号との変換を行う変換部と、STM−Nフレームの終端処理を行う回線終端部と、STM信号の処理を行う回線処理部とを含む構成を有するものである。
【0007】
制御部52は、マイクロプロセッサ等により構成され、各回線終端機能部51−1〜51−nを制御して、STM−N回線に対するSDHフレームの送受信を行い、スイッチ部53に於いて回線終端機能部51−1〜51−n間のパス切替え等の処理を行い、複数のSDH回線間でSTM−Nのフォーマットにより高速でデータ伝送を行うことができる。
【0008】
【発明が解決しようとする課題】
SDH通信システムに於いては、前述のように、各種のビットレートが適用されている。従って、SDH通信システムを構成するSDH回線終端装置に於いても、SDHフレームのビットレート、即ち、SDH回線の回線種別に対応した構成とする必要がある。その為に、SDH回線の回線種別に対応してSDH回線終端装置を構成することになるが、多種類の構成を開発,製造,試験等を行う必要があり、且つ予備品としても回線種別対応に用意する必要かある。それによって、コストアップとなる問題がある。
本発明は、SDH回線の回線種別に対応した機能を有するSDH回線終端装置を自動的に構成することを目的とする。
【0009】
【課題を解決するための手段】
本発明のSDH回線終端装置の機能設定方法は、図1を参照して説明すると、SDH回線に対する回線インタフェース部1と、SDH終端処理部2と、回線処理部3と、各部を制御する制御部(マイクロプロセッサ4)と、メモリ6,7とを含むSDH回線終端装置の機能設定方法に於いて、受信SDHフレームに対する同期引込みが可能となるクロック信号を基にSDH回線の回線種別を識別し、少なくとも回線処理部3をプログラマブルゲートアレーにより構成し、メモリ7に複数種類のコンフィグレーションデータCNF1,CNF2,・・・を格納し、SDH回線の回線種別を識別して、メモリ7から回線種別に対応したコンフィグレーションデータを読出して、プログラマブルゲートアレーにより構成した回線処理部3に設定する過程を含むものである。
【0010】
又SDH終端処理部2は、受信SDHフレームのフォーマットによりSDH回線の回線種別を判定して、制御部に通知する構成とする。又制御部は、SDH回線の回線種別に従ったファームウエアに切替える構成とする。
【0011】
又本発明のSDH回線終端装置の機能設定方法は、SDH回線に対する回線インタフェース部1と、SDH終端処理部2と、回線処理部3と、各部を制御する制御部(マイクロプロセッサ4)と、メモリ6,7とを含むSDH回線終端装置の機能設定方法であって、少なくとも回線処理部3をプログラマブルゲートアレーにより構成し、メモリ7に複数種類のコンフィグレーションデータを格納し、SDH回線の回線種別を識別して、メモリから回線種別に対応したコンフィグレーションデータを読出して、プログラマブルゲートアレーにより構成した回線処理部3に設定する過程を有するものである。又受信SDHフレームに対する同期引込みが可能となるクロック信号を基に、SDH回線の回線種別を識別する過程を含むことができる。
【0012】
【発明の実施の形態】
図1は本発明の実施の形態の説明図であり、1は電光変換部(E/O)や光電変換部(O/E)を含む変換部、2はSDH回線終端部、3は回線処理部、4は各部を制御する制御部としてのマイクロプロセッサ(μP)、5はクロック制御部(CLK)、6,7はメモリ、8は内部バス、9はメモリバス、10は各部に動作電力を供給するオンボード電源部(OBP)、CNF1〜CNFmはコンフィグレーションデータを示す。
【0013】
変換部1は、電光変換部(E/O)と光電変換部(O/E)とを含み、STM−Nフレームを伝送するSDH回線を光伝送路とした場合であり、そのSDH回線からの光信号を電気信号に変換し、又処理した信号を光信号に変換してSDH回線に送出するものである。又SDH回線終端部2は、STM−Nフレームのセクションオーバーヘッドの終端処理、パス終端処理、警報処理等を行う。
【0014】
又マイクロプロセッサ4と、ワークエリア用としてのメモリ6と、EPROM等の不揮発性メモリ構成のメモリ7とをメモリバス9を介して接続し、メモリ7に、複数種類のコンフィグレーションデータCNF1〜CNFmや各種のプログラムを格納する。又マイクロプロセッサ4は、内部バス8を介して各部を制御するように接続している。又回線処理部3は、プログラマブルゲートアレー(FPGA;Field Programmable Gate Array)により構成する。このFPGAは、コンフィグレーションデータを設定しないと、所望の機能を実現できないものである。
【0015】
そこで、メモリ7に、SDH回線の回線種別に対応した回線処理部3の機能を実現する為のコンフィグレーションデータCNF1〜CNFmを格納しておき、SDH回線の回線種別を識別し、マイクロプロセッサ4は、SDH回線の回線種別に対応したコンフィグレーションデータをメモリ7から読出して、FPGA構成の回線処理部3に設定する。この設定終了により、回線処理部3は、SDH回線の回線種別に対応したパス変換処理等の回線処理を実行する機能を備えた構成となる。
【0016】
SDH回線の回線種別の識別手段としては各種適用可能であり、例えば、受信SDHフレームのフォーマットの識別、ビット同期やフレーム同期等の同期引込み、外部装置からの設定等がある。同期引込みは、例えば、高速クロック信号を用いて受信SDHフレームに対する同期引込みが可能となるか否かを判定し、同期引込みが不可能の場合、次の低速クロック信号に切替えて同期引込みを行う過程を順次実行して、同期引込みが可能となったクロック信号を基に、SDHフレームのビットレートを判定することができる。例えば、セクションオーバーヘッドのフレーム同期用のA1,A2バイトを抽出して同期引込みが可能か否かの判定を、クロック制御部5からのクロック信号の速度を変更して実行することもできる。又SDH回線終端部2に於いて、例えば、STM−64のビットレートに相当するクロック信号を用いて受信SDHフレームをサンプリングし、受信SDHフレームがNRZ符号によるか又はRZ符号によるかに対応して、1ビット分の幅を識別することが可能であるから、それによってビットレートを識別することができる。即ち、SDH回線の回線種別を識別することができる。
【0017】
メモリ7に格納したコンフィグレーションデータCNF1,CNF2,CNF3を例えばSDH回線のSTM−0,STM−1,STM−4に対応させてメモリ7に予め格納したとすると、155.52MHzのクロック信号を用いて受信SDHフレームに対する同期がとれたとすると、SDH回線の回線種別はSTM−1であると判定することができる。この回線種別の情報をマイクロプロセッサ4に通知すると、マイクロプロセッサ4は、メモリ7からコンフィグレーションデータCNF2を読出して、回線処理部3に設定する。それにより、回線処理部3は、STM−1のSDH回線の回線種別に従った警報処理や回線処理を行う機能を実現することができる。又SDH回線の回線種別をSTM−0と判定した時は、メモリ7からコンフィグレーションデータCNF1を読出して、回線処理部3に設定することになる。
【0018】
又SDH回線終端部2も、回線処理部3と同様なFPGA又はそれより規模が小さいPLA(Programmable Logic Array)又はPLD(Programmable Logic Dvice)により構成し、メモリ7に、SDH回線の回線種別に対応したコンフィグレーションデータを格納しておき、最初にドラフトとして例えばSTM−0用のコンフィグレーションデータを設定し、受信SDHフレームに対する処理が可能か否かを判定し、不可能の場合は、STM−1用のコンフィグレーションデータを設定し、受信SDHフレームの処理が可能か否かを判定することを順次実行してSDH回線の回線種別に対応したコンフィグレーションデータをSDH回線終端部2に設定することも可能である。
【0019】
なお、STM−0とSTM−1との両方に対して対応できるように構成したSDH回線終端部2が知られており、従って、SDH回線の回線種別として、STM−0とSTM−1との2種類の場合は、回線処理部3のみをFPGA構成とすれば良いことになる。その場合に、メモリ7にはSTM−0対応のコンフィグレーションデータと、STM−1対応のコンフィグレーションデータとを格納することになる。
【0020】
又SDH回線終端部2及び回線処理部3を、SDH回線の回線種別に対応した機能に設定すると共に、マイクロプロセッサ4も、SDH回線の回線種別に従って各部を制御する必要があり、その為のファームウエアを切替える設定を行うものである。
【0021】
図2は本発明の実施の形態のフローチャートを示し、SDHフレームを受信することにより(A1)、例えば、クロック信号の速度を初期設定して、同期引込みが可能か否かを判定し(A2)、同期引込みが不可能の場合は、クロック信号の速度を切替え(A3)、同期引込みが可能となると、その時のクロック信号の速度を基にSDH回線の回線種別を識別できるから、マイクロプロセッサ4に通知する(A4)。
【0022】
マイクロプロセッサ4は、メモリ7からSDH回線の回線種別に対応したコンフィグレーションデータを読出し(A5)、そのコンフィグレーションデータを回線処理部3に設定し(A6)、システム再起動を行う(A7)。それにより、回線処理部3は、設定したコンフィグレーションデータに従った機能を実行することができるものとなる。なお、回線処理部3に対するコンフィグレーションデータの設定に伴って、マイクロプロセッサ4は、回線種別に対応したファームウエアに切替えるものである。
【0023】
図3は本発明の実施の形態の回線終端装置の説明図であり、図1と同一符号は同一部分を示し、FPGAにより回線処理部3とマイクロプロセッサ4との機能を実現する場合を示す。このマイクロプロセッサ4は、例えば、基本命令数を少なくしたRISC(Reduced Instruction Set Commputer)構成とすることができるもので、このマイクロプロセッサ4をマクロブロックとしたFPGA構成とすることができる。或いは、回線処理部3の機能を実現する為のコンフィグレーションデータを設定する前に、マイクロプロセッサ4の機能を実現する為のコンフィグレーションデータを設定する構成とすることができる。なお、図1に於けるオンボード電源部10は図示を省略している。又図3に於いて、11−1〜11−nはSDH回線に対する回線対応部、12は低次パス終端部、13はスイッチ機能部、14はタイミング制御部、15は位相同期回路(PLL)を示す。
【0024】
又回線対応部11−1〜11−nは、それぞれ変換部1とSDH回線終端部2とを含み、各SDH回線終端部2は、内部バス8によりマイクロプロセッサ4と接続されている。又回線対応部11−1〜11−nのSDH回線終端部2と、回線処理部3との間に、バスを介して低次パス終端部12を接続し、受信SDHフレームに対しては、SDH回線終端部2に於いて高次パスの終端を行い、低次パス終端部12に於いて低次パスの終端を行う場合を示す。
【0025】
又タイミング制御部14からSDH回線終端部2に対して参照信号RFを送出し、又SDH回線終端部2に於いて受信SDHフレームから再生した再生クロック信号RCLKを送出する。従って、SDH回線終端部2は、再生クロック信号CLKを出力できる場合は、受信SDHフレームにビット同期をとることができたことになり、受信SDHフレームのビットレートを識別することができる。即ち、SDH回線の回線種別を識別することができる。又フレーム同期をとって高次パス終端を行うことになるから、フレーム同期をとることができたことにより、SDH回線の回線種別を識別することができる。又タイミング制御部14は、再生クロック信号RCLKを基にクロック及びフレームパルスCLFPを送出し、又再起動タイミング信号RSTを送出する。又図示を省略した上位装置からの各種の制御信号を受信し、又内部バス8を介して各部にタイミング信号を送出する。
【0026】
又スイッチ機能部13は、回線処理部3との間で低次パス又は高次パスの切替えを行う機能を有し、例えば、二重化構成とし、図示を省略した上位装置からの指示に従って現用,予備の切替えを行い、その切替えの状態情報を送出する構成とすることができる。又回線処理部3は、前述のように、メモリ7に格納したコンフィグレーションデータを選択して設定することにより、SDH回線の回線種別に対応した処理を実行できる構成となる。
【0027】
【発明の効果】
以上説明したように、本発明は、回線インタフェース部1とSDH回線終端部2と回線処理部3とマイクロプロセッサ4による制御部と、メモリ6,7とを含み、メモリ7にSDH回線の回線種別対応のコンフィグレーションデータCNF1〜CNFnを格納しておき、又少なくとも回線処理部3をFPGA構成とし、回線インタフェース部1に接続されたSDH回線の回線種別をフレーム同期等により識別し、制御部の制御によって、SDH回線の回線種別に対応したコンフィグレーションデータをメモリ7から読出して、FPGA構成の回線処理部3に設定するものであり、それによって、回線処理部3は、SDH回線の回線種別に対応した警報処理,パス変換等を実行できる構成となる。従って、各種のSDH回線の回線種別に対して、同一のFPGA構成の回線処理部3を設け、且つメモリ7に回線種別対応のコンフィグレーションデータを格納しておくことにより、所望の回線種別に対応した回線処理機能を実現することができるから、システムのコストダウンを図ることができる利点がある。
【図面の簡単な説明】
【図1】本発明の実施の形態の説明図である。
【図2】本発明の実施の形態のフローチャートである。
【図3】本発明の実施の形態の回線終端装置の説明図である。
【図4】SDHフレームフォーマットの説明図である。
【図5】SDH通信システムの説明図である。
【符号の説明】
1 回線インタフェース部
2 SDH回線終端部
3 回線処理部
4 マイクロプロセッサ(μP)
5 クロック制御部(CLK)
6,7 メモリ
8 内部バス
9 メモリバス
10 オンボード電源部(OBP)
CNF1〜CNFn コンフィグレーションデータ
Claims (1)
- SDH回線に対する回線インタフェース部と、SDH終端処理部と、回線処理部と、各部を制御する制御部と、メモリとを含むSDH回線終端装置の機能設定方法に於いて、
受信SDHフレームに対する同期引込みが可能となるクロック信号を基に前記SDH回線の回線種別を識別し、
少なくとも前記回線処理部をプログラマブルゲートアレーにより構成し、前記メモリに複数種類のコンフィグレーションデータを格納し、前記SDH回線の回線種別を識別して、前記メモリから前記回線種別に対応したコンフィグレーションデータを読出して、前記プログラマブルゲートアレーにより構成した前記回線処理部に設定する過程を含む
ことを特徴とするSDH回線終端装置の機能設定方法。
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