JP2000165367A - フレーム位相調整回路 - Google Patents

Abstract

(57)【要約】 【課題】 アッド回路におけるフレーム位相の調整を簡
素化することのできる回路を実現する。 【解決手段】 第１の伝送路に設けられたＭＳＡ部１３
か、または、第２の伝送路に設けられたＬＰＡ部３２の
少なくとも一方に、出力位相調整回路１９または３５を
設ける。出力位相調整回路１９，３５は、その伝送路の
フレーム位相を調整する。例えば、フレーム位相の早い
方を遅い方のフレーム位相に合わせる。これにより、簡
単な回路でフレーム位相を調整することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送フレームを扱
うＡＤＭ（Add Drop Multiplex：アッド・ドロップ・マ
ルチプレックス）装置に関し、更に詳細には、ＡＤＭ装
置内のアッド回路におけるフレーム位相調整を行うフレ
ーム位相調整回路に関する。

【０００２】

【従来の技術】近年、複数のノードをノード毎に２本の
光ファイバで接続しリング状に構成した光伝送システム
があり、このような光伝送システムの運用形態としてＵ
ＰＳＲ方式やＢＬＳＲ方式が有る。

【０００３】これらの方式のいずれにおいても、各ノー
ドではＡＤＭ装置と呼ばれる、そのノードにおけるデー
タの取り出しやデータの伝送路への多重を行う装置が設
けられている。

【０００４】図２は、従来のＡＤＭ装置の構成図であ
る。この構成は、ＵＰＳＲの任意の１ノード（ＡＤＭ装
置）の内部構成をアッド・ドロップ回路周辺に特化して
示したものである。

【０００５】ＡＤＭ装置は図示のように、光受信部（Ｏ
／Ｅ）１１，２６，３４、光送信部（Ｅ／Ｏ）１６，２
１，３６、多重部（ＭＵＸ）１５，２２，３５、分離部
（ＤＭＵＸ）１２，２５，３３、ＴＳＡ（Time Slot Ad
aptation）部１３，２４、ＬＰＡ（Lower Order Path A
daptation）部３２から構成される。ここで、１０はリ
ング側０系回路、２０はリング側１系回路、３０はトリ
ビュタリ側回路をそれぞれ表している。但し、図２で
は、ＡＤＭ装置として本来必ず存在するＳＴＭのＳＯＨ
終端回路、トリビュタリ側の回路の冗長等は省略してい
る。

【０００６】上述した図２はＡＤＭ装置のアッド・ドロ
ップ回路について示したものであるが、本発明では、ア
ッド部についての発明であるため、従来技術に関しても
アッド側の説明を重点的に行う。

【０００７】図３は、上記図２に示した従来のＡＤＭ装
置のリング側回路１０とトリビュタリ側回路３０に着目
した構成図である。

【０００８】ＷＥＳＴ側からリング側回路１０に入力さ
れた光信号は、光受信部（Ｏ／Ｅ）１１で、光／電気変
換され、分離部（ＤＭＵＸ）１２で分離される。分離さ
れた信号は、ＭＳＡ部１３で伝送路クロックおよびフレ
ーム位相から装置内クロックおよびフレーム位相へ乗せ
換えられる（信号Ａ）。一方、トリビュタリ側回路３に
入力された光信号は、光受信部（Ｏ／Ｅ）３４で光／電
気変換され、分離部（ＤＭＵＸ）３３で分離される。分
離された信号は、ＬＰＡ部３２で伝送路クロックおよび
フレーム位相から装置内クロックおよびフレーム位相へ
乗せ換えられる（信号Ｂ）。

【０００９】その後、信号Ａと信号Ｂは、リング側回路
１０内のＴ／Ｉ部１４にてアッド処理され、多重部（Ｍ
ＵＸ）１５で多重され、光送信部（Ｅ／Ｏ）１６で電気
／光変換された後、ＥＡＳＴ側へ光信号として出力され
る。

【００１０】

【発明が解決しようとする課題】ところで、上記のよう
なＡＤＭ装置では、図３のＴ／Ｉ部１４内のＳＥＬ部１
４１において、トリビュタリ側からの信号Ｂをリング側
の信号Ａに挿入する場合、当然フレーム位相が揃ってい
なければならない。つまり、図２のＭＳＡ部１３の装置
内フレーム位相に乗せ換えた部分からＳＥＬ部１４１ま
でと、ＬＰＡ部３２の装置内フレーム位相に乗せ換えた
部分からＳＥＬ部１４１までの位相差（フリップフロッ
プの数等）が同じでなければならない（図３中の網掛け
部分）。

【００１１】しかしながら、従来では、このフレーム位
相調整のために装置の設計段階で、図３中の網掛け部分
の位相差を机上で厳密に計算した上で設計するという作
業が必要であり、非常に手間がかかるという問題点があ
った。また、評価時には、従来、Ｔ／Ｉ部１４の入力部
でそれぞれ位相差をモニタして位相の早い方にディレイ
を挿入するという作業が必要であり、この作業も非常に
手間がかかり、かつ、ディレイのための回路も必要であ
った。

【００１２】このような点から、ＡＤＭ装置内のアッド
回路におけるフレーム位相の調整を簡素化することので
きる回路を実現することが望まれていた。

【００１３】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈構成１〉フレーム伝送を行う第１の伝送路と、第１の
伝送路とは異なり、第１の伝送路にフレームデータをア
ッドする第２の伝送路のいずれか一方に、その伝送路の
フレーム位相を調整し、第１および第２の伝送路のフレ
ーム位相を一致させるための出力位相調整回路を設けた
ことを特徴とするフレーム位相調整回路。

【００１４】〈構成２〉構成１に記載のフレーム位相調
整回路において、第１または第２の伝送路上に設けら
れ、入力したフレームデータを格納するメモリと、メモ
リに書き込まれたフレームデータを読み出すタイミング
を調整する出力位相調整回路とを備えたことを特徴とす
るフレーム位相調整回路。

【００１５】〈構成３〉構成１または２に記載のフレー
ム位相調整回路において、第１の伝送路のフレーム位相
と、第２の伝送路のフレーム位相の位相差を検出するフ
レーム位相差検出回路と、フレーム位相差検出回路の検
出したフレーム位相差に基づき、フレーム位相を調整す
る出力位相調整回路とを備えたことを特徴とするフレー
ム位相調整回路。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて詳細に説明する。 《具体例１》 〈構成〉図１は本発明の装置の具体例を示す構成図であ
る。図の装置は、ＭＳＡ部１３の読み出しフレームパル
スの入力位置に出力位相調整回路１９を、ＬＰＡ部３２
の読み出しフレームパルスの入力位置に出力位相調整回
路３５を設けた構成となっている。即ち、ＭＳＡ部１３
が存在する第１の伝送路に出力位相調整回路１９を、ま
た、ＬＰＡ部３２が存在する第２の伝送路に出力位相調
整回路３５を設けた構成としている。

【００１７】これら出力位相調整回路１９，３５は、Ｍ
ＳＡ部１３からＴ／Ｉ部１４への伝送路のフレーム位相
とトリビュタリ側回路３０の通信路とのフレーム位相と
を一致させる機能を有している。

【００１８】他の構成については図３で示した従来の構
成と同様である。即ち、ＭＳＡ部１３は、分離部（ＤＭ
ＵＸ）１２で分離された信号に対して、伝送路クロック
およびフレーム位相から装置内クロックおよび装置内の
フレーム位相に変換する機能部である。Ｔ／Ｉ部１４
は、ＭＳＡ部１３からの信号をスルー出力するか、また
はＴＳＡ部１８からの信号をインサートするかを選択す
る機能部であり、この選択を行うためのＳＥＬ部１４１
を備えている。また、ＴＳＡ部１８は、トリビュタリ側
回路３０のＬＰＡ部３２からの信号を入力し、タイムス
ロットを入れ替えてＴ／Ｉ部１４に出力する機能部であ
る。

【００１９】トリビュタリ側回路３０のＬＰＡ部３２
は、ＭＳＡ部１３と同様に、分離部（ＤＭＵＸ）３３で
分離された信号に対して、伝送路クロックおよびフレー
ム位相から装置内クロックおよび装置内のフレーム位相
に変換し、ＴＳＡ部１８に出力する機能部である。

【００２０】尚、リング側回路１０における光受信部
（Ｏ／Ｅ）１１、分離部（ＤＭＵＸ）１２、多重部（Ｍ
ＵＸ）１５、光送信部（Ｅ／Ｏ）１６と、トリビュタリ
側回路３０における光受信部（Ｏ／Ｅ）３４、分離部
（ＤＭＵＸ）３３は、図３の構成と同様であるため、こ
こでの図示は省略している。

【００２１】〈動作〉先ず、リング側回路１０内のＭＳ
Ａ部１３からの出力信号Ａの位相は、装置内フレーム位
相によって決定付けられ、Ｔ／Ｉ部１４に入力される。
一方、トリビュタリ側回路３０内のＬＰＡ部３２からの
出力信号は、前記の装置内フレーム位相（全く同位相）
によって決定付けられ、リング側回路１０内のＴＳＡ部
１８を通過した後（信号Ｂ）にＴ／Ｉ部１４へ入力され
る。

【００２２】従って、ＳＥＬ部１４１の入力信号Ａと信
号Ｂのフレーム位相はずれている。信号Ａがフレーム位
相が早い。よって、ＳＥＬ部１４１に入力されるまでの
間に信号Ａを遅らせる必要がある。そこで、ＭＳＡ部１
３の読み出しフレームパルスの入力位置にある出力位相
調整回路１９によって、読み出し位相を遅らせることに
よって調整する。

【００２３】出力位相調整回路１９，３５の構成は種々
考えられるが、一例としては次のような構成とする。

【００２４】図４は、出力位相調整回路１９，３５の構
成を従来と比較して示す構成図である。この図４は、Ａ
ＤＭ装置内のＭＳＡ部１３の構成を示したものである。
ＭＳＡ部１３は、メモリ１３１と書き込みカウンタ１３
２と読み出しカウンタ１３３から構成される。書き込み
カウンタ１３２は、組み合わせ回路１３４と、いくつか
のフリップフロップからなるＦＦ部１３５と、デコード
回路１３６から構成される。また、読み出しカウンタ１
３３は、組み合わせ回路１３７と、いくつかのフリップ
フロップからなるＦＦ部１３８と、デコード回路１３９
から構成される。但し、ここではスタッフ制御等の回路
は省略している。

【００２５】次に、図４の（ａ）に示す従来の構成の動
作を説明する。書き込み側は、書き込みフレームパルス
（＝装置内フレーム位相）が入力されると、ＦＦ部１３
５へリセットパルスが入力され、フリップフロップが全
て０に初期化される。そして、カウンタのカウント値を
デコード回路１３６でデコードして、書き込みアドレス
と書き込みタイミングを生成する。この信号に基づいて
メモリ１３１へデータを書き込む。

【００２６】読み出し側は、読み出しフレームパルス
（＝装置内フレーム位相）が入力されると、ＦＦ部１３
８へリセットパルスが入力され、フリップフロップが全
て０に初期化される。そして、カウンタのカウント値を
デコード回路１３９でデコードして、読み出しアドレス
と読み出しタイミングを生成する。この信号に基づいて
メモリ１３１からデータを読み出す。

【００２７】そこで、本具体例では、図４の（ｂ）のよ
うに構成する。本具体例では、図４の（ａ）の構成の組
み合わせ回路１３７を組み合わせ回路１９０に変更し、
リセットパルス入力時のロード値を０固定ではなく、外
部から可変できるようにしたものである。即ち、組み合
わせ回路１９０では、入力されるロード値設定信号に基
づき、出力するリセットパルスロード値を変更できるよ
う構成されている。

【００２８】このような構成とすることにより、組み合
わせ回路１９０に入力されるロード値設定信号によっ
て、ＭＳＡ部１３の出力信号Ａのデータおよびフレーム
パルスのフレーム位相を調整できる。従って、図１の信
号Ａと信号Ｂのフレーム位相をモニタし、位相差を調
べ、必要調整量が分かれば、組み合わせ回路１９０のリ
セットパルスロード値を変化させることにより信号Ａの
フレーム位相を調整でき、図１のＳＥＬ部１４１におけ
るフレーム位相を合わせることができる。しかも、その
ための構成として例えば図４（ｂ）に示すように、簡単
な回路によって実現することができる。

【００２９】この動作を更に詳細に説明する。理解しや
すいように、１フレームの長さを１６ビットとし、各ビ
ットに番号０〜１５を付けたとする。図１のＭＳＡ部１
３およびＬＰＡ部３２からの初期状態におけるフレーム
位相（読み出し位相）を番号０のタイミングだとする。
次に、ＴＳＡ部１８におけるディレイが４だとすると、
Ｔ／Ｉ部１４の入力部では次のような位相関係となる。

【００３０】図５は、信号Ａと信号Ｂの位相関係の説明
図である。図示のように、信号Ｂのフレームパルスを基
準とすると、信号Ａのフレームパルスは４タイミング早
いことになるので、逆にＭＳＡ部１３からは４タイミン
グ遅く読み出せばよいことになる。

【００３１】そこで、ＭＳＡ部１３から４タイミング遅
く読み出すにはどうすればよいかを考える。それは、Ｍ
ＳＡ部１３の読み出しカウンタのリセットタイミングに
おけるＦＦ部１３８への初期値（リセットパルスロード
値）を４タイミング手前の値にすればよい。

【００３２】１フレームの長さを１６ビットとする現在
の例でいえば、初期状態のＭＳＡ部１３およびＬＰＡ部
３２の読み出しカウンタのリセットタイミングにおける
初期値（リセットパルスロード値）が０であるから、Ｆ
Ｆ部１３８への初期値を１２（＝“１１００”）にすれ
ばよい。つまり、信号Ａ、Ｂの比較結果がロード値設定
信号となり、リセットタイミングでのカウンタのロード
値となる。

【００３３】図６は、組み合わせ回路１９０とＦＦ部１
３８との回路の一例を示す図である。図示例は、４進カ
ウンタの例を示している。図示の組み合わせ回路１９０
は、インバータ１９０１、ＡＮＤ回路１９０２〜１９０
５、ＯＲ回路１９０６、１９０７、エクスクルーシブＯ
Ｒ回路１９０８からなる。また、ＦＦ部１３８は、Ｄ−
ＦＦ１３８１，１３８２からなる。

【００３４】フレームパルスはインバータ１９０１を介
してＡＮＤ回路１９０３とＡＮＤ回路１９０５に入力さ
れると共に、そのままＡＮＤ回路１９０２とＡＮＤ回路
１９０４に入力されている。ロード値(1)は、ＡＮＤ回
路１９０２に入力されている。ロード値(2)はＡＮＤ回
路１９０４に入力されている。ＡＮＤ回路１９０３には
Ｄ−ＦＦ１３８１の反転Ｑ出力が入力され、このＡＮＤ
回路１９０３の出力とＡＮＤ回路１９０２の出力がＯＲ
回路１９０６に入力されている。そして、ＯＲ回路１９
０６の出力が、Ｄ−ＦＦ１３８１のＤ入力端に入力され
るようになっている。

【００３５】エクスクルーシブＯＲ回路１９０８には、
Ｄ−ＦＦ１３８１の出力Ｑと、Ｄ−ＦＦ１３８２の出力
を比較し、その出力をＡＮＤ回路１９０５に出力する。
ＡＮＤ回路１９０５とＡＮＤ回路１９０４の出力はＯＲ
回路１９０７に入力され、ＯＲ回路１９０７の出力は、
Ｄ−ＦＦ１３８２のＤ入力端に入力されるようになって
いる。

【００３６】図示の回路にて、ロード値設定信号の初期
状態が“００”（ロード値(1)＝０、ロード値(2)＝０）
で、フレーム位相差を判定した後、その値によりロード
値(1)，(2)を、“０１”、“１０”、“１１”に変更す
ることによって、フレーム位相を調整することができ
る。

【００３７】図７は、フレーム位相差変更動作のタイム
チャートである。先ず、初期のロード値(1)，(2)が“０
０”だとすると、フレームパルスが１になったタイミン
グで、Ｄ−ＦＦ１３８１の出力ＯＵＴ(1)が“０”、Ｄ
−ＦＦ１３８２の出力ＯＵＴ(2)が“０”となる。そし
て、次のフレームパルスまでの間に位相差を判定して、
ロード値(1)，(2)が“１１”になったとすると、２番目
のフレームパルスで、Ｄ−ＦＦ１３８１の出力ＯＵＴ
(1)が“１”、Ｄ−ＦＦ１３８２の出力ＯＵＴ(2)が
“１”、即ち、ＦＦ部１３８の出力が３となる。このよ
うに、ロード値(1)，(2)の値によって、出力されるカウ
ント値を調整することができる。

【００３８】また、図４（ｂ）の回路は、図１に示した
出力位相調整回路３５にも適用できる。

【００３９】〈効果〉以上のように、具体例１によれ
ば、ＡＤＭ装置内のアッド回路において、フレーム位相
調整用に、ＭＳＡ部１３やＬＰＡ部３２に出力位相調整
回路１９や出力位相調整回路３５を設けるようにしたの
で、装置設計時に行っていたフレーム位相差の厳密な計
算をすることなく、また、フレーム位相の早い側の経路
へのディレイ回路のような規模の大きな回路を挿入する
ことなく、評価時に簡単にフレーム位相調整が可能であ
るという効果が得られる。

【００４０】《具体例２》 〈構成〉図８は、具体例２の構成図である。具体例２で
は、上述した具体例１の装置に加えてフレーム位相差検
出回路１００を追加している。図８において、フレーム
位相差検出回路１００は、信号Ａと信号Ｂとをモニタ
し、フレーム位相差を検出し、これを出力位相調整回路
１９と出力位相調整回路３５に出力する機能部である。

【００４１】他の各構成は、図１で示した具体例１の構
成と同様であるため、対応する部分に同一符号を付して
その説明を省略する。

【００４２】〈動作〉フレーム位相差検出回路１００
は、信号Ａと信号Ｂとの位相をモニタし、そのフレーム
位相差を検出する。そして、フレーム位相の早い方の信
号に対する出力位相調整回路１９または３５へ必要調整
量を出力する。具体的には、図４（ｂ）の場合で説明す
ると、ロード値設定信号の形で入力する。図６の回路の
場合は、ロード値(1)，(2)の値として入力する。

【００４３】〈効果〉以上のように、具体例２によれ
ば、ＡＤＭ装置内のアッド回路において、フレーム位相
調整用にＭＳＡ部およびＬＰＡ部に出力位相調整回路を
備えると共に、フレーム位相差検出回路１００を備える
ようにしたので、更に自動的にフレーム位相調整が可能
であるという効果が得られる。

【００４４】《利用形態》上記具体例１、２では、フレ
ーム位相調整回路の一例として、ＵＰＳＲ方式のＡＤＭ
装置のアッド回路としたが、これに限定されるものでは
なく、伝送フレームを扱う装置のアッド回路全般に適用
可能である。

【図面の簡単な説明】

【図１】本発明のフレーム位相調整回路の具体例１の構
成図である。

【図２】従来のＡＤＭ装置の構成図である。

【図３】従来のＡＤＭ装置のリング側回路とトリビュタ
リ側回路に着目した構成図である。

【図４】本発明の出力位相調整回路の構成を従来と比較
して示す構成図である。

【図５】本発明のフレーム位相調整回路における信号Ａ
と信号Ｂの位相関係の説明図である。

【図６】本発明のフレーム位相調整回路における組み合
わせ回路とＦＦ部との回路の一例を示す図である。

【図７】本発明のフレーム位相調整回路におけるフレー
ム位相差変更動作のタイムチャートである。

【図８】本発明のフレーム位相調整回路の具体例２の構
成図である。

【符号の説明】

１０ リング側回路 １３ ＭＳＡ部 １４ Ｔ／Ｉ部 １８ ＴＳＡ部 １９，３５ 出力位相調整回路 ３０ トリビュタリ側回路 ３２ ＬＰＡ部 １００ フレーム位相差検出回路 １３１ メモリ １９０ 組み合わせ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フレーム伝送を行う第１の伝送路と、前
   記第１の伝送路とは異なり、当該第１の伝送路にフレー
   ムデータをアッドする第２の伝送路のいずれか一方に、 その伝送路のフレーム位相を調整し、前記第１および第
   ２の伝送路のフレーム位相を一致させるための出力位相
   調整回路を設けたことを特徴とするフレーム位相調整回
   路。
2. 【請求項２】 請求項１に記載のフレーム位相調整回路
   において、 前記第１または第２の伝送路上に設けられ、入力したフ
   レームデータを格納するメモリと、 前記メモリに書き込まれたフレームデータを読み出すタ
   イミングを調整する出力位相調整回路とを備えたことを
   特徴とするフレーム位相調整回路。
3. 【請求項３】 請求項１または２に記載のフレーム位相
   調整回路において、 第１の伝送路のフレーム位相と、第２の伝送路のフレー
   ム位相の位相差を検出するフレーム位相差検出回路と、 前記フレーム位相差検出回路の検出したフレーム位相差
   に基づき、フレーム位相を調整する出力位相調整回路と
   を備えたことを特徴とするフレーム位相調整回路。