JP3703427B2 - MOS field effect transistor - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、MOS電界効果トランジスタに関し、特にノーマリ・オン型の縦型MOS電界効果トランジスタに関する。
【0002】
【従来の技術】
従来のノーマリ・オン型の縦型MOS電界効果トランジスタについて、図4を参照して説明する。図において、Aはチップ内部の素子動作領域としてのセル部で、セル部Aにはトランジスタ機能を有する単位セルBが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルBが並列接続されている。セル部Aは、D端子に接続されるドレイン電極1が裏面に電気的接触して設けられた高濃度n型であるn+型半導体基板2の表面にエピタキシャル成長により形成した低濃度n型であるn−型ドレイン層3の表面層およびドレイン層3上に構成されている。
【0003】
単位セルBについて説明すると、ドレイン層3の表面層にp型ベース領域4が形成され、ベース領域4の表面層にn型ソース領域5が形成されている。ベース領域4のドレイン層3とソース領域5間表面層には、ノーマリ・オン型とするために、n型チャネル領域6が形成されている。そして、隣接する各単位セルBのベース領域4に形成されたソース領域5の一部間に跨って、ソース領域5およびチャネル領域6上は薄いシリコン酸化膜からなるゲート酸化膜7と、ドレイン層3上は厚いシリコン酸化膜8とを介して、多結晶シリコンからなりG端子に接続されるゲート電極9が形成されている。そして、ゲート電極9から層間絶縁膜10により絶縁されてベース領域4とソース領域5とに共通に電気的接触しS端子に接続されるソース電極11が形成されている。
【0004】
上記構成のMOS電界効果トランジスタの動作について説明する。D端子とS端子間に正の電圧を印加した状態で、G端子とS端子間に電圧印加がないときは、ゲート電極9への電圧印加がなく、チャネル領域6のキャリアがそのままであるため、ドレイン層3とソース領域5間が導通状態であり、MOS電界効果トランジスタはオン状態である。D端子とS端子間に正の電圧を印加した状態で、G端子とS端子間に負電圧が印加されると、ゲート電極9へ負電圧が印加され、チャネル領域6からキャリアが追い払われるため、ドレイン層3とソース領域5間が非導通状態となり、MOS電界効果トランジスタはオフ状態となる。
【0005】
次に、上述のMOS電界効果トランジスタの製造方法を、図5(a)〜(c)、図6(d)〜(f)を参照して説明する。
(a)第1工程は、この工程の完了後を図5(a)に示すように、n+型半導体基板2の表面上にn型不純物であるリンまたはヒ素を低濃度に含んだn−型ドレイン層3をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚12000Åのシリコン酸化膜21を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルBのベース領域4の形成予定領域上のシリコン酸化膜21を除去し、パターン化されたシリコン酸化膜21をマスクにして、p型不純物であるボロンをイオン注入および熱拡散してベース領域4を形成する。
(b)第2工程は、この工程の完了後を図5(b)に示すように、第1工程完了後、シリコン酸化膜21とフォトリソグラフィ法によるレジストパターン22とをマスクにして、ベース領域4表面層のソース領域5の形成予定領域にヒ素をイオン注入および熱拡散してにソース領域5を形成する。
(c)第3工程は、この工程の完了後を図5(c)に示すように、第2工程完了後、レジストパターン22を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルBのチャネル領域6の形成予定領域上のシリコン酸化膜21を除去し、新たにパターン化されたシリコン酸化膜8とフォトリソグラフィ法によるレジストパターン23とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域4のドレイン層3とソース領域5間表面層にチャネル領域6を形成する。
(d)第4工程は、この工程の完了後を図6(d)に示すように、第3工程完了後、レジストパターン23を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜7を形成し、その後、ウェーハ表面にLPCVD法によりポリシリコン膜24を被着させる。
(e)第5工程は、この工程の完了後を図6(e)に示すように、第4工程完了後、ポリシリコン膜24およびゲート酸化膜7をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルBのベース領域4に形成されたソース領域5の一部間に跨って、ソース領域5およびチャネル領域6上はゲート酸化膜7と、ドレイン層3上は厚いシリコン酸化膜8とを介して、ゲート電極9を形成する。その後、ウェーハ上にCVD法により層間絶縁膜10を被着させる。
(f)第6工程は、この工程の完了後を図6(f)に示すように、第5工程完了後、層間絶縁膜10をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域5およびベース領域4表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域5およびベース領域4と電気的接触するソース電極11を形成する。そして、半導体基板2の裏面に金属を蒸着してドレイン電極1を形成する。
【0006】
【発明が解決しようとする課題】
ところで、MOS電界効果トランジスタは、構造的にゲート容量を有しており、チャネル面積が大きくなるほど、また、ゲート酸化膜が薄くなるほど容量が大きくなり、この容量は高周波動作を阻害するため、高周波動作を向上させる上で限界が生じる。また、上述の従来のMOS電界効果トランジスタでは、ゲート電極9がゲート酸化膜7を介してチャネル領域6からソース領域5の一部上にもオーバーラップしており、これによってもゲート容量が大きくなる。
本発明は上記問題点に鑑み、ゲートが有する容量を低減したMOS電界効果トランジスタを提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明のMOS電界効果トランジスタは、半導体基板に形成した一導電型ドレイン層と、ドレイン層に形成した複数の他導電型ベース領域と、ベース領域に形成した一導電型ソース領域と、ベース領域のドレイン層とソース領域間に形成した一導電型チャネル領域と、チャネル領域上にゲート酸化膜を介して形成したゲート電極とを有するMOS電界効果トランジスタにおいて、ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とする。
上記MOS電界効果トランジスタにおいて、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長の50〜70%の範囲であることを特徴とする。
【0008】
【発明の実施の形態】
以下、この発明の一実施例のノーマリ・オン型の縦型MOS電界効果トランジスタについて図1を参照して説明する。図において、Aはチップ内部の素子動作領域としてのセル部で、セル部Aにはトランジスタ機能を有する単位セルBが同一パターンでチップ平面方向に多数繰り返し配置され、これらの単位セルBが並列接続されている。セル部Aは、D端子に接続されるドレイン電極31が裏面に電気的接触して設けられた高濃度一導電型であるn+型半導体基板32の表面にエピタキシャル成長により形成した低濃度一導電型であるn−型ドレイン層33の表面層およびドレイン層33上に構成されている。
【0009】
単位セルBについて説明すると、ドレイン層33の表面層にp型ベース領域34が形成され、ベース領域34の表面層にn型ソース領域35が形成されている。ベース領域34のソース領域35とドレイン層33間表面層には、ノーマリ・オン型とするために、n型チャネル領域36が形成されている。そして、隣接する各単位セルBのチャネル領域36間に跨って、n型チャネル領域36上は薄いシリコン酸化膜からなるゲート酸化膜37と、ドレイン層33上は厚いシリコン酸化膜38とを介して、多結晶シリコンからなりG端子に接続されるゲート電極39が形成されている。このゲート電極39は、チャネル領域36上において、チャネル長方向寸法がチャネル長より短い構成としている。そして、ゲート電極39から層間絶縁膜40により絶縁されてベース領域34とソース領域35とに共通に電気的接触しS端子に接続されるソース電極41が形成されている。
【0010】
上記構成のMOS電界効果トランジスタの動作について説明する。D端子とS端子間に正の電圧を印加した状態で、G端子とS端子間に電圧印加がないときは、ゲート電極39への電圧印加がなく、チャネル領域36のキャリアがそのままであるため、ドレイン層33とソース領域35間が導通状態であり、MOS電界効果トランジスタはオン状態である。このときのオン抵抗は、ゲート電極39を上記構成にしたことにより大きくなることはなく、従来のゲート電極9の場合と同一にすることができる。D端子とS端子間に正の電圧を印加した状態で、G端子とS端子間に負電圧が印加されると、ゲート電極39へ負電圧が印加され、ゲート電極39直下のチャネル領域36からキャリアが追い払われることにより、チャネル領域36全体からキャリアが追い払われなくても、チャネル領域36の一部からキャリアが追い払われだけで、ドレイン層33とソース領域35間が非導通状態となり、MOS電界効果トランジスタはオフ状態となる。尚、ゲート電極39のチャネル領域36上でのチャネル長方向寸法は短いほどゲート容量を低減できるが、あまり短くなり過ぎると、MOS電界効果トランジスタのオフ動作のとき、ドレイン層33とソース領域35間を非導通状態にすることができなくなるため、適正範囲に設定する必要があり、チャネル長の50〜70%が適正範囲であり、このとき、ゲート容量を20〜30%低減することができる。
【0011】
次に、上述のMOS電界効果トランジスタの製造方法を、図2(a)〜(c)、図3(d)〜(f)を参照して説明する。
(a)第1工程は、この工程の完了後を図2(a)に示すように、n+型半導体基板32の表面上にn型不純物であるリンまたはヒ素を低濃度に含んだn−型ドレイン層33をエピタキシャル成長させ、その表面上に熱酸化法により、例えば膜厚12000Åのシリコン酸化膜51を形成する。そして、フォトリソグラフィ法およびエッチング法により、各単位セルBのベース領域34の形成予定領域上のシリコン酸化膜51を除去し、パターン化されたシリコン酸化膜51をマスクにして、p型不純物であるボロンをイオン注入および熱拡散してベース領域34を形成する。
(b)第2工程は、この工程の完了後を図2(b)に示すように、第1工程完了後、シリコン酸化膜51とフォトリソグラフィ法によるレジストパターン52とをマスクにして、ベース領域34表面層のソース領域35の形成予定領域にヒ素をイオン注入および熱拡散してソース領域35を形成する。
(c)第3工程は、この工程の完了後を図2(c)に示すように、第2工程完了後、レジストパターン52を除去して後、フォトリソグラフィ法およびエッチング法により、各単位セルBのチャネル領域36の形成予定領域上のシリコン酸化膜51を除去し、新たにパターン化されたシリコン酸化膜38とフォトリソグラフィ法によるレジストパターン53とをマスクにして、ヒ素をイオン注入および熱拡散してベース領域34のドレイン層33とソース領域35間表面層にチャネル領域36を形成する。
(d)第4工程は、この工程の完了後を図3(d)に示すように、第3工程完了後、レジストパターン53を除去して後、熱酸化法により薄いシリコン酸化膜からなるゲート酸化膜37を形成し、その後、ウェーハ表面にLPCVD法によりポリシリコン膜54を被着させる。
(e)第5工程は、この工程の完了後を図3(e)に示すように、第4工程完了後、このポリシリコン膜54およびゲート酸化膜37をフォトリソグラフィ法およびエッチング法により選択的に除去して、隣接する各単位セルBのチャネル領域36間に跨って、チャネル領域36上はゲート酸化膜37と、ドレイン層33上は厚いシリコン酸化膜38とを介して、ゲート電極39を形成する。このときゲート電極39は、チャネル領域36上において、チャネル長方向寸法がチャネル長より短くなるように形成する。その後、ウェーハ上にCVD法により層間絶縁膜40を被着させる。
(f)第6工程は、この工程の完了後を図3(f)に示すように、第5工程完了後、層間絶縁膜40をフォトリソグラフィ法およびエッチング法により選択的に除去してソース領域35およびベース領域34表面を露出させ、その後、ウェーハ上に真空蒸着によりアルミニウム膜を被着し、このアルミニウム膜をフォトリソグラフィ法およびエッチング法により選択的に除去して、ソース領域35およびベース領域34と電気的接触するソース電極41を形成する。そして、半導体基板32の裏面に金属を蒸着してドレイン電極31を形成する。
【0012】
以上に説明したように、ゲート電極39をソース領域35上にオーバーラップさせず、かつ、ゲート電極39のチャネル領域36上でのチャネル長方向寸法を、MOS電界効果トランジスタのオフ動作のときドレイン層33とソース領域35間が導通状態とならない程度に、チャネル長より短い構成としているので、ゲート容量が削減でき、高周波動作を向上させることができる。
【0013】
尚、上記実施例において、一導電型としてn型および他導電型としてp型で説明したが、一導電型としてp型および他導電型としてn型であってもよい。
【0014】
【発明の効果】
本発明によれば、ゲート電極をソース領域上にオーバーラップさせず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法をチャネル長より短い構成としているので、MOS電界効果トランジスタのゲート容量をオン抵抗を増加させることなく低減できる。
【図面の簡単な説明】
【図1】 本発明の一実施例である縦型MOS電界効果トランジスタの主要部断面図。
【図2】 図1に示す縦型MOS電界効果トランジスタの製造工程を示す主要部断面図。
【図3】 図2に続く工程を示す主要部断面図。
【図4】 従来の縦型MOS電界効果トランジスタの主要部断面図
【図5】 図4に示す縦型MOS電界効果トランジスタの製造工程を示す主要部断面図。
【図6】 図5に続く工程を示す主要部断面図。
【符号の説明】
32 n+型半導体基板
33 n−型ドレイン層
34 p型ベース領域
35 n型ソース領域
36 n型チャネル領域
37 ゲート酸化膜
38 ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a MOS field effect transistor, and more particularly to a normally-on vertical MOS field effect transistor.
[0002]
[Prior art]
A conventional normally-on vertical MOS field effect transistor will be described with reference to FIG. In the figure, A is a cell portion as an element operation region inside the chip, and unit cells B having transistor functions are repeatedly arranged in the same plane in the chip plane direction in the cell portion A, and these unit cells B are connected in parallel. Has been. The cell portion A is a low-concentration n-type formed by epitaxial growth on the surface of a high-concentration n-type n + -
[0003]
The unit cell B will be described. A p-
[0004]
The operation of the MOS field effect transistor having the above configuration will be described. When a positive voltage is applied between the D terminal and the S terminal and no voltage is applied between the G terminal and the S terminal, no voltage is applied to the
[0005]
Next, a manufacturing method of the above-described MOS field effect transistor will be described with reference to FIGS. 5 (a) to 5 (c) and FIGS. 6 (d) to 6 (f).
(A) In the first step, as shown in FIG. 5A after completion of this step, n − containing phosphorus or arsenic as an n-type impurity at a low concentration on the surface of the n + -
(B) In the second step, as shown in FIG. 5B, after the completion of this step, the base region is formed by using the
(C) In the third step, as shown in FIG. 5C, after the completion of this step, the
(D) In the fourth step, as shown in FIG. 6D, after the completion of this step, the
(E) In the fifth step, as shown in FIG. 6E, after the completion of this step, after the completion of the fourth step, the
(F) In the sixth step, as shown in FIG. 6F, after the completion of this step, the
[0006]
[Problems to be solved by the invention]
By the way, the MOS field effect transistor has a gate capacity structurally, and the capacity increases as the channel area increases and the gate oxide film becomes thinner. There is a limit in improving Further, in the above-described conventional MOS field effect transistor, the
In view of the above problems, an object of the present invention is to provide a MOS field effect transistor with a reduced capacity of a gate.
[0007]
[Means for Solving the Problems]
The MOS field effect transistor of the present invention includes a one conductivity type drain layer formed in a semiconductor substrate, a plurality of other conductivity type base regions formed in the drain layer, a one conductivity type source region formed in the base region, and a base region In a MOS field effect transistor having a one conductivity type channel region formed between a drain layer and a source region and a gate electrode formed on the channel region via a gate oxide film, the gate electrode is not overlapped on the source region. The channel length direction dimension on the channel region of the gate electrode is shorter than the channel length.
The MOS field effect transistor is characterized in that the dimension in the channel length direction on the channel region of the gate electrode is in the range of 50 to 70% of the channel length.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
A normally-on vertical MOS field effect transistor according to an embodiment of the present invention will be described below with reference to FIG. In the figure, A is a cell portion as an element operation region inside the chip, and unit cells B having transistor functions are repeatedly arranged in the same plane in the chip plane direction in the cell portion A, and these unit cells B are connected in parallel. Has been. The cell portion A has a low concentration one conductivity type formed by epitaxial growth on the surface of an n +
[0009]
The unit cell B will be described. A p-
[0010]
The operation of the MOS field effect transistor having the above configuration will be described. When a positive voltage is applied between the D terminal and the S terminal and no voltage is applied between the G terminal and the S terminal, no voltage is applied to the
[0011]
Next, a method for manufacturing the above-described MOS field effect transistor will be described with reference to FIGS. 2 (a) to 2 (c) and FIGS. 3 (d) to 3 (f).
(A) In the first step, as shown in FIG. 2A after the completion of this step, n − containing n-type impurities such as phosphorus or arsenic on the surface of the n + -
(B) In the second step, as shown in FIG. 2B, after the completion of this step, the base region is formed by using the silicon oxide film 51 and the resist
(C) In the third step, as shown in FIG. 2C, after the completion of this step, the resist
(D) In the fourth step, as shown in FIG. 3D, after the completion of this step, the resist
(E) In the fifth step, as shown in FIG. 3E after the completion of this step, after the completion of the fourth step, the
(F) In the sixth step, as shown in FIG. 3F, after the completion of this step, after the fifth step is completed, the
[0012]
As described above, the
[0013]
In the above-described embodiment, the n-type is used as one conductivity type and the p-type is used as another conductivity type. However, the p-type may be used as one conductivity type and the n-type may be used as another conductivity type.
[0014]
【The invention's effect】
According to the present invention, the gate electrode is not overlapped on the source region, and the channel length direction dimension on the channel region of the gate electrode is shorter than the channel length. It can be reduced without increasing the on-resistance.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a main part of a vertical MOS field effect transistor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a main part showing a manufacturing process of the vertical MOS field effect transistor shown in FIG.
3 is a cross-sectional view of the main part showing a step following FIG. 2. FIG.
4 is a cross-sectional view of main parts of a conventional vertical MOS field effect transistor. FIG. 5 is a cross-sectional view of main parts showing a manufacturing process of the vertical MOS field effect transistor shown in FIG.
6 is a cross-sectional view of a main part showing a step following FIG. 5. FIG.
[Explanation of symbols]
32 n + type semiconductor substrate 33 n − type drain layer 34 p type base region 35 n type source region 36 n
Claims (2)
ゲート電極がソース領域上にオーバーラップされず、かつ、ゲート電極のチャネル領域上でのチャネル長方向寸法がチャネル長より短いことを特徴とするMOS電界効果トランジスタ。One conductivity type drain layer formed on the semiconductor substrate, a plurality of other conductivity type base regions formed on the drain layer, one conductivity type source region formed on the base region, and formed between the drain layer and the source region of the base region In a MOS field effect transistor having a one conductivity type channel region and a gate electrode formed on the channel region via a gate oxide film,
A MOS field effect transistor characterized in that the gate electrode does not overlap the source region, and the channel length dimension on the channel region of the gate electrode is shorter than the channel length.
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