KR950008252B1 - Making method of bipolar tr. - Google Patents
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Abstract
Description
제1도는 종래의 PSA(polysilicon self aligned) 라이폴라 소자의 단면도이고,1 is a cross-sectional view of a conventional polysilicon self aligned (PSA) lipola device,
제2도는 (a)∼(g)는 본 발명의 실시예에 따른 PSA 바이폴라 소자의 제조공정들을 보인 단면도이다.2 (a) to (g) are cross-sectional views illustrating manufacturing processes of a PSA bipolar device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101 : 기판 102 : 매몰층101 substrate 102 buried layer
103 : 산화막 104 : 콜렉터영역103: oxide film 104: collector region
105 : 에피택셜층 106 : 베이스영역105: epitaxial layer 106: base region
본 발명은 정보의 고속처리와 신호의 선형성을 필요로 하는 시스템에 적용될 수 있는 PSA 바이폴라 소자의 제조방법에 관한 것으로서, 특히 반도체기판상에 형성되는 여러 다결정 실리콘 전극을 자기정렬하여 소자의 점유면적과 기생접합 용량의 측면에서 개량된 바이폴라 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a PSA bipolar device that can be applied to a system requiring high-speed processing of information and linearity of a signal. In particular, the present invention relates to a self-aligned polycrystalline silicon electrode formed on a semiconductor substrate. The present invention relates to a method for manufacturing a bipolar transistor improved in terms of parasitic junction capacitance.
종래의 PSA 바이폴라 소자의 구조에 있어서, 에미터 전극과 베이스 전극만이 자기정렬되기 때문에 칩집적도를 향상하고 아울러 접합용량을 감소시키는 데에는 한계가 있다. 이러한 반도체장치의 구조가 제1도에 도시되어 있다.In the structure of the conventional PSA bipolar device, since only the emitter electrode and the base electrode are self-aligned, there is a limit in improving chip density and reducing junction capacitance. The structure of such a semiconductor device is shown in FIG.
제1도에서 매몰층(102)이 형성된 반도체 기판(102)상에 트랜지스터가 형성되어 있는데, 이 트랜지스터는 상기 매몰층(102)상에 채널을 형성하기 위한 n-형 에피택셜층(105)과 상기 에피텍셜층(105)에 형성된 비활성 베이스영역(106)과, 상기 매몰층(102)상에 형성된 콜렉터영역(104) 및, 상기 에피텍셜층(105)과 콜렉터영역(104)을 전기적으로 격리시키기 위한 산화막(103)을 포함하는 구조로 되어있다. 이러한 구조에서는, 상기 산화막(103)에 의해 또는 상기 비활성 베이스영역(106)과 산화막(103)사이의 간격등에 의해 상기 매몰층(102)의 면적이 증가되어야 하기 때문에 결국 반도체 장치의 집전도와 스위칭 속도가 저하된다.In FIG. 1, a transistor is formed on a semiconductor substrate 102 on which the buried layer 102 is formed, and the transistor includes an n − type epitaxial layer 105 for forming a channel on the buried layer 102. An inactive base region 106 formed in the epitaxial layer 105, a collector region 104 formed on the buried layer 102, and the epitaxial layer 105 and the collector region 104 electrically isolated from each other. It has a structure including the oxide film 103 to make it. In such a structure, the area of the buried layer 102 must be increased by the oxide film 103 or by the gap between the inactive base region 106 and the oxide film 103, so that the current collector and the switching speed of the semiconductor device are eventually increased. Is lowered.
본 발명은, 상기의 제반 문제점을 해결하기 위해 제안된 것으로서, 다결정 실리콘을 이용하여 에미터, 베이스, 콜렉터전극 및 활성 영역을 동시에 자기정렬 시키므로써 소자의 면적과 기생접합용량의 최소화를 기하는 다결정 실리콘 자기정렬의 바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed in order to solve the above problems, and by using self-aligning the emitter, the base, the collector electrode and the active region by using polycrystalline silicon at the same time polycrystalline to minimize the area and parasitic capacitance of the device It is an object of the present invention to provide a method of manufacturing a silicon self-aligning bipolar device.
상기의 목적을 달성하기 위한 본 발명의 특징에 의하면, 바이폴라 소자의 제조방법은 n+매몰층(2)이 형성된 반도체기판(1)상에 n-에피텍셜층(3)과 완충용 산화막(4) 및 질화막(5)은 순차적으로 형성하는 공정과, 상기 n-에피텍셜층(3)으로된 활성영역(3a)을 사진전사방법에 의해 형성한 다음 소자절연용 산화막(6)을 상기 활성영역(3a)을 사이에두고 형성하고, 이어 상기 n-에피텍셜층(2)상의 일부분에 n+다결정 실리콘으로된 에미터전극(10a)을 형성하는 공정과, 상기 에미터전극(10a)의 표면을 산화막(11,13)으로 증착한 다음 질화막(12,14)을 상기 산화막(11,13)의 표면상에 형성하는 공정과, 표면이 노출된 n-에피텍셜층(3a)을 선택적으로 식각하여 상기 m+매몰층(2)의 소정 높이까지 식각하는 공정과, 상기 활성영역(3a)과 근접하는 부분에 있는 상기 소자 절연용 산화막(6)의 측벽 그리고 상기 질화막(12,14)중 측벽질화막(14)과 상기 n-에피텍셜층(3a)의 측벽에 측벽산화막(15)을 형성하는 공정과, 상기 측벽산화막(15) 사이에 있는 개구부에 위치한 상기 매몰층(2)상에 접촉하면서 콜렉터 전극(1)용 n+다결정 실리콘막을 도포하는 공정과, 상기 콜렉터전극용 n+다결정 실리콘막상에 소정패턴의 제1감광막(17)과 제2감광막(18)을 도포하는 공정과, 상기 콜렉터전극용 n+다결정 실리콘막상에 소정패턴의 제1감광막(17)과 제2감광막(18)을 도포하여 상기 질화막(12,14)이 노출될 때까지 평탄화하는 공정과, 상기 콜렉터전극(19)이 다음에 형성될 베이스전극(23)과 절연되도록 상기 콜렉터전극(19)의 표면상에 열산화막(20)을 형성하는 공정과, 상기 질화막(12, 14)을 제거하여 베이스 접촉용 개구를 형성한 다음 이 개구에 충진되면서 소정 패턴의 베이스 전극(23)용의 n+다결정 실리콘막을 도포하는 공정과, 이어, 저온증착 산화막(24)을 도포한 다음 금속접촉용 개구를 형성 및 금속배선을 하는 공정을 포함한다. 이하, 본 발명의 실시예를 첨부도면에 의거하여 상세히 설명한다.According to a feature of the present invention for achieving the above object, a method of manufacturing a bipolar device is the n - epitaxial layer 3 and the buffer oxide film 4 on the semiconductor substrate (1) on which the n + buried layer (2) is formed. And the nitride film 5 are sequentially formed, and an active region 3a formed of the n - epitaxial layer 3 is formed by a photo transfer method, and then an oxide film 6 for device insulation is formed in the active region. And forming an emitter electrode 10a made of n + polycrystalline silicon on a portion of the n − epitaxial layer 2, and a surface of the emitter electrode 10a. Is deposited on the oxide films 11 and 13, and then the nitride films 12 and 14 are formed on the surfaces of the oxide films 11 and 13, and the n - epitaxial layer 3a on which the surface is exposed is selectively etched. by insulating the device in a part of the step of etching to a predetermined height of the m + buried layer (2), close to the active region (3a) Oxide film 6 and the sidewall nitride film side wall 14 and the n of the nitride layer 12, 14 of - a step of forming a sidewall oxide 15 on the sidewalls of the epitaxial layer (3a), the side wall oxide film (15) Applying an n + polycrystalline silicon film for the collector electrode (1) while contacting the buried layer (2) located in the opening between them ; and a first photosensitive film (17) of a predetermined pattern on the n + polycrystalline silicon film for the collector electrode (17) ) And a second photosensitive film 18, and the first photosensitive film 17 and the second photosensitive film 18 of a predetermined pattern on the n + polycrystalline silicon film for the collector electrode by applying the nitride film (12,14) Planarization until the exposure is performed; forming a thermal oxide film 20 on the surface of the collector electrode 19 so that the collector electrode 19 is insulated from the base electrode 23 to be formed next; The nitride films 12 and 14 are removed to form openings for base contact, and then filled in the openings. And applying the n + polycrystalline silicon film for the base electrode 23 of the predetermined pattern, followed by applying the low temperature deposition oxide film 24, and then forming an opening for metal contact and wiring the metal. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 (a)∼(g)는 본 발명의 실시예에 따른 PSA 바이폴라 소자의 제조 공정들을 보인 단면도이다.2 (a) to 2 (g) are cross-sectional views illustrating manufacturing processes of a PSA bipolar device according to an embodiment of the present invention.
제2도 (a)에서는 소자의 콜렉터 영역을 정의하기 위해 반도체기판에 매몰층 및 에피텍셜층을 형성하는 공정을 예시하고 있다.FIG. 2A illustrates a process of forming a buried layer and an epitaxial layer on a semiconductor substrate to define a collector region of the device.
제2도 (a)에서 도시된 바와 같이 P형 실리콘 기판(1)상에 n+매몰층(2)을 형성한 다음, 이 n+매몰층(2)의 표면을 포함하는 상기 기판(1)상에 n-에피텍셜층(3)과 완충용 산화막(4) 및 질화막(5)을 순차로 형성한다. 상기 n-에피텍셜층(3)은 다음의 공정에 의해 콜렉터 영역으로 형성될 부분이다.As shown in FIG. 2 (a), an n + buried layer 2 is formed on a P-type silicon substrate 1, and then the substrate 1 including the surface of the n + buried layer 2 is formed. The n - epitaxial layer 3, the buffer oxide film 4 and the nitride film 5 are sequentially formed on the film. The n - epitaxial layer 3 is a portion to be formed as a collector region by the following process.
제2도 (b)에서는 소자의 활성영역과 소자 절연용 산화막 및 에미터 확산원을 형성하는 공정을 예시하고 있다.FIG. 2B illustrates a process of forming an active region of the device, an oxide film for insulating the device, and an emitter diffusion source.
제2도 (b)에서, 사진전사방법을 이용하여 활성영역(3a)을, 정의한 다음 거식 식각방법으로 상기 질화막(5)과, 산화막(4) 및, 상기 활성영역(3a)이외의 n-에피텍셜층(3)을 제거한다.In FIG. 2 (b), the active region 3a is defined using a photo transfer method, and then n - other than the nitride film 5, the oxide film 4, and the active region 3a by a photolithography method. The epitaxial layer 3 is removed.
이어, 소자절연용 산화막(6)을 상기 활성영역(3a)의 양측면에 선택적으로 성장한 다음, 진성 베이스영역을 형성하기 위해 붕소 이온을 주입하고, 에미터 확산원으로서의 n+다결정 실리콘막(7)과 절연막으로서의 저온 증착된 산화막(8) 및 완충용 질화막(9)을 순차 형성한다.Then, the oxide insulating film 6 for device isolation is selectively grown on both sides of the active region 3a, and then boron ions are implanted to form an intrinsic base region, and n + polycrystalline silicon film 7 as an emitter diffusion source. And the low temperature deposited oxide film 8 and the buffer nitride film 9 as the insulating film are formed in sequence.
제2도 (c)에서는 에미터전극과, 베이스 및 콜렉터의 점검을 형성하는 공정을 예시하고 있다.FIG. 2 (c) illustrates a step of forming an inspection of the emitter electrode, the base and the collector.
제2도 (c)에서, 사진전사방법을 사용하여 에미터 전극(10a)을 정의한 다음, 상기 질화막(9)과 저온증착 산화막(8) 및 에미터전극(10a)을 제외한 n+다결정 실리콘막(7)을 비등방성 건식식각 방법에 의해 순차로 제거한다. 이어, 저온증착산화막의 도표로 상기 에미터전극(10a)의 상부에는 저온 증착산화막(11)을 형성하고, 또한 상기 에미터전극(10a)의 측벽에는 비등방성 건식 식각 방법에 의해 측벽산화막(13)을 형성한다.In FIG. 2 (c), the emitter electrode 10a is defined using a photo transfer method, and then n + polycrystalline silicon film except for the nitride film 9, the low temperature deposition oxide film 8 and the emitter electrode 10a. (7) is sequentially removed by anisotropic dry etching. Next, a low temperature deposition oxide film 11 is formed on the emitter electrode 10a as a diagram of the low temperature deposition oxide film, and the sidewall oxide film 13 is formed on the sidewall of the emitter electrode 10a by an anisotropic dry etching method. ).
또한 상기와 같은 방법으로, 상기 저온증착산화막(13)상에는 질화막(12)을 그리고 상기 측벽산화막(13)과 상기 질화막(12)의 측벽에는 측벽질화막(14)을 형성한다. 상기의 다층막의 식각공정에 의해 표면이 노출된 상기 n-에피텍셜층(3)을 선택적으로 건식식각하여 n+매몰층(2)의 소정 부분까지 식각한 다음 저온증착산화막을 전체표면에 증착시키고, 이어 비등방성 식각방법에 의해 콜렉터전극을 베이스 전극과 활성영역(3a)에 대하여 동시에 자기정렬시키는 측벽산화막(15)과 콜렉터접점(25)을 형성한다.In the same manner as described above, the nitride film 12 is formed on the low temperature deposition oxide film 13, and the sidewall nitride film 14 is formed on the sidewalls of the sidewall oxide film 13 and the nitride film 12. By selectively dry etching the n − epitaxial layer 3 whose surface is exposed by the etching process of the multilayer film, etching is carried out to a predetermined portion of the n + buried layer 2, and then a low temperature evaporation oxide film is deposited on the entire surface. Next, a sidewall oxide film 15 and a collector contact 25 are formed to simultaneously self-align the collector electrode with respect to the base electrode and the active region 3a by an anisotropic etching method.
제2도 (d)는 n+콜렉터 다결정 실리콘막에 대한 평탄화 공정을 예시하고 있다.FIG. 2D illustrates a planarization process for the n + collector polycrystalline silicon film.
제2도 (d)에서, 인(phosphorous)의 이온주입 또는 도핑 공정에 의해 상기 전체표면에 n+다결정 실리콘(16)을 형성한 다음 사진전시 방법으로 소정패턴의 제1차 감광막(17)을 형성하고, 이어 그 표면에 제2차 감광막(18)을 도포하여 상기 질화막(12,14)이 노출될 때까지 평탄화 한다.In FIG. 2 (d), n + polycrystalline silicon 16 is formed on the entire surface by phosphorous ion implantation or doping, and then the primary photoresist film 17 of a predetermined pattern is formed by a photo exhibition method. Next, the second photosensitive film 18 is applied to the surface thereof and planarized until the nitride films 12 and 14 are exposed.
제2도 (e)는 n+다결정 실리콘으로 된 콜렉터전극을 형성하는 공정을 예시하고 있다.FIG. 2E illustrates a process for forming a collector electrode made of n + polycrystalline silicon.
제2도 (e)에서, 상기 질화막(12)이 노출될 때까지 그위에 도표된 층들을 선택적으로 건식식각한 다음 사진전사 방법에 의해 콜렉터 전극(19)을 정의한다. 이어서, 상기 콜렉터 접점(25)상에 남아있는 콜렉터 전극(19)의 노출된 표면에 열산화막(20)을 형성하여 추후 형성될 베이스 전극(23)과 절연되게 한다.In FIG. 2 (e), the collector electrodes 19 are defined by photolithography after selectively dry etching the layers plotted thereon until the nitride film 12 is exposed. Subsequently, a thermal oxide film 20 is formed on the exposed surface of the collector electrode 19 remaining on the collector contact 25 so as to be insulated from the base electrode 23 to be formed later.
제2도 (f)는 베이스 전극을 형성하는 공정을 예시한 것이다.2 (f) illustrates a step of forming a base electrode.
제2도 (f)에서는, 메이터전극(10a)을 둘러싸고 있는 질화막(12, 14)을 선택적으로 습식식각하여 제거한 다음, 다결정 실리콘의 도포 및 붕소의 이온 주입 또는 도핑공정에 의해 p+다결정 실리콘층하고, 이어 사진전사방법으로, 베이스 전극(23)을 정의하여 베이스전극(23)을 형성한다.In FIG. 2 (f), the nitride films 12 and 14 surrounding the mater electrode 10a are selectively wet-etched and removed, and then p + polycrystalline silicon layer is formed by application of polycrystalline silicon and ion implantation or doping of boron. Subsequently, the base electrode 23 is defined by the photo transfer method to form the base electrode 23.
제2도 (g)는 완성된 PSA 바이폴라 소자의 구조를 예시하고 있다.Figure 2 (g) illustrates the structure of the completed PSA bipolar device.
제2도 (g)에서, 상기 베이스전극(23)의 표면을 포함하는 기판의 전체 표면에 저온증착 산화막(24)을 증착한 다음, 급속열처리 방법에 의해 소자의 활성 및 비활성 불순물 영역(21,22,26)을 형성한다.In FIG. 2 (g), the low temperature deposition oxide film 24 is deposited on the entire surface of the substrate including the surface of the base electrode 23, and then the active and inactive impurity regions 21 of the device are formed by a rapid thermal treatment method. 22,26).
이어 금속전극을 형성하기 위해 금속접촉 개구를 정의한 다음, 상기 저온 증착산화막(24)의 선택적 제거와 금속배선 및 열처리가 수행된다.Subsequently, a metal contact opening is defined to form a metal electrode, followed by selective removal of the low temperature deposition oxide film 24, metallization, and heat treatment.
상기에서 설명한 본 발명에 의하면, 다결정 실리콘층으로 된 에미터전극(10a)과 베이스전극(23) 및 콜렉터전극(19)을 자기 정렬시켜서 소자의 면적과 기생접합용량을 최소화할 수 있다.According to the present invention described above, the area and parasitic junction capacitance of the device can be minimized by self-aligning the emitter electrode 10a, the base electrode 23, and the collector electrode 19 made of a polycrystalline silicon layer.
또한, 측벽산화막(15)과 측벽질화막(14) 및 감광막 평탄화 공정에 의하여 소자의 활성영역(3a)인 콜렉터 영역과 베이스 전극(23) 및 콜렉터전극(19)을 동시에 자기정렬시켜서 소자의 기새접합 용량과 면적을 최소화할 수 있다.In addition, the collector region, the base electrode 23 and the collector electrode 19, which are the active region 3a of the device, and the base electrode 23 and the collector electrode 19 are simultaneously self-aligned by the sidewall oxide film 15, the sidewall nitride film 14, and the photosensitive film planarization process. Capacity and area can be minimized.
게다가, 측벽질화막(14)의 두께에 의해 비활성 베이스의 폭이 정의되는 베이스접검과, 측벽산화막(15)에 의한 n-에피텍셜층(2)의 선택적 식각에 의하여 형성된 콜렉터 접점이 측벽산화막(15)에 의해 자기정렬되는 베이스 및 콜렉터 접점이 형성되므로 상기와 같은 효과를 기대할 수 있는 것이다.In addition, the base contact in which the width of the inactive base is defined by the thickness of the sidewall nitride film 14 and the collector contact formed by the selective etching of the n − epitaxial layer 2 by the sidewall oxide film 15 are formed in the sidewall oxide film 15. Since the base and the collector contacts are self-aligned by), the above effects can be expected.
따라서, 본 발명에 의하면 소자의 기생접합 용량과 면적의 최소화에 따른 소자의 집적도와 동작속도의 특성을 향상시킬 수 있고, 또한 링 모양의 콜렉터 전극에 의해 반송자의 수집효율을 향상 시킬 수 있으며, 종래의 소자에 비해 소자의 면적을 상대적으로 크게 감소할 수 있는 것이다.Therefore, according to the present invention, it is possible to improve the characteristics of the device integration and the operating speed according to the minimization of the parasitic junction capacity and the area of the device, and the collecting efficiency of the carrier can be improved by the ring-shaped collector electrode. Compared to the device of the device area can be reduced significantly.
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1992
- 1992-12-16 KR KR1019920024457A patent/KR950008252B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016896A (en) | 1994-07-25 |
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Legal Events
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