KR950008251B1 - Making method of psa bipolar elements - Google Patents
Making method of psa bipolar elements Download PDFInfo
- Publication number
- KR950008251B1 KR950008251B1 KR1019920024456A KR920024456A KR950008251B1 KR 950008251 B1 KR950008251 B1 KR 950008251B1 KR 1019920024456 A KR1019920024456 A KR 1019920024456A KR 920024456 A KR920024456 A KR 920024456A KR 950008251 B1 KR950008251 B1 KR 950008251B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- oxide film
- film
- polycrystalline silicon
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract description 25
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 238000001312 dry etching Methods 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 37
- 230000008021 deposition Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
Description
제1도는 종래의 PSA(polysilicon self aliigned) 바이폴라 소자의 단면도이고,1 is a cross-sectional view of a conventional polysilicon self aliigned bipolar device,
제2도 (a)∼(g)는 본 발명에 따른 PSA 바이폴라 소자의 제조공정을 보인 도면이다.2 (a) to 2 (g) show a manufacturing process of the PSA bipolar device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : P형 실리콘 기판 2 : n+메몰층1: P-type silicon substrate 2: n + buried layer
3 : n-에피택셜층 4 : 완충용 산화막3: n - epitaxial layer 4: buffer oxide film
5 : 질화막 6 : 다결정 실리콘막5: nitride film 6: polycrystalline silicon film
7,14,19,25 : 저온증착 산화막 8,14a : 열산화막7,14,19,25: low temperature deposition oxide film 8,14a: thermal oxide film
9 : 활성영역 10 : 절연산화막9 active area 10 insulating oxide film
11 : 측벽산화막 12 : n+다결정 실리콘층11 sidewall oxide film 12 n + polycrystalline silicon layer
13,18 : 실리사이드층 15 : 제1감광막13,18: silicide layer 15: first photosensitive film
16 : 제2감광막 17 : p+다결정 실리콘층16: second photosensitive film 17: p + polycrystalline silicon layer
21,23 : 비활성 영역 24 : 에미터 전극21,23 inactive region 24 emitter electrode
27,28,29 : 금속전극27,28,29: metal electrode
본 발명은 정보의 고속처리와 신호의 선형성을 필요로 하는 시스템에 적용될 수 있는 PSA 바이폴라 소자의 제조방법에 관한 것으로서, 특히 반도체 기판 상에 형성되는 여러 다결정 실리콘 전극을 자기정렬하여 소자의 점유면적과 기생접합용량의 측면에서 개량된 바이폴라 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a PSA bipolar device that can be applied to a system requiring high-speed processing of information and linearity of signals. The present invention relates to a method for manufacturing a bipolar transistor improved in terms of parasitic junction capacitance.
종래의 PSA 바이폴라 소자의 구조에 있어서, 에미터 전극과 베이스 전극만이 자기정렬되기 때문에 칩집적도를 향상하고 아울러 접합용량을 감소시키는 데에는 한계가 있다.In the structure of the conventional PSA bipolar device, since only the emitter electrode and the base electrode are self-aligned, there is a limit in improving chip density and reducing junction capacitance.
이러한 반도체 장치의 구조가 제1도에 도시되어 있다. 제1도에서, 매몰층(102)이 형성된 반도체 기판(101) 상에 트랜지스터가 형성되어 있는데, 이 트랜지스터는 상기 매몰층(102) 상에 채널을 형성하기 위한 n-형 에피택셜층(105)과, 상기 에피택셜층(105)에 형성된 비활성 베이스 영역(106)과, 상기 매몰층(102) 상에 형성된 콜렉터 영역(104) 및 상기 에피택셜층(105)과 콜렉터 영역(104)을 전기적으로 격리시키기 위한 산화막(103)을 포함하는 구조로 되어 있다.The structure of such a semiconductor device is shown in FIG. In FIG. 1, a transistor is formed on a semiconductor substrate 101 on which an buried layer 102 is formed, which is an n − type epitaxial layer 105 for forming a channel on the buried layer 102. And the inactive base region 106 formed on the epitaxial layer 105, the collector region 104 formed on the buried layer 102, and the epitaxial layer 105 and the collector region 104 electrically. It has a structure including an oxide film 103 for isolation.
이러한 구조에서는, 상기 산화막(103)에 의해 또는 상기 비활성 베이스 영역(106)과 산화막(103) 사이의 간격등에 의해 상기 매몰층(102)의 면적이 증가되어야 하기 때문에 결국 반도체 장치의 집적도와 스위칭 속도가 저하된다.In such a structure, the area of the buried layer 102 must be increased by the oxide film 103 or by the gap between the inactive base region 106 and the oxide film 103, so that the integration degree and switching speed of the semiconductor device are eventually increased. Is lowered.
본 발명은, 상기의 제반 문제점을 해결하기 위해 제안된 것으로서, 다결정 실리콘을 이용하여 에미터, 베이스, 콜렉터전극 및 활성영역을 동시에 자기정렬 시키므로써 소자의 면적과 기생접합 용량의 최소화를 기하는 PSA 바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다. 상기의 목적을 달성하기 위한 본 발명의 일특징에 의하면 PSA 바이폴라 소자의 제어방법은 n+매몰층(2)이 형성된 p형 실리콘 기판(1)에 n-에피택셜층(3), 완충용 산화막(4), 질화막(5), 다결정 실리콘막(6) 및 저온증착 산화막(7)을 순차 형성하는 공정과, 상기 n-에피택셜층(3)으로 된 활성영역(9)을 정의한 다음 그 이외 부분을 식각하여 상기 활성영역(9) 상에만 상기 산화막(4)과 질화막(5) 및 다결정 실리콘막(6)이 남게하고, 아울러 열산화막(8)과 절연산화막(10)의 증착 및 식각으로 상기 활성영역(9)의 측벽상에 측벽산화막(11) 및 콜렉터 접촉용 개구를 형성하는 공정과, 상기 개구를 충진하면서 콜렉터 전극용 n+다결정 실리콘층(12)을 도포한 다음 그 위에 실리사이드층(13)과 저온증착 산화막(14)을 형성하고, 이어 소정 패턴의 제1감광막(15)과 제2감광막(16)을 순차 도포한 다음 평탄화 하는 공정과, 상기 남아 있는 감광막(16, 15)과 저온증착 산화막(14)을 건식 식각으로 제거한 다음 상기 실리사이드층(13), n+다결정 실리콘층(12), 다결정 실리콘막(6) 및 질화막(5)을 선택적으로 순차 식각하고, 상기 n+실리사이드층(12)의 노출된 부분에 열산화막(14a)을 선택적으로 형성하여 상기 n+실리사이드층(12)이 다른 전극과 절연되게 하는 공정과, 이어, p+다결정 실리콘층(17)과 실리사이드층(18)을 순차 형성한 다음 소정 패턴을 갖도록 식각하고 아울러 저온 증착 산화막(19)을 상기 실리사이드층(18)상에 성장하여 에미터 전극을 정의하는 공정과, 상기 활성영역(9)상에 있는 노출된 산화막(4)을 식각하여 제거한 다음 n+다결정 실리콘층을 도포하고, 이어 열처리를 수행하여 활성영역(9)내로의 불순물 확산으로 활성 및 비활성 영역(21,23)을 형성하는 공정과, 상기 n+다결정 실리콘층을 소정 패턴으로 식각하여 에미터전극(24)을 형성하는 공정과, 저온증착 산화막(25)의 증착 및 식각으로 전극 접촉개구를 형성한 다음 금속배선으로 금속전극(27~29)을 형성하는 공정을 포함한다.The present invention has been proposed in order to solve the above problems, PSA by minimizing the area and parasitic capacitance of the device by simultaneously self-aligning the emitter, the base, the collector electrode and the active region using polycrystalline silicon. It is an object of the present invention to provide a method for manufacturing a bipolar device. According to an aspect of the present invention for achieving the above object, a control method of a PSA bipolar device includes an n − epitaxial layer 3 and a buffer oxide film on a p type silicon substrate 1 having an n + buried layer 2 formed therein. (4), a step of sequentially forming the nitride film 5, the polycrystalline silicon film 6, and the low temperature deposition oxide film 7, and the active region 9 made of the n - epitaxial layer 3 are defined thereafter. The portions are etched to leave the oxide film 4, the nitride film 5, and the polycrystalline silicon film 6 only on the active region 9, and the deposition and etching of the thermal oxide film 8 and the insulating oxide film 10 are performed. Forming a sidewall oxide film 11 and an opening for contacting the collector on the sidewall of the active region 9, and applying a n + polycrystalline silicon layer 12 for the collector electrode while filling the opening, and then silicide layer thereon. 13 and the low temperature deposition oxide film 14 are formed, and then the first photosensitive film 15 and the second photosensitive film 16 of a predetermined pattern are formed. Sequentially applying and planarizing, and removing the remaining photoresist films 16 and 15 and the low temperature evaporation oxide film 14 by dry etching, followed by the silicide layer 13, n + polycrystalline silicon layer 12, and polycrystalline silicon film. 6 and the nitride film 5 is selectively sequentially etched, and the n + to selectively form an oxide film (14a) open to the exposed portion of the n + a silicide layer 12 of silicide layer 12 is the other electrode, and Insulating process, and then p + polycrystalline silicon layer 17 and silicide layer 18 are sequentially formed and then etched to have a predetermined pattern, and a low temperature deposition oxide film 19 is grown on the silicide layer 18. Defining an emitter electrode, etching and removing the exposed oxide film 4 on the active region 9 and then applying an n + polycrystalline silicon layer, followed by heat treatment into the active region 9 And inactivation by diffusion of impurities Regions 21 and 23 and the process, the n + a deposition and etching of a polycrystalline silicon layer by etching in a predetermined pattern and an emitter process, the low-temperature deposited oxide film 25 to form the electrode 24 the electrode contact opening forming the And forming a metal electrode 27 to 29 by metal wiring.
이하 첨부도면을 참고하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도 (a)∼(g)는 본 발명의 실시예에 따라 PSA 바이폴라 소자를 제조하는 공정들을 예시하는 단면도이다 제2도 (a)는 반도체 기판상에 여러 기본층들을 형성하는 공정을 예시하고 있다. 제2도 (a)에서, n+매몰층(2)이 형성된 반도체 기판인 p형 실리콘 기판(1)상에 n-에피택셜층(3)을 형성한 다음, 이 n-에피택셜층(3) 상애 완충용 산화막(4), 질화막(5), 다결정 실리콘막(6) 및 저온증착 산화막(7)을 이 기술분야에서 잘 알려진 공지의 방법으로 순차 형성한다.2 (a) to (g) are cross-sectional views illustrating processes for manufacturing a PSA bipolar device according to an embodiment of the present invention. FIG. 2 (a) illustrates a process of forming various base layers on a semiconductor substrate. Doing. In Fig. 2 (a), n - epitaxial layer 3 is formed on p-type silicon substrate 1, which is a semiconductor substrate on which n + buried layer 2 is formed, and then n - epitaxial layer 3 The upper buffer oxide film 4, the nitride film 5, the polycrystalline silicon film 6 and the low temperature deposition oxide film 7 are sequentially formed by a method well known in the art.
제2도 (b)는 소자 활성영역과 소자 절연산화막을 형성하는 공정을 예시하고 있다. 제2도 (b)에서, 공지의 사진전자 방법을 사용하여 활성영역(9)을 정의한 다음 이외의 부분에 있는 저온증착 산화막(7), 다결정실리콘막(6), 질화막(5), 산화막(4) 및 n-에피택셜층(3)을 순차 제거한다.FIG. 2B illustrates a process of forming the device active region and the device insulating oxide film. In FIG. 2 (b), the low temperature deposition oxide film 7, the polycrystalline silicon film 6, the nitride film 5, and the oxide film (at the portions other than those defined after the active region 9 are defined using a known photoelectron method) 4) and n − epitaxial layer 3 are sequentially removed.
이어, 열산화막(8)을 성장 및 선택적 식각하여 노출된 n+매몰층(2)과 기판(1)의 표면상에 상기 열산화막(8)이 도포되고 또한 n-에피택셜층으로 된 활성영역(9)의 측벽에 상기 측벽 산화막(11)이 도포된다.Then, the growth and selective etching to expose n + buried thermal oxide film 8 layer 2 and the thermally-oxidized film 8 onto the surface of the substrate 1 is applied also n - the active region by the epitaxial layer The sidewall oxide film 11 is applied to the sidewall of (9).
또한, 절연산화막(10)을 소정 두께로 성장한 다음 선택적으로 식각하여 상기 활성영역(9)에서 다결정 실리콘막(6)까지의 측벽에 콜렉터용 측벽 산화막(11)이 형성되고, 또한 이 측벽산화막(11)과 소정 간격으로 형성된 열산화막(8)의 사이에는 상기 메몰층(2)의 끝부분과 기판(1)의 일부분이 노출되는 콜렉터 접촉용 개구가 형성된다.Further, the insulating oxide film 10 is grown to a predetermined thickness and then selectively etched to form a collector sidewall oxide film 11 on the sidewalls from the active region 9 to the polycrystalline silicon film 6, and the sidewall oxide film ( Between the 11) and the thermal oxidation film 8 formed at predetermined intervals, an opening for collector contact is formed in which the end of the buried layer 2 and a portion of the substrate 1 are exposed.
제2도 (c)는 콜렉터 전극을 형성하는 평탄화 공정을 예시하고 있다. 제2도 (c)를 참조하면, 상기 콜렉터 접촉용 개구에 n+다결정 실리큰막(12)을 충진하면서 도포한 다음 이 n+다결정 실리콘막(12)상에 실리사이드층(13)과 저온증착 산화막(14)을 순차 형성한다.2 (c) illustrates the planarization process of forming the collector electrode. FIG. 2 (c) Referring to coating and filling the n + polycrystalline silica keunmak 12 to the collector contact opening, and then the n + polysilicon film 12, the silicide layer on the 13 and the low-temperature deposited oxide (14) is formed sequentially.
이어서, 소정 패턴의 제1감광막(15)을 도포한 다음 그 위에 제2감광막(16)을 형성한 다음 저온증착 산화막층(14)의 표면까지 평탄화 한다.Subsequently, the first photoresist film 15 of a predetermined pattern is applied, and then the second photoresist film 16 is formed thereon, and then planarized to the surface of the low temperature deposition oxide layer 14.
제2도 (d)는 콜렉터 전극을 정의하고 아울러 활성영역을 전개하는 공정을 예시하고 있다. 평탄화 공정에 의해 상기 제2감광막(16), 제1감광막(15) 및 저온증착 산화막(14)을 순차적으로 건식식각한 다음, 상기 실리사이드층(13), n+다결정 실리콘층(12), 다결정 실리콘막(6) 및 질화막(5)을 선택적으로 또한 순차적으로 식각하고, 상기 n+다결정 실리콘층(12)의 노출된 부분에 열산화막(14a)을 선택적으로 형성하여 상기 n+다결정 실리콘층(12)이 다른 전극과 절연되게 한다.2 (d) illustrates a process of defining a collector electrode and developing an active region. The second photoresist layer 16, the first photoresist layer 15, and the low temperature deposition oxide layer 14 are sequentially dry-etched by a planarization process, and then the silicide layer 13, n + polycrystalline silicon layer 12, and polycrystal The silicon film 6 and the nitride film 5 are selectively and sequentially etched, and a thermal oxide film 14a is selectively formed on the exposed portions of the n + polycrystalline silicon layer 12 to form the n + polycrystalline silicon layer ( 12) is insulated from other electrodes.
제2도 (e)는 에미터 전극과 베이스 전극간의 자기정렬 또한 베이스 영역을 형성하는 공정을 예시하고 있다. 상기 제2도 (d)에 도시된 구조에 p+다결정 실리콘(17)과 실리사이드층(18)을 순차 형성한 다음 사진 식각방법에 의해 소정 패턴을 형성하고, 이어 저온증착 산화막(19)을 성장 및 선택적 식각하여 에미터 전극(24)을 정의한다. 이어 노출된 산화막(4)을 습식식각하여 제거한 다음, 다결정 실리콘막을 도포한다.FIG. 2E illustrates a process for forming a self-alignment between the emitter electrode and the base electrode and the base region. P + polycrystalline silicon 17 and silicide layer 18 are sequentially formed in the structure shown in FIG. 2 (d), and then a predetermined pattern is formed by a photolithography method, and then a low temperature deposition oxide film 19 is grown. And selective etching to define the emitter electrode 24. Subsequently, the exposed oxide film 4 is removed by wet etching, and then a polycrystalline silicon film is applied.
또한, 상기 다결정 실리콘막에 붕소이온을 주입한 다음 열처리 공정을 수행하여 실리콘 영역인 상기 n-에피택셜층인 활성영역(9)내에서 활성 및 비활성 영역(21,23)이 형성된다. 이어, 베이스 전극(17)에 측벽 산화막(22)을 형성하기 위해 저온증착 산화막을 증착한 다음 활성영역(9)의 표면이 노출될 때까지 건식식각하면 제2도 (e)와 같은 구조가 된다. 제2도 (f)는 n+다결정 실리콘층으로 된 에미터 전극을 형성하는 공정을 예시하고 있다.In addition, by implanting boron ions into the polycrystalline silicon film and performing a heat treatment process, active and inactive regions 21 and 23 are formed in the active region 9, which is the n-epitaxial layer, which is a silicon region. Subsequently, a low temperature deposition oxide film is deposited to form the sidewall oxide layer 22 on the base electrode 17, and then dry etching until the surface of the active region 9 is exposed to form a structure as shown in FIG. 2E. . FIG. 2 (f) illustrates a process for forming an emitter electrode made of an n + polycrystalline silicon layer.
제2도 (f)에서, 다결정 실리콘의 증착 및 붕소이온의 주입으로 상기 활성영역(9)상에 소정 패턴의 에미터 전극(24)을 형성한다. 상기 에미터 전극(24)은 실리콘 에미터에 대한 확산원으로서 작용한다. 제2도 (g)는 본 발명에 의해 완성된 바이폴라 소자의 단면도이다. 제2도 (g)에서, 제2도 (f)의 구조상에 저온증착 산화막(25)을 형성한 다음 열처리를 하여 소자의 각 영역(21,23,26)을 최종적으로 형성한다.In FIG. 2 (f), the emitter electrode 24 of a predetermined pattern is formed on the active region 9 by deposition of polycrystalline silicon and implantation of boron ions. The emitter electrode 24 acts as a diffusion source for the silicon emitter. 2 (g) is a sectional view of a bipolar element completed by the present invention. In FIG. 2 (g), the low-temperature deposition oxide film 25 is formed on the structure of FIG. 2 (f), and then heat-treated to finally form each region 21, 23, 26 of the device.
이어서, 사진전사 방법 및 건식식각 방법에 의해 전극의 접촉개구를 형성한 다음 금속배선으로 금속전극(29,28,27)을 형성한다.Subsequently, the contact openings of the electrodes are formed by the photo transfer method and the dry etching method, and then the metal electrodes 29, 28, and 27 are formed by metal wiring.
본 발명의 제조방법에 의하면, p+다결정 실리콘층으로 된 베이스 전극과 소자의 활성영역에 대하여 동시에 자기정렬된 n+다결정 실리콘층으로 된 콜렉터 전극을 형성하므로써, 소자의 기판접합 용량 및 활성영역을 감소시킬 수 있고, 또한 저온증착 산화막(10)의 성장과 미세형상 공정등에 의하여 소지간의 전기적 절연을 제공하므로써 매몰층의 역확산의 억제에 의한 유효한 에피택셜층의 두께를 용이하게 제어할 수 있다.According to the manufacturing method of the present invention, the substrate bonding capacity and the active region of the device are formed by forming a collector electrode of the n + polycrystalline silicon layer self-aligned at the same time with respect to the base electrode of the p + polycrystalline silicon layer and the active region of the device. The thickness of the effective epitaxial layer can be easily controlled by suppressing the back diffusion of the buried layer by providing electrical insulation between the substrates by the growth of the low temperature deposition oxide film 10 and the micro-shaping process.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024456A KR950008251B1 (en) | 1992-12-16 | 1992-12-16 | Making method of psa bipolar elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920024456A KR950008251B1 (en) | 1992-12-16 | 1992-12-16 | Making method of psa bipolar elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940016885A KR940016885A (en) | 1994-07-25 |
| KR950008251B1 true KR950008251B1 (en) | 1995-07-26 |
Family
ID=19345735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920024456A KR950008251B1 (en) | 1992-12-16 | 1992-12-16 | Making method of psa bipolar elements |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950008251B1 (en) |
-
1992
- 1992-12-16 KR KR1019920024456A patent/KR950008251B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940016885A (en) | 1994-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100326694B1 (en) | Method for manufacturing semiconductor device using lateral gettering | |
| US4481706A (en) | Process for manufacturing integrated bi-polar transistors of very small dimensions | |
| US4839305A (en) | Method of making single polysilicon self-aligned transistor | |
| JP3152959B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100233834B1 (en) | Method for manufacturing si/sige bipolar transistor | |
| KR870006673A (en) | Fabrication process of self-aligned bipolar transistor structure | |
| KR100272051B1 (en) | Process for manufacture of a p-channel mos gated device with base implant through the contact window | |
| KR970011641B1 (en) | Semiconductor device and method of manufacturing the same | |
| US5073506A (en) | Method for making a self-aligned lateral bipolar SOI transistor | |
| JPS62179764A (en) | Manufacture of bipolar semiconductor device with wall spaser | |
| KR950008251B1 (en) | Making method of psa bipolar elements | |
| EP0146760B1 (en) | One mask technique for substrate contacting in integrated circuits | |
| JP2622047B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2953201B2 (en) | Thin film transistor and method of manufacturing the same | |
| KR950008252B1 (en) | Making method of bipolar tr. | |
| KR930011542B1 (en) | Manufacturing method of bipolar transistor | |
| JP2531688B2 (en) | Method for manufacturing semiconductor device | |
| KR100192981B1 (en) | Bipolar transistor and method of manufacturing the same | |
| KR0161200B1 (en) | Method for fabricating bipolar transistor | |
| JP2524079B2 (en) | Upward structure type bipolar transistor and manufacturing method thereof | |
| JP2883242B2 (en) | Method for manufacturing semiconductor device | |
| JP3109579B2 (en) | Method for manufacturing semiconductor device | |
| JP2712889B2 (en) | Method for manufacturing semiconductor device | |
| KR0137580B1 (en) | Pabrication method of self aligned bipolar transistor | |
| JPH0786586A (en) | Semiconductor device and manufacture thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 19980616 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |