JP3684991B2 - セラミックス薄膜デバイスの製造方法及びセラミックス薄膜デバイス - Google Patents
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【発明の属する技術分野】
本発明は、結晶性に由来する物性(圧電性、強誘電性)を利用した薄膜素子を製造する方法に関し、特に第一の基板上にセラミックス薄膜を形成し、これを第二の基板上に転写してデバイス化する製造方法に関わる。
【0002】
【従来の技術】
機能性薄膜を第一の基板から第二の基板へ転写する方法としては、特開平10−202874号公報に記載の方法がある。同公報中には、第一の基板上に非晶質珪素等による分離層とセラミックス薄膜素子を含んだ構成体を形成し、前記分理層に光を照射することにより、分離層の内部結合力または分離層と接触する層間の密着力を低下させて前記構成体を剥離し、第二の基板上に転写する技術が開示されている。ここでは、セラミックス薄膜素子を第二の基板上に固定する手段としては接着剤がもちいられている。すなわち、第一の基板がセラミックス薄膜素子から引き剥がされた後は第二の基板上に接着剤を介してセラミックス薄膜素子が積層された構造となる。しかしながら通常、セラミックス薄膜には残留応力が存在している。接着剤が柔らかいとき、セラミックス薄膜の伸縮にともなって素子は接着剤ごと変形してしまうため、クラックが生じてしまうという問題があった。このような問題を解決する手段としては、特願平11-224331に示されるような方法が考えられている。この方法では、第二の基板上に金属のように硬い材質の被接合部材を設け、これとセラミックス薄膜素子の上電極とを接合することによって同様な転写がおこなわれている。被接合部材の代表例としては錫が用いられている。金属上への転写であるため、セラミックス薄膜の残留応力によって素子ごと変形することはなくなり、クラックの発生を抑えることが可能となった。
【0003】
【発明が解決しようとする課題】
実施例中において、被接合部材としての錫はしばしば薄膜として第二の基板上に設けられている。具体的な成膜方法は記載されていないが、一般的にはスパッタリングなどの方法によって成膜される。しかしながら、第二の基板表面の材質や状態によっては必ずしも錫と基板との間の密着力を確保することができない。すなわち、セラミックス薄膜素子の上電極と錫とを接合した後、基板を引き剥がす段階で錫と第二の基板との間で剥離してしまうという問題点があった。
【0004】
錫と第二の基板との間の密着力を確保する方法としては、錫の下地層として基板上に別の材料を一層設ける方法がある。チタンや導電性酸化物等が候補として考えられるが、錫との密着力が依然不十分であった。転写の再現性に欠けるため、実際にデバイスを作成する上で歩留まりの向上が望めないという問題点があった。
【0005】
【課題を解決するための手段】
請求項1記載のセラミックス薄膜デバイスの製造方法は、
単結晶のシリコンからなる第一の基板上に下電極及びセラミックス薄膜及び上電極よりなるセラミックス薄膜素子を形成する工程と、
前記第一の基板と異なる第二の基板上に金を成膜する工程と、
前記第一の基板と前記第二の基板とは異なる第三の基板上に錫を成膜する工程と、
前記第三の基板上の錫の表面を弗化処理する工程と、
前記第三の基板上の錫と前記第二の基板上の金とを接合する工程と、
前記第三の基板と前記第二の基板を引き剥がすことによって前記錫を第二の基板上に転写する工程と、
前記第二の基板上に転写された錫の表面を弗化処理する工程と、
前記第二の基板上の錫と前記第一の基板上の前記セラミックス薄膜素子の上電極とを接合する工程と、
前記第一の基板と前記第二の基板を引き剥がすことによって前記セラミックス薄膜素子を前記第二の基板上に転写する工程と、
を含むことを特徴とする。
【0006】
上記方法によれば、第三の基板上に成膜され、第二の基板上に転写された錫と、第二の基板上に成膜された金との密着力を確保することができ、前記錫は強固に第二の基板上に固定されるため、セラミックス薄膜素子を第一の基板上から第二の基板上へ再現性良く転写することができるという効果を有する。
【0009】
請求項2記載のセラミックス薄膜デバイスの製造方法は、前記上電極が金であることを特徴とする。
【0010】
上記構成によれば、錫とセラミックス薄膜素子との間の接合強度も確保されるため、転写の再現性がさらに向上するという効果を有する。
【0011】
また本発明のセラミックス薄膜デバイスは、上記の製造方法をもちいることにより、セラミックス薄膜素子ならびに第二の基板をそれぞれ適した方法で製造することが可能になるため、きわめて高性能なものになる。
【0012】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【0013】
(実施例1)
はじめに第一の基板として単結晶のシリコン基板を用意し、この上に下電極として白金をスパッタリングにより成膜した。次に、セラミックス薄膜の前駆体溶液としてゾル液を調合した。溶媒の主成分としてとして2-n-ブトキシエタノールを用い、これに酢酸鉛三水和物、ジルコニウムアセチルアセトナートならびにチタニウムテトライソポロポキシドを適量溶解し、所望濃度に調整した。この原料ゾル液を前記第一の基板上にスピンコートによって塗布し、適当な温度で乾燥をおこなった。ゾル液の塗布と乾燥を繰り返すことによって所望膜厚の前駆体膜が形成される。これを最後に750℃で1分間焼成することによってチタン酸ジルコン酸鉛(以下PZTと表記)薄膜を得た。さらに上電極として金をスパッタリングによって成膜した。
【0014】
第二の基板上にスパッタリングによって金を成膜した。同様に第三の基板上には錫を成膜した。はじめに第三の基板表面にたいしHFによる弗化処理を施すことにした。処理方法の概略を図1に示す。
【0015】
本実施例ではHFを生成するための原料ガスとしてCF4をもちいている。このガスははじめに容器101によってH2Oと混合され、続けて放電ユニット102へ送り込まれる。ここでH2OとCF4が分解され、同時に二次生成物として反応性のHFが発生する。このHFはH2Oと共に、予め窒素によって置換されている弗化処理容器103内へ送り込まれる。ヒーター104によって適温に加熱された試料106の表面において、
2HF+H2O→HF2 -+H3O+
の反応が生じ、HF2 -によって試料表面が弗化される。ここでは基板上の錫表面が弗化処理された。
【0016】
第三の基板と第二の基板を重ね合わせ、両基板を加熱しながら適当な圧力を印加した。試料断面の模式図を図2の(A)に示す。はじめ、錫薄膜202の表面には弗素原子が結合しているが、ある温度に達するとその結合が切れ始める。代わって錫は金203と結合し、錫と金の共晶が形成される。接合面全体に共晶が形成されることによって接合がより強固になる。充分な時間が経過した後、基板同士を引きはがしたところ、図2の(B)に示されるように、第三の基板201と錫202との界面において剥離が生じ、錫薄膜202が第三の基板上から第二の基板上へ転写された。今度はこの転写された錫薄膜202の表面を弗化処理し、第二の基板と第一の基板とを重ね合わせた。試料断面の模式図を図2の(C)に示す。前述同様に両基板を加熱しながら適当な圧力を加えることによって、PZTの上電極である金と錫が共晶を形成する。十分な時間が経過した後、両基板を引き剥がしたところ、図2の(D)に示されるように、PZTの下電極である白金206と第一の基板との間で剥離が生じ、PZT薄膜素子は第二の基板上へ転写された。剥離位置は常に下電極と第一の基板との間であり、転写の再現性が保証されるようになった。
【0017】
これまでのように、第二の基板上にスパッタリングによって錫薄膜を直接成膜したときは、基板と錫との密着力を稼ぐことができなかった。その結果、基板同士を引き剥がしたとき、第二の基板と錫との間で剥離が生じてしまった。一方、本実施例では、錫を第二の基板上に金を介して転写形成した。金と錫との間で共晶を形成させることによって、きわめて強い接合力を得ることができた。同時に、第二の基板と金との密着力は基板材質に依らず強固であった。その結果、第一の基板と下電極との密着力よりも、常にセラミックス薄膜素子と錫ならびに錫と第二の基板との接合力を相対的に強くすることができた。転写にもっとも有利な膜構成を実現できたといえる。このことは実際にセラミック薄膜デバイスを作製する上で、歩留まりの大幅な向上を約束する。
【0018】
本実施例においては第二の基板表面に直接金を成膜したが、白金を下地層として設けると、金と第二の基板との密着力がさらに強くなり、より転写に有利な構造となることが確かめられた。
【0019】
(実施例2)
実施例1と同様な方法によって第一の基板上に下電極を設け、この上にPZT薄膜および上電極として金を成膜した。
【0020】
第二の基板としてシリコン基板を用意し、これにトランジスタ構造を組み込むため、不純物の拡散によって局所的にn型とp型の伝導領域を交互に形成した。所望の位置にコンタクトホールを形成し、ここにポリシリコンを埋め込むことによってプラグを形成した。さらにこの上にスパッタリングによって金を成膜した。第三の基板上には錫薄膜を形成し、実施例1と同様な手順によって弗化処理を施した。これと第二の基板上に成膜された金とを接合した後、両基板を引き剥がし、錫薄膜を第三の基板上から第二の基板上へ転写した。同様な手順で、今度は第二の基板上の錫薄膜表面を弗化処理し、これと第一の基板上に成膜されたPZT薄膜の上電極(金)とを接合した。両基板を引き剥がしたところPZT薄膜の下電極と第一の基板との間で剥離が生じ、PZT薄膜は上下電極とともに第一の基板上から第二の基板上へ転写された。これをパターニングすることにより、数μm2程度のキャパシターを作製した。また、トランジスタあるいはPZTに電界を印加するため、所望の位置にコンタクトホールを形成してアルミニウム等を堆積した。得られた素子の断面を模式的に図3に示す。
【0021】
301と302はそれぞれ伝導型を制御された領域であり、この部分が第二の基板に予め形成されたトランジスタ部分である。これはポリシリコンプラグ303を介して金薄膜306と接続されている。この金薄膜306上には、第三の基板から転写された錫薄膜307が形成されている。この上に金薄膜308とPZT薄膜309および白金電極310が順に積層されている。これが第一の基板から転写されたPZT薄膜キャパシターである。一方、アルミニウム等の金属で形成されたビット線305もトランジスタ部分と接続されている。これはワード線303の電位を制御することによってキャパシタと電気的に接続される。すなわちトランジスタのオンオフによってビット線は選択的に特定のキャパシタと信号を交換することができる。ここではPZTの強誘電性に起因した自発分極の向きを情報として利用する。それぞれの向きに0と1を対応させることによってメモリとしての機能が発現する。図で説明した構造は特にスタック型と呼ばれ、高集積化を目指したメモリセル構造のひとつである。
【0022】
従来の方法によってこのような構造の強誘電体メモリセルを作製するには、ポリシリコンプラグ上に強誘電体キャパシタを形成する必要がある。しかしながら、強誘電体薄膜の結晶化には酸素雰囲気における高温の熱処理が伴う。このとき、下電極とポリシリコンが酸化して絶縁層が形成されるため、強誘電体にかかる電界が小さくなってしまう。さらにこの絶縁層に電荷が注入することにより、強誘電体の分極反転を打ち消してしまう恐れもある。また、ポリシリコンと下電極が反応を起こすと、電極とさらにその上の強誘電体の結晶性も著しく劣化してしまう。このような現象を回避するためには、バリア層を形成するなどの工夫を施す必要があるが、技術的な課題が依然多い。
【0023】
本実施例では強誘電体薄膜を予め別の基板上で焼成した。成膜温度の制約が無くなるため、メモリ素子としてもっとも適した強誘電体を選択することが可能となる。また、第二の基板表面は酸化雰囲気に曝されることがなくなる。酸化を防止するための構造を考慮する必要が無くなり、その分の工程が簡略化される。素子の積層構造を薄膜の転写によって再現性良く作製できるようになったため、素子性能とともに生産性の劇的な向上が約束された。
【0024】
【発明の効果】
以上述べたように、本発明のセラミックス薄膜デバイスの製造方法によれば、被接合部材である錫薄膜と第二の基板との接合強度を確保することができるため、セラミックス薄膜素子を第一の基板上から第二の基板上へ再現性良く転写できる。
【0025】
また、本発明のセラミックス薄膜デバイスは、第二の基板とセラミックス薄膜素子がそれぞれ最も適した方法によって作製されているため、その性能を最大限発揮することができる。
【図面の簡単な説明】
【図1】 弗化処理工程の概略を示す図。
【図2】 セラミックス薄膜素子の転写工程と薄膜の積層構造を示す図。
【図3】 強誘電体薄膜を用いたメモリーセル構造の一例を示す図。
【符号の説明】
101.CF4とH2Oを混合するための容器
102.放電ユニット
103.弗化処理を施すための容器
104.試料を加熱するためのヒーター
105.除外装置
106.サンプル
201.第三の基板
202.錫薄膜
203.金薄膜
204.第二の基板
205.第一の基板
206.白金下電極
207.PZT薄膜
208.金薄膜
301.n型の伝導領域
302.p型の伝導領域
303.ワード線
304.ポリシリコンプラグ
305.ビット線
306.金薄膜
307.錫薄膜
308.金薄膜
309.PZT薄膜
310.白金電極
311.SiO2
312.絶縁膜
Claims (3)
- 単結晶のシリコンからなる第一の基板上に下電極及びセラミックス薄膜及び上電極よりなるセラミックス薄膜素子を形成する工程と、
前記第一の基板と異なる第二の基板上に金を成膜する工程と、
前記第一の基板と前記第二の基板とは異なる第三の基板上に錫を成膜する工程と、
前記第三の基板上の錫の表面を弗化処理する工程と、
前記第三の基板上の錫と前記第二の基板上の金とを接合する工程と、
前記第三の基板と前記第二の基板を引き剥がすことによって前記錫を第二の基板上に転写する工程と、
前記第二の基板上に転写された錫の表面を弗化処理する工程と、
前記第二の基板上の錫と前記第一の基板上の前記セラミックス薄膜素子の上電極とを接合する工程と、
前記第一の基板と前記第二の基板を引き剥がすことによって前記セラミックス薄膜素子を前記第二の基板上に転写する工程と、
を含むことを特徴とするセラミックス薄膜デバイスの製造方法。 - 前記上電極が金であることを特徴とする請求項1記載のセラミックス薄膜デバイスの製造方法。
- 請求項1乃至2に記載された方法によって作製されることを特徴とするセラミックス薄膜デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000082538A JP3684991B2 (ja) | 2000-03-23 | 2000-03-23 | セラミックス薄膜デバイスの製造方法及びセラミックス薄膜デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000082538A JP3684991B2 (ja) | 2000-03-23 | 2000-03-23 | セラミックス薄膜デバイスの製造方法及びセラミックス薄膜デバイス |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001274345A JP2001274345A (ja) | 2001-10-05 |
JP3684991B2 true JP3684991B2 (ja) | 2005-08-17 |
Family
ID=18599329
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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JP (1) | JP3684991B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4820609B2 (ja) * | 2004-09-10 | 2011-11-24 | パナソニック株式会社 | 圧電共振器を用いたフィルタモジュール、共用器及び通信機器並びにその製造方法 |
KR101599779B1 (ko) * | 2014-07-09 | 2016-03-08 | 한국과학기술원 | 단결정 압전물질층을 포함하는 플라스틱 나노제너레이터의 제조방법 및 이에 의해 제조된 나노제너레이터 |
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- 2000-03-23 JP JP2000082538A patent/JP3684991B2/ja not_active Expired - Fee Related
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---|---|
JP2001274345A (ja) | 2001-10-05 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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