JP3679085B2 - レベルシフト回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、電位シフト回路に関し、特にゲート酸化層のブレークダウンと、ドレイン接合面のブレークダウンの発生を防ぐことのできる電位シフト回路に関する。
【０００２】
【従来の技術】
金属酸化膜半導体トランジスタ（ＭＯＳ）において、ゲート酸化層の品質は、トランジスタ全体の操作特性に直接影響する。例えば、酸化層の電荷の分布は、トランジスタの閾電圧に影響を与え、さらに電荷の存在によって該酸化層のブレークダウン電圧が降下する。
【０００３】
図１に従来の金属酸化膜半導体トランジスタ１０の酸化層における電荷の分布を開示する。金属酸化膜半導体トランジスタ１０は、ゲートとなる金属層１１と、酸化層１２と、基板１３とを含んでなる。一般に、酸化層における電荷の種類は、インタフェーストラップ電荷１４と、酸化層固定電荷１６と、酸化層トラップ電荷１８と、可動電荷２０とに分けられる。
【０００４】
図１に開示するインタフェーストラップ電荷１４は、主に酸化層１２と、基板１３との接合個所において形成される。即ち、酸化層１２と基板１３の接合個所における結晶格子が連接しないために欠陥を有することから、基板１３内のケイ素の原子と、酸化層１１の二酸化ケイ素の分子において、ケイ素とケイ素との連鎖と、ケイ素と酸素との連鎖が分断されてインタフェースとラップ電荷１４が発生する。
【０００５】
図１に開示する酸化層固定電荷１６は、主に酸化層１１と基板１３の接合個所に近接した位置に分布する。酸化層固定電荷１５はプラス電荷であって、かつ充放電によって消失することがない。その発生は、酸化の過程において酸化が突然中止すると、酸化層１２と基板１３との接合個所に存在する大量のケイ素イオンが酸素分子と酸化反応を起こすことができなくなり酸化層１２内に残留することによる。
【０００６】
図１に開示する酸化層トラップ電荷１８は、酸化層１２内に分布し、主に酸化層１２自身の構造上の欠陥によって発生し、電子、もしくは正孔を該欠陥に取り込むことによって通電状態となる。
【０００７】
可動電荷２０は、主に製造工程において、例えばナトリウムイオン、カリウムイオンなどの金属イオンをはじめとする不純物が酸化層１２内を自由に移動するものである。
【０００８】
図２に、図１の金属酸化膜半導体トランジスタ１０の構造を開示する。図示によれば、金属酸化膜半導体トランジスタ１０はｎ型金属酸化膜半導体（NMOS）トランジスタ２２と、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタ２４とを含む。ｎ型金属酸化膜半導体トランジスタ２２は金属によってなるゲート２６と、ｎ型ドーピング領域であるソース２８と、ｎ型ドーピング領域であるドレイン３０と、及び酸化層３１とを含む。また、ｐ型金属酸化膜半導体トランジスタ２４は、金属によってなるゲート３２と、ｐ型ドーピング領域であるソース３４と、ｐ型ドーピング領域であるドーピング領域であるドレイン３６と、及び酸化層３７とを含む。
【０００９】
さらに、ｎ型金属酸化膜トランジスタ２２及びｐ型金属酸化膜トランジスタ２４はｐ型基板３８上に形成され、かつｐ型金属酸化膜半導体２４は該ｐ型基板３８に隣接するｎ型ウェル４０を別途形成し、ソース３４とドレイン３６はｎ型ウェル４０によってｐ型基板３８と隔離され、ｐ型金属酸化膜半導体トランジスタ２４に電流が導通した場合にｎ型ウェル４０を介してチャネルが形成される。
【００１０】
ｎ型金属酸化膜半導体トランジスタ２２は、ゲート２６とドレイン３０との間の電圧差が所定値より大きい場合、半導体材料内の共有結合が外部の電界によって破壊される。また酸化層３１自体も複数の電荷を含むため、かかる外部の電界の影響を受けると酸化層３１内に電子の乱れが発生し、酸化層３１に含まれる電子の数が急増することによって、酸化層３１のブレークダウンが発生してｎ型金属酸化膜半導体２２の特性が破壊され、効力を失う。
【００１１】
同様に、ｐ型金属酸化膜半導体トランジスタ２４は、ゲート３２とドレイン３６との間の電圧差が所定値を越えると、半導体材料内の共有結合が外部の電界によって破壊される。また、酸化層３７自体も複数の電荷を含むため、かかる外部の電界の影響を受けると、酸化層３７内に電子の乱れが発生し、酸化層３７に含まれる電子の数が急増することによって、酸化層３１のブレークダウンが発生し、ｐ型金属酸化膜半導体２４の特性が破壊されて効力を失う。
【００１２】
図３に、従来のレベルシフト回路５０を開示する。図示によれば、レベルシフト回路５０は複数の金属酸化膜半導体トランジスタ５２、５４、５６、５８を含み、金属酸化膜半導体トランジスタ５２、５６はｐ型金属酸化膜半導体トランジスタであって、金属酸化膜半導体トランジスタ５４、５８はｎ型金属酸化膜半導体トランジスタである。また金属酸化膜半導体トランジスタ５４はゲートに電圧Ｖｄｄが接続し、金属酸化膜半導体トランジスタ５２、５６はソースに電圧Ｖｎが接続する、また、入力電圧Ｖｉｎの高レベル電圧値がＶｄｄであって、低レベル電圧値が接地電圧（０Ｖ）である。例えば、仮にＶｎ及びＶｄｄがそれぞれ１０Ｖと３．３Ｖであり、金属酸化膜半導体トランジスタ５２、５４、５６、５８のブレークダウン電圧が１０Ｖであれば、入力電圧Ｖｉｎを高レベル電圧（３．３Ｖ）とすると、金属酸化膜半導体トランジスタ５８は導通し、トランジスタ５４は非導通となる。よって、エンドポイントＢの電圧は接地電圧に近づき、金属酸化膜半導体トランジスタ５２が導通する。同時にエンドポイントＡの電圧が１０Ｖに近づき、この場合金属酸化膜半導体トランジスタ５６は非導通となる。よって、出力電圧Ｖoutが接地電圧に近づく。金属酸化膜半導体トランジスタ５２、５８については、導通状態にあるが、但しドレインとゲートとの間の逆バイアスが１０Ｖに近づく。
【００１３】
上述のように、逆バイアスが金属酸化膜半導体トランジスタ５２、５８のブレークダウン電圧を超えると、ゲート酸化層のブレークダウンが発生し、レベルシフト回路５０の特性が破壊される。同様に、入力電圧Ｖinが低レベル（０Ｖ）の場合、金属酸化膜半導体トランジスタ５８は非導通となり、金属酸化膜半導体トランジスタ５４が導通してエンドポイントＡの電圧が０Ｖに近くなり、同時に金属酸化膜半導体トランジスタ５６が導通してエンドポイントＢの電圧が１０Ｖに近づく。この場合金属酸化膜半導体トランジスタ５２は非導通となる。よって、出力電圧Ｖoutは１０Ｖに近づく。金属酸化膜半導体トランジスタ５４、５６については、導通状態となるが、但しドレインとゲートの間のバイアスが１０Ｖに近づく。
【００１４】
上述のとおり、バイアスが金属酸化膜半導体トランジスタ５４、５６のブレークダウン電圧を超えると、対応する酸化層がブレークダウンして大量のブレークダウン電流が発生し、レベルシフト回路５０の特性を破壊する。
【００１５】
レベルシフト回路５０は、金属酸化膜半導体トランジスタ５２、５４、５６、５８の酸化層が高電圧差の状況下にあってブレークダウンの発生を防ぐためには、レベルシフト回路５０は電圧Ｖｎのレベル（例えば５Ｖ）を制御して金属酸化膜半導体トランジスタ５２、５４、５６、５８を正常に作動さえなければならない。仮に金属酸化膜半導体トランジスタ５２、５４、５６、５８の製造に一般の金属酸化膜半導体トランジスタの製造工程を応用するのであれば、ゲート酸化層自体は電荷のドーピングによって比較的低いブレーク電圧を具えることになり、さらにレベルシフト回路５０を高電圧（Ｖｎ）で操作すると、金属酸化膜半導体トランジスタ５２、５４、５６、５８の低ブレーク電圧の影響を受けて不安定になる。よって、レベルシフト回路５０は低レベルの入力信号を電圧差が過大な高レベル出力信号に転換することができない。
【００１６】
【本発明が解決しようとする課題】
本発明は、ブレークダウンの発生を効果的に防ぐことができるとともに、一般の金属酸化膜半導体トランジスタの製造工程を応用して金属酸化膜半導体トランジスタのブレークダウン電圧を改善し、かつ製造コストの低減を達することのできるレベルシフト回路を提供することを課題とする。
【００１７】
【課題を解決するための手段】
本発明の請求項１に記載のレベルシフト回路は、ｐ型基板上に形成され、入力電圧を出力電圧に転換するレベルシフト回路において、ソースが第１の電源電圧を供給する第１の電源供給手段に接続された第１のｐ型金属酸化膜半導体トランジスタと、ソースが前記第１の電源供給手段に接続され、ドレインが前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートが前記第１のｐ型金属酸化膜半導体トランジスタのドレインに接続された第２のｐ型金属酸化膜半導体トランジスタと、ソースが前記第１のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第２のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに参考電圧が印加された第３のｐ型金属酸化膜半導体トランジスタと、ソースが前記第２のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに前記参考電圧が印加された第４のｐ型金属酸化膜半導体トランジスタと、前記第３のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第３のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ソースに前記入力電圧が印加され、ゲートが第２の電源電圧を供給する第２の電源供給手段に接続された第５のｎ型金属酸化膜半導体トランジスタと、前記第４のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第４のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが前記第２の電源供給手段に接続された第６のｎ型金属酸化膜半導体トランジスタと、ドレインが前記第６のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧が印加される第７のｎ型金属酸化膜半導体トランジスタとを有し、前記第４のｐ型金属酸化膜半導体トランジスタのドレインと前記第６のｎ型金属酸化膜半導体トランジスタのドレインとの接続点から前記出力電圧を出力する構成とされており、前記参考電圧は、前記第５のｎ型金属酸化膜半導体トランジスタが導通したときに、前記第３のｐ型金属酸化膜半導体トランジスタが非導通し、前記第６のｎ型金属酸化膜半導体トランジスタ及び前記第７のｎ型金属酸化膜トランジスタが導通したときに、前記第４のｐ型金属酸化膜トランジスタが非導通する電圧に設定されており、少なくとも前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第６のｎ型金属酸化膜半導体トランジスタは、ドレインが前記ｐ型基板上に形成されたｎ型ウェル及び前記ｎ型ウェル内に形成された第１Ｎ＋ドーピング領域とから構成され、ソースが前記ｐ型基板上に形成された第２Ｎ＋ドーピング領域から構成され、ゲートが、前記ｐ型基板上の、第１Ｎ＋ドーピング領域と前記第２Ｎ＋ドーピング領域との間に酸化膜を介して形成された構成とされたことを特徴とする。
【００２１】
請求項２のレベルシフト回路は、ｐ型基板上に形成され、入力電圧を出力電圧に転換するレベルシフト回路において、ソースが第１の電源電圧を供給する第１の電源供給手段に接続された第１のｐ型金属酸化膜半導体トランジスタと、ソースが前記第１の電源供給手段に接続され、ドレインが前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートが前記第１のｐ型金属酸化膜半導体トランジスタのドレインに接続された第２のｐ型金属酸化膜半導体トランジスタと、ソースが前記第１のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第２のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに参考電圧が印加された第３のｐ型金属酸化膜半導体トランジスタと、ソースが前記第２のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに前記参考電圧が印加された第４のｐ型金属酸化膜半導体トランジスタと、前記第３のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第３のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが第２の電源電圧を供給する第２の電源供給手段に接続された第５のｎ型金属酸化膜半導体トランジスタと、前記第４のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第４のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが前記第２の電源供給手段に接続された第６のｎ型金属酸化膜半導体トランジスタと、ドレインが前記第６のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧を反転した電圧が印加される第７のｎ型金属酸化膜半導体トランジスタと、ドレインが前記第５のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧が印加される第８のｎ型金属酸化膜半導体トランジスタとを有し、前記第４のｐ型金属酸化膜半導体トランジスタのドレインと前記第６のｎ型金属酸化膜半導体トランジスタのドレインとの接続点から前記出力電圧を出力する構成とされ、前記参考電圧は、前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第８のｎ型金属酸化膜半導体トランジスタが導通したときに、前記第３のｐ型金属酸化膜半導体トランジスタが非導通し、前記第６のｎ型金属酸化膜半導体トランジスタ及び前記第７のｎ型金属酸化膜トランジスタが導通したときに、前記第４のｐ型金属酸化膜トランジスタが非導通する電圧に設定されており、少なくとも前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第６のｎ型金属酸化膜半導体トランジスタは、ドレインが前記ｐ型基板上に形成されたｎ型ウェル及び前記ｎ型ウェル内に形成された第１Ｎ＋ドーピング領域とから構成され、ソースが前記ｐ型基板上に形成された第２Ｎ＋ドーピング領域から構成され、ゲートが、前記ｐ型基板上の、第１Ｎ＋ドーピング領域と前記第２Ｎ＋ドーピング領域との間に酸化膜を介して形成された構成とされたことを特徴とする。
【００３１】
【発明の実施の形態】
この発明は、ゲート酸化層、ドレイン接合面に発生するブレークダウンを抑制することのできるレベルシフト回路を提供するものであって、少なくとも一以上の相補型金属酸化膜半導体トランジスタを具えてなり、該相補型金属酸化膜半導体トランジスタは、ｐ型金属酸化膜半導体トランジスタと、ｎ型金属酸化膜半導体トランジスタとを含んでなる。
【００３２】
かかるレベルシフト回路の構造と特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【００３３】
【第１の実施例】
図４に、この発明におけるｎ型金属酸化膜半導体トランジスタ６０の構造を開示する。図示によれば、ｎ型金属酸化膜半導体６０は、金属、もしくは複合結晶ケイ素によってなるゲート６２と、ｎ型ドーピング領域であるソース６４と、ｎ型ドーピング領域であるドレイン６６と、ｐ型基板６８と、酸化層６７と、ｎ型ウェル７０とを含んでなり、該ｎ型ウェルはドレイン６６とｐ型基板６８との間に形成されてドレイン６６とｐ型基板６８とが直接接触してＰＮ接合面を形成しないように隔離し、さらにｎ型ウェル７０によってｐ型基板６８とドレイン６６との間のブレークダウン電圧を高めて、ドレイン６６とｐ型基板６８の接合面にブレークダウン現象の発生を防ぐ。
【００３４】
図５に、本発明によるレベルシフト回路８０を開示する。図示によれば、レベルシフト回路８０は複数の金属酸化膜半導体トランジスタ８２、８４、８６、８８、９０、９２、９４を含んでなる。金属酸化膜半導体トランジスタ８６、８８、９０、９２はｐ型金属酸化膜半導体トランジスタであって、金属酸化膜半導体トランジスタ８２、８４、９４はｎ型金属酸化膜半導体トランジスタである。ここで注意すべき点は、金属酸化膜半導体トランジスタ８４、９４は図４に開示するｎ型金属酸化膜半導体トランジスタ６０を使用し、金属酸化膜半導体トランジスタ８２は従来のｎ型金属酸化膜半導体トランジスタを使用する点である。
【００３５】
金属酸化膜半導体トランジスタ８８、９０のソースは電圧供給元Ｖｎに接続し、金属酸化膜半導体トランジスタ８８、９０はクロスカップリング方式で接続する。金属酸化膜半導体トランジスタ８６、９２のゲートは参考電圧Ｖｋに接続し、金属酸化膜半導体トランジスタ８４、９４のゲートは電圧供給元Ｖｄｄに接続する。入力電圧Ｖｉｎの高レベル電圧値はＶｄｄであって、低レベル電圧値は接地電圧（０Ｖ）である。
【００３６】
以下、レベルシフト回路８０の操作について詳述する。仮に入力電圧Ｖｉｎの高レベル電圧値Ｖｄｄが３．３Ｖであり、参考電圧Ｖｋは３．３Ｖであり、電源供給元Ｖｎは１０Ｖであり、かつブレークダウン電圧は１０Ｖである。入力電圧Ｖｉｎが高レベル（３．３Ｖ）の場合、金属酸化膜半導体トランジスタ９４は非導通となり、金属酸化膜半導体トランジスタ８２、８４は導通してエンドポイントＢの電圧が接地電圧（０Ｖ）に近づく。金属酸化膜半導体トランジスタ８６、９２のゲートが参考電圧Ｖｋ（３．３Ｖ）に接続することによって、金属酸化膜半導体トランジスタ８６は非導通となり、エンドポイントＢの電圧（０Ｖ）はエンドポイントＣに伝送されなくなる。また、金属酸化膜半導体トランジスタ８６のソース（エンドポイントＣ）電圧が上昇し、ゲート電圧（３．３Ｖ）と、その閾電圧Ｖｔの和を超えると、金属酸化膜半導体トランジスタ８６が通電し、金属酸化膜半導体トランジスタ８６のソース電圧がゲート電極と、その閾電圧の和に比して低くなるまで徐々に調整される。よって、金属酸化膜半導体トランジスタ９０が導通してエンドポイントＤの電圧が１０Ｖに近づく。
【００３７】
金属酸化膜半導体トランジスタ９０については、ゲートとドレインとの間の電圧差が６．６Ｖに近づき、このためブレークダウンが発生しなくなる。同様に、金属酸化膜半導体トランジスタ８８のゲートとドレインとの電圧差が６．６Ｖに近づくため、同じくブレークダウンが発生しない。
【００３８】
最後に、エンドポイントＤの電圧が１０Ｖに近づき、金属酸化膜半導体トランジスタ９２の導通によってエンドポイントＡの電圧が１０Ｖに近づく。
【００３９】
上述のとおり、実施例においてはエンドポイントＢからエンドポイントＣに電圧０Ｖが伝送されることによって発生する金属酸化膜半導体トランジスタ８８、９０のブレークダウンを防ぐことができる。
【００４０】
入力電圧Ｖｉｎが低レベル（０Ｖ）の場合、金属酸化膜半導体トランジスタ８２は非導通となり、金属酸化膜半導体トランジスタ９４が導通してエンドポイントＡの電圧が接地電圧（０Ｖ）に近づく。金属酸化膜半導体トランジスタ８６、９２のゲートが参考電圧Ｖｋ（３．３Ｖ）に接続することによって、エンドポイントＡの電圧（０Ｖ）はエンドポイントＣに伝送されなくなる。また、金属酸化膜半導体トランジスタ９２のソース（エンドポイントＤ）電圧が上昇し、ゲート電圧（３．３Ｖ）と、その閾電圧Ｖｔの和を超えると、金属酸化膜半導体トランジスタ９２が通電し、金属酸化膜半導体トランジスタ９２のソース電圧がゲート電極と、その閾電圧の和に比して低くなるまで徐々に調整される。よって、金属酸化膜半導体トランジスタ８８が導通してエンドポイントＣの電圧が１０Ｖに近づく。
【００４１】
金属酸化膜半導体トランジスタ８８については、ゲートとドレインとの間の電圧差が６．６Ｖに近づき、このためブレークダウンが発生しなくなる。同様に、金属酸化膜半導体トランジスタ９０のゲートとドレインとの電圧差が６．６Ｖに近づくため、同じくブレークダウンが発生しない。
【００４２】
最後に、エンドポイントＣの電圧が１０Ｖに近づき、金属酸化膜半導体トランジスタ８６の導通によってエンドポイントＢの電圧が１０Ｖに近づく。
【００４３】
上述のとおり、実施例においてはエンドポイントＡからエンドポイントＤに電圧０Ｖが伝送されることによって発生する金属酸化膜半導体トランジスタ８８、９０のブレークダウンを防ぐことができる。また、金属酸化膜半導体トランジスタ８４、９４を作動させる過程において受けなければならないドレインエンドポイントの電圧（１０Ｖ）は、その接合面のブレークダウン電圧より高い。よって、実施例において金属酸化膜半導体トランジスタ８４、９４は、図４に開示するｎ型金属酸化膜半導体トランジスタ６０の構造を用いることによって、高いブレークダウン電圧特性を具えるようにする。
【００４４】
【第２の実施例】
図６に、第２の実施例によるレベルシフト回路１００を開示する。図示によれば、レベルシフト回路１００は複数の金属酸化膜半導体トランジスタ８２、８４、８６、８８、９０、９２、９４、１０２及びインバータ１０４を含んでなる。金属酸化膜半導体トランジスタ８６、８８、９０、９２はｐ型金属酸化膜半導体トランジスタであって、金属酸化膜半導体トランジスタ８６、８４、９４、１０２はｎ型金属酸化膜半導体トランジスタである。ここで注意すべき点は、金属酸化膜半導体トランジスタ８４、９４は図４に開示するｎ型金属酸化膜半導体トランジスタ６０を使用し、金属酸化膜半導体トランジスタ８２、１０２は従来のｎ型金属酸化膜半導体トランジスタを使用する点である。
【００４５】
金属酸化膜半導体トランジスタ８８、９０のソースは電圧供給元Ｖｎに接続し、金属酸化膜半導体トランジスタ８８、９０はクロスカップリング方式で接続する。金属酸化膜半導体トランジスタ８６、９２のゲートは参考電圧Ｖｋに接続し、金属酸化膜半導体トランジスタ８４、９４のゲートは電圧供給元Ｖｄｄに接続する。入力電圧Ｖｉｎの高レベル電圧値はＶｄｄであって、低レベル電圧値は接地電圧（０Ｖ）である。また、インバータ１０４は金属酸化膜半導体トランジスタ８２、１０２のゲートに接続する。
【００４６】
以下、レベルシフト回路１００の操作について詳述する。仮に入力電圧Ｖｉｎの高レベル電圧値Ｖｄｄが３．３Ｖであり、参考電圧Ｖｋは３．３Ｖであり、電源供給元Ｖｎは１０Ｖであり、かつ酸化層ブレークダウン電圧、及び接合面ブレークダウン電圧は、いずれも１０Ｖである。入力電圧Ｖｉｎが低レベル（０Ｖ）の場合、金属酸化膜半導体トラジスタ９４、１０２は非導通となり、金属酸化膜半導体トランジスタ８２、８４は導通してエンドポイントＢの電圧が接地電圧（０Ｖ）に近づく。金属酸化膜半導体トランジスタ８６、９２のゲートが参考電圧Ｖｋ（３．３Ｖ）に接続することによって、エンドポイントＢの電圧（０Ｖ）はエンドポイントＣに伝送されなくなる。また、金属酸化膜半導体トランジスタ８６のソースエンドポイントＣ電圧が上昇し、ゲート電圧（３．３Ｖ）と、その閾電圧Ｖｔとの和を超えると、金属酸化膜半導体トランジスタ８６が通電し、金属酸化膜半導体トランジスタ８６のソース電圧がゲート電極と、その閾電圧との和に比して低くなるまで徐々に調整される。よって、金属酸化膜半導体トランジスタ９０が導通してエンドポイントＤの電圧が１０Ｖに近づく。
【００４７】
金属酸化膜半導体トランジスタ９０については、ゲートとドレインとの間の電圧差が６．６Ｖに近づき、このためブレークダウンが発生しなくなる。同様に、金属酸化膜半導体トランジスタ８８のゲートとドレインとの電圧差が６．６Ｖに近づくため、同じくブレークダウンが発生しない。
【００４８】
最後に、エンドポイントＤの電圧が１０Ｖに近づき、金属酸化膜半導体トランジスタ９２の導通によってエンドポイントＡの電圧が１０Ｖに近づく。
【００４９】
上述のとおり、第２の実施例においてはエンドポイントＢからエンドポイントＣに電圧０Ｖが伝送されることによって発生する金属酸化膜半導体トランジスタ８８、９０のブレークダウンを防ぐことができる。
【００５０】
入力電圧Ｖｉｎが高レベル（３．３Ｖ）の場合、金属酸化膜半導体トランジスタ８２は非導通となり、金属酸化膜半導体トランジスタ９４、１０２が導通してエンドポイントＡの電圧が接地電圧０Ｖに近づく。金属酸化膜半導体トランジスタ８６、９２のゲートが参考電圧Ｖｋ（３．３Ｖ）に接続することによって、エンドポイントＡの電圧（０Ｖ）はエンドポイントＣに伝送されなくなる。また、金属酸化膜半導体トランジスタ９２のソース（エンドポイントＤ）電圧が上昇し、ゲート電圧（３．３Ｖ）と、その閾電圧Ｖｔとの和を超えると、金属酸化膜半導体トランジスタ９２が通電し、金属酸化膜半導体トランジスタ９２のソース電圧がゲート電極と、その閾電圧との和に比して低くなるまで徐々に調整される。よって、金属酸化膜半導体トランジスタ８８が導通してエンドポイントＣの電圧が１０Ｖに近づく。
【００５１】
金属酸化膜半導体トランジスタ８８については、ゲートとドレインとの間の電圧差が６．６Ｖに近づき、このためブレークダウンが発生しなくなる。同様に、金属酸化膜半導体トランジスタ９０のゲートとドレインとの電圧差が６．６Ｖに近づくため、同じくブレークダウンが発生しない。
【００５２】
最後に、エンドポイントＣの電圧が１０Ｖに近づき、金属酸化膜半導体トランジスタ８６の導通によってエンドポイントＢの電圧が１０Ｖに近づく。
【００５３】
上述のとおり、第２の実施例においてはエンドポイントＡからエンドポイントＤに電圧０Ｖが伝送されることによって発生する金属酸化膜半導体トランジスタ８８、９０のブレークダウンを防ぐことができる。また、金属酸化膜半導体トランジスタ８４、９４を作動させる過程において受けなければならないドレインエンドポイントの電圧（１０Ｖ）は、その接合面のブレークダウン電圧より高い。よって、第２の実施例において金属酸化膜半導体トランジスタ８４、９４は、図４に開示するｎ型金属酸化膜半導体トランジスタ６０の構造を用いることによって、高いブレークダウン電圧特性を具えるようにする。
【００５４】
図３、図５、図６に開示するように、従来のレベルシフト回路５０は、ブレークダウンによって低レベル電圧（Ｖｄｄ）から高レベル（Ｖｎ）への転換を順調に行うことができない。但し、レベルシフト回路５０を一次回路とし、レベルシフト回路８０、もしくはレベルシフト回路１００を二次回路とした場合、レベルシフト回路５０の出力電圧をレベルシフト回路８０、もしくはレベルシフト回路１００の入力電圧として、さらに転換を行うことができる。例えば、レベルシフト回路５０の入力電圧Ｖｉｎの高レベルを３．３Ｖとし、低レベルを接地電圧とし、かつ電源供給元Ｖｎを５Ｖとした場合、出力電圧Ｖｏｕｔは５Ｖか、もしくは０Ｖとなり、かつゲートとドレインとの間の電圧差はブレークダウン電圧より低くなる。次いで、レベルシフト回路５０の出力電圧Ｖｏｕｔを次のレベルシフト回路８０、もしくはレベルシフト回路１００の入力電圧Ｖｉｎとしてレベル転換の動作を実行する。
【００５５】
ここで注意すべき点は、二次回路の低レベルＶｄｄは５ｖであって、レベルシフト回路８０、もしくはレベルシフト回路１００の出力電圧Ｖｏｕｔの高レベルを１０Ｖとし、低レベルを接地電圧（０Ｖ）としても、必要とするレベル転換の目的を達成することができ、トランジスタのゲートとドレインを跨ぐ電圧を減少させることができる点であって、かかる設定も同様にこの発明の範囲に属するものとする。
【００５６】
この発明によるレベルシフト回路８０、１００は、参考電圧Ｖｋによって金属酸化膜半導体トランジスタ８６、９２の導通、非導通を制御して、接地電圧が金属酸化膜半導体トランジスタ８６、９２を介して金属酸化膜半導体トランジスタ８８、９０のゲートに伝送されて酸化層のブレークダウンが発生する現象を防ぐことができる。また、一般の金属酸化膜半導体トランジスタの製造工程において、ドレインと基板との間にｎ型ウェル構造を打ち込むことによってレベルシフト回路８０、１００内の金属酸化膜半導体トランジスタ８４、９４のフレークダウン電圧を高め、レベルシフト回路８０、１００がドレインの基板に対する高い電圧差を受けてブレークダウンが発生することを防ぐことができる。さらに、該ｎ型ウェル構造を打ち込む工程は、余剰の特殊な製造工程を必要としないため、一般の金属酸化膜半導体トランジスタの製造工程を応用して完成させることができ、金属酸化膜半導体トランジスタのブレークダウン電圧を改善するのみならず、製造工程における低コストを達成することができる。
【００５７】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲の範囲に属する。
【００５８】
【発明の効果】
本発明によるレベルシフト回路は、トランジスタのゲート酸化層と、ドレイン接合面におけるブレークダウンの発生を効果的に防ぐことができるとともに、その製造工程において一般の金属酸化膜半導体トランジスタの製造工程を応用して金属酸化膜半導体トランジスタのブレークダウン電圧を改善するため、製造コストを低減させる効果を具える。
【図面の簡単な説明】
【図１】従来の金属酸化膜半導体トランジスタの酸化層に分布する電荷にかかる説明図である。
【図２】図１に開示する金属酸化膜半導体トランジスタの構造を表わす説明図である。
【図３】従来のレベルシフト回路を表わす説明図である。
【図４】この発明によるｎ型金属酸化膜半導体トランジスタの構造を表わす説明図である。
【図５】第１の実施例によるレベルシフト回路を表わす説明図である。
【図６】第２の実施例によるレベルシフト回路を表わす説明図である。
【符号の説明】
１０、５２、５４、５６、５８、８２、８４、８６、８８、９０、９２、９４、１０２ 金属酸化膜半導体トランジスタ
１１ 金属層
１２、３１、３７、６７ 酸化層
１３、３８、６８ 基板
１４ インタフェーストラップ電荷
１６ 酸化層固定電荷
１８ 酸化層トラップ電荷
２０ 可動電荷
２２、６０ ｎ型金属酸化膜半導体トランジスタ
２４ ｐ型金属酸化膜半導体トランジスタ
２６、３２、６２ ゲート
２８、３４、６４ ソース
３０、３６、６６ ドレイン
４０、７０ ｎ型ウェル
５０、８０、１００ レベルシフト回路
１０４ インバータ

Claims (2)

1. ｐ型基板上に形成され、入力電圧を出力電圧に転換するレベルシフト回路において、
   ソースが第１の電源電圧を供給する第１の電源供給手段に接続された第１のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第１の電源供給手段に接続され、ドレインが前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートが前記第１のｐ型金属酸化膜半導体トランジスタのドレインに接続された第２のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第１のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第２のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに参考電圧が印加された第３のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第２のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに前記参考電圧が印加された第４のｐ型金属酸化膜半導体トランジスタと、
   前記第３のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第３のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ソースに前記入力電圧が印加され、ゲートが第２の電源電圧を供給する第２の電源供給手段に接続された第５のｎ型金属酸化膜半導体トランジスタと、
   前記第４のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第４のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが前記第２の電源供給手段に接続された第６のｎ型金属酸化膜半導体トランジスタと、
   ドレインが前記第６のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧が印加される第７のｎ型金属酸化膜半導体トランジスタとを有し、
   前記第４のｐ型金属酸化膜半導体トランジスタのドレインと前記第６のｎ型金属酸化膜半導体トランジスタのドレインとの接続点から前記出力電圧を出力する構成とされており、
   前記参考電圧は、前記第５のｎ型金属酸化膜半導体トランジスタが導通したときに、前記第３のｐ型金属酸化膜半導体トランジスタが非導通し、前記第６のｎ型金属酸化膜半導体トランジスタ及び前記第７のｎ型金属酸化膜トランジスタが導通したときに、前記第４のｐ型金属酸化膜トランジスタが非導通する電圧に設定されており、
   少なくとも前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第６のｎ型金属酸化膜半導体トランジスタは、ドレインが前記ｐ型基板上に形成されたｎ型ウェル及び前記ｎ型ウェル内に形成された第１Ｎ＋ドーピング領域とから構成され、
   ソースが前記ｐ型基板上に形成された第２Ｎ＋ドーピング領域から構成され、
   ゲートが、前記ｐ型基板上の、第１Ｎ＋ドーピング領域と前記第２Ｎ＋ドーピング領域との間に酸化膜を介して形成された構成とされたことを特徴とするレベルシフト回路。
2. ｐ型基板上に形成され、入力電圧を出力電圧に転換するレベルシフト回路において、
   ソースが第１の電源電圧を供給する第１の電源供給手段に接続された第１のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第１の電源供給手段に接続され、ドレインが前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートが前記第１のｐ型金属酸化膜半導体トランジスタのドレインに接続された第２のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第１のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第２のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに参考電圧が印加された第３のｐ型金属酸化膜半導体トランジスタと、
   ソースが前記第２のｐ型金属酸化膜半導体トランジスタのドレイン及び前記第１のｐ型金属酸化膜半導体トランジスタのゲートに接続され、ゲートに前記参考電圧が印加された第４のｐ型金属酸化膜半導体トランジスタと、
   前記第３のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第３のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが第２の電源電圧を供給する第２の電源供給手段に接続された第５のｎ型金属酸化膜半導体トランジスタと、
   前記第４のｐ型金属酸化膜半導体トランジスタと相補型金属酸化膜トランジスタを構成しており、ドレインが前記第４のｐ型金属酸化膜半導体トランジスタのドレインに接続され、ゲートが前記第２の電源供給手段に接続された第６のｎ型金属酸化膜半導体トランジスタと、
   ドレインが前記第６のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧を反転した電圧が印加される第７のｎ型金属酸化膜半導体トランジスタと、
   ドレインが前記第５のｎ型金属酸化膜半導体トランジスタのソースに接続され、ソースが接地に接続され、ゲートに前記入力電圧が印加される第８のｎ型金属酸化膜半導体トランジスタとを有し、
   前記第４のｐ型金属酸化膜半導体トランジスタのドレインと前記第６のｎ型金属酸化膜半導体トランジスタのドレインとの接続点から前記出力電圧を出力する構成とされ、
   前記参考電圧は、前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第８のｎ型金属酸化膜半導体トランジスタが導通したときに、前記第３のｐ型金属酸化膜半導体トランジスタが非導通し、前記第６のｎ型金属酸化膜半導体トランジスタ及び前記第７のｎ型金属酸化膜トランジスタが導通したときに、前記第４のｐ型金属酸化膜トランジスタが非導通する電圧に設定されており、
   少なくとも前記第５のｎ型金属酸化膜半導体トランジスタ及び前記第６のｎ型金属酸化膜半導体トランジスタは、ドレインが前記ｐ型基板上に形成されたｎ型ウェル及び前記ｎ型ウェル内に形成された第１Ｎ＋ドーピング領域とから構成され、
   ソースが前記ｐ型基板上に形成された第２Ｎ＋ドーピング領域から構成され、
   ゲートが、前記ｐ型基板上の、第１Ｎ＋ドーピング領域と前記第２Ｎ＋ドーピング領域との間に酸化膜を介して形成された構成とされたことを特徴とするレベルシフト回路。

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