JP3674883B2 - 強誘電性メモリ素子の情報記録方法 - Google Patents
強誘電性メモリ素子の情報記録方法 Download PDFInfo
- Publication number
- JP3674883B2 JP3674883B2 JP14278496A JP14278496A JP3674883B2 JP 3674883 B2 JP3674883 B2 JP 3674883B2 JP 14278496 A JP14278496 A JP 14278496A JP 14278496 A JP14278496 A JP 14278496A JP 3674883 B2 JP3674883 B2 JP 3674883B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- ferroelectric film
- well
- charge
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 16
- 230000010287 polarization Effects 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 6
- 230000005283 ground state Effects 0.000 claims description 3
- 239000003990 capacitor Substances 0.000 description 24
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は強誘電性メモリ素子の情報記録方法に係り、さらに詳細には強誘電性キャパシタにより誘導されたゲート絶縁膜の電荷を別途の経路に沿って排出させる非破壊的記録／再生（ＮＤＷＲ：NonDestructive Write and Read ）方式の強誘電性メモリ素子の情報記録方法に関する。
【０００２】
【従来の技術】
一般的な強誘電性キャパシタは分極反転、即ち正分極及び負分極の状態で情報を貯蔵する媒体である。分極状態の判断のための方法には一定の信号を強誘電性キャパシタに印加して、これから発生される信号を感知する方法と、記録時に限って分極反転が起こり再生時には分極反転が起こらないＮＤＲＯ（NonDestructive Reading Operation）方法とがある。ＮＤＲＯ方式のキャパシタは通常のキャパシタとは違う新たな構造を有する。
【０００３】
図１はＮＤＲＯ方式の強誘電性キャパシタが適用された強誘電性メモリ素子の単位構造を示しており、図２及び図３は強誘電性キャパシタの分極状態による情報の再生動作を示している。
図１を参照すれば、接地されている基板１に備えられたトランジスタは、ウェルの両端に位置するドレイン２及びソース３、ウェルの上部に順に積層されたゲート絶縁層４及びゲート電極５を具備する。そして、キャパシタは前記ゲート電極５上に備えられるが、前記ゲート電極５上に積層された強誘電体膜６、そしてこの上部電極７を具備する。前記ゲート電極５は前記キャパシタの下部電極としての役割を果たす。即ち、前記トランジスタとキャパシタが前記ゲート電極５をそれぞれの電極として共有する。
【０００４】
このようなＮＤＲＯ方式の強誘電性メモリ素子はトランジスタのソースにキャパシタが連結される既存の強誘電性メモリ素子とは違ってゲートにキャパシタが連結されている。このような強誘電性メモリ素子の動作において、上部電極７からグラウンドの方に情報を記録するためにワード電圧を加えるとゲート絶縁層４に電荷が誘起される。
【０００５】
図２はソース３とドレイン２間に電流が流れる状態即ち、ｐ−ウェル１ａのオン又はハイ状態を示し、これに反して、図３はオフ又はロー状態を示している。図２はトランジスタがｎｐｎ型であり、キャパシタの強誘電体の上下が陽極と陰極に分離され、これによりゲート絶縁層の下部は負の電荷が誘導される状態を示す。従って、前記ｐ−ウェル１ａには負のチャネルが形成され、結果的にソース３とドレイン２との間には電流が流れるようになる。
【０００６】
図３は図２とは反対に、キャパシタの強誘電体の上下部位が陰極と陽極とに分極され、これによりゲート絶縁層４の上下部が正と負の電荷が誘起された状態を示す。従って、前記ｐ−ウェルには正のチャネルが形成され、結果的にソース３とドレイン２との間には電流が流れなくなる。
以上、ゲート絶縁層４の誘導電荷の正負によりドレイン２とソース３間のウェルには負又は正のチャネルが形成される。したがって、情報を読み出す時には、チャネルの正・負の状態によりゲート電圧が印加されない状態でドレイン２とソース３間に電流が流れる（“オン”）状態か、又は流れない（“オフ”）状態かを検知することにより強誘電体膜の分極状態即ち、記録された２進の論理的な状態の情報が読み取れる。
【０００７】
【発明が解決しようとする課題】
このような方式は、情報の読取時にキャパシタの分極反転の起きる破壊的な再生動作を必要とする既存の強誘電性メモリ素子とは異なって、キャパシタの強誘電体層に分極反転の起きない非破壊的な再生動作（ＮＤＲＯ）が可能となる長所がある。しかしながら、このようなＮＤＲＯ方式の強誘電性メモリ素子はキャパシタに情報を書き込んでゲート絶縁層に電荷が誘導されなければならないので高いワード電圧が求められる。さらに、情報を再生する時とは違って、情報書込時に強誘電体を図２と図３に示されたように陰極及び陽極に分極させるべきなので、記録時の強誘電体膜の分極反転により相変わらず疲労が生じる恐れがある。このような疲労はキャパシタの寿命を縮めるので、記録時における強誘電体の分極反転による疲労減少を避ける必要がある。このような疲労を減らし得る方法としては特殊な素材の電極を用いても良いが、この場合は強誘電体膜の分極量が減少される恐れがある。
【０００８】
本発明の目的は情報再生は無論、記録時にも強誘電体膜に分極反転が起こらないように構造が改善された強誘電性メモリ素子の情報記録方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る強誘電性メモリ素子は、ウェルを中心にして両側にソース及びドレインが形成された基板と、前記ウェルの上部に設けられるゲート絶縁層と、前記ゲート絶縁層の上部に設けられるゲート電極と、前記ゲート電極の上部に設けられ、その分極状態により前記ゲート電極に対応電荷を誘導する強誘電体膜と、前記強誘電体膜の上部に設けられる上部電極と、前記ゲート電極と電気的に接続されて前記ゲート絶縁層に誘起された電荷を排出させるための電荷排出手段とを具備する。
【００１０】
本発明に係る強誘電性メモリ素子の情報記録方法は、ウェルを中心にして両側にソース及びドレインが形成された基板と、前記ウェルの上部に設けられるゲート絶縁層と、前記ゲート絶縁層の上部に設けられるゲート電極と、前記ゲート電極の上部に設けられ、その分極状態により前記ゲート電極に対応電荷を誘導する強誘電体膜と、前記強誘電体膜の上部に設けられる上部電極とを具備する強誘電性メモリ素子の情報記録方法であって、２進の論理的な情報の記録時、前記ウェルを通じた前記ソースとドレインの間の電流の流れを許容して論理的に"ハイ"状態にするために、ウェルをグラウンドさせた状態で前記上部電極に電圧を印加して前記強誘電体膜により前記ゲート電極の強誘電体膜側に前記印加電圧と同極性の電荷、ウェル側に前記印加電圧と逆極性の電荷を誘導し、前記ウェルを通じた前記ソースとドレイン間の電流の流れを遮って論理的に"ロー"状態にするために、前記上部電極を０Ｖの電圧またはグラウンド状態とし、前記強誘電体膜の分極を残留させたまま、前記ゲート絶縁層の強誘電体膜側に誘導された前記印加電圧と同極性の電荷を前記ゲート電極を通じて直接放出させることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図４において、接地されている基板１０に備えられたトランジスタは、ウェル１０ａを中心にして両側に位置するドレイン２０及びソース３０、ウェル１０ａの上部に順次積層されたゲート絶縁層４０及びゲート電極５０を具備する。そして、キャパシタはゲート電極５０上に備えられるが、ゲート電極５０上に積層された強誘電体膜６０及びその上部電極７０を具備する。この際、ゲート電極５０がキャパシタの下部電極の機能を果たすことによって、従来の強誘電性メモリ素子の構造と同様に、トランジスタとキャパシタとがゲート電極５０をそれぞれの電極として共有している。
【００１２】
このような構造において、ゲート電極５０は本発明の特徴的な要素を有する。即ち、ゲート電極５０は既存の強誘電性メモリ素子のゲート電極とは違って別途の電気的なライン８０を通じて外部要素と電気的に接続される。このようなゲート電極５０はライン８０により強誘電体膜６０により誘導されたゲート絶縁層４０の電荷を直接放出するための電荷排出手段としての機能を有する。
【００１３】
以上、本発明においてトランジスタはｎｐｎ型又はｐｎｐ型であり、この際、印加される電圧の極性はトランジスタの形態に応じて変わるべきである。そして、強誘電体膜６０は一方向への分極を極大化するために保磁電界（coercive field）の大きい物質が用いれるのが好ましく、そしてゲート絶縁層４０に誘導される電荷の電圧を下げるためにＳｉＯ2 より高誘電率の誘電体を用いることが好ましい。
【００１４】
以下、“ロー”と“ハイ”とに区分される論理的な情報の記録及び再生のための強誘電性メモリ素子の駆動方法の実施例を説明する。
論理的な情報の再生は既存のＮＤＲＯ方式と実際同一なので論理的な情報の再生に対する説明は省略し、以下、情報記録方法に対してのみ説明する。
図５はキャパシタの強誘電体膜により電荷の誘導されたゲート絶縁層により論理的にハイ状態の情報を記録する状態を示す。また、図６は電荷の誘導されないゲート絶縁層により論理的にロー状態の情報を記録する状態を示す。
【００１５】
論理的なハイ状態にするために、図５に示したように、上部電極７０からグラウンドの方にワード電圧を加えてキャパシタに情報を書き込むようにしてこの電気的な経路上に位置したゲート絶縁層４０に電荷を誘導させる。この際、ｐ−ウェル１０ａに負の電荷が強誘電体層の領域により誘起され、ゲート電極５０の上下に正、負の電荷が分布される。しかしながら、正、負の電荷が上下に分布されたゲート電極は全体的には電気的に中性の状態となる。これにより、電荷の誘導されたゲート絶縁層４０によりウェル１０ａにはチャネルが形成され、よってソース３０とドレイン２０との間には電流が流れる。
【００１６】
そして、論理的なロー状態にするためにゲート電極５０に負の電圧を印加し、上部電極７０に０Ｖの電圧又はグラウンド状態を保たせる。これによって、ゲート絶縁層４０に誘起された電荷のみゲート電極５０に接続された外部への電気的な経路を通じて迅速に放電される上にｐ−ウェルの電荷が消滅され、よって強誘電体膜６０がリフレッシュされる。この際、強誘電体膜６０は０Ｖ状態でも分極が残留するので低電圧で再びゲート絶縁層４０に電荷を誘導して論理的にハイ状態にし得る。
【００１７】
【発明の効果】
以上のような論理的な情報の書込状態を調べてみると、強誘電体膜の分極反転の起こらない状態で“ロー”及び“ハイ”の論理的な情報が書き込めるようになる。このように分極反転のない状態で情報が書き込まれると、強誘電体膜の疲労が防止できる。また、前述したように情報の書込が繰り返される間にも残留分極が存在し続けるので低電圧からも情報の記録が可能となる。
【００１８】
さらに、一方向にのみ強誘電体膜を分極させるので回路を必要とせず寿命を延ばし得る。
【図面の簡単な説明】
【図１】従来のＮＤＲＯ方式の強誘電性メモリ素子の概略的な構造図である。
【図２】図１に示されたＮＤＲＯ方式の強誘電性メモリ素子の論理的な“ハイ”状態を示す図面である。
【図３】図１に示されたＮＤＯＲ方式の強誘電性メモリ素子の論理的な“ロー”状態を示す図面である。
【図４】本発明による強誘電性メモリ素子の概略的な構造図である。
【図５】図４に示された本発明による強誘電性メモリ素子の論理的な“ハイ”状態で情報を記録する状態を示す図面である。
【図６】図４に示された本発明による強誘電性メモリ素子の論理的な“ロー”状態で情報を記録する状態を示す図面である。
【符号の説明】
１０ 基板
１０ａ ウェル
２０ ドレイン
３０ ソース
４０ ゲート絶縁層
５０ ゲート電極
６０ 強誘電体膜
７０ 上部電極
８０ ライン
【発明の属する技術分野】
本発明は強誘電性メモリ素子の情報記録方法に係り、さらに詳細には強誘電性キャパシタにより誘導されたゲート絶縁膜の電荷を別途の経路に沿って排出させる非破壊的記録／再生（ＮＤＷＲ：NonDestructive Write and Read ）方式の強誘電性メモリ素子の情報記録方法に関する。
【０００２】
【従来の技術】
一般的な強誘電性キャパシタは分極反転、即ち正分極及び負分極の状態で情報を貯蔵する媒体である。分極状態の判断のための方法には一定の信号を強誘電性キャパシタに印加して、これから発生される信号を感知する方法と、記録時に限って分極反転が起こり再生時には分極反転が起こらないＮＤＲＯ（NonDestructive Reading Operation）方法とがある。ＮＤＲＯ方式のキャパシタは通常のキャパシタとは違う新たな構造を有する。
【０００３】
図１はＮＤＲＯ方式の強誘電性キャパシタが適用された強誘電性メモリ素子の単位構造を示しており、図２及び図３は強誘電性キャパシタの分極状態による情報の再生動作を示している。
図１を参照すれば、接地されている基板１に備えられたトランジスタは、ウェルの両端に位置するドレイン２及びソース３、ウェルの上部に順に積層されたゲート絶縁層４及びゲート電極５を具備する。そして、キャパシタは前記ゲート電極５上に備えられるが、前記ゲート電極５上に積層された強誘電体膜６、そしてこの上部電極７を具備する。前記ゲート電極５は前記キャパシタの下部電極としての役割を果たす。即ち、前記トランジスタとキャパシタが前記ゲート電極５をそれぞれの電極として共有する。
【０００４】
このようなＮＤＲＯ方式の強誘電性メモリ素子はトランジスタのソースにキャパシタが連結される既存の強誘電性メモリ素子とは違ってゲートにキャパシタが連結されている。このような強誘電性メモリ素子の動作において、上部電極７からグラウンドの方に情報を記録するためにワード電圧を加えるとゲート絶縁層４に電荷が誘起される。
【０００５】
図２はソース３とドレイン２間に電流が流れる状態即ち、ｐ−ウェル１ａのオン又はハイ状態を示し、これに反して、図３はオフ又はロー状態を示している。図２はトランジスタがｎｐｎ型であり、キャパシタの強誘電体の上下が陽極と陰極に分離され、これによりゲート絶縁層の下部は負の電荷が誘導される状態を示す。従って、前記ｐ−ウェル１ａには負のチャネルが形成され、結果的にソース３とドレイン２との間には電流が流れるようになる。
【０００６】
図３は図２とは反対に、キャパシタの強誘電体の上下部位が陰極と陽極とに分極され、これによりゲート絶縁層４の上下部が正と負の電荷が誘起された状態を示す。従って、前記ｐ−ウェルには正のチャネルが形成され、結果的にソース３とドレイン２との間には電流が流れなくなる。
以上、ゲート絶縁層４の誘導電荷の正負によりドレイン２とソース３間のウェルには負又は正のチャネルが形成される。したがって、情報を読み出す時には、チャネルの正・負の状態によりゲート電圧が印加されない状態でドレイン２とソース３間に電流が流れる（“オン”）状態か、又は流れない（“オフ”）状態かを検知することにより強誘電体膜の分極状態即ち、記録された２進の論理的な状態の情報が読み取れる。
【０００７】
【発明が解決しようとする課題】
このような方式は、情報の読取時にキャパシタの分極反転の起きる破壊的な再生動作を必要とする既存の強誘電性メモリ素子とは異なって、キャパシタの強誘電体層に分極反転の起きない非破壊的な再生動作（ＮＤＲＯ）が可能となる長所がある。しかしながら、このようなＮＤＲＯ方式の強誘電性メモリ素子はキャパシタに情報を書き込んでゲート絶縁層に電荷が誘導されなければならないので高いワード電圧が求められる。さらに、情報を再生する時とは違って、情報書込時に強誘電体を図２と図３に示されたように陰極及び陽極に分極させるべきなので、記録時の強誘電体膜の分極反転により相変わらず疲労が生じる恐れがある。このような疲労はキャパシタの寿命を縮めるので、記録時における強誘電体の分極反転による疲労減少を避ける必要がある。このような疲労を減らし得る方法としては特殊な素材の電極を用いても良いが、この場合は強誘電体膜の分極量が減少される恐れがある。
【０００８】
本発明の目的は情報再生は無論、記録時にも強誘電体膜に分極反転が起こらないように構造が改善された強誘電性メモリ素子の情報記録方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る強誘電性メモリ素子は、ウェルを中心にして両側にソース及びドレインが形成された基板と、前記ウェルの上部に設けられるゲート絶縁層と、前記ゲート絶縁層の上部に設けられるゲート電極と、前記ゲート電極の上部に設けられ、その分極状態により前記ゲート電極に対応電荷を誘導する強誘電体膜と、前記強誘電体膜の上部に設けられる上部電極と、前記ゲート電極と電気的に接続されて前記ゲート絶縁層に誘起された電荷を排出させるための電荷排出手段とを具備する。
【００１０】
本発明に係る強誘電性メモリ素子の情報記録方法は、ウェルを中心にして両側にソース及びドレインが形成された基板と、前記ウェルの上部に設けられるゲート絶縁層と、前記ゲート絶縁層の上部に設けられるゲート電極と、前記ゲート電極の上部に設けられ、その分極状態により前記ゲート電極に対応電荷を誘導する強誘電体膜と、前記強誘電体膜の上部に設けられる上部電極とを具備する強誘電性メモリ素子の情報記録方法であって、２進の論理的な情報の記録時、前記ウェルを通じた前記ソースとドレインの間の電流の流れを許容して論理的に"ハイ"状態にするために、ウェルをグラウンドさせた状態で前記上部電極に電圧を印加して前記強誘電体膜により前記ゲート電極の強誘電体膜側に前記印加電圧と同極性の電荷、ウェル側に前記印加電圧と逆極性の電荷を誘導し、前記ウェルを通じた前記ソースとドレイン間の電流の流れを遮って論理的に"ロー"状態にするために、前記上部電極を０Ｖの電圧またはグラウンド状態とし、前記強誘電体膜の分極を残留させたまま、前記ゲート絶縁層の強誘電体膜側に誘導された前記印加電圧と同極性の電荷を前記ゲート電極を通じて直接放出させることを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図４において、接地されている基板１０に備えられたトランジスタは、ウェル１０ａを中心にして両側に位置するドレイン２０及びソース３０、ウェル１０ａの上部に順次積層されたゲート絶縁層４０及びゲート電極５０を具備する。そして、キャパシタはゲート電極５０上に備えられるが、ゲート電極５０上に積層された強誘電体膜６０及びその上部電極７０を具備する。この際、ゲート電極５０がキャパシタの下部電極の機能を果たすことによって、従来の強誘電性メモリ素子の構造と同様に、トランジスタとキャパシタとがゲート電極５０をそれぞれの電極として共有している。
【００１２】
このような構造において、ゲート電極５０は本発明の特徴的な要素を有する。即ち、ゲート電極５０は既存の強誘電性メモリ素子のゲート電極とは違って別途の電気的なライン８０を通じて外部要素と電気的に接続される。このようなゲート電極５０はライン８０により強誘電体膜６０により誘導されたゲート絶縁層４０の電荷を直接放出するための電荷排出手段としての機能を有する。
【００１３】
以上、本発明においてトランジスタはｎｐｎ型又はｐｎｐ型であり、この際、印加される電圧の極性はトランジスタの形態に応じて変わるべきである。そして、強誘電体膜６０は一方向への分極を極大化するために保磁電界（coercive field）の大きい物質が用いれるのが好ましく、そしてゲート絶縁層４０に誘導される電荷の電圧を下げるためにＳｉＯ2 より高誘電率の誘電体を用いることが好ましい。
【００１４】
以下、“ロー”と“ハイ”とに区分される論理的な情報の記録及び再生のための強誘電性メモリ素子の駆動方法の実施例を説明する。
論理的な情報の再生は既存のＮＤＲＯ方式と実際同一なので論理的な情報の再生に対する説明は省略し、以下、情報記録方法に対してのみ説明する。
図５はキャパシタの強誘電体膜により電荷の誘導されたゲート絶縁層により論理的にハイ状態の情報を記録する状態を示す。また、図６は電荷の誘導されないゲート絶縁層により論理的にロー状態の情報を記録する状態を示す。
【００１５】
論理的なハイ状態にするために、図５に示したように、上部電極７０からグラウンドの方にワード電圧を加えてキャパシタに情報を書き込むようにしてこの電気的な経路上に位置したゲート絶縁層４０に電荷を誘導させる。この際、ｐ−ウェル１０ａに負の電荷が強誘電体層の領域により誘起され、ゲート電極５０の上下に正、負の電荷が分布される。しかしながら、正、負の電荷が上下に分布されたゲート電極は全体的には電気的に中性の状態となる。これにより、電荷の誘導されたゲート絶縁層４０によりウェル１０ａにはチャネルが形成され、よってソース３０とドレイン２０との間には電流が流れる。
【００１６】
そして、論理的なロー状態にするためにゲート電極５０に負の電圧を印加し、上部電極７０に０Ｖの電圧又はグラウンド状態を保たせる。これによって、ゲート絶縁層４０に誘起された電荷のみゲート電極５０に接続された外部への電気的な経路を通じて迅速に放電される上にｐ−ウェルの電荷が消滅され、よって強誘電体膜６０がリフレッシュされる。この際、強誘電体膜６０は０Ｖ状態でも分極が残留するので低電圧で再びゲート絶縁層４０に電荷を誘導して論理的にハイ状態にし得る。
【００１７】
【発明の効果】
以上のような論理的な情報の書込状態を調べてみると、強誘電体膜の分極反転の起こらない状態で“ロー”及び“ハイ”の論理的な情報が書き込めるようになる。このように分極反転のない状態で情報が書き込まれると、強誘電体膜の疲労が防止できる。また、前述したように情報の書込が繰り返される間にも残留分極が存在し続けるので低電圧からも情報の記録が可能となる。
【００１８】
さらに、一方向にのみ強誘電体膜を分極させるので回路を必要とせず寿命を延ばし得る。
【図面の簡単な説明】
【図１】従来のＮＤＲＯ方式の強誘電性メモリ素子の概略的な構造図である。
【図２】図１に示されたＮＤＲＯ方式の強誘電性メモリ素子の論理的な“ハイ”状態を示す図面である。
【図３】図１に示されたＮＤＯＲ方式の強誘電性メモリ素子の論理的な“ロー”状態を示す図面である。
【図４】本発明による強誘電性メモリ素子の概略的な構造図である。
【図５】図４に示された本発明による強誘電性メモリ素子の論理的な“ハイ”状態で情報を記録する状態を示す図面である。
【図６】図４に示された本発明による強誘電性メモリ素子の論理的な“ロー”状態で情報を記録する状態を示す図面である。
【符号の説明】
１０ 基板
１０ａ ウェル
２０ ドレイン
３０ ソース
４０ ゲート絶縁層
５０ ゲート電極
６０ 強誘電体膜
７０ 上部電極
８０ ライン
Claims (1)
- ウェルを中心にして両側にソース及びドレインが形成された基板と、前記ウェルの上部に設けられるゲート絶縁層と、前記ゲート絶縁層の上部に設けられるゲート電極と、前記ゲート電極の上部に設けられ、その分極状態により前記ゲート電極に対応電荷を誘導する強誘電体膜と、前記強誘電体膜の上部に設けられる上部電極とを具備する強誘電性メモリ素子の情報記録方法であって、
２進の論理的な情報の記録時、前記ウェルを通じた前記ソースとドレインの間の電流の流れを許容して論理的に"ハイ"状態にするために、ウェルをグラウンドさせた状態で前記上部電極に電圧を印加して前記強誘電体膜により前記ゲート電極の強誘電体膜側に前記印加電圧と同極性の電荷、ウェル側に前記印加電圧と逆極性の電荷を誘導し、前記ウェルを通じた前記ソースとドレイン間の電流の流れを遮って論理的に"ロー"状態にするために、前記上部電極を０Ｖの電圧またはグラウンド状態とし、前記強誘電体膜の分極を残留させたまま、前記ゲート絶縁層の強誘電体膜側に誘導された前記印加電圧と同極性の電荷を前記ゲート電極を通じて直接放出させることを特徴とする強誘電性メモリ素子の情報記録方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P14929 | 1995-06-07 | ||
| KR1019950014929A KR100355379B1 (ko) | 1995-06-07 | 1995-06-07 | 강유전성메모리소자및그구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098160A JPH098160A (ja) | 1997-01-10 |
| JP3674883B2 true JP3674883B2 (ja) | 2005-07-27 |
Family
ID=19416578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14278496A Expired - Fee Related JP3674883B2 (ja) | 1995-06-07 | 1996-06-05 | 強誘電性メモリ素子の情報記録方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5699290A (ja) |
| JP (1) | JP3674883B2 (ja) |
| KR (1) | KR100355379B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5757042A (en) * | 1996-06-14 | 1998-05-26 | Radiant Technologies, Inc. | High density ferroelectric memory with increased channel modulation and double word ferroelectric memory cell for constructing the same |
| US5932904A (en) * | 1997-03-07 | 1999-08-03 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric memory cell |
| KR100449070B1 (ko) * | 2001-11-23 | 2004-09-18 | 한국전자통신연구원 | 강유전체 메모리 셀 어레이 및 그를 이용한 데이터 저장방법 |
| US8488361B2 (en) | 2011-02-01 | 2013-07-16 | Stmicroelectronics S.R.L. | Memory support provided with memory elements of ferroelectric material and improved non-destructive reading method thereof |
| US9679893B2 (en) * | 2015-05-15 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and transistor |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04312174A (ja) * | 1991-04-11 | 1992-11-04 | Hokuriku Nippon Denki Software Kk | 電気部品の再配置処理方式 |
| JP3246923B2 (ja) * | 1991-08-16 | 2002-01-15 | ローム株式会社 | 強誘電体デバイス |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| KR960000953B1 (ko) * | 1992-12-10 | 1996-01-15 | 삼성전자주식회사 | 반도체 메모리장치 및 그 제조방법 |
-
1995
- 1995-06-07 KR KR1019950014929A patent/KR100355379B1/ko not_active IP Right Cessation
-
1996
- 1996-06-05 JP JP14278496A patent/JP3674883B2/ja not_active Expired - Fee Related
- 1996-06-07 US US08/659,885 patent/US5699290A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100355379B1 (ko) | 2002-12-16 |
| US5699290A (en) | 1997-12-16 |
| KR970003944A (ko) | 1997-01-29 |
| JPH098160A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5541871A (en) | Nonvolatile ferroelectric-semiconductor memory | |
| US5978253A (en) | Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein | |
| KR100277598B1 (ko) | 강유전성 캐패시터의 비파괴 판독 | |
| US6898105B2 (en) | Ferroelectric non-volatile memory device having integral capacitor and gate electrode, and driving method of a ferroelectric non-volatile memory device | |
| JP3753331B2 (ja) | 強誘電体メモリ装置 | |
| US5703804A (en) | Semiconductor memory device | |
| KR100263259B1 (ko) | 전원을 켤 때 및 간헐적으로 리프레시될 때 복원된 데이타 비트들을 저장하기 위한 비휘발성 강유전체 메모리 소자 | |
| KR19980018769A (ko) | 단일 트랜지스터형 강유전체 메모리의 데이터 라이탕방법 | |
| JP2939973B2 (ja) | 不揮発性半導体メモリ装置の駆動方法 | |
| JPS6233672B2 (ja) | ||
| US6459118B1 (en) | NAND type nonvolatile ferroelectric memory cell | |
| EP1096502A1 (en) | Nonvolatile memory and its driving method | |
| KR910003839A (ko) | 데이타 저장셀로 강자성체를 사용하는 반도체 집적회로장치 | |
| JP3674883B2 (ja) | 強誘電性メモリ素子の情報記録方法 | |
| JPH0154796B2 (ja) | ||
| US5737180A (en) | Ferroelectric capacitor structure | |
| JP3067200B2 (ja) | 半導体記憶装置 | |
| KR100335615B1 (ko) | 다이내믹랜덤엑세스메모리및그구동방법 | |
| KR100327478B1 (ko) | 강유전체랜덤엑세스메모리및그구동방법 | |
| JPH04228191A (ja) | 半導体集積回路 | |
| KR100744529B1 (ko) | 비휘발성 강유전체 메모리 셀, 그것의 레이아웃 및 그것의어레이 구조 | |
| US6385077B1 (en) | Non-volatile memory cell and sensing method | |
| JP2854165B2 (ja) | 強誘電体メモリ | |
| KR100319913B1 (ko) | 다이내믹랜덤엑세스메모리및그구동방법 | |
| JP3181046B2 (ja) | 不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040210 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040510 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040930 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20041220 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050119 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050422 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090513 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100513 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110513 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120513 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130513 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |