JP3666352B2 - 分周回路 - Google Patents
分周回路 Download PDFInfo
- Publication number
- JP3666352B2 JP3666352B2 JP2000113762A JP2000113762A JP3666352B2 JP 3666352 B2 JP3666352 B2 JP 3666352B2 JP 2000113762 A JP2000113762 A JP 2000113762A JP 2000113762 A JP2000113762 A JP 2000113762A JP 3666352 B2 JP3666352 B2 JP 3666352B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- inversion prevention
- output
- delay
- prevention signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロプロセッサ等に使用され、ノイズ対策に好適な分周回路に関する。
【０００２】
【従来の技術】
従来、この種のノイズフィルタは、遅延を利用したディジタルローパスフィルタを備え、ノイズを発振波形から取り除くものであった。
【０００３】
図５から図６を用いて説明する。図５は遅延を利用したディジタルローパスフィルタの簡単な例を示す。図５において、遅延を利用したディジタルローパスフィルタはバッファ51とANDゲート52から構成される。図６は遅延を利用したディジタルローパスフィルタの動作を示すタイミング図である。順に入力信号53、遅延信号54、出力信号55の波形を示している。入力信号53に混入したノイズが除去されている。
【０００４】
このような、遅延を利用したディジタルローパスフィルタを応用したものに、特開平5-299985号がある。
【０００５】
また、異常発振対策回路として、異常発振検出回路があった。これは、発振出力をカウントクロックとして入力するカウンタを設け、所定時間内にカウント値が所定値に達すればシステムに対してシステムリセット信号を出力するものである（特開平4-220704号）。
【０００６】
【発明が解決しようとする課題】
遅延を利用したノイズフィルタは、一定時間幅以下のノイズしかフィルタリングできない。従って、異常発振でクロック自体の周期が半分になった場合は、誤動作および暴走が起こる。
【０００７】
図４は異常発振時の波形例である。外部自励発振回路の異常発振により発振の周期が半分になると内部動作クロックの周期も半分になっている。
【０００８】
また、遅延量を大きくすることで異常発振でも誤動作しないようにできるが、遅延が大きいほど、内部タイミングと外部のタイミングとが異なることが原因で、出荷検査が難しくなる。
【０００９】
また、異常発振検出回路では、異常を検出することができるが、システムにシステムリセットをかけなければならなく動作を中断し初期状態に戻る、という課題があった。
【００１０】
本発明はかかる課題に鑑み、内部クロックが遅延しないノイズ対策に好適な分周回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る分周回路は、反転阻止信号が出力されてから一定の遅延時間の後リセット信号を出力する遅延手段と、クロックの変化があるとセットされ前記反転阻止信号を出力し、前記リセット信号によりリセットされ前記反転阻止信号の出力を終了する反転阻止信号出力手段と、前記反転阻止信号が出力されていれば値を保持し、前記反転阻止信号が出力されていなければクロックの立ち下がりによって値を反転する分周手段とから構成され、前記一定の遅延時間は、クリティカルパスの遅延よりも大きいことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００１３】
図１は本発明の実施の形態における分周回路の構成を示すブロック図を示す。
【００１４】
図１において、分周回路100はDフリップフロップ2とバッファ3及び18と2入力のXORゲート4とRSフリップフロップ5と2入力のANDゲート6及び10と2入力のXNORゲート7と信号を遅延させる遅延回路8とインバータ9から構成される。
【００１５】
外部より入力されるOSC（自励発振回路）の発振出力1はDフリップフロップ2のクロック入力として供給される。Dフリップフロップ2の出力はシステムクロック11として集積回路19に供給されると共にバッファ18及びXNORゲート7を介してデータ入力として前記Dフリップフロップ2に帰還されている。
【００１６】
遅延回路8は、温度特性や電圧特性を同等にするため、集積回路19のクリティカルパスと同等の回路で構成する。このクリティカルパスは、回路設計時にDフリップフロップからDフリップフロップまでの遅延の静的解析を行うことで抽出できる。そして、集積回路19のクリティカルパスの遅延をTCとすると、TC < TD の関係になっている。これは、OSCの発振出力にノイズが混入したとき、システムクロック11の周期がTCより小さくなって誤動作をするのを避けるためである。
【００１７】
前記システムクロック11はXORゲート4に供給されると共にバッファ3を介してXORゲート4に供給されている。このXORゲート4の出力はRSフリップフロップ5にセット信号として供給されている。このRSフリップフロップ5は反転阻止信号12を出力し、発振安定待ち状態を示すイネーブル信号13と共にANDゲート6に供給されており、このANDゲート6の出力信号は、前記システムクロック11の論理を反転させてDフリップフロップ2に帰還させるかどうかの制御信号として、前記XNORゲート7に供給されている。また反転阻止信号12は遅延回路8に供給されており、この遅延回路8の出力はORゲート10に供給されると共にインバータ9を介して前記ORゲート10に供給されている。このORゲート10の出力信号はリセット入力として前記RSフリップフロップ5に供給されている。
【００１８】
また、システムクロック11がXORゲート4とRSフリップフロップを通過する時間より、システムクロック11がバッファ18を通過する時間の方が大きいようになっている。これは、OSCの発振出力1の変化点にノイズが重畳したとしても誤動作しないようにするためのものである。
【００１９】
イネーブル信号13がLowの時は発振安定待ち状態であり、この間は従来どおりの分周動作を行う。発振安定待ち状態が終ると、本発明の効果が有効になる。
【００２０】
(A)イネーブル信号13がLowの時
XNORゲート7はインバータとなり通常の分周回路を構成する。
【００２１】
(B)イネーブル信号13がHighの時
反転阻止信号12がLowとすれば、ANDゲート6の出力はLowであるのでXNORゲート7はインバータとして機能し、システムクロック11の論理極性の反転してDフリップフロップ2に帰還している。この状態ではOSCの発振出力1の立ち下がりによりシステムクロック11の論理極性が反転する。この時バッファ3による遅延が生じXORゲート4の出力はHighとなりRSフリップフロップ5はセットされ、反転阻止信号12がアクティブ(High)となる。この状態を反転阻止状態と呼び、反転阻止状態ではANDゲート6の出力はHighであり、XNORゲート7はシステムクロック11の論理極性をそのままDフリップフロップ2に帰還されるため、OSCの発振出力1の立ち下がりによりシステムクロック11の論理極性の反転は行われない。
【００２２】
反転阻止信号12は遅延回路8を通してインバータ9及びANDゲート10に供給されているため、ANDゲート10の出力は反転阻止信号12がアクティブになってから遅延回路8により定まった時間TDだけ経過した後HighとなりRSフリップフロップ5はリセットされ、反転阻止状態でなくなる。反転阻止状態でなくなると、システムクロック11は論理極性を反転させてDフリップフロップ2に帰還されるようになり、再びOSCの発振出力1の立ち下がりによりシステムクロック11は論理極性を反転する状態になる。
【００２３】
以下、上述の構成による分周回路の動作について図２から図３を用いて説明する。
【００２４】
(1)OSCの発振出力1にノイズが混入されたときの動作
図２はOSCの発振出力1にノイズが混入されたときの分周回路の動作を示すタイミング図である。順にOSC発振出力1、システムクロック11、反転阻止セット信号16、反転阻止信号12、帰還信号15、遅延後反転阻止信号14、反転阻止リセット信号17の波形を示している。
【００２５】
・通常動作時
時間Aにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００２６】
時間Bにおいて、時間AからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００２７】
時間Cにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。
【００２８】
以上のように、遅延回路8による信号遅延時間をTD、通常発振時のOSC発振周期をT1、内部集積回路19のクリティカルパスの遅延をTCとすれば
TC < TD < T1
となるよう遅延回路8を構成することにより、正常に分周動作が行われる。
【００２９】
・ノイズ混入時
時間Dにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００３０】
時間Eにおいて、ノイズが混入してOSC発振出力1が立ち下がるが、帰還信号15がLowであるためDフリップフロップ2がデータをラッチしてもシステムクロック11はLowのままであり論理極性の反転は生じない。
【００３１】
時間Fにおいて、時間DからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００３２】
時間Gにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。このようにして分周動作が行われる。
【００３３】
以上のように、OSC発振出力の立ち下がりからノイズが混入するまでの時間をT2とすれば
T2 < TC < TD
で発生するOSC発振出力1へのノイズ混入によって、クリティカルパスよりも周期の短いシステムクロック11の論理極性反転は生じない。
【００３４】
(2)OSCが異常発振を起こしたときの動作
図４はOSCが異常発振したときの従来例を示す波形図である。外部自励発振回路の異常発振により発振の周期が半分になると内部動作クロックの周期も半分になっている。
【００３５】
図３はOSCの発振出力1が異常発振したときの分周回路の動作を示すタイミング図である。順にOSC発振出力1、システムクロック11、反転阻止セット信号16、反転阻止信号12、帰還信号15、遅延後反転阻止信号14、反転阻止リセット信号17の波形を示している。
【００３６】
・通常動作時
ここでの動作は、(1)OSCの発振出力1にノイズが混入されたときの通常動作時と同じである。
【００３７】
・異常発振時
時間Dにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００３８】
時間Eにおいて、OSCの異常発振により発振周期が短くなりOSC発振出力1が立ち下がるが、帰還信号15がLowであるためDフリップフロップ2がデータをラッチしてもシステムクロック11はLowのままであり論理極性の反転は生じない。
【００３９】
時間Fにおいて、時間DからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００４０】
時間Gにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。このようにして分周動作が行われる。
【００４１】
以上のように、異常発振を起こしたOSCの発振周期をT3とすれば
T3 < TC < TD
となった異常発振の周期によって、クリティカルパスよりも周期の短いシステムクロック11の論理極性反転は生じない。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ノイズに対して信頼性の高い発振源を提供することができる。
【００４３】
また、本発明によれば、入力クロックとタイミングが異ならない内部クロックを提供することができる。その結果、従来内部のタイミングと外部のタイミングが異なることが原因で、出荷検査が難しくなったことを防ぐことができる。
【００４４】
また、本発明によれば、入力クロックが異常発振をおこしても、内部クロックには誤動作しないだけの十分な周期が常に確保され、クロックの周期が原因の暴走を防ぐことができる。
【００４５】
また、発振が安定していなくとも誤動作が起こらないため、イネーブル信号13をHigh固定にするかANDゲート6を削除することにより、発振安定待ちをなくすことができる。
【００４６】
また、本発明に係る分周回路は、遅延手段を内部回路のクリティカルパスと同等の回路で構成する。この構成によれば、電源電圧の変化があっても、上記効果を保証できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる分周回路の構成を示す回路図
【図２】 OSCの発振出力にノイズが混入した場合の図１の回路の動作を説明するためのタイミング図
【図３】 OSCが異常発振を起こした場合の図１の回路の動作を説明するためのタイミング図
【図４】 OSCが異常発振を起こした場合の従来例を説明するためのタイミング図
【図５】遅延を利用したディジタルローパスフィルタの簡単な構成を示す回路図
【図６】図５の回路の動作を示すタイミング図
【符号の説明】
1 OSCの発振出力
2 Dフリップフロップ
3 バッファ
4 XORゲート
5 RSフリップフロップ
6 ANDゲート
7 XNORゲート
8 遅延回路
9 インバータ
10 ANDゲート
11 システムクロック
12 反転阻止信号
13 イネーブル信号
14 遅延後反転阻止信号
15 帰還信号
16 反転阻止セット信号
17 反転阻止リセット信号
18 バッファ
19 集積回路
51 バッファ
52 ANDゲート
53 入力信号
54 遅延信号
55 出力信号
100 分周回路
200 集積回路全体
【発明の属する技術分野】
本発明は、マイクロプロセッサ等に使用され、ノイズ対策に好適な分周回路に関する。
【０００２】
【従来の技術】
従来、この種のノイズフィルタは、遅延を利用したディジタルローパスフィルタを備え、ノイズを発振波形から取り除くものであった。
【０００３】
図５から図６を用いて説明する。図５は遅延を利用したディジタルローパスフィルタの簡単な例を示す。図５において、遅延を利用したディジタルローパスフィルタはバッファ51とANDゲート52から構成される。図６は遅延を利用したディジタルローパスフィルタの動作を示すタイミング図である。順に入力信号53、遅延信号54、出力信号55の波形を示している。入力信号53に混入したノイズが除去されている。
【０００４】
このような、遅延を利用したディジタルローパスフィルタを応用したものに、特開平5-299985号がある。
【０００５】
また、異常発振対策回路として、異常発振検出回路があった。これは、発振出力をカウントクロックとして入力するカウンタを設け、所定時間内にカウント値が所定値に達すればシステムに対してシステムリセット信号を出力するものである（特開平4-220704号）。
【０００６】
【発明が解決しようとする課題】
遅延を利用したノイズフィルタは、一定時間幅以下のノイズしかフィルタリングできない。従って、異常発振でクロック自体の周期が半分になった場合は、誤動作および暴走が起こる。
【０００７】
図４は異常発振時の波形例である。外部自励発振回路の異常発振により発振の周期が半分になると内部動作クロックの周期も半分になっている。
【０００８】
また、遅延量を大きくすることで異常発振でも誤動作しないようにできるが、遅延が大きいほど、内部タイミングと外部のタイミングとが異なることが原因で、出荷検査が難しくなる。
【０００９】
また、異常発振検出回路では、異常を検出することができるが、システムにシステムリセットをかけなければならなく動作を中断し初期状態に戻る、という課題があった。
【００１０】
本発明はかかる課題に鑑み、内部クロックが遅延しないノイズ対策に好適な分周回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係る分周回路は、反転阻止信号が出力されてから一定の遅延時間の後リセット信号を出力する遅延手段と、クロックの変化があるとセットされ前記反転阻止信号を出力し、前記リセット信号によりリセットされ前記反転阻止信号の出力を終了する反転阻止信号出力手段と、前記反転阻止信号が出力されていれば値を保持し、前記反転阻止信号が出力されていなければクロックの立ち下がりによって値を反転する分周手段とから構成され、前記一定の遅延時間は、クリティカルパスの遅延よりも大きいことを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、図１から図３を用いて説明する。
【００１３】
図１は本発明の実施の形態における分周回路の構成を示すブロック図を示す。
【００１４】
図１において、分周回路100はDフリップフロップ2とバッファ3及び18と2入力のXORゲート4とRSフリップフロップ5と2入力のANDゲート6及び10と2入力のXNORゲート7と信号を遅延させる遅延回路8とインバータ9から構成される。
【００１５】
外部より入力されるOSC（自励発振回路）の発振出力1はDフリップフロップ2のクロック入力として供給される。Dフリップフロップ2の出力はシステムクロック11として集積回路19に供給されると共にバッファ18及びXNORゲート7を介してデータ入力として前記Dフリップフロップ2に帰還されている。
【００１６】
遅延回路8は、温度特性や電圧特性を同等にするため、集積回路19のクリティカルパスと同等の回路で構成する。このクリティカルパスは、回路設計時にDフリップフロップからDフリップフロップまでの遅延の静的解析を行うことで抽出できる。そして、集積回路19のクリティカルパスの遅延をTCとすると、TC < TD の関係になっている。これは、OSCの発振出力にノイズが混入したとき、システムクロック11の周期がTCより小さくなって誤動作をするのを避けるためである。
【００１７】
前記システムクロック11はXORゲート4に供給されると共にバッファ3を介してXORゲート4に供給されている。このXORゲート4の出力はRSフリップフロップ5にセット信号として供給されている。このRSフリップフロップ5は反転阻止信号12を出力し、発振安定待ち状態を示すイネーブル信号13と共にANDゲート6に供給されており、このANDゲート6の出力信号は、前記システムクロック11の論理を反転させてDフリップフロップ2に帰還させるかどうかの制御信号として、前記XNORゲート7に供給されている。また反転阻止信号12は遅延回路8に供給されており、この遅延回路8の出力はORゲート10に供給されると共にインバータ9を介して前記ORゲート10に供給されている。このORゲート10の出力信号はリセット入力として前記RSフリップフロップ5に供給されている。
【００１８】
また、システムクロック11がXORゲート4とRSフリップフロップを通過する時間より、システムクロック11がバッファ18を通過する時間の方が大きいようになっている。これは、OSCの発振出力1の変化点にノイズが重畳したとしても誤動作しないようにするためのものである。
【００１９】
イネーブル信号13がLowの時は発振安定待ち状態であり、この間は従来どおりの分周動作を行う。発振安定待ち状態が終ると、本発明の効果が有効になる。
【００２０】
(A)イネーブル信号13がLowの時
XNORゲート7はインバータとなり通常の分周回路を構成する。
【００２１】
(B)イネーブル信号13がHighの時
反転阻止信号12がLowとすれば、ANDゲート6の出力はLowであるのでXNORゲート7はインバータとして機能し、システムクロック11の論理極性の反転してDフリップフロップ2に帰還している。この状態ではOSCの発振出力1の立ち下がりによりシステムクロック11の論理極性が反転する。この時バッファ3による遅延が生じXORゲート4の出力はHighとなりRSフリップフロップ5はセットされ、反転阻止信号12がアクティブ(High)となる。この状態を反転阻止状態と呼び、反転阻止状態ではANDゲート6の出力はHighであり、XNORゲート7はシステムクロック11の論理極性をそのままDフリップフロップ2に帰還されるため、OSCの発振出力1の立ち下がりによりシステムクロック11の論理極性の反転は行われない。
【００２２】
反転阻止信号12は遅延回路8を通してインバータ9及びANDゲート10に供給されているため、ANDゲート10の出力は反転阻止信号12がアクティブになってから遅延回路8により定まった時間TDだけ経過した後HighとなりRSフリップフロップ5はリセットされ、反転阻止状態でなくなる。反転阻止状態でなくなると、システムクロック11は論理極性を反転させてDフリップフロップ2に帰還されるようになり、再びOSCの発振出力1の立ち下がりによりシステムクロック11は論理極性を反転する状態になる。
【００２３】
以下、上述の構成による分周回路の動作について図２から図３を用いて説明する。
【００２４】
(1)OSCの発振出力1にノイズが混入されたときの動作
図２はOSCの発振出力1にノイズが混入されたときの分周回路の動作を示すタイミング図である。順にOSC発振出力1、システムクロック11、反転阻止セット信号16、反転阻止信号12、帰還信号15、遅延後反転阻止信号14、反転阻止リセット信号17の波形を示している。
【００２５】
・通常動作時
時間Aにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００２６】
時間Bにおいて、時間AからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００２７】
時間Cにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。
【００２８】
以上のように、遅延回路8による信号遅延時間をTD、通常発振時のOSC発振周期をT1、内部集積回路19のクリティカルパスの遅延をTCとすれば
TC < TD < T1
となるよう遅延回路8を構成することにより、正常に分周動作が行われる。
【００２９】
・ノイズ混入時
時間Dにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００３０】
時間Eにおいて、ノイズが混入してOSC発振出力1が立ち下がるが、帰還信号15がLowであるためDフリップフロップ2がデータをラッチしてもシステムクロック11はLowのままであり論理極性の反転は生じない。
【００３１】
時間Fにおいて、時間DからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００３２】
時間Gにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。このようにして分周動作が行われる。
【００３３】
以上のように、OSC発振出力の立ち下がりからノイズが混入するまでの時間をT2とすれば
T2 < TC < TD
で発生するOSC発振出力1へのノイズ混入によって、クリティカルパスよりも周期の短いシステムクロック11の論理極性反転は生じない。
【００３４】
(2)OSCが異常発振を起こしたときの動作
図４はOSCが異常発振したときの従来例を示す波形図である。外部自励発振回路の異常発振により発振の周期が半分になると内部動作クロックの周期も半分になっている。
【００３５】
図３はOSCの発振出力1が異常発振したときの分周回路の動作を示すタイミング図である。順にOSC発振出力1、システムクロック11、反転阻止セット信号16、反転阻止信号12、帰還信号15、遅延後反転阻止信号14、反転阻止リセット信号17の波形を示している。
【００３６】
・通常動作時
ここでの動作は、(1)OSCの発振出力1にノイズが混入されたときの通常動作時と同じである。
【００３７】
・異常発振時
時間Dにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がHighからLowへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。反転阻止状態においてはXNORゲート7がバッファとして機能しているため、帰還信号15はLowのままである。
【００３８】
時間Eにおいて、OSCの異常発振により発振周期が短くなりOSC発振出力1が立ち下がるが、帰還信号15がLowであるためDフリップフロップ2がデータをラッチしてもシステムクロック11はLowのままであり論理極性の反転は生じない。
【００３９】
時間Fにおいて、時間DからTD経過して遅延後反転阻止信号14に立ち上がりが現れるとともに反転阻止リセット信号17が立ち、反転阻止信号12がLow、すなわち反転阻止状態でなくなる。ここでXNORゲート7がインバータとして機能するため、帰還信号の論理極性はLowからHighに反転する。
【００４０】
時間Gにおいて、OSC発振出力1が立ち下がり、システムクロック11の論理極性がLowからHighへと反転するとともに反転阻止セット信号16が立ち、反転阻止信号12がアクティブ、すなわち反転阻止状態となる。このようにして分周動作が行われる。
【００４１】
以上のように、異常発振を起こしたOSCの発振周期をT3とすれば
T3 < TC < TD
となった異常発振の周期によって、クリティカルパスよりも周期の短いシステムクロック11の論理極性反転は生じない。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、ノイズに対して信頼性の高い発振源を提供することができる。
【００４３】
また、本発明によれば、入力クロックとタイミングが異ならない内部クロックを提供することができる。その結果、従来内部のタイミングと外部のタイミングが異なることが原因で、出荷検査が難しくなったことを防ぐことができる。
【００４４】
また、本発明によれば、入力クロックが異常発振をおこしても、内部クロックには誤動作しないだけの十分な周期が常に確保され、クロックの周期が原因の暴走を防ぐことができる。
【００４５】
また、発振が安定していなくとも誤動作が起こらないため、イネーブル信号13をHigh固定にするかANDゲート6を削除することにより、発振安定待ちをなくすことができる。
【００４６】
また、本発明に係る分周回路は、遅延手段を内部回路のクリティカルパスと同等の回路で構成する。この構成によれば、電源電圧の変化があっても、上記効果を保証できる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる分周回路の構成を示す回路図
【図２】 OSCの発振出力にノイズが混入した場合の図１の回路の動作を説明するためのタイミング図
【図３】 OSCが異常発振を起こした場合の図１の回路の動作を説明するためのタイミング図
【図４】 OSCが異常発振を起こした場合の従来例を説明するためのタイミング図
【図５】遅延を利用したディジタルローパスフィルタの簡単な構成を示す回路図
【図６】図５の回路の動作を示すタイミング図
【符号の説明】
1 OSCの発振出力
2 Dフリップフロップ
3 バッファ
4 XORゲート
5 RSフリップフロップ
6 ANDゲート
7 XNORゲート
8 遅延回路
9 インバータ
10 ANDゲート
11 システムクロック
12 反転阻止信号
13 イネーブル信号
14 遅延後反転阻止信号
15 帰還信号
16 反転阻止セット信号
17 反転阻止リセット信号
18 バッファ
19 集積回路
51 バッファ
52 ANDゲート
53 入力信号
54 遅延信号
55 出力信号
100 分周回路
200 集積回路全体
Claims (4)
- 反転阻止信号が出力されてから一定の遅延時間の後リセット信号を出力する遅延手段と、クロックの変化があるとセットされ前記反転阻止信号を出力し、前記リセット信号によりリセットされ前記反転阻止信号の出力を終了する反転阻止信号出力手段と、前記反転阻止信号が出力されていれば値を保持し、前記反転阻止信号が出力されていなければクロックの立ち下がりによって値を反転する分周手段とから構成されることを特徴とする分周回路。
- 前記遅延手段は、さらに、前記一定の遅延時間がクリティカルパスの遅延より大きいことを特徴とする請求項１記載の分周回路。
- 前記分周手段は、さらに、フリップフロップと排他的論理和回路とから構成されることを特徴とする、請求項１または２いずれか記載の分周回路。
- 反転阻止信号が出力されてから一定の遅延時間の後リセット信号を出力する遅延手段と、クロックの変化があるとセットされ前記反転阻止信号を出力し、前記リセット信号によりリセットされ前記反転阻止信号の出力を終了する反転阻止信号出力手段と、前記反転阻止信号が出力されていれば値を保持し、前記反転阻止信号が出力されていなければクロックの立ち上がりによって値を反転する分周手段とから構成されることを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113762A JP3666352B2 (ja) | 2000-04-14 | 2000-04-14 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113762A JP3666352B2 (ja) | 2000-04-14 | 2000-04-14 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001298359A JP2001298359A (ja) | 2001-10-26 |
| JP3666352B2 true JP3666352B2 (ja) | 2005-06-29 |
Family
ID=18625679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000113762A Expired - Fee Related JP3666352B2 (ja) | 2000-04-14 | 2000-04-14 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3666352B2 (ja) |
-
2000
- 2000-04-14 JP JP2000113762A patent/JP3666352B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001298359A (ja) | 2001-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5550489A (en) | Secondary clock source for low power, fast response clocking | |
| US7924061B2 (en) | Apparatus for detecting clock failure and method therefor | |
| JP4224094B2 (ja) | 半導体集積回路装置 | |
| US8004306B2 (en) | Semiconductor device | |
| US10690721B2 (en) | Adaptive glitch detector for system on a chip | |
| US11520370B2 (en) | Delay element, delay element chain and fast all-digital clock frequency adaptation circuit for voltage droop tolerance | |
| JP4127283B2 (ja) | リセット回路とディジタル通信装置 | |
| KR20020069143A (ko) | 클록 신호 주기 이상의 검출 | |
| JP4927937B2 (ja) | マルチモード、均一待ち時間クロック発生回路装置 | |
| JP3666352B2 (ja) | 分周回路 | |
| US7650550B2 (en) | Over temperature detection apparatus and method thereof | |
| KR20220119614A (ko) | 로직 회로에서 교란들을 검출하기 위한 방법 및 이 방법을 구현하기 위한 로직 회로 | |
| JP2004110798A (ja) | スキューのないデュアルレールバスドライバ | |
| JP2007046939A (ja) | 半導体集積回路 | |
| JP4122128B2 (ja) | エッジ検出回路 | |
| WO2001069606A1 (fr) | Circuit generateur de signaux monostables | |
| JP2819973B2 (ja) | ノイズ除去回路 | |
| US7054205B2 (en) | Circuit and method for determining integrated circuit propagation delay | |
| JP2001216047A (ja) | 遅延調整回路 | |
| KR100266627B1 (ko) | 파워다운회로 | |
| JP5856461B2 (ja) | データ読出装置 | |
| JP2698260B2 (ja) | ウオッチドッグタイマ装置 | |
| JPH03200074A (ja) | 狭パルス幅検出回路 | |
| KR101284795B1 (ko) | 링 발진기에 기반한 자기 타이밍 지연소자 | |
| JP2002026704A (ja) | クロック異常検出装置及びその方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050210 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050328 |
|
| LAPS | Cancellation because of no payment of annual fees |