JP3644477B2 - 音声受信装置および音声送受信装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、多地点でネットワークを介して音声の送受信を行う装置に関し、特に、パケットデータが受信端末に到着するまでの時間が変動するネットワークに接続される場合に好適な音声受信装置および音声送受信装置に関するものである。
【０００２】
【従来の技術】
通信回線を介して遠隔地に情報を伝達するデータ伝送の技術は、身近なところでは電話に利用されている。これまで一般の公衆電話はアナログ回線を利用していたが、近年ではデジタル回線を用いて音声以外のデータ伝送も同時に行えるようになってきた。また、企業内ではデジタル回線を利用したコンピューターネットワークの構築が盛んになり、このネットワークを利用して音声会話すなわち電話の機能を実現し、従来のようなアナログ電話回線網によっては内線電話網を構築しない動きが出てきている。
【０００３】
ところで、イーサネット等の安価なバス型コンピューターネットワークで音声を伝送する場合、デジタル音声をパケット化してネットワークに送信することが一般に行われている。この場合に、ネットワークには他の端末が送信した音声以外のデータも流れているため、パケットデータが受信端末に到着するまでの時間はパケット毎に変動することになる。
【０００４】
また、何らかの理由によりパケットが途中で破棄され、送信端末がデータの再送処理を行うことがある。この場合には、パケットデータが受信端末に到着するまでの時間は通常の場合に比べて長くなる。
【０００５】
このような問題に対して、特開平５−３４４０３４号に示される従来例の方式では、通信路の状況によって受信端末までの遅延時間が変化する時間変動型の通信路において、受信端末が音声信号を途切れなく連続して処理できるようにしている。この従来例の方式を図９および図１０を用いて説明する。
【０００６】
図９は、この従来例の方式を用いる音声受信装置のブロック図である。図９においてアナログ音声は、送信側装置ＴＭにおいて音声符号化器１によって符号化され、デジタル信号に変換される。符号化されたデジタルデータ列は、パケット網にインターフェイスするために、パケット・アセンブラ２によりパケットデータに変換され、受信側に送信される。送信されたパケット化されたデータ列は、パケット伝送路３を通って受信側装置ＲＶに到着する。
【０００７】
受信側装置ＲＶに到着したパケットデータについては、パケット伝送路３で生じたパケットの衝突あるいは再送処理により、当該パケットデータの、前のパケットの到着時点からの遅延時間がパケット毎に異なっている。受信側装置ＲＶでは、このパケットデータを記憶回路４に蓄積し、一定時間の時間差をおいて記憶回路４から読み出し、パケット・デ・アセンブラ５に供給する。パケット・デ・アセンブラ５では、パケットをデ・アセンブルしてデジタルデータ列に変換し、音声復号化器６に供給する。音声復号化器６は、このデジタルデータ列をアナログ音声信号に変換する。
【０００８】
図１０は記憶回路４の動作を示す図である。図１０では、伝送路で、パケットの衝突や再送処理がない場合には、前のパケットの到着時点から今回のパケットの到着時点までの遅延時間がＴｘとされている。そして、図１０は、パケット番号（ｉ＋１）のパケットが、伝送路の途中で何らかの原因により再送が行われ、このパケット番号（ｉ＋１）のパケットは、通常の遅延時間Ｔｘと比較して長い遅延時間（Ｔｘ＋α）で受信された場合を示している。
【０００９】
この場合、記憶回路４には、パケットデータが受信された順に書き込みが行われる。一方、記憶回路４からの読み出しは、パケット到着予想時点（通常の遅延時間Ｔｘの時間間隔により定まる時点）よりも一定時間Ｔだけ遅れて行われる。したがって、パケット番号（ｉ＋１）のデータが再送で遅延した場合でも遅延変動時間αが、前記一定時間Ｔ以内であれば、読み出されたデータ列は時間変動がなくなっている。
【００１０】
【発明が解決しようとする課題】
上述したように、従来例の方式によれば、受信データを記憶回路４によりバッファリングして、一定時間の遅延を置いて受信データを読み出すことにより、パケット伝送路における時間変動を除去して、安定した品質の音声信号の伝送ができる。
【００１１】
しかしながら、電話のような会話を行う場合、受信データのバッファリング量を大きくすると、音声の遅延が大きくなり、会話相手の応答が遅くなり、いらいらさせられたり、会話の衝突が引き起こされたりして、通信品質が劣化してしまう。
【００１２】
そこで、バッファリング量を小さくして、通信品質の向上を図るようにすることが考えられるが、バッファリング量を小さくすると、音声の遅延が小さくなり、パケット伝送路での許容される遅延変動時間が小さくなってしまう。遅延変動時間が小さいということは、バッファリングされたデータがすべて読み出されてしまう機会が多くなり、音声のとぎれを招来することになる。
【００１３】
この場合、バッファリングされたデータが全て読み出されてしまった場合の音声のとぎれの問題を解決する一つの手段としては、音声復号化器６に、無音／疑似雑音あるいは記憶回路４に保持されていた最後のデータを供給するという方法（特開平７−１７５４９２）が知られている。
【００１４】
しかし、この方法では多地点からの音声パケットを受信する場合には、不都合が生じる。すなわち、ある送信端末ａからの音声パケットＰａの到着が遅れると、音声復号化器６に、しばらくの間、無音もしくは擬似雑音データが送られ、その後に遅れていた音声パケットＰａが到着する。これに対して、他の送信端末ｂからの音声パケットＰｂが、遅れを伴わずに音声復号化器６に送られた場合には、両端末ａ，ｂから受信された音声データの出力時に、時間的なずれが生じてしまう。すなわち、本来、ほぼ同じ時間に音声データ出力され、再生されるべき複数の音声間に時間的なずれが生じることになり、違和感が生じる。
【００１５】
この問題を解決するために、遅れを伴って受信された音声データは、その先頭時点から無音もしくは擬似雑音データを出力した時間分のデータまでを削除して、音声復号化器６に入力することで、両端末ａ，ｂから受信された音声データの出力時の時間的なずれをなくすことが可能である。しかし、このようにした場合には、無音もしくは擬似雑音データを出力した時間分の音声データが失われてしまうという問題点があった。
【００１６】
この発明は、以上の点にかんがみ、複数の送信端末から同じ時間にネットワーク送出された複数個の音声パケットの受信時に、パケット伝送路で各音声パケットに異なる遅延変動が生じて、それら複数個の音声パケットの到着に変動が生じた場合であっても、音声データの損失を伴わずに、それら複数個の音声パケットの出力データの時間的なずれを無くすことができるようにすることを目的とするものである。
【００１７】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明による音声受信装置は、
複数の送信端末からネットワーク上に送信されたパケット化された音声データを受信する受信手段と、
前記受信手段で受信されたパケット化された音声データから、符号化されたデジタル音声データを得るパケット・デ・アセンブラ手段と、
前記パケット・デ・アセンブラ手段からの前記符号化されたデジタル音声データを前記送信端末ごとに一時的に記憶する記憶手段と、
前記記憶手段に一時的に記憶された前記送信端末ごとの前記デジタル音声データのデータ量が零になった送信端末を検出するデータ量検知手段と、
前記記憶手段に記憶されている前記送信端末ごとの符号化されたデジタル音声データについて、それぞれのデジタル音声データから補間音声データを生成するデータ生成手段と、
前記送信端末ごとのデジタル音声データのそれぞれについて、前記データ生成手段からの補間音声データと、前記記憶手段の前記送信端末ごとのデジタル音声データとのいずれかを出力データとして選択する選択手段と、
前記データ量検知手段で、データ量が零になったことが検出された送信端末からのデジタル音声データについて前記補間音声データを挿入するために前記データ生成手段の出力を前記選択手段から選択出力させると共に、前記補間音声データを挿入した回数を前記送信端末ごとにカウントしながら前記補間音声データを挿入した回数が最大でない送信端末からのデジタル音声データについて、所定の挿入期間で、前記データ生成手段で生成された補間音声データを前記選択手段から選択出力するようにするデータ制御手段と、
前記選択手段からの音声データのそれぞれを復号化する音声復号化手段と、
を備えることを特徴とする。
【００１８】
また、請求項２の発明の音声送受信装置は、
アナログ音声信号をデジタル音声データ系列に変換する音声符号化手段と、
前記音声符号化手段により符号化された音声データをパケットデータに変換するパケット・アセンブラ手段と、
前記パケット・アセンブラ手段によりパケット化された音声データをネットワーク上に送信する送信手段と、
前記ネットワーク上を伝送されてくるパケット化された音声データを受信する受信手段と、
前記受信手段で受信されたパケット化された音声データから、符号化されたデジタル音声データを得るパケット・デ・アセンブラ手段と、
前記パケット・デ・アセンブラ手段からの前記符号化されたデジタル音声データを前記送信端末ごとに一時的に記憶する記憶手段と、
前記記憶手段に一時的に記憶された前記送信端末ごとの前記デジタル音声データのデータ量が零になった送信端末を検出するデータ量検知手段と、
前記記憶手段に記憶されている前記送信端末ごとの符号化されたデジタル音声データについて、それぞれのデジタル音声データから補間音声データを生成するデータ生成手段と、
前記送信端末ごとのデジタル音声データのそれぞれについて、前記データ生成手段からの補間音声データと、前記記憶手段の前記送信端末ごとのデジタル音声データとのいずれかを出力データとして選択する選択手段と、
前記データ量検知手段で、データ量が零になったことが検出された送信端末からのデジタル音声データについて前記補間音声データを挿入するために前記データ生成手段の出力を前記選択手段から選択出力させると共に、前記補間音声データを挿入した回数を前記送信端末ごとにカウントしながら前記補間音声データを挿入した回数が最大でない送信端末からのデジタル音声データについて、所定の挿入期間で、前記データ生成手段で生成された補間音声データを前記選択手段から選択出力するようにするデータ制御手段と、
前記選択手段からの音声データのそれぞれを復号化する音声復号化手段と、
を備えることを特徴とする。
【００１９】
また、請求項３または請求項４の発明は、請求項１の音声受信装置または請求項２の音声送受信装置において、
前記データ制御手段は、前記データ量検知手段により、ある期間、データ量が零になった前記送信端末が検出されなかったときに、前記記憶手段から前記送信端末ごとの符号化されたデジタル音声データを読み出すようにするが、前記音声復号化手段では、前記記憶手段から読み出された前記符号化されたデジタル音声データは、読み込まないようにすることを、所定の頻度で実行するようにしたことを特徴とする。
【００２０】
【作用】
上述の構成の請求項１の発明においては、データ量検知手段で、デジタル音声データのデータ量が零になった送信端末が検知されると、データ制御手段は、選択手段を制御し、そのデータ量が零になった送信端末以外の送信端末からのデジタル音声データについては、データ生成手段で生成された補間音声データを、音声復号化手段に供給するようにする。
【００２１】
これにより、時間遅延が生じないようにすべきである複数の音声データのパケットの、ネットワーク上での伝送遅延に違いがあっても、出力音声では、その伝送遅延分の時間的なずれがなくなるように制御される。
【００２２】
請求項２の発明によれば、音声データをパケット送信できる機能を有するので、請求項１の作用に加えて、音声データによる相互通信、つまり、通話を行うことができるようになる。
【００２３】
請求項３の発明においては、前記データ量検知手段により、ある期間、データ量が零になった前記送信端末が検出されなかったときには、記憶手段から送信端末ごとの符号化されたデジタル音声データは読み出すが、音声復号化手段ではそのデータを読み込まないようにされる。すなわち、このデジタル音声データは廃棄されることになる。
【００２４】
ある期間、データ量が零になった送信端末が検出されなかったということは、パケット伝送路での複数の送信元からの音声パケットについての遅延変動が少ない場合である。この場合に、請求項３または請求項４の場合には、所定のデータは廃棄されることで、音声波形的には、不連続点が発生することなく、パケット受信から音声出力までの遅延時間が自動的に短縮されるものである。
【００２５】
【発明の実施の形態】
以下、この発明による音声送受信装置の実施の形態を、図を参照しながら説明する。
【００２６】
［第１の実施の形態］
図１は、この第１の実施の形態の音声送受信装置のブロック図であり、送信側装置ＴＭからのパケット化された音声データがパケット伝送路３を通じて受信側装置ＲＶに供給される構成は、図９に示した構成と全く同様である。
【００２７】
この実施の形態では、受信側装置ＲＶの内部構成が図９とは異なる。送信側装置ＴＭは、図９の場合と全く同様であるので、図示は省略するが、音声符号化部１と、パケット・アセンブラ２とからなるものである。なお、図１において、太線の矢印は、複数ビットの並列データ（音声サンプルデータワード）を示し、細線は、単一データ線を示している。この関係は、後述する第２の実施の形態の図６においても同じである。
【００２８】
この実施の形態の受信側装置ＲＶでは、パケット伝送路３を通じて伝送されてきたパケット化された音声データを受信回路１１で受信する。受信回路１１は、受信したパケットデータをパケット・デ・アセンブラ１２に出力する。
【００２９】
パケット・デ・アセンブラ１２では、各パケットデータを、ヘッダ情報部と音声データブロック部に分離する。分離されたヘッダ情報の中の送信元アドレスＥＡＤＲ（送信端末の識別情報）は、例えば８ビット幅の信号であって、複数個のＦＩＦＯメモリで構成される一時記憶回路１３に入力される。また、分離された音声データブロック部の例えば８ビット幅のデータＤＡＴＡは、例えば１６ＭＨｚのクロック信号ＣＬＫの立ち上がりエッジに同期して、この一時記憶回路１３に入力される。
【００３０】
パケット・デ・アセンブラ１２は、また、これより出力している音声データＤＡＴＡが、有効なデータであることを示す有効指示信号ＲＬＥＮを、クロック信号ＣＬＫの立ち上がりエッジに同期して一時記憶回路１３に出力する。この例では、この有効指示信号ＲＬＥＮがハイレベルのとき、データＤＡＴＡは有効である。
【００３１】
また、この例では、一つの音声データブロックサイズは、１５００ワード×８ビット、すなわち１５００バイトとされ、連続して出力されるものとされている。さらに、一つの音声データブロックを出力する間、送信元アドレスＥＡＤＲは変化しないものとされている。
【００３２】
一時記憶回路１３は、予め定められている複数個の送信元、この例では、４個の送信元からの音声データが、各送信元ごとに記憶されるように構成されている。この例の場合の一時記憶回路１３は、図２のブロック図に示すように構成されている。
【００３３】
図２に示すように、一時記憶回路１３は、この例では４個の送信元に対応して４個の端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄを備える。端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄのそれぞれは、ＦＩＦＯメモリで構成されており、各ＦＩＦＯメモリは、この例では３０００ワード×８ビットすなわち３０００バイトの容量を持つ。
【００３４】
そして、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄを構成するＦＩＦＯメモリのＲＳＴ端子は、図示されないリセット回路からのリセット信号ＲＥＳＥＴに接続され、このリセット信号ＲＥＳＥＴがハイレベルのとき、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの書き込みアドレスポインターと読み出しアドレスポインターとが初期化される。なお、リセット信号ＲＥＳＥＴは、最初の音声データパケットが到着する前にはローレベルになっている。
【００３５】
また、ＦＩＦＯメモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄは、そのクロック端子ＣＫの入力の立ち上がりエッジにおいて、書き込みイネーブル端子ＷＥＮがハイレベルであると、データ入力端子ＤＩに入力されているデータが書き込まれ、書き込みアドレスポインターがインクリメントされる。さらに、クロック端子ＣＫの入力の立ち上がりエッジにおいて、読み出しイネーブル端子ＲＥＮがハイレベルであると、読み出しアドレスポインターがインクリメントされ、データ出力端子ＤＯのデータが変化する。
【００３６】
この実施の形態の場合、各端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄには、それぞれのメモリ毎に、予め定められている別々の送信元からの音声データＤＡＴＡが記憶されるように構成されている。
【００３７】
すなわち、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄのデータ入力端子ＤＩのそれぞれには、パケット・デ・アセンブラ１２からの受信音声データＤＡＴＡが共通に供給されている。
【００３８】
そして、一時記憶回路１３には、送信元アドレスレジスタ１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄが設けられ、これら送信元アドレスレジスタ１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄには、前述した予め定められている４個の送信元のアドレスが、それぞれ一つずつ、予め、書き込まれている。そして、送信元アドレスレジスタ１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄからの送信元アドレスは、それぞれ対応する比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄの一方の入力端Ａに、それぞれ供給されている。
【００３９】
また、比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄのそれぞれの他方の入力端Ｂには、パケット・デ・アセンブラ１２が出力する、受信したパケットデータから分離抽出した送信元アドレスＥＡＤＲが供給され、比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄのそれぞれにおいて、レジスタ１３２Ａ，１３２Ｂ，１３２Ｃ，１３２Ｄからの送信元アドレスと比較される。そして、比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄのそれぞれにおいては、両入力端Ａ，Ｂのアドレスの値が一致した場合のみ、その出力ＥＱＡ，ＥＱＢ，ＥＱＣ，ＥＱＤをハイレベルにする。
【００４０】
比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄの出力ＥＱＡ，ＥＱＢ，ＥＱＣ，ＥＱＤは、パケット・デ・アセンブラ１２からの有効指示信号ＲＬＥＮのハイレベルによりゲート開となるアンドゲート１３４Ａ，１３４Ｂ，１３４Ｃ，１３４Ｄをそれぞれ通じて端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの書き込みイネーブル端子ＷＥＮに供給される。
【００４１】
したがって、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの書き込みイネーブル端子ＷＥＮは、有効指示信号ＲＬＥＮがハイレベルで、かつ、比較器１３３Ａ，１３３Ｂ，１３３Ｃ，１３３Ｄの出力ＥＱＡ，ＥＱＢ，ＥＱＣ，ＥＱＤがハイレベルのときにハイレベルとなるので、音声データＤＡＴＡは送信元アドレスＥＡＤＲにより異なる端末毎メモリに書き込まれることになる。
【００４２】
また、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの読み出しイネーブル端子ＲＥＮのそれぞれには、後述するデータ制御回路１４からの信号ＲＥＡ，ＲＥＢ，ＲＥＣ，ＲＥＤがそれぞれ供給され、読み出し制御される。
【００４３】
そして、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄから読み出されて、データ出力端子ＤＯに導出された各出力データＤＡ，ＤＢ，ＤＣ，ＤＤは、それぞれ一時記憶回路１３の出力信号線を通じて、後述するデータ生成回路１５に接続される。
【００４４】
また、この実施の形態の場合、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄを構成するＦＩＦＯメモリとしては、エンプティ状態になると、すなわち、それに蓄積されているデータ量が零になると、端子ＦＥよりハイレベルになるデータエンプティ信号ＥＭＰを出力するものを使用している。この実施の形態の場合、各端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの端子ＦＥからのデータエンプティ信号ＥＭＰＡ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤは、データ制御回路１４およびデータ生成回路１５に供給される。
【００４５】
データ生成回路１５は、一時記憶回路１３の各端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの出力データＤＡ，ＤＢ，ＤＣ，ＤＤが供給されるときには、その出力データを、そのまま、若干遅延したデータＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤを出力するとともに、出力データＤＡ，ＤＢ，ＤＣ，ＤＤのそれぞれから補間データＤＨＡ，ＤＨＢ，ＤＨＣ，ＤＨＤを生成して出力する。
【００４６】
また、データ生成回路１５は、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの蓄積データ量が零であって、このデータ生成回路１５に、一時記憶回路１３からの出力データＤＡ，ＤＢ，ＤＣ，ＤＤが入力されないときには、無音データを出力するようにする。
【００４７】
データ生成回路１５の構成例のブロック図を図３に示す。図３に示すように、データ生成回路１５は、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄのそれぞれに対応して、それぞれ２入力セレクタ１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄと、それぞれ８ビット幅の３個のレジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄ、１５３Ａ，１５３Ｂ，１５３Ｃ，１５３Ｄおよび１５４Ａ，１５４Ｂ，１５４Ｃ，１５４Ｄと、補間データ演算器としての加算器１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄと、無音データ発生器１５６とを備える。
【００４８】
２入力セレクタ１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄでは、一時記憶回路１３からのデータエンプティ信号ＥＭＰＡ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤがハイレベル、すなわち端末毎メモリ１３１Ａ，１３１Ｂ，１３Ｃ，１３１Ｄがエンプティ状態のときには、それぞれ、無音データレジスタ１５６の出力である無音データが選択され、また、データエンプティ信号ＥＭＰＡ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤがローレベルのときには、それぞれ、端末毎メモリ１３１Ａ〜１３１Ｄの出力データＤＡ，ＤＢ，ＤＣ，ＤＤが選択される。そして、この２入力セレクタ１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄの出力データは、それぞれレジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄのデータ入力端子ＤＩに供給される。
【００４９】
レジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄには、データ制御回路１４からの信号ＲＥＡ、ＲＥＢ，ＲＥＣ，ＲＥＤが、それぞれハイレベルのときに、クロック信号ＣＬＫの立ち上がりに同期して、それぞれセレクタ１５１Ａ，１５１Ｂ，１５１Ｃ，１５１Ｄの出力がロードされる。信号ＲＥＡ、ＲＥＢ，ＲＥＣ，ＲＥＤは、このデータ生成回路１５では、読み込み信号としての役割を持つ。レジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄの出力データは、レジスタ１５３Ａ，１５３Ｂ，１５３Ｃ，１５３Ｄのデータ入力端子に供給される。
【００５０】
レジスタ１５３Ａ，１５３Ｂ，１５３Ｃ，１５３Ｄには、データ制御回路１４からの信号ＲＥＡ、ＲＥＢ，ＲＥＣ，ＲＥＤが、それぞれハイレベルのときに、クロック信号ＣＬＫの立ち上がりに同期して、それぞれレジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄが出力しているデータがロードされる。このレジスタ１５３Ａ，１５３Ｂ，１５３Ｃ，１５３Ｄの出力データは、データ生成回路１５からの第１の出力データＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤとして、選択回路１６に供給される。
【００５１】
補間データ演算器としての加算器１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄは、この例では、それぞれレジスタ１５２Ａと１５３Ａ，１５２Ｂと１５３Ｂ，１５２Ｃと１５３Ｃ，１５２Ｄと１５３Ｄの出力データを受けて、平均値補間データを生成する。すなわち、加算器１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄは、２つのレジスタの出力データを加算し、その加算結果の最下位ビットを除いた８ビットデータを出力する。この加算器１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄからの補間データは、クロック信号ＣＬＫの立ち上がりに同期して、それぞれレジスタ１５４Ａ，１５４Ｂ，１５４Ｃ，１５４Ｄにロードされる。
【００５２】
レジスタ１５４Ａ，１５４Ｂ，１５４Ｃ，１５４Ｄの出力データ、つまり、平均値補間データＤＨＡ，ＤＨＢ，ＤＨＣ，ＤＨＤは、データ生成回路１５の第２の出力データとして、選択回路１６に供給される。
【００５３】
なお、この例では平均値補間は直線補間を採用したが、レジスタ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄの出力データのそれぞれと、レジスタ１５３Ａ，１５３Ｂ，１５３Ｃ，１５３Ｄの出力データのそれぞれの、データ値に応じた重み付けを伴う重み付け平均値補間であってもよい。また、補間データ演算器１５５Ａ，１５５Ｂ，１５５Ｃ，１５５Ｄで求める補間データとしては、平均値補間データに限られるものではなく、例えば前値ホールドデータを用いてもよい。
【００５４】
選択回路１６は、４個の送信端末用の端末毎メモリ１３１Ａ〜１３１Ｄに対応したデータ生成回路１５からの出力データＤＯＡと補間データＤＨＡ，出力データＤＯＢとＤＨＢ，出力データＤＯＣと補間データＤＨＣ，出力データＤＯＤと補間データＤＨＤの４対に対応した４個のセレクタ（図示せず）を備えるもので、データ制御回路１４からのデータ選択信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣ，ＳＥＬＤのそれぞれにより、それぞれ出力データＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤと、補間データＤＨＡ，ＤＨＢ，ＤＨＣ，ＤＨＤのいずれか一方を選択して、その選択出力信号ＤＯＵＴＡ，ＤＯＵＴＢ，ＤＯＵＴＣ，ＤＯＵＴＤを音声復号化器１７に出力する。
【００５５】
この例では、選択回路１６は、データ選択信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣ，ＳＥＬＤのそれぞれがハイレベルのときには平均値補間データＤＨＡ，ＤＨＢ，ＤＨＣ，ＤＨＤを出力する。また、ローレベルのときには出力データＤＯＡ，ＤＯＢ，ＤＯＣ，ＤＯＤを選択して出力する。
【００５６】
音声復号化器１７では、図示されないシステム制御回路からのスタート信号ＳＴがハイレベルになると、例えば８ｋＨｚの音声再生クロック信号ＲＣＬＫに同期してデータリクエスト信号ＤＲＥＱをデータ制御回路１４に出力する。
【００５７】
なお、この例では、スタート信号ＳＴは、リセット信号ＲＥＳＥＴがハイレベルのときにローレベルに初期化され、全ての送信元からのパケットデータが到着してしばらくしてからハイレベルになるものとする。
【００５８】
また、音声再生クロック信号ＲＣＬＫが、前記クロック信号ＣＬＫと同期していない場合には、同期化回路が必要となるが、この実施の形態では、２つのクロック信号が同期していて、クロック信号ＣＬＫは音声再生クロック信号ＲＣＬＫに比べて十分高速であるものとして説明を行う。この場合のクロック信号ＣＬＫと、音声再生クロック信号ＲＣＬＫと、データリクエスト信号ＤＲＥＱの関係を図４に示す。
【００５９】
音声復号化器１７は、クロック信号ＣＬＫの立ち上がりエッジにおいてデータリクエスト信号ＤＲＥＱがアクティブ状態のとき、選択回路１６の出力選択信号ＤＯＵＴＡ，ＤＯＵＴＢ，ＤＯＵＴＣ，ＤＯＵＴＤを取り込み、取り込んだデータのミキシングおよびデジタル音声データのアナログ信号への変換を行った後、出力する。
【００６０】
次に、データ制御回路１４の構成および詳細な動作について説明する。
【００６１】
データ制御回路１４の内部ブロック構成例を図５に示す。データ制御回路１４は、補間データの挿入頻度（挿入間隔）を定める回路１７と、補間データを挿入すべき出力データを選定して、前述したデータ選択信号ＳＥＬＡ〜ＳＥＬＤおよび信号ＲＥＡ〜ＲＥＤを生成する回路１８とからなる。
【００６２】
補間データの挿入頻度を定める回路１７は、例えば５ビットのバイナリーカウンタ１７１と、比較器１７２と、レジスタ１７３および１７４と、オアゲート１７５とからなる。
【００６３】
また、データ選択信号ＳＥＬＡ〜ＳＥＬＤおよび信号ＲＥＡ〜ＲＥＤを生成する回路１８は、例えば１２ビットの４個のバイナリーカウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄと、最大値選択回路１８２と、４個の比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄと、その他の複数個の論理ゲートとを備えて構成されている。
【００６４】
補間データの挿入頻度を定める回路１７では、図示されないリセット回路からのリセット信号ＲＥＳＥＴがハイレベルのとき、カウンタ１７１のロード端子ＬＤがハイレベルとなり、このカウンタ１７１のクロック入力端子ＣＫに入力されるクロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタ１７１のデータ入力端子ＤＩに入力されているレジスタ１７３の出力がロードされる。
【００６５】
レジスタ１７３には、図示されない制御装置により、予め、カウント値「０」を意味する５ビットデータ「０００００」が書き込まれているため、カウンタ１７１の出力カウント値は、「０００００」に初期化される。そして、カウンタ１７１の、ロード端子ＬＤ入力がローレベル、かつ、カウントイネーブル端子ＥＮ入力である音声復号化器１７が出力するデータリクエスト信号ＤＲＥＱがハイレベルのとき（つまり、データリクエスト時）に、クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタ１７１の出力端子ＤＯの値はカウントアップする。
【００６６】
比較器１７２では、カウンタ１７１の出力カウント値と、レジスタ１７４の出力値との比較を行い、その比較結果の出力ＥＱｉを出力端子から得る。出力ＥＱｉは、比較の結果、２つの入力値が一致しているときのみハイレベルとなる。
【００６７】
レジスタ１７４には、図示されない制御装置により、予め、補間データの挿入間隔を決定するカウント値が書き込まれている。この例では、レジスタ１７４には、カウント値「２０」を意味する５ビットデータ「１０１００」が書き込まれている。このため、カウンタ１７１が「２０」までカウントアップすると、比較器１７２の出力ＥＱｉはハイレベルとなる。
【００６８】
比較器１７２の出力ＥＱｉは、オアゲート１７５を通じてカウンタ１７１のロード端子ＬＤに入力されているため、比較器１７２の出力ＥＱｉのハイレベルにより、このロード端子ＬＤ入力がハイレベルとなり、次のクロック信号ＣＬＫの立ち上がりエッジに同期して、カウント１７１の出力端子ＤＯの値は、再び、「０００００」に初期化される。以後、回路１７では、上述した動作を繰り返す。
【００６９】
こうして、回路１７では、データリクエスト信号ＤＲＥＱの出力回数の２１回に１回の割合で、比較器１７２の出力ＥＱｉがハイレベルとなる。この出力ＥＱｉは、後述する回路１８に供給される。
【００７０】
次に、データ選択信号ＳＥＬＡ〜ＳＥＬＤおよび信号ＲＥＡ〜ＲＥＤを生成する回路１８について、説明する。
【００７１】
１２ビットバイナリーカウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのカウントイネーブル端子ＥＮ入力は、アンドゲート１８４Ａ，１８４Ｂ，１８４Ｃ，１８４Ｄの出力であって、音声復号化器１７が出力するデータリクエスト信号ＤＲＥＱがハイレベルで、かつ、それぞれ、一時記憶回路１３の出力信号ＥＭＰ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤがハイレベルのときにハイレベルとなる。そして、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄでは、そのカウントイネーブル端子ＥＮ入力がハイレベルのときに、クロック端子ＣＫ入力であるクロック信号ＣＬＫの立ち上がりエッジに同期して、それぞれカウントアップする。
【００７２】
したがって、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのそれぞれは、一時記憶回路１３の端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄのそれぞれについての無音データ出力数を、それぞれカウントすることになる。カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのそれぞれの出力カウント値（無音データ出力数）は、最大値選択回路１８２の４個の入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３に供給される。
【００７３】
最大値選択回路１８２は、その入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３の入力カウント値のうちから最大の値のものを選択して出力端子ＤＯから出力する。したがって、最大値選択回路１８２では、無音データ出力数が最大のカウント値が選択され、その最大カウント値は、比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄの一方の入力端子Ｂに供給される。
【００７４】
比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄの他方の入力端子Ａには、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのそれぞれの出力カウント値（無音データ出力数）が供給される。そして、比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄでは、入力端子Ａと入力端子Ｂの入力値の比較を行い、入力端子Ａの入力値ほうが、入力端子Ｂの入力値よりも小さいときだけ、出力端子からの比較出力をハイレベルにする。
【００７５】
したがって、比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄの出力端子の比較出力は、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄの出力カウント値が最大でないものに接続されている比較器の出力だけがハイレベルとなる。
【００７６】
比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄの比較出力は、それぞれデータ選択信号を生成するアンドゲート１８５Ａ，１８５Ｂ，１８５Ｃ，１８５Ｄに入力される。このアンドゲート１８５Ａ，１８５Ｂ，１８５Ｃ，１８５Ｄには、回路１７の比較器１７２の出力ＥＱｉが供給されるとともに、一時記憶回路１３からのデータエンプティー信号ＥＭＰＡ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤが、それぞれインバータ１８６Ａ，１８６Ｂ，１８６Ｃ，１８６Ｄにより反転されて供給されている。
【００７７】
したがって、アンドゲート１８５Ａ，１８５Ｂ，１８５Ｃ，１８５Ｄの出力であるデータ選択信号ＳＥＬＡ，ＳＥＬＢ，ＳＥＬＣ，ＳＥＬＤのそれぞれは、比較器１８３Ａ，１８３Ｂ，１８３Ｃ，１８３Ｄの比較出力がハイレベルで、かつ、対応するデータエンプティＥＭＰＡ，ＥＭＰＢ，ＥＭＰＣ，ＥＭＰＤがハイレベル（端末毎メモリのデータ量零）で、しかも、回路１８の比較器１７２の出力ＥＱｉがハイレベル（カウンタ１７１のカウント値が「２０」）のときだけハイレベルとなり、選択回路１６において補間データＤＨＡ〜ＤＨＤが選択されることになる。
【００７８】
以上説明したように、第１の実施の形態では、ある送信元からのパケットデータの受信が遅れ、その送信元からのデータを一時記憶すべき端末毎メモリがエンプティ状態になると、データ生成回路１５において、その送信元からの音声出力として無音データが選択される。
【００７９】
その後、遅れていたパケットデータが到着すると、その音声出力が開始されるが、それ以外の送信元からの音声データは、すでに音声出力が開始されているため、音声出力としては、それらと時間的なずれが生じてしまうことになる。
【００８０】
しかし、この実施の形態では、データ受信が遅れていなかった送信元からのデータ列には、遅れの分だけまばらに、上述の実施の形態では、データリクエスト信号ＤＲＥＱの２１パルスごとに１回の割合で、補間データが挿入されるので、その補間データの分だけ、音声出力が遅れることになる。したがって、この第１の実施の形態によれば、波形的な不連続が生じることなく時間的なずれを解消することができる。
【００８１】
なお、上述の実施の形態の説明では、データリクエスト信号ＤＲＥＱのパルス数の２１個毎に一つの補間データを挿入するようにしたが、補間データ挿入間隔（補間データ挿入頻度）はこれに限定されるものではない。すなわち、レジスタ１７４の設定値を変えることで、容易に補間データ挿入間隔（補間データ挿入頻度）を変えることが可能である。
【００８２】
［第２の実施の形態］
次に、第２の実施の形態について、図６〜図８を用いて説明する。この第２の実施の形態は、一時記憶回路１３の複数の端末毎メモリのすべてがデータエンプティにならない状態が、しばらく継続したときに、まばらに受信データ削除を行って、データが受信されてから、音声出力されるまでの時間を自動的に短縮するようにしたものである。
【００８３】
図６は、この発明による音声送受信装置の第２の実施の形態の場合のブロック図である。データ制御回路２０以外の回路については、図１を用いて示した第１の実施の形態と同一のものであるので説明を省略する。
【００８４】
第１の実施の形態では、データ制御回路１４からの信号ＲＥＡ〜ＲＥＤは、一時記憶回路１３に読み出しイネーブル信号として、データ生成回路１５には読み込みイネーブル信号として、それぞれ供給するようにしたが、この第２の実施の形態のデータ制御回路２０では、一時記憶回路１３の読み出しイネーブル信号用と、データ生成回路１５の読み込みイネーブル信号用とで、信号を異ならせている。
【００８５】
すなわち、この第２の実施の形態のデータ制御回路２０においては、第１の実施の形態と同様の信号ＲＥＡ〜ＲＥＤは、データ生成回路１５のみに供給する。そして、一時記憶回路１３への読み出しイネーブル信号ＦＲＥＡ〜ＦＲＥＤを、以下に説明するようにして、新たに生成するようにする。
【００８６】
この第２の実施の形態の場合のデータ制御回路２０の内部ブロック構成例を図７に示す。
【００８７】
図７のデータ制御回路２０は、図５のデータ制御回路１４の構成に加えて、データ削除間隔を設定する回路２１と、データ削除を制御するための回路２２とが追加されている。そして、補間データの挿入間隔を定める回路１７は、第１の実施の形態と全く同様に構成されているが、回路１８は、新たな読み出し信号ＦＲＥＡ〜ＦＲＥＤを生成するために、幾つかの論理ゲート回路が追加されている。また、回路１８において、各送信端末からの音声データについての無音データ量をカウントするカウンタ１８１Ａ〜１８１Ｄは、アップダウンカウンタの構成とされ、後述するように、回路２２の出力信号ＤＯＷＮのハイレベルにより、ダウンカウントさせられるように構成されている。
【００８８】
なお、図７では、図面スペースの関係上、回路１８のうちの、端末毎メモリ１３１Ａ〜１３１Ｄのそれぞれに対応する構成同一部分については、点線で囲んで示し、その具体的な構成は、端末毎メモリ１３１Ａに対応する部分のみについて示した。すなわち、点線で囲んだ部分における各構成要素は、端末毎メモリ１３１Ｂ〜１３１Ｄについては、それぞれ、そのサフィックスとして、ＡがＢ〜Ｄに変わるだけで、全く同一である。図４と重複する部分の説明は省略する。
【００８９】
データ削除間隔を設定する回路２１は、例えば１３ビットのバイナリーカウンタ２１１と、比較器２１２と、レジスタ２１３および２１４と、オアゲート２１５とからなる。
【００９０】
このデータ削除間隔を設定する回路２１では、図示されないリセット回路からのリセット信号ＲＥＳＥＴがハイレベルのとき、カウンタ２１１のロード端子ＬＤがハイレベルとなり、このカウンタ２１１のクロック入力端子ＣＫに入力されるクロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタ２１１のデータ入力端子ＤＩに入力されているレジスタ２１３の出力がロードされる。
【００９１】
レジスタ２１３には、図示されない制御装置により、予め、カウント値「０」を意味する１３ビットデータ「０００００００００００００」が書き込まれているため、カウンタ２１１の出力カウント値は、「０００００００００００００」に初期化される。そして、カウンタ２１１の、ロード端子ＬＤ入力がローレベル、かつ、カウントイネーブル端子ＥＮ入力である音声復号化器１７が出力するデータリクエスト信号ＤＲＥＱがハイレベルのとき（つまり、データリクエスト時）に、クロック信号ＣＬＫの立ち上がりエッジに同期して、カウンタ２１１の出力端子ＤＯの値はカウントアップする。
【００９２】
比較器２１２では、カウンタ２１１の出力カウント値と、レジスタ２１４の出力値との比較を行い、その比較結果の出力ＥＱｒを出力端子から得る。出力ＥＱｒは、比較の結果、２つの入力値が一致しているときのみハイレベルとなる。
【００９３】
レジスタ２１４には、図示されない制御装置により、予め、データの削除間隔を決定するカウント値が書き込まれている。この例では、レジスタ２１４には、カウント値「６０００」を意味する１３ビットデータ「１０１１１０１１１００００」が書き込まれている。このため、カウンタ２１１が「６０００」までカウントアップすると、比較器２１２の出力ＥＱｒはハイレベルとなる。
【００９４】
比較器２１２の出力ＥＱｒは、オアゲート２１５を通じてカウンタ２１１のロード端子ＬＤに入力されているため、出力ＥＱｒのハイレベルにより、このロード端子ＬＤ入力がハイレベルとなり、次のクロック信号ＣＬＫの立ち上がりエッジに同期して、カウント２１１の出力端子ＤＯのカウント値は、再び、「０００００００００００００」に初期化される。以後、回路２１では、上述した動作を繰り返す。
【００９５】
こうして、回路２１では、データリクエスト信号ＤＲＥＱの出力回数の６００１回に１回の割合で、比較器２１２の出力ＥＱｒがハイレベルとなる。この出力ＥＱｒは、後述する回路２２に供給される。
【００９６】
次に、回路２２は、制御回路２２１と、比較器２２２と、アンドゲート２２３とを備える。比較器２２２の４入力端子Ｄ０，Ｄ１，Ｄ２，Ｄ３には、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄからの、それぞれの無音データのカウント値出力が、それぞれ供給される。比較器２２２は、４入力の比較を行い、全ての入力が等しく、かつ、入力値が「００００００００００００」でない場合のみ、その出力信号ＥＱｏをハイレベルにする。この比較器２２２の出力ＥＱｏがハイレベルであるときは、４個の端末毎メモリ１３１Ａ〜１３１Ｄのデータ量が零になっていないことを意味する。
【００９７】
そして、この比較器２２２の出力信号ＥＱｏは、制御回路２２１の端子ＳＩＧＣに供給される。また、端末毎メモリ１３１Ａに対応する回路１８のカウンタ１８１Ａの出力カウント値が、制御回路２２１のデータ入力端子ＤＩに供給される。また、回路２１の比較器２１２の出力ＥＱｒが端子ＳＩＧＢに供給される。
【００９８】
また、データエンプティ信号ＥＭＰＡ〜ＥＭＰＤがインバータ１８６Ａ〜１８６Ｄのそれぞれにより反転された信号がアンドゲート２２３に供給され、このアンドゲート２２３の出力ＥＸが制御回路２２１の端子ＳＩＧＤに供給される。アンドゲート２２３の出力ＥＸは、端末毎メモリ１３１Ａ〜１３１Ｄのすべてがエンプティ状態でなかったときには、ハイレベルとなり、端末毎メモリ１３１Ａ〜１３１Ｄのいずれかのデータ量が零になったときには、ローレベルとなる。
【００９９】
そして、制御回路２２１の端子ＤＲＥＱには、データリクエスト信号ＤＲＥＱが供給され、また、制御回路２２１は、リセット信号ＲＥＳＥＴによって、リセットされる。
【０１００】
この制御回路２２１の内部構成例のブロック図を図８に示す。図８に示すように、制御回路２２１は、レジスタ２２１１および２２１２と、２入力セレクタ２２１３と、デクリメント回路２２１４と、比較器２２１５と、アンドゲート２２１６および２２１８と、フリップフロップ２２１７とを備えて構成されている。
【０１０１】
レジスタ２２１１の入力端子ＤＩに接続されている入力端子ＳＩＧＣには、前述したように、比較器２２２の出力ＥＱｏが供給されており、この入力端子ＳＩＧＣは、全ての送信元からの音声データについての無音データ出力数が等しいときだけハイレベルになる。端末毎メモリ１３１Ａ〜１３１Ｄのデータ数が零にならないときには、カウンタ１８１Ａ〜１８１Ｄでカウントされる無音データ数は零で、等しい。この入力端子ＳＩＧＣの入力信号は、アンドゲート２２１６にも供給されている。
【０１０２】
制御回路２２１の入力端子ＳＩＧＢには、前述したように、比較器２１２の出力ＥＱｒが供給されており、この入力端子ＳＩＧＢは、バイナリーカウンタ２１１のカウント値が、「１０１１１０１１１００００」、すなわち、「６０００」のときだけハイレベルになる。この入力端子ＳＩＧＢの入力信号は、アンドゲート２２１８を通じてレジスタ２２１１のイネーブル端子ＥＮに供給されるとともに、アンドゲート２２１６にも供給される。
【０１０３】
制御回路２２１の入力端子ＳＩＧＤには、前述したように、アンドゲート２２３の出力ＥＸが供給されており、この入力端子ＳＩＧＤは、送信元からのデータが一時記憶される端末毎メモリが全てエンプティ状態でないときだけハイレベルになる。この入力端子ＳＩＧＤの入力信号は、アンドゲート２２１６に供給される。入力端子ＳＩＧＣとＳＩＧＤの２つの状態により、すべての端末毎メモリ１３１Ａ〜１３１Ｄがデータ零になっていないことが確認される。
【０１０４】
端子ＤＲＥＱに入力されるデータリクエスト信号ＤＲＥＱは、アンドゲート２２１８を通じてレジスタ２２１１のイネーブル端子ＥＮに供給されるとともに、アンドゲート２２１６に供給される。アンドゲート２２１８の出力は、レジスタ２２１２のイネーブル端子ＥＮにも供給されている。
【０１０５】
アンドゲート２２１６には、さらに、レジスタ２２１１の出力データと、比較器２２１５の出力が供給される。
【０１０６】
フリップフロップ２２１７は、この６入力アンドゲート２２１６の出力をクロック信号ＣＬＫに同期してラッチする。このフリップフロップ２２１７の出力は、制御回路２２１の出力信号ＤＯＷＮとなっている。
【０１０７】
また、セレクタ２２１３の一方の入力端子Ｄ０には、回路１８のカウンタ１８１Ａ（図７には図示せず）の出力カウント値が入力される。セレクタ２２１３の他方の入力端子Ｄ１には、デクリメント回路２２１４の出力が入力される。セレクタ２２１３は、フリップフロップ２２１７の出力により選択制御される。
【０１０８】
セレクタ２２１３の選択出力データは、レジスタ２２１２のデータ入力端子ＤＩに供給される。レジスタ２２１２からの出力データは、デクリメント回路２２１４に供給されるとともに、比較器２２１５の一方の入力端子Ａに供給される。デクリメント回路２２１４では、入力値を「１」だけ減じた値を出力する。
【０１０９】
比較器２２１５の他方の入力端子Ｂには、回路１８のカウンタ１８１Ａ（図７には図示せず）の出力カウント値が入力される。比較器２２１５は、両入力端子Ａ，Ｂの値が一致するとハイレベルとなる出力をアンドゲート２２１６に供給する。
【０１１０】
この制御回路２２１の動作について、説明する。端子ＲＳＴに入力されるリセット信号ＲＥＳＥＴがハイレベルとなることにより、レジスタ２２１１およびフリップフロップ２２１７がリセットされて、レジスタ２２１１の出力端子ＤＯがローレベルに初期化されるとともに、リップフロップ２２１７の出力、すなわち、出力信号ＤＯＷＮもローレベルに初期化される。
【０１１１】
出力信号ＤＯＷＮがローレベルであるときには、２入力セレクタ２２１３では、入力端子Ｄ０に入力されているカウンタ１８１Ａの出力が選択され、レジスタ２２１２に供給される。レジスタ２２１１と、レジスタ２２１２とは、アンドゲート２２１８の出力により、回路２１のカウンタ２１１の出力カウント値が「６０００」で、かつ、音声復号化器１７からのデータリクエスト信号ＤＲＥＱがハイレベルのときのみ、クロック信号ＣＬＫの立ち上がりエッジに同期して、それぞれのデータ入力端子ＤＩの入力データをラッチする。前述したように、レジスタ２２１１のデータ入力は、比較器２２２の出力ＥＱｏであり、また、レジスタ２２１２のデータ入力は、セレクタ２２１３の出力である。
【０１１２】
レジスタ２２１１の出力端子ＤＯに得られる出力信号は、現在の入力端子ＳＩＧＣの値より、データリクエスト信号ＤＲＥＱのパルス数で「６０００」だけ前の時点での入力端子ＳＩＧＣの値である。また、レジスタ２２１２の出力データについても同様である。
【０１１３】
比較器２２１５は、レジスタ２２１２の出力値とカウンタ１８１Ａの出力値との比較を行い、等しいときだけ端子ＥＱ出力をハイレベルにする。したがって、比較器２２１５は、カウンタ１８１Ａの現在の出力と、それよりデータリクエスト信号ＤＲＥＱのパルス数で「６０００」だけ前の時点でのカウンタ１８１Ａの出力カウント値との比較を行い、カウンタ出力が変化していないとき、すなわち無音データ出力が、その間で行われていないときだけ、比較器２２１５出力はハイレベルとなる。
【０１１４】
６入力アンドゲート２２１６の出力は、比較回路２２１５の出力がハイレベル、レジスタ２２１１の出力がハイレベル、入力端子ＳＩＧＢがハイレベル、入力端子ＳＩＧＣがハイレベル、入力端子ＳＩＧＤがハイレベル、入力端子ＤＲＥＱがハイレベル、のすべてを満足するときにのみ、ハイレベルとなる。
【０１１５】
すなわち、回路２１のカウンタ２１１のカウント値が「６０００」で、データリクエスト信号ＤＲＥＱがハイレベルになっていて、なおかつ、データリクエスト信号ＤＲＥＱのパルス数で「６０００」の期間で全ての送信元からのデータが端末毎メモリ１３１Ａ〜１３１Ｄをエンプティ状態にするような遅延を持たずに受信された場合にのみ、６入力アンドゲート２２１６の出力はハイレベルとなる。
【０１１６】
フリップフロップ２２１７は、６入力アンドゲート２２１７の出力を、クロック信号ＣＬＫの立ち上がりエッジでラッチする。したがって、制御回路２２１の出力信号ＤＯＷＮは、６入力アンドゲート２２１６の出力を、クロック信号ＣＬＫで１クロック分遅らせたものとなる。
【０１１７】
制御回路２２１の出力信号ＤＯＷＮがハイレベルになると、図７に示すように、回路１８のアップダウンカウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのイネーブル端子ＥＮ入力がハイレベルとなり、かつ、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄのアップダウン制御端子ＵＰ入力がローレベルとなるので、カウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄでは、カウントダウンが行われる。
【０１１８】
また、出力信号ＤＯＷＮがハイレベルとなると、２入力セレクタ２２１３では、入力端子Ｄ１に接続されるデクリメント回路２２１４の出力が選択され、それがレジスタ２２１２にラッチされる。デクリメント回路２２１４は、その入力端子ＤＩの値から「１」引いた値を出力する。したがって、レジスタ２２１２の出力は、アップダウンカウンタ１８１Ａ，１８１Ｂ，１８１Ｃ，１８１Ｄの出力カウント値と一致する。
【０１１９】
出力信号ＤＯＷＮがローレベル、かつ、データリクエスト信号ＤＲＥＱがハイレベル、かつ、エンプティ信号ＥＭＰＡ〜ＥＭＰＤがハイレベルのときは、アップダウンカウンタ１８１Ａ〜１８１Ｄのイネーブル端子ＥＮ入力がハイレベル、かつ、アップダウン制御端子ＵＰ入力がハイレベルとなるので、カウンタ１８１Ａ〜１８１Ｄでは、カウントアップが行われる。
【０１２０】
出力信号ＤＯＷＮと、信号ＲＥＡ〜ＲＥＤの論理和を、オアゲート２０１Ａ〜２０１Ｄで取ったものが、端末毎メモリ１３１Ａ〜１３１Ｄの読み出しイネーブル信号ＦＲＥＡ〜ＦＲＥＤとして、一時記憶回路１３に出力される。なお、信号ＲＥＡ〜ＲＥＤは、第１の実施の形態の場合と同様に、データ生成回路１５に、読み込みイネーブル信号として供給される。
【０１２１】
したがって、出力信号ＤＯＷＮがハイレベルのとき、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの読み出しイネーブル信号ＦＲＥＡ，ＦＲＥＢ，ＦＲＥＣ，ＦＲＥＤはハイレベルとなり、読み出しアドレスポインターがインクリメントされ、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの出力が更新される。
【０１２２】
このとき、データエンプティ信号ＥＭＰＡ〜ＥＭＰＤは、常にローレベルであるので、信号ＲＥＡ，ＲＥＢ，ＲＥＣ，ＲＥＤはローレベルであり、更新される前の出力データは、データ生成回路１５でラッチされない。その結果として全ての、端末毎メモリ１３１Ａ，１３１Ｂ，１３１Ｃ，１３１Ｄの受信データが、１ワードづつ削除されることになる。
【０１２３】
以上説明したように、この第２の実施の形態においては、パケットデータ受信において、全ての一時記憶用の端末毎メモリ１３１Ａ〜１３１Ｄが、エンプティ状態にならない状態がしばらく継続すると、まばらに、それぞれの受信データについて削除が行われる。したがって、これにより、波形的な不連続が生じることなく、データが受信されてから音声出力が行われるまでの遅延を自動的に短くしていくことができる。
【０１２４】
なお、この第２の実施の形態でも、データリクエスト信号ＤＲＥＱのパルス数２１毎に一つの補間データを挿入しているが、補間データ挿入間隔はこれに限定されるものではない。また、データリクエスト信号ＤＲＥＱのパルス数６００１毎に１ワード分のデータを削除しているが、データ削除間隔は、これに限定されるものではない。すなわち、回路１７および回路２１のレジスタ１７４および２１４の設定値を変えることで、挿入間隔および削除間隔を容易に変えることが可能である。
【０１２５】
【発明の効果】
以上説明したように、この発明によれば、複数の送信元からの音声パケットを受信する際に、パケット伝送路での遅延変動により複数の受信音声出力間で時間的なずれが生じるような場合に、音声波形的に不連続点が発生することなく時間的なずれを解消することができる。
【０１２６】
また、パケット伝送路での遅延変動が少ない場合には、波形的に不連続点が発生することなく、パケット受信から音声出力までの遅延時間を自動的に短くすることができる。
【図面の簡単な説明】
【図１】この発明による音声送受信装置の第１の実施の形態のブロック図である。
【図２】第１の実施の形態の一部ブロックの構成例を示すブロック図である。
【図３】第１の実施の形態の一部ブロックの構成例を示すブロック図である。
【図４】第１の実施の形態を説明するためのタイミング図である。
【図５】第１の実施の形態の一部ブロックの構成例を示すブロック図である。
【図６】この発明による音声送受信装置の第２の実施の形態のブロック図である。
【図７】第２の実施の形態の一部ブロックの構成例を示すブロック図である。
【図８】図７の一部ブロックの構成例を示すブロック図である。
【図９】従来の音声受信装置の一例を説明するためのブロック図である。
【図１０】図９の従来例の説明のためのタイミング図である。
【符号の説明】
１ 音声符号化器
２ パケット・アセンブラ
３ パケット伝送路
６ 音声復号化器
１１ 受信回路
１２ パケット・デ・アセンブラ
１３ 一時記憶回路
１４、２０ データ制御回路
１５ データ生成回路
１６ 選択回路
１７ 音声復号化器
１３１Ａ〜１３１Ｄ 端末毎メモリ

Claims (4)

1. 複数の送信端末からネットワーク上に送信されたパケット化された音声データを受信する受信手段と、
   前記受信手段で受信されたパケット化された音声データから、符号化されたデジタル音声データを得るパケット・デ・アセンブラ手段と、
   前記パケット・デ・アセンブラ手段からの前記符号化されたデジタル音声データを前記送信端末ごとに一時的に記憶する記憶手段と、
   前記記憶手段に一時的に記憶された前記送信端末ごとの前記デジタル音声データのデータ量が零になった送信端末を検出するデータ量検知手段と、
   前記記憶手段に記憶されている前記送信端末ごとの符号化されたデジタル音声データについて、それぞれのデジタル音声データから補間音声データを生成するデータ生成手段と、
   前記送信端末ごとのデジタル音声データのそれぞれについて、前記データ生成手段からの補間音声データと、前記記憶手段の前記送信端末ごとのデジタル音声データとのいずれかを出力データとして選択する選択手段と、
   前記データ量検知手段で、データ量が零になったことが検出された送信端末からのデジタル音声データについて前記補間音声データを挿入するために前記データ生成手段の出力を前記選択手段から選択出力させると共に、前記補間音声データを挿入した回数を前記送信端末ごとにカウントしながら前記補間音声データを挿入した回数が最大でない送信端末からのデジタル音声データについて、所定の挿入期間で、前記データ生成手段で生成された補間音声データを前記選択手段から選択出力するようにするデータ制御手段と、
   前記選択手段からの音声データのそれぞれを復号化する音声復号化手段と、
   を備えることを特徴とする音声受信装置。
2. アナログ音声信号をデジタル音声データ系列に変換する音声符号化手段と、
   前記音声符号化手段により符号化された音声データをパケットデータに変換するパケット・アセンブラ手段と、
   前記パケット・アセンブラ手段によりパケット化された音声データをネットワーク上に送信する送信手段と、
   前記ネットワーク上を伝送されてくるパケット化された音声データを受信する受信手段と、
   前記受信手段で受信されたパケット化された音声データから、符号化されたデジタル音声データを得るパケット・デ・アセンブラ手段と、
   前記パケット・デ・アセンブラ手段からの前記符号化されたデジタル音声データを前記送信端末ごとに一時的に記憶する記憶手段と、
   前記記憶手段に一時的に記憶された前記送信端末ごとの前記デジタル音声データのデータ量が零になった送信端末を検出するデータ量検知手段と、
   前記記憶手段に記憶されている前記送信端末ごとの符号化されたデジタル音声データについて、それぞれのデジタル音声データから補間音声データを生成するデータ生成手段と、
   前記送信端末ごとのデジタル音声データのそれぞれについて、前記データ生成手段からの補間音声データと、前記記憶手段の前記送信端末ごとのデジタル音声データとのいずれかを出力データとして選択する選択手段と、
   前記データ量検知手段で、データ量が零になったことが検出された送信端末からのデジタル音声データについて前記補間音声データを挿入するために前記データ生成手段の出力を前記選択手段から選択出力させると共に、前記補間音声データを挿入した回数を前記送信端末ごとにカウントしながら前記補間音声データを挿入した回数が最大でない送信端末からのデジタル音声データについて、所定の挿入期間で、前記データ生成手段で生成された補間音声データを前記選択手段から選択出力するようにするデータ制御手段と、
   前記選択手段からの音声データのそれぞれを復号化する音声復号化手段と、
   を備えることを特徴とする音声送受信装置。
3. 前記データ制御手段は、前記データ量検知手段により、ある期間、データ量が零になった前記送信端末が検出されなかったときに、前記記憶手段から前記送信端末ごとの符号化されたデジタル音声データを読み出すようにするが、前記音声復号化手段では、前記記憶手段から読み出された前記符号化されたデジタル音声データは、読み込まないようにすることを、所定の頻度で実行するようにした
   ことを特徴とする請求項１に記載の音声受信装置。
4. 前記データ制御手段は、前記データ量検知手段により、ある期間、データ量が零になった前記送信端末が検出されなかったときに、前記記憶手段から前記送信端末ごとの符号化されたデジタル音声データを読み出すようにするが、前記音声復号化手段では、前記記憶手段から読み出された前記符号化されたデジタル音声データは、読み込まないようにすることを、所定の頻度で実行するようにした
   ことを特徴とする請求項２に記載の音声送受信装置。

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