JP3644247B2 - 定電圧制御回路、半導体装置、及びこれらを具備した携帯用電子機器 - Google Patents
定電圧制御回路、半導体装置、及びこれらを具備した携帯用電子機器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、定電圧制御回路、半導体装置及びこれらを具備した携帯用電子機器に関するものであり、特に、発振回路に供給する定電圧を制御する定電圧制御回路を含む時計用ICに関するものである。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の定電圧回路として例えば図１８に示すものが挙げられる。図１８には、一般的な水晶発振回路４１０及び定電圧発生回路４００の一例が示されている。
【０００３】
水晶発振回路４１０は、水晶振動子Ｘ’ｔａｌと、発振用インバータＩＮＶ１００と、フィードバック回路を構成する高抵抗Ｒｆとを有する。フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣD，ＣGを含んで構成され、発振用インバータＩＮＶ１００のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータＩＮＶ１００のゲートへフィードバック入力するものである。
【０００４】
発振用インバータＩＮＶ１００は、一対のＰ型電界効果トランジスタ（以下ＰＭＯＳと記す）QP１００，Ｎ型電界効果トランジスタ（以下ＮＭＯＳと記す）QN１００を含み、各ＰＭＯＳQP１００，ＮＭＯＳQN１００のゲートが入力側、ドレインが出力側として機能するように構成されている。そして、各トランジスタQP１００，QN１００は、そのドレイン側が互いに接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負の定電圧Ｖreg側に接続されている。
【０００５】
上記水晶発振回路４１０では、発振用インバータＩＮＶ１００に定電圧Ｖreg を印加すると、発振用インバータＩＮＶ１００の出力が１８０度位相反転されてゲートにフィードバック入力される。これにより、発振用インバータＩＮＶ１００を構成するＰＭＯＳQP１００，ＮＭＯＳQN１００が交互にオンオフ駆動され、水晶発振回路４１０の発振出力が次第に増加し、水晶振動子Ｘ’ｔａｌが安定発振動作する。
【０００６】
この水晶発振回路では、発振停止電圧の絶対値|Ｖsto| は、ＮＭＯＳQN１００の閾値電圧をＶthn０，ＰＭＯＳQP１００の閾値電圧をＶthp０とすると、式１のように表わすことができる。
【０００７】
式１；|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０）
ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|はＶthp０の絶対値を示す。このように、発振停止電圧Ｖstoは、ＮＭＯＳの閾値電圧Ｖthn０，ＰＭＯＳの閾値電圧Ｖthp０に依存する。
【０００８】
一方、定電圧発生回路４００は、オペアンプＯＰ１００と、マイナス（以下−と記す）入力端子の制御用ＰＭＯＳQP１０１と、プラス（以下＋と記す）入力端子の制御用ＮＭＯＳQN１０１と、出力用ＮＭＯＳQN１０２とを有する。
【０００９】
この回路の動作について説明すると、制御用ＰＭＯＳQP１０１に定電流が流れることで、信号線４０１に制御用ＰＭＯＳQP１０１の閾値電圧|Ｖthp１| に依存した電圧α|Ｖthp１|（α：定数）が生じる。そして、オペアンプＯＰ１００と出力用ＮＭＯＳQN１０２により、信号線４０２は、信号線４０１と同一の電位α|Ｖthp１ |に制御される。さらに、制御用ＮＭＯＳQN１０１に定電流源ＴＮからの電流が流れることで、信号線４０２と出力ライン４０３との間に、制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１に依存したαＶthn１の電位差が生じる。よって、出力ライン４０３と接地電位Ｖddの間には、|Ｖthp１|＋Ｖthn１に依存した定電圧α（|Ｖthp１|＋Ｖthn１）が生じる。
【００１０】
従って、定電圧発生回路４００の出力電圧Ｖreg は、制御用ＰＭＯＳQP１０１の閾値電圧Ｖthp１及び制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１の影響を各々受ける。即ち、定電圧|Ｖreg| は|Ｖthp１|＋Ｖthn１に比例し、動作回路としての水晶発振回路４１０は、|Ｖthp１|＋Ｖthn１に依存した定電圧Ｖreg が供給される。
【００１１】
そして、発振回路の低消費電力動作のために、従来は、定電圧発生回路を動作させる定電流源ＴＮ，ＴＰの電流値を、定電圧発生回路が動作可能な範囲で、できるだけ少なくしていた。このため、発振用インバータの低消費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖsto|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げるということが必要となってきた。
【００１２】
しかし、定電圧発生回路を動作させる定電流源からの定電流を少なくしていくと、温度変化により定電流が変動した場合の定電圧Ｖregの変化量が大きくなるという問題点が生じる。
【００１３】
ここで、制御用ＮＭＯＳQN１０１，制御用ＰＭＯＳQP１０１を動作させる定電流源ＴＮ，ＴＰの電流値には温度依存性がある。即ち、定電流源ＴＮ，ＴＰは、例えば図１７に示されるように、デプリーションタイプのＰＭＯＳ（ＤＰＭＯＳ）にて構成される場合、ドレイン電流（定電流）ＩD は、温度変化により変動する。
【００１４】
また、定電圧Ｖregの温度変化に対する変化量は、定電流値ＩDの変化量と、制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１，制御用ＰＭＯＳQP１０１の閾値電圧Ｖthp１の絶対値の夫々の変化量との和となる。発振停止電圧Ｖstoの温度に対する変化量については、発振停止電圧Ｖstoは、前記式１に依存するので、ＮＭＯＳQN１００，ＰＭＯＳQP１００の閾値電圧の変化分になる。ここで、定電圧Ｖregの温度係数は、定電流源ＴＮ，ＴＰにおける定電流の変化量と、閾値電圧（|Ｖthp１|＋Ｖthn１）の変化量に依存し、発振停止電圧Ｖsto の温度係数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量に依存する。
【００１５】
一例として、定電圧|Ｖreg| の方が温度に対して負の傾きが絶対値で大きい場合に、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を図１９に示す。
【００１６】
図１９においては、横軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電圧Ｖsto についてのグラフを示す。発振動作を確保するためには、動作保証温度範囲における高温時（図１９に示すＡ点）においても、|Ｖreg|＞|Ｖsto|を確保しなければならない。ここで、動作保証温度範囲は、一般に−１０℃〜６０℃であり、Ａ点は、腕時計の耐熱温度等である。
【００１７】
よって、他の低い温度領域では、定電圧|Ｖreg|を必要以上に高くしなければならなくなる。つまり、従来は定電圧Ｖregと発振停止電圧Ｖstoの温度勾配の差が大きくなり、高温側（あるいは低温側）の発振動作を保証するために、|Ｖreg|＞|Ｖsto|を常に成り立たせなければならず、低温側（あるいは高温側）では、|Ｖreg|を発振動作を保証する以上に高くしなければならなかったため、結果として無駄な電力を消費していた。
【００１８】
このため、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖreg|＞|Ｖsto|の関係を保ちつつ、定電圧|Ｖreg|をできるだけ低くする、ということは困難であり、発振回路のさらなる低消費電力化が図れなかった。
【００１９】
また、従来定電圧Ｖreg は、図１８における制御用ＰＭＯＳQP１の閾値電圧の絶対値|Ｖthp１|，制御用ＮＭＯＳQN１の閾値電圧Ｖthn１を夫々低くする等、ＮＭＯＳ、ＰＭＯＳのサイズや閾値を変えることで、２又は３種類作り込み、ＩＣのテストパット上で選択して用いる場合も考えられる。
【００２０】
しかし、これでも定電圧Ｖreg は、ＰＭＯＳQP１０１、ＮＭＯＳQN１０１の閾値に非常に依存している為、半導体製造プロセス上で閾値電圧Ｖthp１及びＶthn１の値がばらついて、|Ｖthp１|もしくはＶthn１の値が変動し、ＩＣの量産時にＶreg の値も大きく変動するという問題点があった。
【００２１】
また、閾値電圧による定電圧Ｖregの調整は、プロセス能力上０．１Ｖが限界であって、この調整により定電圧Ｖregを閾値電圧に依存させて変更した場合は、発振用インバータＩＮＶ１００のショート電流Ｉsの値が大幅に変化してしまうという問題があった。
【００２２】
さらに、半導体装置においては、低消費電力化の観点から、低電圧仕様のものが主流となりつつあるため、発振回路とともに使用される定電圧発生回路およびこれらを搭載した半導体装置においても、微小な電力の変動が、発振動作に大きな影響を与えることになるため、特に発振回路に供給される定電圧の微調整を可能とした定電圧発生回路が要求されるようになってきた。
【００２３】
本発明は、上記した技術の課題を解決するためになされたものであり、その目的とするところは、定電圧発生回路内のＮＭＯＳ及びＰＭＯＳの製造時における閾値のバラツキと、温度特性とに依存する定電圧Ｖreg が変動しても、この定電圧の変動による動作回路の動作停止を防止して、定電圧Ｖreg の微調整により、さらなる低消費電力化を可能とした定電圧制御回路、半導体装置及びこれらを具備した携帯用電子機器を提供することにある。
【００２４】
【課題を解決するための手段】
請求項１に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、前記動作回路の動作停止電圧に至らないように、変動する前記定電圧を制御する定電圧制御回路であって、前記動作回路に供給される少なくとも一つの第１の電圧と、前記第１の電圧と共に変動し前記第１の電圧の絶対値より低い第２の電圧と、を各々生成出力する定電圧発生手段と、前記第２の電圧の変動をモニタし、前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、前記第２の電圧が前記モニタ手段の動作停止電圧に至ったことを、前記モニタ手段が検出すると、前記第１の電圧が前記動作回路の動作停止電圧に至らないように、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、を有することを特徴とする。
【００２５】
請求項１に記載の発明によれば、第２の電位は、第１の電位の絶対値より低いので、モニタ手段により第２の電圧の変動をモニタし、第１の電圧が動作回路の動作停止電圧付近にまで下降すると、第１の電圧が動作回路の動作停止電圧に至る前に、第２の電圧はモニタ手段の動作停止電圧に至る。従って、第１の電圧が動作停止電圧に至り動作回路が停止するのを防止でき、動作回路の動作を保証しつつ、最も低い定電圧で動作できるので、超低消費電力化が可能となる。
【００２６】
請求項２に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、変動する前記定電圧を制御する定電圧制御回路であって、前記動作回路に供給される第１の電圧を生成出力する定電圧発生手段と、前記第１の電圧をモニタするモニタ手段と、前記モニタ手段の検出結果に基づいて、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、を有し、前記モニタ手段は、前記動作回路が停止する前に動作停止する構成としたことを特徴とする。
【００２７】
請求項２に記載の発明によれば、第１の電圧をモニタ手段及び動作回路に供給しても、モニタ手段は、動作回路が停止する前に動作停止できる。従って、制御手段による第１の電圧の変更も、動作回路が動作停止する前になされるので、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００２８】
請求項３に記載の発明に係る定電圧制御回路は、請求項２において、前記動作回路は、第１のトランジスタを有し、前記モニタ手段は、前記第１のトランジスタの閾値の絶対値よりも高い値の閾値の絶対値を有する第２のトランジスタを有することを特徴とする。
【００２９】
請求項３に記載の発明によれば、閾値の高いトランジスタほど低い電圧で止まりやすい。ここで、動作回路の第１のトランジスタの閾値の絶対値は、モニタ手段の第２のトランジスタの閾値の絶対値よりも高く設定されている。このため、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３０】
請求項４に記載の発明に係る定電圧制御回路は、請求項２において、前記動作回路は、第１のトランジスタを有し、前記モニタ手段は、前記第１のトランジスタの電流増幅率よりも小さい電流増幅率を有する第２のトランジスタを有することを特徴とする。
【００３１】
請求項４に記載の発明によれば、電流増幅率の小さいトランジスタは早く停止し易い。ここで、動作回路の第１のトランジスタの電流増幅率は、前記モニタ手段の第２のトランジスタのを電流増幅率よりも小さい。このため、同じ第１の電圧を入れたとしても、モニタ手段の電流増幅率が低いので、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３２】
請求項５に記載の発明に係る定電圧制御回路は、請求項２において、前記モニタ手段は、前記動作回路に形成される論理素子よりも入力段数の多い論理素子を有することを特徴とする。
【００３３】
請求項５に記載の発明によれば、同一電圧でも入力段数の多い論理素子の方が先に停止しやすい。このため、同じ第１の電圧を、モニタ手段及び動作回路に入力しても、モニタ手段の方が入力段数の多い論理素子を含んでいるので、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３４】
請求項６に記載の発明に係る定電圧制御回路は、請求項１において、前記モニタ手段は、基準信号と、モニタしている前記第２の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする。
【００３５】
請求項６に記載の発明によれば、第２の電圧が動作停止電圧に至ると、動作停止信号を出力することで、モニタ回路の動作停止を検出することができる。
【００３６】
請求項７に記載の発明に係る定電圧制御回路は、請求項２〜請求項５のいずれかにおいて、前記モニタ手段は、基準信号と、モニタしている前記第１の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする。
【００３７】
請求項７に記載の発明によれば、第１の電圧が動作停止電圧に至ると、動作停止信号を出力することで、モニタ回路の動作停止を検出することができる。
【００３８】
請求項８に記載の発明に係る定電圧制御回路は、請求項６において、前記制御手段は、前記モニタ回路より出力される前記動作停止信号に基づいて、少なくとも一発の第１のパルスを出力するための第１のパルス生成手段と、所定の周期の第２のパルスを生成する第２のパルス生成手段と、一発の前記第１のパルスに基づいて、前記第１の電圧を上昇させる信号を前記定電圧発生手段に出力し、一定周期の前記第２のパルスに基づいて、前記第１の電圧を順次下降させる信号を前記定電圧発生手段に出力するためのパルス制御手段と、を有し、前記第１の電圧を、一定周期で順次下降させると共に前記モニタ回路の動作停止により上昇させるように制御することを特徴とする。
【００３９】
請求項８に記載の発明によれば、温度変動に追従するように、モニターし、１回ある一定値にまで下げたら、温度変動のためのモニタを行なう。これにより、第１の電圧を、電源投入時は一番高い定電圧を供給するように設定し、通常動作時は第２のパルス生成手段により一定周期で順次下降させると共にモニタ手段の動作停止信号、第１のパルス生成手段により上昇させるようにパルス制御手段にて設定できる。よって、動作停止電圧に至らないように動作保証をしつつ、動作停止電圧に限りなく近い、最低の電圧を確保できる。従って、定電圧が供給される動作回路においても、定電圧と、動作発振停止電圧に関し、動作保証を満たしつつ、最低の定電圧を選択でき、動作回路が動作マージンを確保しつつできるだけ低い定電圧にて動作回路の動作を行うことができる。
【００４０】
請求項９に記載の発明に係る定電圧制御回路は、 請求項１、６、８のいずれかにおいて、前記動作回路と前記モニタ手段とは、製造プロセスが同一に形成された回路であることを特徴とする。
【００４１】
請求項９に記載の発明によれば、動作回路とモニタ手段とで製造プロセスが同一であることにより、各回路内部の素子の例えば温度特性等もほぼ同じとなり、第１の電圧の変動とそれより低い第２の電圧の変動とをほぼ同じにすることができ、第１の電圧の代わりに第２の電圧をモニタできる。
【００４２】
請求項１０に記載の発明に係る定電圧制御回路は、請求項１〜請求項９のいずれかにおいて、前記制御手段は、電源投入時は、第１の周期にて前記第１の電圧を可変し、通常動作時は、前記第１の周期より長い第２の周期にて前記第１の電圧を可変するように、前記第１、第２の周期を切換制御するモニタ周期制御部を有することを特徴とする。
【００４３】
請求項１０に記載の発明によれば、電源投入時は、一番高い定電圧を供給し、スタートさせ、動作を開始して、通常動作時は、一定周期で順次定電圧値を１ステップずつ下げていく。そして、モニタ手段が動作停止を検出すると、この検出後に、定電圧を上げ定常状態に至る。ここで、電源投入時から定常状態に至る期間は、通常の第２の周期より短い第１の周期で第１の電圧で供給することにより、上記期間を短縮してイニシャライズに係る時間を短縮しスループットの向上が図れる。
【００４４】
請求項１１に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、前記動作回路に電圧を供給する定電圧発生手段と、前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、前記モニタ手段の動作停止に基づいて、前記動作回路が前記動作停止電圧に至らないように制御する制御手段と、を有することを特徴とする。
【００４５】
請求項１１に記載の発明によれば、動作回路よりも先にモニタ手段が動作停止するので、動作回路が動作停止するのを未然に防止して、動作回路の動作を保証できる。
【００４６】
請求項１２に記載の発明に係る半導体装置は、動作回路と、前記動作回路への供給電圧を形成する請求項１〜請求項１１のいずれかの定電圧制御回路と、を同一基板上に形成したことを特徴とする。
【００４７】
請求項１２に記載の発明によれば、動作回路に供給される電圧は、外部要因例えば温度特性や製造時の素子のバラツキ等に起因して変動するが、定電圧制御回路と共に形成することで、このような変動が生じる可能性があっても、電圧を制御することができる。尚、動作回路が例えば発振回路である場合には、加えて、定電圧の絶対値が、動作停止電圧の絶対値よりも大きいという状態を常に成り立たせることが可能となり、低い温度領域においても、定電圧を必要以上に高くする必要がなくなり、無駄な電力の消費をなくして、半導体装置の低消費電力化が可能となる。
【００４８】
請求項１３の発明は、請求項１〜請求項１１のいずれかの定電圧制御回路を含む携帯用電子機器を定義している。
【００４９】
この携帯用電子機器によれば、定電圧の微調整を行うことが可能となり、０．１Ｖ以下の微調整が容易に可能となり、使用電池の長寿命化をも図れ、携帯用の電子機器の使い勝手を向上することができると共に、最適な低消費電力，低電源電圧の携帯用電子機器を実現できる。
【００５０】
【発明の実施の形態】
以下、本発明を発振回路に適用した実施の形態について、図面を参照して具体的に説明する。
【００５１】
［実施の形態１］
（システムの全体構成）
図１は、本例の定電圧制御回路を示している。本例の定電圧制御回路１は、図１に示すように、定電圧Ｖreg を出力する出力端子Ａに動作回路を接続し、この動作回路に供給される定電圧Ｖreg が、種々の要因により変動する場合でも、定電圧Ｖreg を所望の定電圧値に制御するための回路である。尚、本例では、この制御対象となる動作回路の一例として図５に示すような水晶発振回路９０を用いているが、動作回路としては、このような水晶発振回路に限定されるものではない。
【００５２】
図１において、定電圧制御回路１は、定電圧Ｖreg 及び該電圧Ｖreg よりやや低い電圧Ｖregmを各々生成する定電圧発生手段としての定電圧発生回路１０と、電圧Ｖregmの変動をモニタするモニタ手段２０と、このモニタ手段２０の検出結果に基づいて、定電圧発生回路１０の電圧Ｖreg を変更制御する制御手段２２と、を有する。
【００５３】
定電圧発生回路１０は、水晶発振回路９０に供給される第１の電圧である定電圧Ｖreg と、定電圧Ｖreg と共に変動し｜Ｖreg｜ ＞｜Ｖregm｜となる第２の電圧である電圧Ｖregmと、を各々生成出力する。尚、電圧｜Ｖreg｜ と、電圧｜Ｖregm｜との差は、動作モニタ回路３０の停止時であって、Ｖreg が切換わる以前に、発振回路９０が停止しない範囲例えば１０〜数１０ｍｖであることが好ましい。この差が小さすぎると、モニタがある周期で検出するから、この間に停止する恐れがある。
【００５４】
モニタ手段２０は、電圧Ｖreg と共に変動する電圧Ｖregmの変動をモニタするものである。このモニタ手段２０は、動作位置検出タイミング信号（基準クロック）ＣＫと、電圧Ｖregmのモニタ結果とに基づいて、電圧Ｖreg が水晶発振回路９０の動作停止電圧に至る前に、電圧Ｖregmが動作停止電圧に至った場合に動作停止し、動作停止信号Ｘを出力する動作モニタ回路３０を有する。ここで、動作モニタ回路３０は、水晶発振回路９０と同一の製造プロセスにて形成されることが好ましい。
【００５５】
制御手段２２は、動作モニタ回路３０より出力される動作停止信号Ｘに基づいて、少なくとも一発の第１のパルス（ｕｐ）を出力するための第１のパルス生成手段である微分回路５０と、所定の周期φｎの第２のパルス（ｄｏｗｎ）を生成する第２のパルス生成手段２４と、第１のパルスに基づいて電圧Ｖreg を上昇させる信号を定電圧発生回路１０に出力し、第２のパルスに基づいて、電圧Ｖreg を順次下降させる信号を定電圧発生回路１０に出力するためのパルス制御手段２６と、有する。
【００５６】
微分回路５０は、動作停止信号ＸがＨからＬに切り換わる時に、カウントアップできる第１のパルスを、例えば１発だけアップダウンカウンター６０に向けて出力する機能を有する。
【００５７】
第２のパルス生成手段は２４は、所定のタイミング信号生成するためのタイミング信号発生部８０と、タイミング信号発生部８０にて生成出力された所定の周期タイミング信号を、電源８４に係る電源投入時のオンタイミングに基づいて、周期φｎを変更制御するモニター周期制御部８２と、を有する。
【００５８】
パルス制御手段２６は、第１のパルス（ｕｐ）、周期φｎの第２のパルス（ｄｏｗｎ）をカウントするアップ−ダウンカウンター６０と、このアップ−ダウンカウンター６０の出力を、ｎ本例えば８、１６本等のシリアル信号を出力するように変換するためのデコーダ７０を有する。
【００５９】
アップ−ダウンカウンター６０は、アップ用の入力信号である第１のパルス（ｕｐ）と、ダウン用の入力信号である第２のパルス（ｄｏｗｎ）が各々入力される。これにより、例えば４ビットであるとすると、第１のパルス（ｕｐ）が入力すると「００００」がくると、「０００１」になり、その次に、第２のパルス（ｄｏｗｎ）が入力すると、「００００」に戻る。尚、位相をずらす等の工夫により、第１のパルス（ｕｐ）と第２のパルス（ｄｏｗｎ）が同時に入力するのを防止している。
【００６０】
次に、定電圧制御回路の動作について説明する。
【００６１】
電源投入時は、定電圧発生回路１０は、一番高い定電圧Ｖreg を水晶発振回路９０に供給するようにして、モニターを開始させる。
【００６２】
動作を開始して通常動作時は、タイミング信号発生部８０及びモニター周期制御部８２から、一定周期φｎの第２のパルス（ｄｏｗｎ）をアップ−ダウンカウンター６０に向けて出力する。すると、アップ−ダウンカウンター６０のカウンタ値に基づいて、デコーダ７０は、例えば８本の出力線を有する場合には、いずれか１本の出力線を所定の周期φｎ毎に選択状態とするように、信号を定電圧発生回路１０に向けて出力する。これにより、定電圧発生回路１０より出力される電圧Ｖreg は、所定の周期φｎ毎に、順次８段（ｏｒ１６段）の定電圧値を１ステップずつ下げていく。
【００６３】
なお、デコーダ７０の出力を例えば８本とした場合には、電圧Ｖreg の定電圧値を８種類用意でき、８段階の可変が可能であり、１６本とした場合には、電圧Ｖreg の定電圧値を１６種類用意でき、１６段階の可変が可能である。また、この８又は１６の分割数は、定電圧発生回路１０内のＭＯＳトランジスタのＶｔｈの製造バラツキの観点から、８、１６等が特に好ましいが、それ以上であってもかまわない。
【００６４】
動作モニタ回路３０では、水晶発振回路９０の図１８に示す温度変動等に伴う定電圧Ｖreg に追従するように、水晶発振回路９０に供給する定電圧Ｖreg より数十ｍｖ低い電圧Ｖregmをモニターしている。
【００６５】
ここで、温度変動等の外部要因等により、例えば電圧Ｖreg が徐々に下がると、これと連動して電圧Ｖregmも下がる。そうして、電圧Ｖregmは電圧Ｖreg よりも数十ｍｖ低い電圧であるので、電圧Ｖreg が水晶発振回路９０の動作停止電圧に至る前に、動作モニタ回路３０は動作停止電圧に至る。尚、動作モニタ回路３０は、水晶発振回路９０と同一の製造プロセスにて形成するのが望ましい。また、動作モニタ回路３０は、電源電圧低下により、水晶発振回路９０よりも先に動作停止する回路構成とすることが望ましい。
【００６６】
動作モニタ回路３０が停止すると、動作モニタ回路３０は動作停止信号Ｘを出力し、微分回路５０は、この動作停止信号Ｘに基づいて、第１のパルス（ｕｐ）をアップ−ダウンカウンター６０に向けて出力する。すると、アップ−ダウンカウンター６０のカウンタ値に基づいて、デコーダ７０は、例えば８本の出力線を有する場合には、いずれか１本の出力線をＨレベルとするように、信号を定電圧発生回路１０に向けて出力する。
【００６７】
これにより、定電圧発生回路１０より出力される電圧Ｖreg は、１段上昇することとなる。その後、電圧Ｖreg を下降させるステップと、電圧Ｖreg を上昇させるステップと、を繰り返し行なうことで定電圧Ｖreg を制御し、その結果、定電圧Ｖreg は、定常状態に落ち着く。
【００６８】
このように、水晶発振回路９０が停止する前に、動作モニタ回路３０が先に停止するので、水晶発振回路９０の動作を停止させることなく動作を保証しつつ、定電圧Ｖreg を最も低い電圧（定電圧）で動作させることができるので、超低消費電力化が可能となる。
【００６９】
（動作モニタ回路）
この動作モニタ回路３０の一例を図２に示す。同図において、動作モニタ回路３０は、所定のタイミング信号である基準クロックＣＫを分周する分周部３２と、分周されたタイミング信号の電圧を変換する電圧変換部としてのレベルシフタ３４と、電圧変換された信号を互いに相反転する信号とするためのインバータＩＮＶ２、ＩＮＶ３と、動作停止時の動作停止信号Ｘを出力するクロック検出回路４０と、を有する。
【００７０】
分周部３２は、フリップフロップＦＦ１と、この出力に接続されたＮＡＮＤゲートＮＡＮＤ１と、及びＮＡＮＤゲートＮＡＮＤ１の２本に分岐する一方の出力に接続されたインバータＩＮＶ１と、を有する。この分周部３２では、例えば図３（Ａ）に示すように、動作モニタ回路３０が動作しているモニタＯＮの時は、基準クロックＣＫが周波数２Ｋで入力されると、１／２分周してフリップフロップＦＦ１の出力は、周波数１Ｋにて出力される。また、この分周部３２には、電圧Ｖregmが供給され、動作モニタ回路３０が動作停止したモニタＯＦＦの時には、フリップフロップＦＦ１の出力は、Ｈレベル（又はＬレベル）状態が維持される。即ち、フリップフロップＦＦ１の出力ＱがＨである時に停止すると、Ｈが出力され、出力ＱがＬである時に停止すると、Ｌが出力される。尚、分周部３２は、フリップフロップＦＦ１のみの構成であっても良い。
【００７１】
ここにおいて、フリップフロップＦＦ１は、半導体素子の中で一番停止し易く、電源電圧の依存を受けて動作し難い素子であるため、動作モニタ回路３０の中にはフリップフロップを用いている。また、電流を絞り、駆動能力を抑える効果もある。なお、この動作停止しやすい論理素子としては、フリップフロップの他、基本的にはトランジスタが直列になる論理素子例えば複数入力、多入力のＮＡＮＤゲート等が好ましい。この場合、ＮｃｈＴｒが複数個直列にならんでいるので、動きづらく、トランジスタの直列の段数が多いほど好ましい。
【００７２】
分周部３２から出力された信号は、レベルシフタ３４により電圧が上昇し、インバータＩＮＶ２、ＩＮＶ３を介して、クロック検出回路４０の入力Ａ１、Ａ２に互いに相反転した信号として入力される。
【００７３】
（クロック検出回路）
ここで、クロック検出回路４０の詳細について、図２を用いて説明する。クロック検出回路４０は、図２に示すように、２つの入力Ａ１、Ａ２にある周期で互いに相反転する入力信号が供給され続けることで、出力ＸＯより例えばＨレベルの信号を出し続け、周期に拘らず一定の信号が入力Ａ１、Ａ２に入力される（クロックがこなくなる）と、出力ＸＯより例えばＬレベルの信号を出力する、という検出を行なう機能を有する。このクロック検出回路４０の具体例を図４に示す。
【００７４】
同図において、クロック検出回路４０は、入力Ａ１がゲートに接続されたＮＭＯＳQN５０と、このＮＭＯＳQN５０と直列に接続されて入力Ａ２がゲートに接続されたＮＭＯＳQN５１と、ＮＭＯＳQN５１のドレインに接続されたインバータＩＮＶ４と、ＮＭＯＳQN５１のドレインと接地電位に維持されたグランドＶＤＤとの間に接続されたコンデンサＣ２及び高抵抗Ｒ１と、ＮＭＯＳQN５０のドレイン及びＮＭＯＳQN５１のソースの接続点とグランドＶＤＤとに介在されたコンデンザＣ１と、を有する。
【００７５】
このようなクロック検出回路４０の動作は、以下のように行われる。即ち、順次電圧Ｖｒｅｇが降下していくと、それと連動して電圧Ｖｒｅｇｍも下がっていく（この理由は後述する）。このような通常動作であれば、動作しづらいフリップフロップＦＦ１は、分周動作を行なうので、ＦＦ１の出力は、ＨＬＨＬ・・と出力している。従って、動作モニタ回路３０の動作中は、Ａ１にＨ（Ｌ）、Ａ２にＬ（Ｈ）が各々入力される。
【００７６】
そして、Ａ１にＨ、Ａ２にＬが各々入力されると、ＮＭＯＳQN５０がオン、ＮＭＯＳQN５１がオフする。この時、コンデンサＣ１に電圧ＶＳＳからの電荷を充電する。次に、Ａ１にＬ、Ａ２にＨが各々入力されると、ＮＭＯＳQN５０がオフ、ＮＭＯＳQN５１がオンとなり、電圧ＶＳＳからの電荷をコンデンサＣ２に貯える。
【００７７】
このように、クロックが入力すると、電圧ＶＳＳによる電位は、常にコンデンサＣ１、又はＣ２に充電されてしまうので、インバータＩＮＶ４の入力電位は常にＬレベルとなり、結果インバータＩＮＶ４の出力は、Ｈに一定に保たれ、出力ＸＯ信号は例えばＨを継続して出力する。このように、Ａ１とＡ２との入力信号が互いに反転していれば、出力ＸＯはＨである。
【００７８】
次に、電圧Ｖｒｅｇｍがさらに下がり、フリップフロップＦＦ１の動作停止電圧（動作回路の動作停止電圧）に至ると、フリップフロップＦＦ１は、分周動作を停止し、フリップフロップＦＦ１の出力は、一定電位例えばＬを出力し続ける。このため、クロック検出回路４０の入力Ａ１、Ａ２には、クロックが入力されなくなる。そして、クロックが入力されないと、いずれか一方例えばＮＭＯＳQN５１がオフする。すると、コンデンサＣ２に貯えられたＶＳＳの電荷が、インバータＩＮＶ４の入力側に放電する経路が与えられるので、コンデンサＣ２の電荷が保持できなくなり、時定数ＣＲに基づいて電荷が放出する。従って、時間経過後に、高抵抗Ｒ１により、電位は常時Ｈレベル側に維持され、出力ＸＯはＬになる。
【００７９】
このようにして、クロック検出回路４０の出力ＸＯは、クロックがきた時にＨとなり、クロックがこないことを検出すると、最初例えばＨを出力していたら、Ｌに切換えることにより、動作モニタ回路３０の動作、動作停止の区別を検出できる。
【００８０】
従って、クロック検出回路４０は、動作モニタ回路３０が停止したという動作停止信号を図１の微分回路５０に向けて出力することとなる。
【００８１】
（モニター周期制御部）
さらに、図１のモニター周期制御部８２について簡単に説明する。モニター周期制御部８２は、タイミング信号発生部８０にて生成出力された所定の周期タイミング信号を、電源８４に係る電源投入時のオンタイミングに基づいて、周期を変更制御する機能を有する。図７には、電源投入時から定常状態に至るまでの時間Ｔに対する定電圧Ｖregの変化の様子が示されている。
【００８２】
即ち、図７に示すように、電源投入時ｔ1から定常状態ｔ2に至るイニシャル時には、周期をφn2（第１の周期）にて出力し、所定の時間経過後定常状態に至った場合には、周期をφn1（第２の周期）にて出力するよう、変更制御する。この場合、φn1の周期は、φn2より長い周期であることが好ましい。こうすると、電源投入から定常状態に至る期間ｔ1〜ｔ2短縮でき、スループットを向上させることができる。
【００８３】
尚、本発明者が鋭意検討した結果、通常時のモニター周期φｎ１の最大値φn1maxは、１００〜２００［ｓｅｃ］、通常時のモニター周期φｎ１のｍｉｎ値φn1minは、１０［ｓｅｃ］（１００ｎＡ以下の消費電流で動作するＩＣの場合）、イニシャル時のモニター周期φｎ２のｍａｘ値φn2maxは、速やかに適正Ｖreg値に落ち着く程度の周期、イニシャル時のモニター周期φｎ２のｍｉｎ値φn2min は、１〜２ｓｅｃ［ｓｅｃ］程度とすることが好ましいことが判明した。
【００８４】
従って、モニター周期制御部８２は、φn1max、φn1min、φn2max、φn2minを必要に応じて自在に変更することが好ましい。
【００８５】
尚、モニター周期φｎ２とφｎ１との切り換えタイミングは、図示しないタイマーをモニター周期制御部８２内に内蔵し、所定の時間経過後に切り換える構成としてもよいし、電圧Ｖreg をモニタして定常状態に至ると切り換える構成としてもよい。
【００８６】
（定電圧発生回路）
図５には、定電圧発生回路１０および水晶発振回路９０が示されている。この水晶発振回路９０はクォーツタイプの腕時計に使用される水晶発振回路である。図５を用いて定電圧発生回路１０について説明する。
【００８７】
定電圧発生回路１０は、水晶発振回路９０へ供給する定電圧Ｖreg 、及び上記動作モニタ回路３０でのモニタ用の電圧Ｖregmを形成するための回路であって、水晶発振回路の発振動作を保証する全温度範囲で定電圧Ｖreg を発振可能な最低の電圧まで下げることを可能とするものであり、オペアンプＯＰ１と、オペアンプＯＰ２と、選択回路１０Ｐと、オペアンプＯＰ１の出力用ＮＭＯＳQN２と、オペアンプＯＰ２の出力用ＮＭＯＳQN４と、定電流源ＴＮ１・ＴＮ２・ＴＰと、ＮＭＯＳQN１及びＮＭＯＳQN３と、を含んで構成されている。
【００８８】
図５の定電圧発生回路では、選択回路１０Ｐにより、オペアンプＯＰ２への一方の入力電圧、つまり、定電圧Ｖreg を制御する定電圧制御用ＰＭＯＳを、複数かつ夫々電流増幅率β（ゲート長、ゲート幅）を異ならせて形成し、複数構成された定電圧制御用ＰＭＯＳのうち最適な定電圧制御用ＰＭＯＳを選択できる。
【００８９】
また、ＮＭＯＳQN３の例えばゲート幅を、ＮＭＯＳQN１のゲート幅より大きくして、サイズを変えて形成することにより、上記電圧Ｖreg と電圧Ｖregmとの数十ｍＶの電圧幅を形成している。
【００９０】
オペアンプＯＰ１は、＋入力端子は定電圧制御用ＮＭＯＳQN３により形成される電圧を受け、−入力端子は選択回路１０Ｐにより形成される電圧を受ける。ＮＭＯＳQN４は、オペアンプＯＰ１の出力を受けてゲート入力電圧が制御される。
【００９１】
オペアンプＯＰ２は、＋入力端子と−入力端子とを有し、＋入力端子は定電圧制御用ＮＭＯＳQN１により形成される電圧を受ける。そして、前記−入力端子は複数のＰＭＯＳQP１０〜１７により、オンオフ制御されるＰＭＯＳQP３０〜３７を含む選択回路１０Ｐにより形成される電圧を受ける。そして、＋入力端子に印加された電圧と、−入力端子に印加された電圧との電位差を増幅して出力する、所謂差動増幅器である。
【００９２】
出力用ＮＭＯＳQN２は、オペアンプＯＰ２の出力をゲートに受けるものであって、且つ、ドレインが定電圧発生回路のＶreg の出力ラインと接続されている。また、出力用ＮＭＯＳQN２のソース及びバックゲートに電源電圧Ｖssが印加されている。
【００９３】
ＰＭＯＳQP３０〜３７を含む選択回路１０Ｐは、定電圧発生回路により形成される定電圧Ｖregを、オペアンプＯＰ１、２の−入力端子への入力電圧を制御することにより制御する回路である。そして、定電圧制御用ＰＭＯＳQP３０〜３７の夫々のゲートとドレインが共通にオペアンプＯＰ１、２の−入力端子に接続されている。即ち、定電圧制御用ＰＭＯＳQP３０〜３７の各ドレイン及びゲートは電源電圧Ｖssと電気的に接続されているとともに、ソース側が選択制御用ＰＭＯＳQP１０〜１２に夫々接続されている。
【００９４】
ここで、定電圧制御用ＰＭＯＳQP３０〜３７は、夫々異なる電流増幅率βにて形成されているものであって、ＰＭＯＳQP３０の電流増幅率β３０、ＰＭＯＳQP３１の電流増幅率β３１、・・・、ＰＭＯＳQP３７の電流増幅率β３７は、例えば、β３７＞β３６＞・・・＞β３０の関係となるよう形成される。この電流増幅率の制御については、設計時に、ゲート幅，ゲート長をそれぞれ変えてレイアウトを行い、それに基づいて素子を形成することで行える。このレイアウトについては、特に、レイアウトルールにおいても問題なく形成でき、半導体製造プロセス上も何ら問題なく定電圧制御用ＰＭＯＳを形成できる。
【００９５】
そして、定電圧制御用ＰＭＯＳQP３０，QP３１，・・・、QP３７の夫々のソースと直列に接続され、かつ各ゲートにて選択信号ＳＥＬ０〜７を受ける選択制御用ＰＭＯＳQP１０〜１７が夫々対応して設けられる。また、選択制御用ＰＭＯＳQP１０〜１７の各ソースには接地電圧Ｖddが印加されている。
【００９６】
選択信号ＳＥＬ０〜７は、上述した図１に示すデコーダ７０より出力され、夫々異なる電流増幅率β３０、β３２、・・・、β３７の定電圧制御用ＰＭＯＳQP３０〜３７の中から１つのＰＭＯＳを選択するための信号である。選択信号ＳＥＬ０〜７を形成するには、上述したアップ−ダウンカウンター６０等を用いて行なうことができる。このアップダウンカウンター６０は、定電圧発生回路１０内の定電圧制御用ＰＭＯＳQP３０〜３７のうち、最適な定電圧制御用ＰＭＯＳを選択する選択信号ＳＥＬ０〜７を形成するための回路である。よって、選択信号ＳＥＬ０がロウレベルでＰＭＯＳQP３０を選択状態、ＳＥＬ１がロウレベルでＰＭＯＳQP３１を選択状態、・・・・、ＳＥＬ７がロウレベルでＰＭＯＳQP３７を選択状態にできる。また、選択信号ＳＥＬ０〜ＳＥＬ７が夫々ハイレベルとされることによりＰＭＯＳQP３０〜QP３７を夫々非選択状態にできる。
【００９７】
定電圧制御用ＰＭＯＳQP３０〜３７は、定電圧Ｖreg を最適な状態で形成するために、いずれか一つの定電圧制御用ＰＭＯＳに電流を流すものである。
【００９８】
そして、＋入力端子への入力電圧が固定されているため、オペアンプＯＰ１、２への−入力端子への入力電圧、すなわち＋入力端子と−入力端子における差電圧を選択することにより、オペアンプＯＰ１、２からの出力信号すなわち定電圧Ｖregm、Ｖreg の大きさを制御できる。即ち、選択信号ＳＥＬ０〜ＳＥＬ７の入力により、定電圧制御用ＰＭＯＳQP３０〜３７のオンオフを夫々制御し、最適な電流増幅率にて形成された定電圧制御用ＰＭＯＳを１つ選択する。
【００９９】
定電流源ＴＮ１、ＴＮ２、ＴＰは、例えば、図１７に示すようなデプリーションタイプのＰＭＯＳ（ＤＰＭＯＳ）により形成されている。尚、素子製造工程において、ゲート幅，ゲート長等のサイズ，不純物打ち込み濃度等に関して同一となるように、レイアウト設計，製造装置の制御を行うことによってＭＯＳの製造条件を同一として、定電流源ＴＮ１、ＴＮ２、ＴＰを形成することが好ましい。これにより、定電流源ＴＮ，ＴＰは同一の温度特性をもつこととなる。
【０１００】
次に、定電圧制御用ＰＭＯＳの選択方法について説明する。
【０１０１】
選択信号ＳＥＬ０がロウレベルとされ、選択制御用ＰＭＯＳQP１０のゲートにロウレベルの電圧が印加されるため、選択制御用ＰＭＯＳQP１０はオンする。従って、定電圧制御用ＰＭＯＳQP３０のソースがハイレベルとされる。このようにして、ゲートおよびドレインが電源Ｖssと電気的に接続された定電圧制御用ＰＭＯＳQP３０がオンするため、定電圧制御用ＰＭＯＳQP３０を選択できる。
【０１０２】
一方、この時、選択信号ＳＥＬ２，・・・、ＳＥＬ７はハイレベルとされるので、選択制御用ＰＭＯＳQP１１，・・・、QP１７のゲートには夫々選択信号ＳＥＬ２，・・・ＳＥＬ７、すなわちハイレベルの信号が印加され、選択制御用ＰＭＯＳQP３２，・・・QP３７はオフする。よって、選択制御用ＰＭＯＳQP３１，・・・QP３７は接地電圧源Ｖdd，電源電圧源Ｖssの両電源と電気的に切り離され選択されない。
【０１０３】
異なる電流増幅率を有する定電圧制御用ＰＭＯＳ８個の中から、所望の定電圧制御用ＰＭＯＳを１個選択することができる。例えば、電流増幅率の高いβ３７を有する定電圧制御用ＰＭＯＳQP３７を選択した場合には、次のようにオペアンプＯＰ２の出力電圧の定電圧Ｖregが形成される。
【０１０４】
即ち、定電圧制御用ＰＭＯＳQP３７に定電流が流れることによって、信号線１００に定電圧制御用ＰＭＯＳQP３７の閾値電圧の絶対値|Ｖthp３７|に依存した電圧α|Ｖthp３７|が与えられる。そして、オペアンプＯＰ２と出力用ＮＭＯＳQN２の働きによって信号線１０１は、信号線１００と同じ電位α|Ｖthp３７|となる。
【０１０５】
そして、定電圧制御用ＮＭＯＳQN１に定電流が流れることによって、信号線１０１と信号線１０２の間に、定電圧制御用ＮＭＯＳQN１の閾値電圧Ｖthn１に依存したαＶthn１の電位差が生じる。よって、信号線１０２の電位、すなわち定電圧Ｖreg 出力と接地電圧Ｖddの間には電位|Ｖthp３７|＋Ｖthn１に依存したα（|Ｖthp３７|＋Ｖthn１）の定電圧Ｖregが生じる。同様にして、信号線１０４にも定電圧Ｖregmが生じる。
【０１０６】
定電圧制御用ＮＭＯＳQN１，定電圧制御用ＰＭＯＳQP３０〜３７は飽和領域の電流にて動作するものである。そして、定電圧制御用ＮＭＯＳQN１，夫々の閾値電圧については変動がないため、定電圧制御用ＰＭＯＳQP３０〜３７のみに着目してみると、電流増幅率が大きくなるほど定電圧の絶対値|Ｖreg|は小さくなり、電流増幅率が小さくなるほど定電圧の絶対値|Ｖreg|は大きくなる。
【０１０７】
従って、定電圧制御用ＰＭＯＳQP３７を選択すると、定電圧の絶対値|Ｖreg|は最低となり、定電圧制御用ＰＭＯＳQP３０を選択すると、定電圧の絶対値|Ｖreg|は最高となる。ここで、例えば、電流増幅率β３０とβ３１，・・・・、β３６とβ３７との差は各々、１．２〜１．５倍程度に設定することができる。
【０１０８】
そして、定電圧Ｖregと、発振停止電圧Ｖstoとの関係において、|Ｖreg|＞|Ｖsto|を満たす範囲で、定電圧の絶対値|Ｖreg|をできるだけ低下するように選択することで、発振回路及び定電圧発生回路の消費電力を大幅に小さくできる。
【０１０９】
このように、選択回路１０Ｐを備えているため、最適な定電圧Ｖregを形成することができるので、定電圧Ｖregの微調整を行うことが可能となり、消費電力を極力小さくでき、さらには、半導体装置の低電源電圧に対応できる。
【０１１０】
従って、定電圧発生回路におけるオペアンプへの一方の端子への入力電圧を調整することにより、定電圧Ｖregの微調整を行うことが可能となる。このため、０．１Ｖ以下の微調整が可能となり、半導体装置を低電源電圧化においても悪影響を及ぼすことなく、携帯用電子機器，時計等に適用するのに最適な低消費電力、低電源電圧の半導体装置を実現することができる。
【０１１１】
また、上記説明では、選択信号ＳＥＬ０〜ＳＥＬ７のうち、一つだけを選択状態とする手法を採用したが、電流増幅率β３０、β３２、・・・、β３７を変化させる事によっても定電圧|Ｖreg| を制御できるので、選択信号ＳＥＬ０〜ＳＥＬ７のうち、複数を選択状態とする手法を用いても良い。
【０１１２】
以上のように本実施の形態においては、異なる電流増幅率を有する定電圧制御用ＰＭＯＳを８種類であるとして説明したが、この数は特に限定されることなく自由に設定でき、同様に選択信号の数も定電圧制御用ＰＭＯＳの数と対応させて設けることができる。また、定電圧制御用ＰＭＯＳの電流増幅率の設定をβ３７＞・・・＞β３６＞β３０として記載したが、これに限定されることなく、電流増幅率の設定を自由に設定できる。さらに、動作モニタ回路の停止を水晶発振回路よりも速くするための手法としては、上記に限定されず、動作モニタ回路内のトランジスタのしきい値を、水晶発振回路内のトランンジスタのしきい値よりも高く設定する構成、動作モニタ回路内のトランジスタの電流増幅率を、水晶発振回路内のトランンジスタの電流増幅率よりも小さく設定する構成、等であっても良い。
【０１１３】
［実施の形態２］
図６には、図５に示す定電圧発生回路１０において、選択回路１０Ｐ−１は、上段の定電圧制御用ＰＭＯＳを８段、下段の選択制御用ＮＭＯＳを８段の計１６個を使用した構成としている。即ち、上記実施の形態１と異なり、下段の選択制御用ＭＯＳをＰＭＯＳに代えてＮＭＯＳを使用している。この場合でも上記同様の作用効果が得られる。
【０１１４】
［実施の形態３］
図８には、図５に示す定電圧発生回路１０において、選択信号をＳＥＬ０〜１５の１６段とし、選択回路２０Ｐは、定電圧制御用ＰＭＯＳを１６段、選択制御用ＰＭＯＳを１６段の計３２個を使用した構成としている。また、上記デコーダ７０の出力も１６段とする必要がある。この場合には、異なる電流増幅率を有する定電圧制御用ＰＭＯＳを１６種類用いているので、定電圧Ｖreg の微調整をより細かく行うことが可能である。
【０１１５】
また、図９に示すように、選択回路３０Ｐを、定電圧制御用ＮＭＯＳを１６段、選択制御用ＰＭＯＳを１６段の計３２個を使用した構成としても良い。
【０１１６】
［実施の形態４］
図１０に、オペアンプＯＰ２の＋入力端子に供給する電圧を制御した定電圧発生回路が示されている。図１０の定電圧発生回路１１０は、オペアンプへの＋入力端子への入力電圧を制御する定電圧制御用ＮＭＯＳを複数、かつ夫々電流増幅率を異ならせて形成し、複数の定電圧制御用ＮＭＯＳのうちから最適な定電圧制御用ＮＭＯＳを選択することができるようにしたものである。
【０１１７】
図１０の定電圧発生回路では、オペアンプＯＰ２は、＋入力端子は選択制御用ＮＭＯＳQN１０〜２５によりオンオフ制御される定電圧制御用ＮＭＯＳQN３０〜４５を含む選択回路１０Ｎによって形成される電圧を受ける。ここで、定電圧制御用ＮＭＯＳQN１０〜２５は、夫々異なる電流増幅率にて形成されているものであって、定電圧制御用ＮＭＯＳQN２５の電流増幅率βn２５，定電圧制御用ＮＭＯＳQN２４の電流増幅率βn ２４、・・・、定電圧制御用ＮＭＯＳQN１０の電流増幅率βn１０は、例えば、βn２５＞βn２４＞・・・＞βn１０の関係となるように形成されている。
【０１１８】
そして、定電圧制御用ＮＭＯＳQN１０、QN１１、・・・、QN２５のソースと夫々直列に接続され、かつ各ゲートにて選択信号ＳＥＬ０Ｎ〜１５Ｎを受ける選択制御用ＮＭＯＳQN３０〜４５が夫々対応して設けられている。いずれかの選択信号ＳＥＬ０Ｎがハイレベルで定電圧制御用ＮＭＯＳQN１０を選択状態とすることができる。
【０１１９】
このように、オペアンプの＋入力側の定電圧制御用ＮＭＯＳ１６個のうちから、所望の定電圧制御用ＮＭＯＳを１個選択することができ、定電圧Ｖreg と、発振停止電圧の関係において、|Ｖreg|＞|Ｖsto|の条件を満たしつつ、最低の|Ｖreg|を選択することができるので、動作マージンを確保しつつできるだけ低い定電圧Ｖregにて発振動作を行うことを可能とする。
【０１２０】
尚、異なる電流増幅率を有する定電圧制御用ＮＭＯＳが夫々１６種類であるとして説明したが、この数は特に限定されることなく自由に設定できる。また、定電圧制御用ＮＭＯＳの電流増幅率の設定をβn２５＞βn２４＞・・＞βn１０として記載したが、これに限定されることなく、電流増幅率の設定を自由に設定できる。
【０１２１】
［実施の形態５］
図１１の定電圧発生回路は、オペアンプへの−入力端子への入力電圧を制御する定電圧制御用ＰＭＯＳおよび＋入力端子への入力電圧を制御する定電圧制御用ＮＭＯＳを夫々複数、かつ夫々電流増幅率を異ならせて形成し、前記複数の定電圧制御用ＰＭＯＳおよびＮＭＯＳから最適な定電圧制御用ＮＭＯＳおよびＰＭＯＳを夫々選択することができるようにしたものである。
【０１２２】
この定電圧発生回路１２０は、選択回路１０Ｎ，３０Ｐを具備するものである。
【０１２３】
選択回路１０Ｎにおける定電圧制御用ＮＭＯＳQN１０〜２５は、夫々異なる電流増幅率にて形成され、選択信号ＳＥＬ０Ｎ〜１５Ｎは、定電圧制御用ＮＭＯＳQN１０〜２５の中から１つの定電圧制御用ＮＭＯＳを選択する。なお、これらのＮＭＯＳQN１０〜２５の配列を示したのが図１２である。
【０１２４】
選択回路３０Ｐにおける定電圧制御用ＰＭＯＳQP３０〜４５は、夫々異なる電流増幅率にて形成され、選択信号ＳＥＬ０Ｐ〜１５Ｐは、定電圧制御用ＰＭＯＳQP３０〜４５の中から１つの定電圧制御用ＰＭＯＳを選択する。
【０１２５】
選択回路３０Ｐ，１０Ｎに含まれる定電圧制御用ＮＭＯＳ，ＰＭＯＳの中から各々１つずつ選択し、選択された定電圧制御用ＮＭＯＳ，ＰＭＯＳに夫々電流を流し、定電圧Ｖregの大きさを制御することを可能とするものである。
【０１２６】
ここで、選択回路１０Ｎ，３０Ｐにより、オペアンプＯＰ２に印加する両端子の電圧を制御しているため、定電圧制御用ＮＭＯＳとＰＭＯＳの組み合わせでオペアンプＯＰの出力電圧を選択することになる。
【０１２７】
即ち、オペアンプＯＰ２の＋入力側の定電圧制御用ＮＭＯＳ１６個の中から、所望の定電圧制御用ＮＭＯＳを１個選択でき、−入力側の定電圧制御用ＰＭＯＳ１６個の中から、所望の定電圧制御用ＰＭＯＳを１個選択できる。
【０１２８】
この時、定電圧Ｖregの選択幅を広げることができる。即ち、定電圧制御用ＮＭＯＳ，ＰＭＯＳの組み合わせは１６×１６通り存在するため、発振停止電圧の絶対値|Ｖsto|の値によって、最適な前記定電圧制御用ＮＭＯＳ，ＰＭＯＳの組み合わせを実現できる。即ち、２系統備えているため、オペアンプの両入力端子に供給される電圧を各々制御でき、最適な定電圧Ｖregを形成することができる。従って、定電圧Ｖregの微調整を行うことが可能となり、消費電力を極力小さくでき、半導体装置の低電源電圧に対応できる。
【０１２９】
定電圧制御用ＰＭＯＳは１６種類、ＮＭＯＳは１６種類存在するため、パターンは１６×１６通りとなり、このうち最適なものを選択できる。よって、この定電圧発生回路は、実施の形態１，２の定電圧発生回路よりも素子数は増加するが、定電圧Ｖregの選択幅は広がるため、定電圧Ｖregの微調整をより精密に行うことが可能になり、近年の電源の低電圧化に対応できる定電圧Ｖregを選択できる。
【０１３０】
以上、異なる電流増幅率を有する定電圧制御用ＰＭＯＳ，ＮＭＯＳが夫々１６種類であるとして説明したが、この数は特に限定されることなく自由に設定できる。また、定電圧制御用ＮＭＯＳの電流増幅率の設定を自由に設定できる。
【０１３１】
［実施の形態６］
図１３には、モニタ手段１３１に電圧Ｖreg を入力するタイプの定電圧制御回路１３１が図示されている。この場合には、定電圧制御回路１３１は、モニタ手段１３１と、モニタ手段１３１のモニタ検出結果に基づいて、定電圧発生回路１３４のＶreg 値を制御する制御手段１３２と、電圧Ｖreg のみを出力する定電圧発生回路１３４とを有する。そして、定電圧発生回路１３４には動作回路１３５が接続され、電圧Ｖreg は、この動作回路１３５に供給されると共に、モニタ手段１３１内に形成された動作モニタ回路１３３へも供給されるよう構成される。
【０１３２】
そして、本例において重要なことは、動作モニタ回路１３３内に形成された図示しない第２のトランジスタの閾値の絶対値｜Ｖth1 ｜を、動作回路１３５内に形成された図示しない第１のトランジスタの閾値の絶対値｜Ｖth2 ｜よりも若干高く設定する。こうすると、閾値の高い第２のトランジスタほど低い電圧で止まりやすいので、動作モニタ回路１３３は第１の動作停止電圧で停止し、動作回路１３５は第１の動作停止電圧より低い第２の動作停止電圧で停止することとなる。
【０１３３】
これにより、上述した実施の形態１〜４に示すように、定電圧発生回路１３４にて低電圧Ｖregmを生成せずに済む。即ち、直接電圧Ｖreg をモニタし、同じ電圧を動作回路１３５と動作モニタ回路１３３とに各々供給したとしても、動作回路１３５が第２の動作停止電圧にて停止する前に、動作モニタ回路１３３が第１の動作停止電圧にて停止するため、動作モニタ回路１３３の方が先に停止することができる。
【０１３４】
尚、第１及び第２のトランジスタは、ＮＭＯＳ、ＰＭＯＳのいずれであっても良い。
【０１３５】
また、動作モニタ回路及び動作回路に各々電圧Ｖreg を供給しつつも、動作モニタ回路の方を動作回路よりも先に停止させる手法として、上記のようにトランジスタの閾値を変更する手法の他、以下の手法が挙げられる。
【０１３６】
先ず、動作モニタ回路内の第２のトランジスタの電流増幅率を、動作回路内の第１のトランジスタの電流増幅率よりも小さく設定する手法が挙げられる。この場合にも、電流増幅率の小さい第２のトランジスタは早く止まるので、同じ電圧Ｖreg を入れたとしても、動作モニタ回路の第２のトランジスタの電流増幅率が低いので、動作モニタ回路の方がはやく停止することとなる。尚、電流増幅率は、（チャネル幅Ｗ／チャネル長Ｌ）＝電流増幅率で表されることから、各トランジスタのチャネル幅Ｗ、又はチャネル長Ｌを所望に設定してやれば良い。
【０１３７】
さらに、動作モニタ回路に、動作回路に形成される論理素子よりも入力段数の多い論理素子を形成する構成であっても良い。この入力段数の多い論理素子の中でもとりわりフリップフロップが好ましい。この場合にも、動作モニタ回路の方が動作回路よりも先に停止することとなる。
【０１３８】
このように、動作モニタ回路には、動作回路よりもある電源で先に停止するような回路、同じ電源を入れても先に止まるような機能をもった回路、等を設ければ、どのような構成であっても良い。
【０１３９】
以上のように、本例によれば、Ｖregmの生成回路が不要となり、また動作モニタ回路を、動作回路と同じ電源供給条件であっても、先に停止させることができる。
【０１４０】
［実施の形態７］
次に、上述の定電圧制御回路を用いた携帯用電子機器の実施の形態について図１４及び図１５を用いて説明する。
【０１４１】
図１４に腕時計に用いられる電子回路の一例が示されている。この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータス側に設けられた発電コイル３００から交流電圧が出力される。この交流電圧が、ダイオード３０２で整流され、二次電池３０１を充電する。この二次電池３０１は、昇圧回路３０３および補助コンデンサ３０４と共に主電源を構成する。
【０１４２】
本例では、二次電池の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路３０３により二次電池の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ３０４に蓄電する。そして、この補助コンデンサ３０４の電圧を電源として時計回路が動作する。
【０１４３】
この時計回路は、実施の形態１〜５のいずれかの定電圧発生回路およびそれと接続された水晶発振回路を含む半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波数、ここで３２７６８Ｈｚの周波数の発振出力を生成し、この発振出力を分周することにより、一秒ごとに極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路に接続されたステップモータの駆動コイル３０６へ入力される。これにより、図示しないステップモータは、駆動パルスが通電されるごとにロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻を表示板にアナログ表示することになる。
【０１４４】
ここで、本例の時計回路３３０は、主電源から供給される電圧により駆動される電源電圧回路部２２０と、この電源電圧からこの値よりも低い所定の一定電圧Ｖregを生成する実施の形態１〜４のいずれかに記載した定電圧発生回路２１０と、この定電圧Ｖregにより駆動される定電圧動作回路部２４０とを含む。
【０１４５】
図１５には、時計回路３３０のより詳細な機能ブロック図が示されている。定電圧動作回路部２３０は、外部接続された水晶振動子Ｘ’ｔａｌを一部に含んで構成された水晶発振回路２００と、波形整形ゲート２０１と、高周波分周回路２０２とを含んで構成される。
【０１４６】
電源電圧回路部２２０は、レベルシフタ２０３と、中低周波分周回路２０４と、その他の回路２０５とを含む。なお、本例の時計回路では、電源電圧回路部２２０と、定電圧発生回路２１０とは、主電源から供給される電圧により駆動される電源電圧動作回路部２４０を構成している。
【０１４７】
水晶発振回路２００は、水晶振動子Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦波出力を波形整形ゲート２０１に出力する。波形整形ゲート２０１は、この正弦波出力を矩形波に整形した後、高周波分周回路２０２へ出力する。高周波分周回路２０２は、基準周波数３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出力をレベルシフタ２０３を介して中低周波数分周回路２０４へ出力する。中低周波数分周回路２０４は、２０４８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周し、その他の回路２０５へ入力する。その他の回路２０５は、１Ｈｚの分周信号に同期してコイルを通電駆動するドライバ回路を含んで構成され、この１Ｈｚの分周信号に同期して時計用駆動用ステップモータを駆動する。
【０１４８】
本例の時計回路において、主電源から供給される電源電圧Ｖssにより回路全体が駆動される電源電圧動作回路部２４０以外に、これにより低い定電圧Ｖregで駆動される定電圧動作回路部２３０を設けたのは以下の理由による。
【０１４９】
すなわち、このような時計回路では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。通常、回路の消費電力は、信号の周波数、回路の容量に比例し、さらに供給電源電圧の二乗に比例して増大する。ここで、時計回路に着目してみると、回路全体の消費電力を低減するためには、回路各部に供給する電源電圧を低い値、たとえばＶregに設定すれば良い。この定電圧発生回路２１０は、水晶発振回路２００の発振動作を補償する範囲で最小の定電圧Ｖregを形成することができる。
【０１５０】
次に、信号周波数に着目してみると、時計回路は、信号周波数が高い水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２と、それ以外の回路２０５とに大別することができる。この信号の周波数は、前述したように回路の消費電力と比例関係がある。
【０１５１】
そこで、本例の定電圧発生回路２１０は、主電源から供給される電源電圧Ｖssから、それより低い定電圧Ｖregを生成し、これを高周波信号を扱う回路部２３０、すなわち水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２へ供給している。このように、前記高周波信号を扱う回路２３０に対して供給する駆動電圧を低くすることにより、定電圧発生回路２１０の負担をさほど増加させることなく、時計回路全体の消費電力を効果的に低減することができる。尚、本実施の形態において、高周波分周回路２０２と中低周波分周回路２０４との間にレベルシフタ２０３を設けたのは、以下の理由による。
【０１５２】
高周波分周回路２０２の出力波高値は、定電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、電源電圧Ｖssで駆動されている中低周波分周回路２０４に、高周波分周回路２０２の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路２０２の初段のロジックレベルの電圧を超えないため、中低周波分周回路２０４が正常に動作しない。よって、前記中低周波分周回路２０４が正常に動作するように、前記レベルシフタ２０３を使い、前記高周波分周回路２０２の出力波高値を定電圧レベルから電源電圧レベルまで引き上げている。
【０１５３】
以上述べたように、本例の時計回路及びこれを含む電子回路は、実施の形態１〜５の定電圧発生回路を含んでいるために、製造ばらつきによらず、発振用インバータの動作がマージンを確保しつつ、最小の定電圧を前記水晶発振回路に供給することができるため、電子回路、時計回路の低消費電力化が図れる。したがって、前述したような、時計または携帯用の電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計又は携帯用の電子機器の使い勝手を向上することができる。
【０１５４】
さらに、上記定電圧発生回路を適用することにより、定電圧発生回路におけるオペアンプへの端子への入力電圧を調整することにより、前記定電圧Ｖreg の微調整を行うことが可能となり、０．１Ｖ以下の微調整が容易に可能となり、最適な低消費電力，低電源電圧の携帯用電子機器，時計等を実現することができる。
【０１５５】
尚、実施の形態６のＶreg のみを発生する定電圧制御回路を含む電子機器を構成する場合にも、図１４、図１５に各々示すＶregmに相当する箇所をＶreg と置き換え、定電圧発生回路も図１８に示すオペアンプＯＰが１つのタイプの回路を使用すれば足りる。
【０１５６】
尚、本発明に係る装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、動作回路と、定電圧制御回路とが一体的に形成されたＩＣ、半導体素子であっても良い。また、動作回路専用のＩＣと、定電圧制御回路専用のＩＣとのを同一基板上に形成した装置であっても良い。
【０１５７】
さらに、動作回路としては、発振回路に限らず、他の高周波部分を含む回路等でも良く、要は、ある電圧以下に電圧が低くなるとその動作が停止する特性を有する回路であれば良い。また、動作回路として発振回路を用いて説明した都合上、発振回路の動作保証と定電圧Ｖreg の温度変動の特性の関係上、動作回路としては、定電圧を動作回路の動作停止電圧よりも高くするという条件を満たす範囲内で、変動する定電圧を制御するもの、即ち、定電圧が徐々に降下して動作停止電圧に至るのを防止する手法を採用したが、これに限定されるものではない。すなわち、動作回路として、ある電位以下になると動作停止するのではなく、ある電位以上になると動作停止をするもの、定電圧が徐々に上昇して動作停止電圧に至るのを防止するような構成、特性をもった回路等であっても良い。この場合には、定電圧制御回路は、その定電圧発生手段に電圧Ｖreg よりも若干高い電圧Ｖregnを形成することで、動作モニタ回路を動作回路よりも先に停止できる。
【０１５８】
また、定電圧発生回路は、水晶発振回路の発振用インバータに供給する一方の電源を形成する回路であるという観点から、定電圧発生回路へ電流を供給する定電流源と、水晶発振回路へ電流を供給する定電流源とにおいて温度特性を一致させることにより、定電圧Ｖregと発振停止電圧Ｖstoの温度特性を一致させる手法を用いても良い。
【０１５９】
さらに、定電圧発生回路における定電圧制御用ＮＭＯＳQN１，ＰＭＯＳQP１をともに飽和領域における電流範囲にて動作させることで、定電圧Ｖreg と発振停止電圧Ｖsto との温度特性を一致させる構成としても良い。
【０１６０】
さらにまた、定電流源ＴＮ，ＴＰとして図１６（ａ），（ｂ）のような負の温度特性をもつ定電流源を用いることができる。
【０１６１】
図１６（ａ）の定電流源は、負荷抵抗Ｒ，ＮＭＯＳQN６０〜６２により構成される。すなわち、定電流源は、ＮＭＯＳQN６０と、ＮＭＯＳQN６０のソースとドレインが接続されたＮＭＯＳQN６１と、ＮＭＯＳQN６０のドレインおよびゲートとそのゲートが接続されたＮＭＯＳQN６２とを含む。そして、ＮＭＯＳQN６０，ＮＭＯＳQN６１は夫々ゲートとドレインが接続されており、ＮＭＯＳQN６２のドレインは負荷抵抗Ｒと接続されている。
【０１６２】
ここで、ＮＭＯＳQN６０，ＮＭＯＳQN６１，ＮＭＯＳQN６２は、夫々同一の製造条件および同一のレイアウトルールにて形成されたものである。すなわち、前記ＮＭＯＳQN６０〜６２の電流増幅率は夫々、例えばβであり、ゲート幅，ゲート長は夫々同一であって、閾値電圧は夫々、例えばＶthnとなる。よって、ＮＭＯＳQN６２のゲート−ソース間電圧ＶGSN６２は、前記ＮＭＯＳQN６０とＮＭＯＳQN６１の直列接続分の電圧となるため、閾値電圧Ｖthnの２倍の２Ｖthnとなる。
【０１６３】
このような定電流源を使用することにより、定電圧制御用ＮＭＯＳQN１，ＰＭＯＳQP１を飽和領域において動作させることができるので、定電圧Ｖregと発振停止電圧Ｖstoとの温度特性を同一とすることができるだけでなく、定電圧発生回路の製造工程においても、デプリーションＰＭＯＳ（ＤＰＭＯＳ）をわざわざ形成する必要がなくなるために、不純物打ち込み工程を削減することが可能となり、製造プロセス上も有利となる。
【０１６４】
【図面の簡単な説明】
【図１】本発明に係る定電圧制御回路の実施の形態の一例を示すブロック図である。
【図２】図１の定電圧制御回路の動作停止モニタ回路の詳細を示すブロック図である。
【図３】同図（Ａ）は、図２の動作モニタ回路の分周部における出力波形を示したタイミングチャートであり、同図（Ｂ）は、図２のクロック検出回路の入力と出力との関係を示したタイミングチャートである。
【図４】図２の動作停止モニタ回路のクロック検出回路の詳細を示す回路図である。
【図５】図１の定電圧制御回路の定電圧発生回路の詳細を示す回路図である。
【図６】図５の回路図のさらに詳細を示す回路図である。
【図７】図１の定電圧制御回路の周波数制御部の出力φn1、φn2の経時変化を示すタイミングチャートである。
【図８】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図９】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１０】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１１】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１２】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１３】本発明に係る定電圧制御回路の他の実施の形態の一例を示すブロック図である。
【図１４】本発明に係る定電圧制御回路を含む時計回路を示すブロック図である。
【図１５】本発明に係る定電圧制御回路を含む電子機器を示すブロック図である。
【図１６】本発明に係る定電圧制御回路の定電圧発生回路内の定電流源の一例を示す概略図であり、（ａ）は定電流源ＴＮ、（ｂ）は定電流源ＴＰを各々示す。
【図１７】本発明に係る定電圧制御回路の定電圧発生回路内の定電流源ＴＮの一例を示す概略図である。
【図１８】従来の定電圧発生回路の概略を示す回路図である。
【図１９】従来の定電圧発生回路のＶｒｅｇと発振停止電圧Ｖｓｔｏの温度特性において、｜Ｖreg ｜の方が温度に対して負の傾きが絶対値で大きい場合の、｜Ｖsto ｜に関する温度と電圧との関係について示すグラフである。
【符号の説明】
１ 定電圧制御回路
１０ 定電圧発生回路
２０ モニタ手段
２２ 制御手段
３０ 動作モニタ回路
３６ レベルシフタ
４０ クロック検出回路
５０ 微分回路
６０ アップダウンカウンター
９０ 水晶発振回路
３３０ 時計回路
【発明の属する技術分野】
本発明は、定電圧制御回路、半導体装置及びこれらを具備した携帯用電子機器に関するものであり、特に、発振回路に供給する定電圧を制御する定電圧制御回路を含む時計用ICに関するものである。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の定電圧回路として例えば図１８に示すものが挙げられる。図１８には、一般的な水晶発振回路４１０及び定電圧発生回路４００の一例が示されている。
【０００３】
水晶発振回路４１０は、水晶振動子Ｘ’ｔａｌと、発振用インバータＩＮＶ１００と、フィードバック回路を構成する高抵抗Ｒｆとを有する。フィードバック回路は、抵抗Ｒｆ以外に、位相補償用のコンデンサＣD，ＣGを含んで構成され、発振用インバータＩＮＶ１００のドレイン出力を、１８０度位相反転されたゲート入力として発振用インバータＩＮＶ１００のゲートへフィードバック入力するものである。
【０００４】
発振用インバータＩＮＶ１００は、一対のＰ型電界効果トランジスタ（以下ＰＭＯＳと記す）QP１００，Ｎ型電界効果トランジスタ（以下ＮＭＯＳと記す）QN１００を含み、各ＰＭＯＳQP１００，ＮＭＯＳQN１００のゲートが入力側、ドレインが出力側として機能するように構成されている。そして、各トランジスタQP１００，QN１００は、そのドレイン側が互いに接続され、そのソース側がそれぞれ接地電圧Ｖdd側，負の定電圧Ｖreg側に接続されている。
【０００５】
上記水晶発振回路４１０では、発振用インバータＩＮＶ１００に定電圧Ｖreg を印加すると、発振用インバータＩＮＶ１００の出力が１８０度位相反転されてゲートにフィードバック入力される。これにより、発振用インバータＩＮＶ１００を構成するＰＭＯＳQP１００，ＮＭＯＳQN１００が交互にオンオフ駆動され、水晶発振回路４１０の発振出力が次第に増加し、水晶振動子Ｘ’ｔａｌが安定発振動作する。
【０００６】
この水晶発振回路では、発振停止電圧の絶対値|Ｖsto| は、ＮＭＯＳQN１００の閾値電圧をＶthn０，ＰＭＯＳQP１００の閾値電圧をＶthp０とすると、式１のように表わすことができる。
【０００７】
式１；|Ｖsto|＝Ｋ・（|Ｖthp０|＋Ｖthn０）
ここで、定数Ｋは０．８〜０．９であり、|Ｖthp０|はＶthp０の絶対値を示す。このように、発振停止電圧Ｖstoは、ＮＭＯＳの閾値電圧Ｖthn０，ＰＭＯＳの閾値電圧Ｖthp０に依存する。
【０００８】
一方、定電圧発生回路４００は、オペアンプＯＰ１００と、マイナス（以下−と記す）入力端子の制御用ＰＭＯＳQP１０１と、プラス（以下＋と記す）入力端子の制御用ＮＭＯＳQN１０１と、出力用ＮＭＯＳQN１０２とを有する。
【０００９】
この回路の動作について説明すると、制御用ＰＭＯＳQP１０１に定電流が流れることで、信号線４０１に制御用ＰＭＯＳQP１０１の閾値電圧|Ｖthp１| に依存した電圧α|Ｖthp１|（α：定数）が生じる。そして、オペアンプＯＰ１００と出力用ＮＭＯＳQN１０２により、信号線４０２は、信号線４０１と同一の電位α|Ｖthp１ |に制御される。さらに、制御用ＮＭＯＳQN１０１に定電流源ＴＮからの電流が流れることで、信号線４０２と出力ライン４０３との間に、制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１に依存したαＶthn１の電位差が生じる。よって、出力ライン４０３と接地電位Ｖddの間には、|Ｖthp１|＋Ｖthn１に依存した定電圧α（|Ｖthp１|＋Ｖthn１）が生じる。
【００１０】
従って、定電圧発生回路４００の出力電圧Ｖreg は、制御用ＰＭＯＳQP１０１の閾値電圧Ｖthp１及び制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１の影響を各々受ける。即ち、定電圧|Ｖreg| は|Ｖthp１|＋Ｖthn１に比例し、動作回路としての水晶発振回路４１０は、|Ｖthp１|＋Ｖthn１に依存した定電圧Ｖreg が供給される。
【００１１】
そして、発振回路の低消費電力動作のために、従来は、定電圧発生回路を動作させる定電流源ＴＮ，ＴＰの電流値を、定電圧発生回路が動作可能な範囲で、できるだけ少なくしていた。このため、発振用インバータの低消費電力化を図るために、発振動作確保（|Ｖreg|＞|Ｖsto|）を満足しつつ、定電圧|Ｖreg|をできるだけ下げるということが必要となってきた。
【００１２】
しかし、定電圧発生回路を動作させる定電流源からの定電流を少なくしていくと、温度変化により定電流が変動した場合の定電圧Ｖregの変化量が大きくなるという問題点が生じる。
【００１３】
ここで、制御用ＮＭＯＳQN１０１，制御用ＰＭＯＳQP１０１を動作させる定電流源ＴＮ，ＴＰの電流値には温度依存性がある。即ち、定電流源ＴＮ，ＴＰは、例えば図１７に示されるように、デプリーションタイプのＰＭＯＳ（ＤＰＭＯＳ）にて構成される場合、ドレイン電流（定電流）ＩD は、温度変化により変動する。
【００１４】
また、定電圧Ｖregの温度変化に対する変化量は、定電流値ＩDの変化量と、制御用ＮＭＯＳQN１０１の閾値電圧Ｖthn１，制御用ＰＭＯＳQP１０１の閾値電圧Ｖthp１の絶対値の夫々の変化量との和となる。発振停止電圧Ｖstoの温度に対する変化量については、発振停止電圧Ｖstoは、前記式１に依存するので、ＮＭＯＳQN１００，ＰＭＯＳQP１００の閾値電圧の変化分になる。ここで、定電圧Ｖregの温度係数は、定電流源ＴＮ，ＴＰにおける定電流の変化量と、閾値電圧（|Ｖthp１|＋Ｖthn１）の変化量に依存し、発振停止電圧Ｖsto の温度係数は閾値電圧（|Ｖthp０|＋Ｖthn０）の変化量に依存する。
【００１５】
一例として、定電圧|Ｖreg| の方が温度に対して負の傾きが絶対値で大きい場合に、定電圧|Ｖreg|と発振停止電圧|Ｖsto|に関する温度と電圧の関係を図１９に示す。
【００１６】
図１９においては、横軸を温度、縦軸を電圧とし、定電圧Ｖreg，発振停止電圧Ｖsto についてのグラフを示す。発振動作を確保するためには、動作保証温度範囲における高温時（図１９に示すＡ点）においても、|Ｖreg|＞|Ｖsto|を確保しなければならない。ここで、動作保証温度範囲は、一般に−１０℃〜６０℃であり、Ａ点は、腕時計の耐熱温度等である。
【００１７】
よって、他の低い温度領域では、定電圧|Ｖreg|を必要以上に高くしなければならなくなる。つまり、従来は定電圧Ｖregと発振停止電圧Ｖstoの温度勾配の差が大きくなり、高温側（あるいは低温側）の発振動作を保証するために、|Ｖreg|＞|Ｖsto|を常に成り立たせなければならず、低温側（あるいは高温側）では、|Ｖreg|を発振動作を保証する以上に高くしなければならなかったため、結果として無駄な電力を消費していた。
【００１８】
このため、定電圧Ｖregと発振停止電圧Ｖstoにおける|Ｖreg|＞|Ｖsto|の関係を保ちつつ、定電圧|Ｖreg|をできるだけ低くする、ということは困難であり、発振回路のさらなる低消費電力化が図れなかった。
【００１９】
また、従来定電圧Ｖreg は、図１８における制御用ＰＭＯＳQP１の閾値電圧の絶対値|Ｖthp１|，制御用ＮＭＯＳQN１の閾値電圧Ｖthn１を夫々低くする等、ＮＭＯＳ、ＰＭＯＳのサイズや閾値を変えることで、２又は３種類作り込み、ＩＣのテストパット上で選択して用いる場合も考えられる。
【００２０】
しかし、これでも定電圧Ｖreg は、ＰＭＯＳQP１０１、ＮＭＯＳQN１０１の閾値に非常に依存している為、半導体製造プロセス上で閾値電圧Ｖthp１及びＶthn１の値がばらついて、|Ｖthp１|もしくはＶthn１の値が変動し、ＩＣの量産時にＶreg の値も大きく変動するという問題点があった。
【００２１】
また、閾値電圧による定電圧Ｖregの調整は、プロセス能力上０．１Ｖが限界であって、この調整により定電圧Ｖregを閾値電圧に依存させて変更した場合は、発振用インバータＩＮＶ１００のショート電流Ｉsの値が大幅に変化してしまうという問題があった。
【００２２】
さらに、半導体装置においては、低消費電力化の観点から、低電圧仕様のものが主流となりつつあるため、発振回路とともに使用される定電圧発生回路およびこれらを搭載した半導体装置においても、微小な電力の変動が、発振動作に大きな影響を与えることになるため、特に発振回路に供給される定電圧の微調整を可能とした定電圧発生回路が要求されるようになってきた。
【００２３】
本発明は、上記した技術の課題を解決するためになされたものであり、その目的とするところは、定電圧発生回路内のＮＭＯＳ及びＰＭＯＳの製造時における閾値のバラツキと、温度特性とに依存する定電圧Ｖreg が変動しても、この定電圧の変動による動作回路の動作停止を防止して、定電圧Ｖreg の微調整により、さらなる低消費電力化を可能とした定電圧制御回路、半導体装置及びこれらを具備した携帯用電子機器を提供することにある。
【００２４】
【課題を解決するための手段】
請求項１に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、前記動作回路の動作停止電圧に至らないように、変動する前記定電圧を制御する定電圧制御回路であって、前記動作回路に供給される少なくとも一つの第１の電圧と、前記第１の電圧と共に変動し前記第１の電圧の絶対値より低い第２の電圧と、を各々生成出力する定電圧発生手段と、前記第２の電圧の変動をモニタし、前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、前記第２の電圧が前記モニタ手段の動作停止電圧に至ったことを、前記モニタ手段が検出すると、前記第１の電圧が前記動作回路の動作停止電圧に至らないように、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、を有することを特徴とする。
【００２５】
請求項１に記載の発明によれば、第２の電位は、第１の電位の絶対値より低いので、モニタ手段により第２の電圧の変動をモニタし、第１の電圧が動作回路の動作停止電圧付近にまで下降すると、第１の電圧が動作回路の動作停止電圧に至る前に、第２の電圧はモニタ手段の動作停止電圧に至る。従って、第１の電圧が動作停止電圧に至り動作回路が停止するのを防止でき、動作回路の動作を保証しつつ、最も低い定電圧で動作できるので、超低消費電力化が可能となる。
【００２６】
請求項２に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、変動する前記定電圧を制御する定電圧制御回路であって、前記動作回路に供給される第１の電圧を生成出力する定電圧発生手段と、前記第１の電圧をモニタするモニタ手段と、前記モニタ手段の検出結果に基づいて、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、を有し、前記モニタ手段は、前記動作回路が停止する前に動作停止する構成としたことを特徴とする。
【００２７】
請求項２に記載の発明によれば、第１の電圧をモニタ手段及び動作回路に供給しても、モニタ手段は、動作回路が停止する前に動作停止できる。従って、制御手段による第１の電圧の変更も、動作回路が動作停止する前になされるので、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００２８】
請求項３に記載の発明に係る定電圧制御回路は、請求項２において、前記動作回路は、第１のトランジスタを有し、前記モニタ手段は、前記第１のトランジスタの閾値の絶対値よりも高い値の閾値の絶対値を有する第２のトランジスタを有することを特徴とする。
【００２９】
請求項３に記載の発明によれば、閾値の高いトランジスタほど低い電圧で止まりやすい。ここで、動作回路の第１のトランジスタの閾値の絶対値は、モニタ手段の第２のトランジスタの閾値の絶対値よりも高く設定されている。このため、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３０】
請求項４に記載の発明に係る定電圧制御回路は、請求項２において、前記動作回路は、第１のトランジスタを有し、前記モニタ手段は、前記第１のトランジスタの電流増幅率よりも小さい電流増幅率を有する第２のトランジスタを有することを特徴とする。
【００３１】
請求項４に記載の発明によれば、電流増幅率の小さいトランジスタは早く停止し易い。ここで、動作回路の第１のトランジスタの電流増幅率は、前記モニタ手段の第２のトランジスタのを電流増幅率よりも小さい。このため、同じ第１の電圧を入れたとしても、モニタ手段の電流増幅率が低いので、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３２】
請求項５に記載の発明に係る定電圧制御回路は、請求項２において、前記モニタ手段は、前記動作回路に形成される論理素子よりも入力段数の多い論理素子を有することを特徴とする。
【００３３】
請求項５に記載の発明によれば、同一電圧でも入力段数の多い論理素子の方が先に停止しやすい。このため、同じ第１の電圧を、モニタ手段及び動作回路に入力しても、モニタ手段の方が入力段数の多い論理素子を含んでいるので、動作回路が停止する前にモニタ手段の動作が停止し、動作停止電圧より高い範囲内において、最低の電圧を定電圧とすることができ、低消費電力化に寄与できる。
【００３４】
請求項６に記載の発明に係る定電圧制御回路は、請求項１において、前記モニタ手段は、基準信号と、モニタしている前記第２の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする。
【００３５】
請求項６に記載の発明によれば、第２の電圧が動作停止電圧に至ると、動作停止信号を出力することで、モニタ回路の動作停止を検出することができる。
【００３６】
請求項７に記載の発明に係る定電圧制御回路は、請求項２〜請求項５のいずれかにおいて、前記モニタ手段は、基準信号と、モニタしている前記第１の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする。
【００３７】
請求項７に記載の発明によれば、第１の電圧が動作停止電圧に至ると、動作停止信号を出力することで、モニタ回路の動作停止を検出することができる。
【００３８】
請求項８に記載の発明に係る定電圧制御回路は、請求項６において、前記制御手段は、前記モニタ回路より出力される前記動作停止信号に基づいて、少なくとも一発の第１のパルスを出力するための第１のパルス生成手段と、所定の周期の第２のパルスを生成する第２のパルス生成手段と、一発の前記第１のパルスに基づいて、前記第１の電圧を上昇させる信号を前記定電圧発生手段に出力し、一定周期の前記第２のパルスに基づいて、前記第１の電圧を順次下降させる信号を前記定電圧発生手段に出力するためのパルス制御手段と、を有し、前記第１の電圧を、一定周期で順次下降させると共に前記モニタ回路の動作停止により上昇させるように制御することを特徴とする。
【００３９】
請求項８に記載の発明によれば、温度変動に追従するように、モニターし、１回ある一定値にまで下げたら、温度変動のためのモニタを行なう。これにより、第１の電圧を、電源投入時は一番高い定電圧を供給するように設定し、通常動作時は第２のパルス生成手段により一定周期で順次下降させると共にモニタ手段の動作停止信号、第１のパルス生成手段により上昇させるようにパルス制御手段にて設定できる。よって、動作停止電圧に至らないように動作保証をしつつ、動作停止電圧に限りなく近い、最低の電圧を確保できる。従って、定電圧が供給される動作回路においても、定電圧と、動作発振停止電圧に関し、動作保証を満たしつつ、最低の定電圧を選択でき、動作回路が動作マージンを確保しつつできるだけ低い定電圧にて動作回路の動作を行うことができる。
【００４０】
請求項９に記載の発明に係る定電圧制御回路は、 請求項１、６、８のいずれかにおいて、前記動作回路と前記モニタ手段とは、製造プロセスが同一に形成された回路であることを特徴とする。
【００４１】
請求項９に記載の発明によれば、動作回路とモニタ手段とで製造プロセスが同一であることにより、各回路内部の素子の例えば温度特性等もほぼ同じとなり、第１の電圧の変動とそれより低い第２の電圧の変動とをほぼ同じにすることができ、第１の電圧の代わりに第２の電圧をモニタできる。
【００４２】
請求項１０に記載の発明に係る定電圧制御回路は、請求項１〜請求項９のいずれかにおいて、前記制御手段は、電源投入時は、第１の周期にて前記第１の電圧を可変し、通常動作時は、前記第１の周期より長い第２の周期にて前記第１の電圧を可変するように、前記第１、第２の周期を切換制御するモニタ周期制御部を有することを特徴とする。
【００４３】
請求項１０に記載の発明によれば、電源投入時は、一番高い定電圧を供給し、スタートさせ、動作を開始して、通常動作時は、一定周期で順次定電圧値を１ステップずつ下げていく。そして、モニタ手段が動作停止を検出すると、この検出後に、定電圧を上げ定常状態に至る。ここで、電源投入時から定常状態に至る期間は、通常の第２の周期より短い第１の周期で第１の電圧で供給することにより、上記期間を短縮してイニシャライズに係る時間を短縮しスループットの向上が図れる。
【００４４】
請求項１１に記載の発明に係る定電圧制御回路は、定電圧で動作する動作回路に接続され、前記動作回路に電圧を供給する定電圧発生手段と、前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、前記モニタ手段の動作停止に基づいて、前記動作回路が前記動作停止電圧に至らないように制御する制御手段と、を有することを特徴とする。
【００４５】
請求項１１に記載の発明によれば、動作回路よりも先にモニタ手段が動作停止するので、動作回路が動作停止するのを未然に防止して、動作回路の動作を保証できる。
【００４６】
請求項１２に記載の発明に係る半導体装置は、動作回路と、前記動作回路への供給電圧を形成する請求項１〜請求項１１のいずれかの定電圧制御回路と、を同一基板上に形成したことを特徴とする。
【００４７】
請求項１２に記載の発明によれば、動作回路に供給される電圧は、外部要因例えば温度特性や製造時の素子のバラツキ等に起因して変動するが、定電圧制御回路と共に形成することで、このような変動が生じる可能性があっても、電圧を制御することができる。尚、動作回路が例えば発振回路である場合には、加えて、定電圧の絶対値が、動作停止電圧の絶対値よりも大きいという状態を常に成り立たせることが可能となり、低い温度領域においても、定電圧を必要以上に高くする必要がなくなり、無駄な電力の消費をなくして、半導体装置の低消費電力化が可能となる。
【００４８】
請求項１３の発明は、請求項１〜請求項１１のいずれかの定電圧制御回路を含む携帯用電子機器を定義している。
【００４９】
この携帯用電子機器によれば、定電圧の微調整を行うことが可能となり、０．１Ｖ以下の微調整が容易に可能となり、使用電池の長寿命化をも図れ、携帯用の電子機器の使い勝手を向上することができると共に、最適な低消費電力，低電源電圧の携帯用電子機器を実現できる。
【００５０】
【発明の実施の形態】
以下、本発明を発振回路に適用した実施の形態について、図面を参照して具体的に説明する。
【００５１】
［実施の形態１］
（システムの全体構成）
図１は、本例の定電圧制御回路を示している。本例の定電圧制御回路１は、図１に示すように、定電圧Ｖreg を出力する出力端子Ａに動作回路を接続し、この動作回路に供給される定電圧Ｖreg が、種々の要因により変動する場合でも、定電圧Ｖreg を所望の定電圧値に制御するための回路である。尚、本例では、この制御対象となる動作回路の一例として図５に示すような水晶発振回路９０を用いているが、動作回路としては、このような水晶発振回路に限定されるものではない。
【００５２】
図１において、定電圧制御回路１は、定電圧Ｖreg 及び該電圧Ｖreg よりやや低い電圧Ｖregmを各々生成する定電圧発生手段としての定電圧発生回路１０と、電圧Ｖregmの変動をモニタするモニタ手段２０と、このモニタ手段２０の検出結果に基づいて、定電圧発生回路１０の電圧Ｖreg を変更制御する制御手段２２と、を有する。
【００５３】
定電圧発生回路１０は、水晶発振回路９０に供給される第１の電圧である定電圧Ｖreg と、定電圧Ｖreg と共に変動し｜Ｖreg｜ ＞｜Ｖregm｜となる第２の電圧である電圧Ｖregmと、を各々生成出力する。尚、電圧｜Ｖreg｜ と、電圧｜Ｖregm｜との差は、動作モニタ回路３０の停止時であって、Ｖreg が切換わる以前に、発振回路９０が停止しない範囲例えば１０〜数１０ｍｖであることが好ましい。この差が小さすぎると、モニタがある周期で検出するから、この間に停止する恐れがある。
【００５４】
モニタ手段２０は、電圧Ｖreg と共に変動する電圧Ｖregmの変動をモニタするものである。このモニタ手段２０は、動作位置検出タイミング信号（基準クロック）ＣＫと、電圧Ｖregmのモニタ結果とに基づいて、電圧Ｖreg が水晶発振回路９０の動作停止電圧に至る前に、電圧Ｖregmが動作停止電圧に至った場合に動作停止し、動作停止信号Ｘを出力する動作モニタ回路３０を有する。ここで、動作モニタ回路３０は、水晶発振回路９０と同一の製造プロセスにて形成されることが好ましい。
【００５５】
制御手段２２は、動作モニタ回路３０より出力される動作停止信号Ｘに基づいて、少なくとも一発の第１のパルス（ｕｐ）を出力するための第１のパルス生成手段である微分回路５０と、所定の周期φｎの第２のパルス（ｄｏｗｎ）を生成する第２のパルス生成手段２４と、第１のパルスに基づいて電圧Ｖreg を上昇させる信号を定電圧発生回路１０に出力し、第２のパルスに基づいて、電圧Ｖreg を順次下降させる信号を定電圧発生回路１０に出力するためのパルス制御手段２６と、有する。
【００５６】
微分回路５０は、動作停止信号ＸがＨからＬに切り換わる時に、カウントアップできる第１のパルスを、例えば１発だけアップダウンカウンター６０に向けて出力する機能を有する。
【００５７】
第２のパルス生成手段は２４は、所定のタイミング信号生成するためのタイミング信号発生部８０と、タイミング信号発生部８０にて生成出力された所定の周期タイミング信号を、電源８４に係る電源投入時のオンタイミングに基づいて、周期φｎを変更制御するモニター周期制御部８２と、を有する。
【００５８】
パルス制御手段２６は、第１のパルス（ｕｐ）、周期φｎの第２のパルス（ｄｏｗｎ）をカウントするアップ−ダウンカウンター６０と、このアップ−ダウンカウンター６０の出力を、ｎ本例えば８、１６本等のシリアル信号を出力するように変換するためのデコーダ７０を有する。
【００５９】
アップ−ダウンカウンター６０は、アップ用の入力信号である第１のパルス（ｕｐ）と、ダウン用の入力信号である第２のパルス（ｄｏｗｎ）が各々入力される。これにより、例えば４ビットであるとすると、第１のパルス（ｕｐ）が入力すると「００００」がくると、「０００１」になり、その次に、第２のパルス（ｄｏｗｎ）が入力すると、「００００」に戻る。尚、位相をずらす等の工夫により、第１のパルス（ｕｐ）と第２のパルス（ｄｏｗｎ）が同時に入力するのを防止している。
【００６０】
次に、定電圧制御回路の動作について説明する。
【００６１】
電源投入時は、定電圧発生回路１０は、一番高い定電圧Ｖreg を水晶発振回路９０に供給するようにして、モニターを開始させる。
【００６２】
動作を開始して通常動作時は、タイミング信号発生部８０及びモニター周期制御部８２から、一定周期φｎの第２のパルス（ｄｏｗｎ）をアップ−ダウンカウンター６０に向けて出力する。すると、アップ−ダウンカウンター６０のカウンタ値に基づいて、デコーダ７０は、例えば８本の出力線を有する場合には、いずれか１本の出力線を所定の周期φｎ毎に選択状態とするように、信号を定電圧発生回路１０に向けて出力する。これにより、定電圧発生回路１０より出力される電圧Ｖreg は、所定の周期φｎ毎に、順次８段（ｏｒ１６段）の定電圧値を１ステップずつ下げていく。
【００６３】
なお、デコーダ７０の出力を例えば８本とした場合には、電圧Ｖreg の定電圧値を８種類用意でき、８段階の可変が可能であり、１６本とした場合には、電圧Ｖreg の定電圧値を１６種類用意でき、１６段階の可変が可能である。また、この８又は１６の分割数は、定電圧発生回路１０内のＭＯＳトランジスタのＶｔｈの製造バラツキの観点から、８、１６等が特に好ましいが、それ以上であってもかまわない。
【００６４】
動作モニタ回路３０では、水晶発振回路９０の図１８に示す温度変動等に伴う定電圧Ｖreg に追従するように、水晶発振回路９０に供給する定電圧Ｖreg より数十ｍｖ低い電圧Ｖregmをモニターしている。
【００６５】
ここで、温度変動等の外部要因等により、例えば電圧Ｖreg が徐々に下がると、これと連動して電圧Ｖregmも下がる。そうして、電圧Ｖregmは電圧Ｖreg よりも数十ｍｖ低い電圧であるので、電圧Ｖreg が水晶発振回路９０の動作停止電圧に至る前に、動作モニタ回路３０は動作停止電圧に至る。尚、動作モニタ回路３０は、水晶発振回路９０と同一の製造プロセスにて形成するのが望ましい。また、動作モニタ回路３０は、電源電圧低下により、水晶発振回路９０よりも先に動作停止する回路構成とすることが望ましい。
【００６６】
動作モニタ回路３０が停止すると、動作モニタ回路３０は動作停止信号Ｘを出力し、微分回路５０は、この動作停止信号Ｘに基づいて、第１のパルス（ｕｐ）をアップ−ダウンカウンター６０に向けて出力する。すると、アップ−ダウンカウンター６０のカウンタ値に基づいて、デコーダ７０は、例えば８本の出力線を有する場合には、いずれか１本の出力線をＨレベルとするように、信号を定電圧発生回路１０に向けて出力する。
【００６７】
これにより、定電圧発生回路１０より出力される電圧Ｖreg は、１段上昇することとなる。その後、電圧Ｖreg を下降させるステップと、電圧Ｖreg を上昇させるステップと、を繰り返し行なうことで定電圧Ｖreg を制御し、その結果、定電圧Ｖreg は、定常状態に落ち着く。
【００６８】
このように、水晶発振回路９０が停止する前に、動作モニタ回路３０が先に停止するので、水晶発振回路９０の動作を停止させることなく動作を保証しつつ、定電圧Ｖreg を最も低い電圧（定電圧）で動作させることができるので、超低消費電力化が可能となる。
【００６９】
（動作モニタ回路）
この動作モニタ回路３０の一例を図２に示す。同図において、動作モニタ回路３０は、所定のタイミング信号である基準クロックＣＫを分周する分周部３２と、分周されたタイミング信号の電圧を変換する電圧変換部としてのレベルシフタ３４と、電圧変換された信号を互いに相反転する信号とするためのインバータＩＮＶ２、ＩＮＶ３と、動作停止時の動作停止信号Ｘを出力するクロック検出回路４０と、を有する。
【００７０】
分周部３２は、フリップフロップＦＦ１と、この出力に接続されたＮＡＮＤゲートＮＡＮＤ１と、及びＮＡＮＤゲートＮＡＮＤ１の２本に分岐する一方の出力に接続されたインバータＩＮＶ１と、を有する。この分周部３２では、例えば図３（Ａ）に示すように、動作モニタ回路３０が動作しているモニタＯＮの時は、基準クロックＣＫが周波数２Ｋで入力されると、１／２分周してフリップフロップＦＦ１の出力は、周波数１Ｋにて出力される。また、この分周部３２には、電圧Ｖregmが供給され、動作モニタ回路３０が動作停止したモニタＯＦＦの時には、フリップフロップＦＦ１の出力は、Ｈレベル（又はＬレベル）状態が維持される。即ち、フリップフロップＦＦ１の出力ＱがＨである時に停止すると、Ｈが出力され、出力ＱがＬである時に停止すると、Ｌが出力される。尚、分周部３２は、フリップフロップＦＦ１のみの構成であっても良い。
【００７１】
ここにおいて、フリップフロップＦＦ１は、半導体素子の中で一番停止し易く、電源電圧の依存を受けて動作し難い素子であるため、動作モニタ回路３０の中にはフリップフロップを用いている。また、電流を絞り、駆動能力を抑える効果もある。なお、この動作停止しやすい論理素子としては、フリップフロップの他、基本的にはトランジスタが直列になる論理素子例えば複数入力、多入力のＮＡＮＤゲート等が好ましい。この場合、ＮｃｈＴｒが複数個直列にならんでいるので、動きづらく、トランジスタの直列の段数が多いほど好ましい。
【００７２】
分周部３２から出力された信号は、レベルシフタ３４により電圧が上昇し、インバータＩＮＶ２、ＩＮＶ３を介して、クロック検出回路４０の入力Ａ１、Ａ２に互いに相反転した信号として入力される。
【００７３】
（クロック検出回路）
ここで、クロック検出回路４０の詳細について、図２を用いて説明する。クロック検出回路４０は、図２に示すように、２つの入力Ａ１、Ａ２にある周期で互いに相反転する入力信号が供給され続けることで、出力ＸＯより例えばＨレベルの信号を出し続け、周期に拘らず一定の信号が入力Ａ１、Ａ２に入力される（クロックがこなくなる）と、出力ＸＯより例えばＬレベルの信号を出力する、という検出を行なう機能を有する。このクロック検出回路４０の具体例を図４に示す。
【００７４】
同図において、クロック検出回路４０は、入力Ａ１がゲートに接続されたＮＭＯＳQN５０と、このＮＭＯＳQN５０と直列に接続されて入力Ａ２がゲートに接続されたＮＭＯＳQN５１と、ＮＭＯＳQN５１のドレインに接続されたインバータＩＮＶ４と、ＮＭＯＳQN５１のドレインと接地電位に維持されたグランドＶＤＤとの間に接続されたコンデンサＣ２及び高抵抗Ｒ１と、ＮＭＯＳQN５０のドレイン及びＮＭＯＳQN５１のソースの接続点とグランドＶＤＤとに介在されたコンデンザＣ１と、を有する。
【００７５】
このようなクロック検出回路４０の動作は、以下のように行われる。即ち、順次電圧Ｖｒｅｇが降下していくと、それと連動して電圧Ｖｒｅｇｍも下がっていく（この理由は後述する）。このような通常動作であれば、動作しづらいフリップフロップＦＦ１は、分周動作を行なうので、ＦＦ１の出力は、ＨＬＨＬ・・と出力している。従って、動作モニタ回路３０の動作中は、Ａ１にＨ（Ｌ）、Ａ２にＬ（Ｈ）が各々入力される。
【００７６】
そして、Ａ１にＨ、Ａ２にＬが各々入力されると、ＮＭＯＳQN５０がオン、ＮＭＯＳQN５１がオフする。この時、コンデンサＣ１に電圧ＶＳＳからの電荷を充電する。次に、Ａ１にＬ、Ａ２にＨが各々入力されると、ＮＭＯＳQN５０がオフ、ＮＭＯＳQN５１がオンとなり、電圧ＶＳＳからの電荷をコンデンサＣ２に貯える。
【００７７】
このように、クロックが入力すると、電圧ＶＳＳによる電位は、常にコンデンサＣ１、又はＣ２に充電されてしまうので、インバータＩＮＶ４の入力電位は常にＬレベルとなり、結果インバータＩＮＶ４の出力は、Ｈに一定に保たれ、出力ＸＯ信号は例えばＨを継続して出力する。このように、Ａ１とＡ２との入力信号が互いに反転していれば、出力ＸＯはＨである。
【００７８】
次に、電圧Ｖｒｅｇｍがさらに下がり、フリップフロップＦＦ１の動作停止電圧（動作回路の動作停止電圧）に至ると、フリップフロップＦＦ１は、分周動作を停止し、フリップフロップＦＦ１の出力は、一定電位例えばＬを出力し続ける。このため、クロック検出回路４０の入力Ａ１、Ａ２には、クロックが入力されなくなる。そして、クロックが入力されないと、いずれか一方例えばＮＭＯＳQN５１がオフする。すると、コンデンサＣ２に貯えられたＶＳＳの電荷が、インバータＩＮＶ４の入力側に放電する経路が与えられるので、コンデンサＣ２の電荷が保持できなくなり、時定数ＣＲに基づいて電荷が放出する。従って、時間経過後に、高抵抗Ｒ１により、電位は常時Ｈレベル側に維持され、出力ＸＯはＬになる。
【００７９】
このようにして、クロック検出回路４０の出力ＸＯは、クロックがきた時にＨとなり、クロックがこないことを検出すると、最初例えばＨを出力していたら、Ｌに切換えることにより、動作モニタ回路３０の動作、動作停止の区別を検出できる。
【００８０】
従って、クロック検出回路４０は、動作モニタ回路３０が停止したという動作停止信号を図１の微分回路５０に向けて出力することとなる。
【００８１】
（モニター周期制御部）
さらに、図１のモニター周期制御部８２について簡単に説明する。モニター周期制御部８２は、タイミング信号発生部８０にて生成出力された所定の周期タイミング信号を、電源８４に係る電源投入時のオンタイミングに基づいて、周期を変更制御する機能を有する。図７には、電源投入時から定常状態に至るまでの時間Ｔに対する定電圧Ｖregの変化の様子が示されている。
【００８２】
即ち、図７に示すように、電源投入時ｔ1から定常状態ｔ2に至るイニシャル時には、周期をφn2（第１の周期）にて出力し、所定の時間経過後定常状態に至った場合には、周期をφn1（第２の周期）にて出力するよう、変更制御する。この場合、φn1の周期は、φn2より長い周期であることが好ましい。こうすると、電源投入から定常状態に至る期間ｔ1〜ｔ2短縮でき、スループットを向上させることができる。
【００８３】
尚、本発明者が鋭意検討した結果、通常時のモニター周期φｎ１の最大値φn1maxは、１００〜２００［ｓｅｃ］、通常時のモニター周期φｎ１のｍｉｎ値φn1minは、１０［ｓｅｃ］（１００ｎＡ以下の消費電流で動作するＩＣの場合）、イニシャル時のモニター周期φｎ２のｍａｘ値φn2maxは、速やかに適正Ｖreg値に落ち着く程度の周期、イニシャル時のモニター周期φｎ２のｍｉｎ値φn2min は、１〜２ｓｅｃ［ｓｅｃ］程度とすることが好ましいことが判明した。
【００８４】
従って、モニター周期制御部８２は、φn1max、φn1min、φn2max、φn2minを必要に応じて自在に変更することが好ましい。
【００８５】
尚、モニター周期φｎ２とφｎ１との切り換えタイミングは、図示しないタイマーをモニター周期制御部８２内に内蔵し、所定の時間経過後に切り換える構成としてもよいし、電圧Ｖreg をモニタして定常状態に至ると切り換える構成としてもよい。
【００８６】
（定電圧発生回路）
図５には、定電圧発生回路１０および水晶発振回路９０が示されている。この水晶発振回路９０はクォーツタイプの腕時計に使用される水晶発振回路である。図５を用いて定電圧発生回路１０について説明する。
【００８７】
定電圧発生回路１０は、水晶発振回路９０へ供給する定電圧Ｖreg 、及び上記動作モニタ回路３０でのモニタ用の電圧Ｖregmを形成するための回路であって、水晶発振回路の発振動作を保証する全温度範囲で定電圧Ｖreg を発振可能な最低の電圧まで下げることを可能とするものであり、オペアンプＯＰ１と、オペアンプＯＰ２と、選択回路１０Ｐと、オペアンプＯＰ１の出力用ＮＭＯＳQN２と、オペアンプＯＰ２の出力用ＮＭＯＳQN４と、定電流源ＴＮ１・ＴＮ２・ＴＰと、ＮＭＯＳQN１及びＮＭＯＳQN３と、を含んで構成されている。
【００８８】
図５の定電圧発生回路では、選択回路１０Ｐにより、オペアンプＯＰ２への一方の入力電圧、つまり、定電圧Ｖreg を制御する定電圧制御用ＰＭＯＳを、複数かつ夫々電流増幅率β（ゲート長、ゲート幅）を異ならせて形成し、複数構成された定電圧制御用ＰＭＯＳのうち最適な定電圧制御用ＰＭＯＳを選択できる。
【００８９】
また、ＮＭＯＳQN３の例えばゲート幅を、ＮＭＯＳQN１のゲート幅より大きくして、サイズを変えて形成することにより、上記電圧Ｖreg と電圧Ｖregmとの数十ｍＶの電圧幅を形成している。
【００９０】
オペアンプＯＰ１は、＋入力端子は定電圧制御用ＮＭＯＳQN３により形成される電圧を受け、−入力端子は選択回路１０Ｐにより形成される電圧を受ける。ＮＭＯＳQN４は、オペアンプＯＰ１の出力を受けてゲート入力電圧が制御される。
【００９１】
オペアンプＯＰ２は、＋入力端子と−入力端子とを有し、＋入力端子は定電圧制御用ＮＭＯＳQN１により形成される電圧を受ける。そして、前記−入力端子は複数のＰＭＯＳQP１０〜１７により、オンオフ制御されるＰＭＯＳQP３０〜３７を含む選択回路１０Ｐにより形成される電圧を受ける。そして、＋入力端子に印加された電圧と、−入力端子に印加された電圧との電位差を増幅して出力する、所謂差動増幅器である。
【００９２】
出力用ＮＭＯＳQN２は、オペアンプＯＰ２の出力をゲートに受けるものであって、且つ、ドレインが定電圧発生回路のＶreg の出力ラインと接続されている。また、出力用ＮＭＯＳQN２のソース及びバックゲートに電源電圧Ｖssが印加されている。
【００９３】
ＰＭＯＳQP３０〜３７を含む選択回路１０Ｐは、定電圧発生回路により形成される定電圧Ｖregを、オペアンプＯＰ１、２の−入力端子への入力電圧を制御することにより制御する回路である。そして、定電圧制御用ＰＭＯＳQP３０〜３７の夫々のゲートとドレインが共通にオペアンプＯＰ１、２の−入力端子に接続されている。即ち、定電圧制御用ＰＭＯＳQP３０〜３７の各ドレイン及びゲートは電源電圧Ｖssと電気的に接続されているとともに、ソース側が選択制御用ＰＭＯＳQP１０〜１２に夫々接続されている。
【００９４】
ここで、定電圧制御用ＰＭＯＳQP３０〜３７は、夫々異なる電流増幅率βにて形成されているものであって、ＰＭＯＳQP３０の電流増幅率β３０、ＰＭＯＳQP３１の電流増幅率β３１、・・・、ＰＭＯＳQP３７の電流増幅率β３７は、例えば、β３７＞β３６＞・・・＞β３０の関係となるよう形成される。この電流増幅率の制御については、設計時に、ゲート幅，ゲート長をそれぞれ変えてレイアウトを行い、それに基づいて素子を形成することで行える。このレイアウトについては、特に、レイアウトルールにおいても問題なく形成でき、半導体製造プロセス上も何ら問題なく定電圧制御用ＰＭＯＳを形成できる。
【００９５】
そして、定電圧制御用ＰＭＯＳQP３０，QP３１，・・・、QP３７の夫々のソースと直列に接続され、かつ各ゲートにて選択信号ＳＥＬ０〜７を受ける選択制御用ＰＭＯＳQP１０〜１７が夫々対応して設けられる。また、選択制御用ＰＭＯＳQP１０〜１７の各ソースには接地電圧Ｖddが印加されている。
【００９６】
選択信号ＳＥＬ０〜７は、上述した図１に示すデコーダ７０より出力され、夫々異なる電流増幅率β３０、β３２、・・・、β３７の定電圧制御用ＰＭＯＳQP３０〜３７の中から１つのＰＭＯＳを選択するための信号である。選択信号ＳＥＬ０〜７を形成するには、上述したアップ−ダウンカウンター６０等を用いて行なうことができる。このアップダウンカウンター６０は、定電圧発生回路１０内の定電圧制御用ＰＭＯＳQP３０〜３７のうち、最適な定電圧制御用ＰＭＯＳを選択する選択信号ＳＥＬ０〜７を形成するための回路である。よって、選択信号ＳＥＬ０がロウレベルでＰＭＯＳQP３０を選択状態、ＳＥＬ１がロウレベルでＰＭＯＳQP３１を選択状態、・・・・、ＳＥＬ７がロウレベルでＰＭＯＳQP３７を選択状態にできる。また、選択信号ＳＥＬ０〜ＳＥＬ７が夫々ハイレベルとされることによりＰＭＯＳQP３０〜QP３７を夫々非選択状態にできる。
【００９７】
定電圧制御用ＰＭＯＳQP３０〜３７は、定電圧Ｖreg を最適な状態で形成するために、いずれか一つの定電圧制御用ＰＭＯＳに電流を流すものである。
【００９８】
そして、＋入力端子への入力電圧が固定されているため、オペアンプＯＰ１、２への−入力端子への入力電圧、すなわち＋入力端子と−入力端子における差電圧を選択することにより、オペアンプＯＰ１、２からの出力信号すなわち定電圧Ｖregm、Ｖreg の大きさを制御できる。即ち、選択信号ＳＥＬ０〜ＳＥＬ７の入力により、定電圧制御用ＰＭＯＳQP３０〜３７のオンオフを夫々制御し、最適な電流増幅率にて形成された定電圧制御用ＰＭＯＳを１つ選択する。
【００９９】
定電流源ＴＮ１、ＴＮ２、ＴＰは、例えば、図１７に示すようなデプリーションタイプのＰＭＯＳ（ＤＰＭＯＳ）により形成されている。尚、素子製造工程において、ゲート幅，ゲート長等のサイズ，不純物打ち込み濃度等に関して同一となるように、レイアウト設計，製造装置の制御を行うことによってＭＯＳの製造条件を同一として、定電流源ＴＮ１、ＴＮ２、ＴＰを形成することが好ましい。これにより、定電流源ＴＮ，ＴＰは同一の温度特性をもつこととなる。
【０１００】
次に、定電圧制御用ＰＭＯＳの選択方法について説明する。
【０１０１】
選択信号ＳＥＬ０がロウレベルとされ、選択制御用ＰＭＯＳQP１０のゲートにロウレベルの電圧が印加されるため、選択制御用ＰＭＯＳQP１０はオンする。従って、定電圧制御用ＰＭＯＳQP３０のソースがハイレベルとされる。このようにして、ゲートおよびドレインが電源Ｖssと電気的に接続された定電圧制御用ＰＭＯＳQP３０がオンするため、定電圧制御用ＰＭＯＳQP３０を選択できる。
【０１０２】
一方、この時、選択信号ＳＥＬ２，・・・、ＳＥＬ７はハイレベルとされるので、選択制御用ＰＭＯＳQP１１，・・・、QP１７のゲートには夫々選択信号ＳＥＬ２，・・・ＳＥＬ７、すなわちハイレベルの信号が印加され、選択制御用ＰＭＯＳQP３２，・・・QP３７はオフする。よって、選択制御用ＰＭＯＳQP３１，・・・QP３７は接地電圧源Ｖdd，電源電圧源Ｖssの両電源と電気的に切り離され選択されない。
【０１０３】
異なる電流増幅率を有する定電圧制御用ＰＭＯＳ８個の中から、所望の定電圧制御用ＰＭＯＳを１個選択することができる。例えば、電流増幅率の高いβ３７を有する定電圧制御用ＰＭＯＳQP３７を選択した場合には、次のようにオペアンプＯＰ２の出力電圧の定電圧Ｖregが形成される。
【０１０４】
即ち、定電圧制御用ＰＭＯＳQP３７に定電流が流れることによって、信号線１００に定電圧制御用ＰＭＯＳQP３７の閾値電圧の絶対値|Ｖthp３７|に依存した電圧α|Ｖthp３７|が与えられる。そして、オペアンプＯＰ２と出力用ＮＭＯＳQN２の働きによって信号線１０１は、信号線１００と同じ電位α|Ｖthp３７|となる。
【０１０５】
そして、定電圧制御用ＮＭＯＳQN１に定電流が流れることによって、信号線１０１と信号線１０２の間に、定電圧制御用ＮＭＯＳQN１の閾値電圧Ｖthn１に依存したαＶthn１の電位差が生じる。よって、信号線１０２の電位、すなわち定電圧Ｖreg 出力と接地電圧Ｖddの間には電位|Ｖthp３７|＋Ｖthn１に依存したα（|Ｖthp３７|＋Ｖthn１）の定電圧Ｖregが生じる。同様にして、信号線１０４にも定電圧Ｖregmが生じる。
【０１０６】
定電圧制御用ＮＭＯＳQN１，定電圧制御用ＰＭＯＳQP３０〜３７は飽和領域の電流にて動作するものである。そして、定電圧制御用ＮＭＯＳQN１，夫々の閾値電圧については変動がないため、定電圧制御用ＰＭＯＳQP３０〜３７のみに着目してみると、電流増幅率が大きくなるほど定電圧の絶対値|Ｖreg|は小さくなり、電流増幅率が小さくなるほど定電圧の絶対値|Ｖreg|は大きくなる。
【０１０７】
従って、定電圧制御用ＰＭＯＳQP３７を選択すると、定電圧の絶対値|Ｖreg|は最低となり、定電圧制御用ＰＭＯＳQP３０を選択すると、定電圧の絶対値|Ｖreg|は最高となる。ここで、例えば、電流増幅率β３０とβ３１，・・・・、β３６とβ３７との差は各々、１．２〜１．５倍程度に設定することができる。
【０１０８】
そして、定電圧Ｖregと、発振停止電圧Ｖstoとの関係において、|Ｖreg|＞|Ｖsto|を満たす範囲で、定電圧の絶対値|Ｖreg|をできるだけ低下するように選択することで、発振回路及び定電圧発生回路の消費電力を大幅に小さくできる。
【０１０９】
このように、選択回路１０Ｐを備えているため、最適な定電圧Ｖregを形成することができるので、定電圧Ｖregの微調整を行うことが可能となり、消費電力を極力小さくでき、さらには、半導体装置の低電源電圧に対応できる。
【０１１０】
従って、定電圧発生回路におけるオペアンプへの一方の端子への入力電圧を調整することにより、定電圧Ｖregの微調整を行うことが可能となる。このため、０．１Ｖ以下の微調整が可能となり、半導体装置を低電源電圧化においても悪影響を及ぼすことなく、携帯用電子機器，時計等に適用するのに最適な低消費電力、低電源電圧の半導体装置を実現することができる。
【０１１１】
また、上記説明では、選択信号ＳＥＬ０〜ＳＥＬ７のうち、一つだけを選択状態とする手法を採用したが、電流増幅率β３０、β３２、・・・、β３７を変化させる事によっても定電圧|Ｖreg| を制御できるので、選択信号ＳＥＬ０〜ＳＥＬ７のうち、複数を選択状態とする手法を用いても良い。
【０１１２】
以上のように本実施の形態においては、異なる電流増幅率を有する定電圧制御用ＰＭＯＳを８種類であるとして説明したが、この数は特に限定されることなく自由に設定でき、同様に選択信号の数も定電圧制御用ＰＭＯＳの数と対応させて設けることができる。また、定電圧制御用ＰＭＯＳの電流増幅率の設定をβ３７＞・・・＞β３６＞β３０として記載したが、これに限定されることなく、電流増幅率の設定を自由に設定できる。さらに、動作モニタ回路の停止を水晶発振回路よりも速くするための手法としては、上記に限定されず、動作モニタ回路内のトランジスタのしきい値を、水晶発振回路内のトランンジスタのしきい値よりも高く設定する構成、動作モニタ回路内のトランジスタの電流増幅率を、水晶発振回路内のトランンジスタの電流増幅率よりも小さく設定する構成、等であっても良い。
【０１１３】
［実施の形態２］
図６には、図５に示す定電圧発生回路１０において、選択回路１０Ｐ−１は、上段の定電圧制御用ＰＭＯＳを８段、下段の選択制御用ＮＭＯＳを８段の計１６個を使用した構成としている。即ち、上記実施の形態１と異なり、下段の選択制御用ＭＯＳをＰＭＯＳに代えてＮＭＯＳを使用している。この場合でも上記同様の作用効果が得られる。
【０１１４】
［実施の形態３］
図８には、図５に示す定電圧発生回路１０において、選択信号をＳＥＬ０〜１５の１６段とし、選択回路２０Ｐは、定電圧制御用ＰＭＯＳを１６段、選択制御用ＰＭＯＳを１６段の計３２個を使用した構成としている。また、上記デコーダ７０の出力も１６段とする必要がある。この場合には、異なる電流増幅率を有する定電圧制御用ＰＭＯＳを１６種類用いているので、定電圧Ｖreg の微調整をより細かく行うことが可能である。
【０１１５】
また、図９に示すように、選択回路３０Ｐを、定電圧制御用ＮＭＯＳを１６段、選択制御用ＰＭＯＳを１６段の計３２個を使用した構成としても良い。
【０１１６】
［実施の形態４］
図１０に、オペアンプＯＰ２の＋入力端子に供給する電圧を制御した定電圧発生回路が示されている。図１０の定電圧発生回路１１０は、オペアンプへの＋入力端子への入力電圧を制御する定電圧制御用ＮＭＯＳを複数、かつ夫々電流増幅率を異ならせて形成し、複数の定電圧制御用ＮＭＯＳのうちから最適な定電圧制御用ＮＭＯＳを選択することができるようにしたものである。
【０１１７】
図１０の定電圧発生回路では、オペアンプＯＰ２は、＋入力端子は選択制御用ＮＭＯＳQN１０〜２５によりオンオフ制御される定電圧制御用ＮＭＯＳQN３０〜４５を含む選択回路１０Ｎによって形成される電圧を受ける。ここで、定電圧制御用ＮＭＯＳQN１０〜２５は、夫々異なる電流増幅率にて形成されているものであって、定電圧制御用ＮＭＯＳQN２５の電流増幅率βn２５，定電圧制御用ＮＭＯＳQN２４の電流増幅率βn ２４、・・・、定電圧制御用ＮＭＯＳQN１０の電流増幅率βn１０は、例えば、βn２５＞βn２４＞・・・＞βn１０の関係となるように形成されている。
【０１１８】
そして、定電圧制御用ＮＭＯＳQN１０、QN１１、・・・、QN２５のソースと夫々直列に接続され、かつ各ゲートにて選択信号ＳＥＬ０Ｎ〜１５Ｎを受ける選択制御用ＮＭＯＳQN３０〜４５が夫々対応して設けられている。いずれかの選択信号ＳＥＬ０Ｎがハイレベルで定電圧制御用ＮＭＯＳQN１０を選択状態とすることができる。
【０１１９】
このように、オペアンプの＋入力側の定電圧制御用ＮＭＯＳ１６個のうちから、所望の定電圧制御用ＮＭＯＳを１個選択することができ、定電圧Ｖreg と、発振停止電圧の関係において、|Ｖreg|＞|Ｖsto|の条件を満たしつつ、最低の|Ｖreg|を選択することができるので、動作マージンを確保しつつできるだけ低い定電圧Ｖregにて発振動作を行うことを可能とする。
【０１２０】
尚、異なる電流増幅率を有する定電圧制御用ＮＭＯＳが夫々１６種類であるとして説明したが、この数は特に限定されることなく自由に設定できる。また、定電圧制御用ＮＭＯＳの電流増幅率の設定をβn２５＞βn２４＞・・＞βn１０として記載したが、これに限定されることなく、電流増幅率の設定を自由に設定できる。
【０１２１】
［実施の形態５］
図１１の定電圧発生回路は、オペアンプへの−入力端子への入力電圧を制御する定電圧制御用ＰＭＯＳおよび＋入力端子への入力電圧を制御する定電圧制御用ＮＭＯＳを夫々複数、かつ夫々電流増幅率を異ならせて形成し、前記複数の定電圧制御用ＰＭＯＳおよびＮＭＯＳから最適な定電圧制御用ＮＭＯＳおよびＰＭＯＳを夫々選択することができるようにしたものである。
【０１２２】
この定電圧発生回路１２０は、選択回路１０Ｎ，３０Ｐを具備するものである。
【０１２３】
選択回路１０Ｎにおける定電圧制御用ＮＭＯＳQN１０〜２５は、夫々異なる電流増幅率にて形成され、選択信号ＳＥＬ０Ｎ〜１５Ｎは、定電圧制御用ＮＭＯＳQN１０〜２５の中から１つの定電圧制御用ＮＭＯＳを選択する。なお、これらのＮＭＯＳQN１０〜２５の配列を示したのが図１２である。
【０１２４】
選択回路３０Ｐにおける定電圧制御用ＰＭＯＳQP３０〜４５は、夫々異なる電流増幅率にて形成され、選択信号ＳＥＬ０Ｐ〜１５Ｐは、定電圧制御用ＰＭＯＳQP３０〜４５の中から１つの定電圧制御用ＰＭＯＳを選択する。
【０１２５】
選択回路３０Ｐ，１０Ｎに含まれる定電圧制御用ＮＭＯＳ，ＰＭＯＳの中から各々１つずつ選択し、選択された定電圧制御用ＮＭＯＳ，ＰＭＯＳに夫々電流を流し、定電圧Ｖregの大きさを制御することを可能とするものである。
【０１２６】
ここで、選択回路１０Ｎ，３０Ｐにより、オペアンプＯＰ２に印加する両端子の電圧を制御しているため、定電圧制御用ＮＭＯＳとＰＭＯＳの組み合わせでオペアンプＯＰの出力電圧を選択することになる。
【０１２７】
即ち、オペアンプＯＰ２の＋入力側の定電圧制御用ＮＭＯＳ１６個の中から、所望の定電圧制御用ＮＭＯＳを１個選択でき、−入力側の定電圧制御用ＰＭＯＳ１６個の中から、所望の定電圧制御用ＰＭＯＳを１個選択できる。
【０１２８】
この時、定電圧Ｖregの選択幅を広げることができる。即ち、定電圧制御用ＮＭＯＳ，ＰＭＯＳの組み合わせは１６×１６通り存在するため、発振停止電圧の絶対値|Ｖsto|の値によって、最適な前記定電圧制御用ＮＭＯＳ，ＰＭＯＳの組み合わせを実現できる。即ち、２系統備えているため、オペアンプの両入力端子に供給される電圧を各々制御でき、最適な定電圧Ｖregを形成することができる。従って、定電圧Ｖregの微調整を行うことが可能となり、消費電力を極力小さくでき、半導体装置の低電源電圧に対応できる。
【０１２９】
定電圧制御用ＰＭＯＳは１６種類、ＮＭＯＳは１６種類存在するため、パターンは１６×１６通りとなり、このうち最適なものを選択できる。よって、この定電圧発生回路は、実施の形態１，２の定電圧発生回路よりも素子数は増加するが、定電圧Ｖregの選択幅は広がるため、定電圧Ｖregの微調整をより精密に行うことが可能になり、近年の電源の低電圧化に対応できる定電圧Ｖregを選択できる。
【０１３０】
以上、異なる電流増幅率を有する定電圧制御用ＰＭＯＳ，ＮＭＯＳが夫々１６種類であるとして説明したが、この数は特に限定されることなく自由に設定できる。また、定電圧制御用ＮＭＯＳの電流増幅率の設定を自由に設定できる。
【０１３１】
［実施の形態６］
図１３には、モニタ手段１３１に電圧Ｖreg を入力するタイプの定電圧制御回路１３１が図示されている。この場合には、定電圧制御回路１３１は、モニタ手段１３１と、モニタ手段１３１のモニタ検出結果に基づいて、定電圧発生回路１３４のＶreg 値を制御する制御手段１３２と、電圧Ｖreg のみを出力する定電圧発生回路１３４とを有する。そして、定電圧発生回路１３４には動作回路１３５が接続され、電圧Ｖreg は、この動作回路１３５に供給されると共に、モニタ手段１３１内に形成された動作モニタ回路１３３へも供給されるよう構成される。
【０１３２】
そして、本例において重要なことは、動作モニタ回路１３３内に形成された図示しない第２のトランジスタの閾値の絶対値｜Ｖth1 ｜を、動作回路１３５内に形成された図示しない第１のトランジスタの閾値の絶対値｜Ｖth2 ｜よりも若干高く設定する。こうすると、閾値の高い第２のトランジスタほど低い電圧で止まりやすいので、動作モニタ回路１３３は第１の動作停止電圧で停止し、動作回路１３５は第１の動作停止電圧より低い第２の動作停止電圧で停止することとなる。
【０１３３】
これにより、上述した実施の形態１〜４に示すように、定電圧発生回路１３４にて低電圧Ｖregmを生成せずに済む。即ち、直接電圧Ｖreg をモニタし、同じ電圧を動作回路１３５と動作モニタ回路１３３とに各々供給したとしても、動作回路１３５が第２の動作停止電圧にて停止する前に、動作モニタ回路１３３が第１の動作停止電圧にて停止するため、動作モニタ回路１３３の方が先に停止することができる。
【０１３４】
尚、第１及び第２のトランジスタは、ＮＭＯＳ、ＰＭＯＳのいずれであっても良い。
【０１３５】
また、動作モニタ回路及び動作回路に各々電圧Ｖreg を供給しつつも、動作モニタ回路の方を動作回路よりも先に停止させる手法として、上記のようにトランジスタの閾値を変更する手法の他、以下の手法が挙げられる。
【０１３６】
先ず、動作モニタ回路内の第２のトランジスタの電流増幅率を、動作回路内の第１のトランジスタの電流増幅率よりも小さく設定する手法が挙げられる。この場合にも、電流増幅率の小さい第２のトランジスタは早く止まるので、同じ電圧Ｖreg を入れたとしても、動作モニタ回路の第２のトランジスタの電流増幅率が低いので、動作モニタ回路の方がはやく停止することとなる。尚、電流増幅率は、（チャネル幅Ｗ／チャネル長Ｌ）＝電流増幅率で表されることから、各トランジスタのチャネル幅Ｗ、又はチャネル長Ｌを所望に設定してやれば良い。
【０１３７】
さらに、動作モニタ回路に、動作回路に形成される論理素子よりも入力段数の多い論理素子を形成する構成であっても良い。この入力段数の多い論理素子の中でもとりわりフリップフロップが好ましい。この場合にも、動作モニタ回路の方が動作回路よりも先に停止することとなる。
【０１３８】
このように、動作モニタ回路には、動作回路よりもある電源で先に停止するような回路、同じ電源を入れても先に止まるような機能をもった回路、等を設ければ、どのような構成であっても良い。
【０１３９】
以上のように、本例によれば、Ｖregmの生成回路が不要となり、また動作モニタ回路を、動作回路と同じ電源供給条件であっても、先に停止させることができる。
【０１４０】
［実施の形態７］
次に、上述の定電圧制御回路を用いた携帯用電子機器の実施の形態について図１４及び図１５を用いて説明する。
【０１４１】
図１４に腕時計に用いられる電子回路の一例が示されている。この腕時計は、図示しない発電機構を内蔵している。使用者が腕時計を装着し腕を動かすと、発電機構の回転錘が回転し、そのときの運動エネルギーにより発電ロータが高速回転され、発電ステータス側に設けられた発電コイル３００から交流電圧が出力される。この交流電圧が、ダイオード３０２で整流され、二次電池３０１を充電する。この二次電池３０１は、昇圧回路３０３および補助コンデンサ３０４と共に主電源を構成する。
【０１４２】
本例では、二次電池の電圧が低くて時計の駆動電圧に満たないときには、昇圧回路３０３により二次電池の電圧を時計駆動可能な高電圧に変換し、補助コンデンサ３０４に蓄電する。そして、この補助コンデンサ３０４の電圧を電源として時計回路が動作する。
【０１４３】
この時計回路は、実施の形態１〜５のいずれかの定電圧発生回路およびそれと接続された水晶発振回路を含む半導体装置として構成されており、この半導体装置に端子を介して接続された水晶振動子Ｘ’ｔａｌを用いて予め設定された発振周波数、ここで３２７６８Ｈｚの周波数の発振出力を生成し、この発振出力を分周することにより、一秒ごとに極性の異なる駆動パルスを出力するように構成されている。この駆動パルスは、時計回路に接続されたステップモータの駆動コイル３０６へ入力される。これにより、図示しないステップモータは、駆動パルスが通電されるごとにロータを回転駆動し、図示しない時計の秒針、分針、時針を駆動し、時刻を表示板にアナログ表示することになる。
【０１４４】
ここで、本例の時計回路３３０は、主電源から供給される電圧により駆動される電源電圧回路部２２０と、この電源電圧からこの値よりも低い所定の一定電圧Ｖregを生成する実施の形態１〜４のいずれかに記載した定電圧発生回路２１０と、この定電圧Ｖregにより駆動される定電圧動作回路部２４０とを含む。
【０１４５】
図１５には、時計回路３３０のより詳細な機能ブロック図が示されている。定電圧動作回路部２３０は、外部接続された水晶振動子Ｘ’ｔａｌを一部に含んで構成された水晶発振回路２００と、波形整形ゲート２０１と、高周波分周回路２０２とを含んで構成される。
【０１４６】
電源電圧回路部２２０は、レベルシフタ２０３と、中低周波分周回路２０４と、その他の回路２０５とを含む。なお、本例の時計回路では、電源電圧回路部２２０と、定電圧発生回路２１０とは、主電源から供給される電圧により駆動される電源電圧動作回路部２４０を構成している。
【０１４７】
水晶発振回路２００は、水晶振動子Ｘ’ｔａｌを用いて基準周波数ｆｓ＝３２７６８Ｈｚの正弦波出力を波形整形ゲート２０１に出力する。波形整形ゲート２０１は、この正弦波出力を矩形波に整形した後、高周波分周回路２０２へ出力する。高周波分周回路２０２は、基準周波数３２７６８Ｈｚを２０４８Ｈｚまで分周し、その分周出力をレベルシフタ２０３を介して中低周波数分周回路２０４へ出力する。中低周波数分周回路２０４は、２０４８Ｈｚまで分周された信号を、さらに１Ｈｚまで分周し、その他の回路２０５へ入力する。その他の回路２０５は、１Ｈｚの分周信号に同期してコイルを通電駆動するドライバ回路を含んで構成され、この１Ｈｚの分周信号に同期して時計用駆動用ステップモータを駆動する。
【０１４８】
本例の時計回路において、主電源から供給される電源電圧Ｖssにより回路全体が駆動される電源電圧動作回路部２４０以外に、これにより低い定電圧Ｖregで駆動される定電圧動作回路部２３０を設けたのは以下の理由による。
【０１４９】
すなわち、このような時計回路では、長期間安定した動作を確保するために、その消費電力を低減することが必要となる。通常、回路の消費電力は、信号の周波数、回路の容量に比例し、さらに供給電源電圧の二乗に比例して増大する。ここで、時計回路に着目してみると、回路全体の消費電力を低減するためには、回路各部に供給する電源電圧を低い値、たとえばＶregに設定すれば良い。この定電圧発生回路２１０は、水晶発振回路２００の発振動作を補償する範囲で最小の定電圧Ｖregを形成することができる。
【０１５０】
次に、信号周波数に着目してみると、時計回路は、信号周波数が高い水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２と、それ以外の回路２０５とに大別することができる。この信号の周波数は、前述したように回路の消費電力と比例関係がある。
【０１５１】
そこで、本例の定電圧発生回路２１０は、主電源から供給される電源電圧Ｖssから、それより低い定電圧Ｖregを生成し、これを高周波信号を扱う回路部２３０、すなわち水晶発振回路２００、波形整形ゲート２０１、高周波分周回路２０２へ供給している。このように、前記高周波信号を扱う回路２３０に対して供給する駆動電圧を低くすることにより、定電圧発生回路２１０の負担をさほど増加させることなく、時計回路全体の消費電力を効果的に低減することができる。尚、本実施の形態において、高周波分周回路２０２と中低周波分周回路２０４との間にレベルシフタ２０３を設けたのは、以下の理由による。
【０１５２】
高周波分周回路２０２の出力波高値は、定電圧Ｖregレベルであり、主電源の電圧Ｖssの波高値より小さい。このため、電源電圧Ｖssで駆動されている中低周波分周回路２０４に、高周波分周回路２０２の定電圧Ｖregレベルの出力をそのまま入力しても、この入力値が中低周波分周回路２０２の初段のロジックレベルの電圧を超えないため、中低周波分周回路２０４が正常に動作しない。よって、前記中低周波分周回路２０４が正常に動作するように、前記レベルシフタ２０３を使い、前記高周波分周回路２０２の出力波高値を定電圧レベルから電源電圧レベルまで引き上げている。
【０１５３】
以上述べたように、本例の時計回路及びこれを含む電子回路は、実施の形態１〜５の定電圧発生回路を含んでいるために、製造ばらつきによらず、発振用インバータの動作がマージンを確保しつつ、最小の定電圧を前記水晶発振回路に供給することができるため、電子回路、時計回路の低消費電力化が図れる。したがって、前述したような、時計または携帯用の電子機器において、発振動作を安定して行なうことができるだけでなく、使用電池の長寿命化を図ることができ、時計又は携帯用の電子機器の使い勝手を向上することができる。
【０１５４】
さらに、上記定電圧発生回路を適用することにより、定電圧発生回路におけるオペアンプへの端子への入力電圧を調整することにより、前記定電圧Ｖreg の微調整を行うことが可能となり、０．１Ｖ以下の微調整が容易に可能となり、最適な低消費電力，低電源電圧の携帯用電子機器，時計等を実現することができる。
【０１５５】
尚、実施の形態６のＶreg のみを発生する定電圧制御回路を含む電子機器を構成する場合にも、図１４、図１５に各々示すＶregmに相当する箇所をＶreg と置き換え、定電圧発生回路も図１８に示すオペアンプＯＰが１つのタイプの回路を使用すれば足りる。
【０１５６】
尚、本発明に係る装置と方法は、そのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、動作回路と、定電圧制御回路とが一体的に形成されたＩＣ、半導体素子であっても良い。また、動作回路専用のＩＣと、定電圧制御回路専用のＩＣとのを同一基板上に形成した装置であっても良い。
【０１５７】
さらに、動作回路としては、発振回路に限らず、他の高周波部分を含む回路等でも良く、要は、ある電圧以下に電圧が低くなるとその動作が停止する特性を有する回路であれば良い。また、動作回路として発振回路を用いて説明した都合上、発振回路の動作保証と定電圧Ｖreg の温度変動の特性の関係上、動作回路としては、定電圧を動作回路の動作停止電圧よりも高くするという条件を満たす範囲内で、変動する定電圧を制御するもの、即ち、定電圧が徐々に降下して動作停止電圧に至るのを防止する手法を採用したが、これに限定されるものではない。すなわち、動作回路として、ある電位以下になると動作停止するのではなく、ある電位以上になると動作停止をするもの、定電圧が徐々に上昇して動作停止電圧に至るのを防止するような構成、特性をもった回路等であっても良い。この場合には、定電圧制御回路は、その定電圧発生手段に電圧Ｖreg よりも若干高い電圧Ｖregnを形成することで、動作モニタ回路を動作回路よりも先に停止できる。
【０１５８】
また、定電圧発生回路は、水晶発振回路の発振用インバータに供給する一方の電源を形成する回路であるという観点から、定電圧発生回路へ電流を供給する定電流源と、水晶発振回路へ電流を供給する定電流源とにおいて温度特性を一致させることにより、定電圧Ｖregと発振停止電圧Ｖstoの温度特性を一致させる手法を用いても良い。
【０１５９】
さらに、定電圧発生回路における定電圧制御用ＮＭＯＳQN１，ＰＭＯＳQP１をともに飽和領域における電流範囲にて動作させることで、定電圧Ｖreg と発振停止電圧Ｖsto との温度特性を一致させる構成としても良い。
【０１６０】
さらにまた、定電流源ＴＮ，ＴＰとして図１６（ａ），（ｂ）のような負の温度特性をもつ定電流源を用いることができる。
【０１６１】
図１６（ａ）の定電流源は、負荷抵抗Ｒ，ＮＭＯＳQN６０〜６２により構成される。すなわち、定電流源は、ＮＭＯＳQN６０と、ＮＭＯＳQN６０のソースとドレインが接続されたＮＭＯＳQN６１と、ＮＭＯＳQN６０のドレインおよびゲートとそのゲートが接続されたＮＭＯＳQN６２とを含む。そして、ＮＭＯＳQN６０，ＮＭＯＳQN６１は夫々ゲートとドレインが接続されており、ＮＭＯＳQN６２のドレインは負荷抵抗Ｒと接続されている。
【０１６２】
ここで、ＮＭＯＳQN６０，ＮＭＯＳQN６１，ＮＭＯＳQN６２は、夫々同一の製造条件および同一のレイアウトルールにて形成されたものである。すなわち、前記ＮＭＯＳQN６０〜６２の電流増幅率は夫々、例えばβであり、ゲート幅，ゲート長は夫々同一であって、閾値電圧は夫々、例えばＶthnとなる。よって、ＮＭＯＳQN６２のゲート−ソース間電圧ＶGSN６２は、前記ＮＭＯＳQN６０とＮＭＯＳQN６１の直列接続分の電圧となるため、閾値電圧Ｖthnの２倍の２Ｖthnとなる。
【０１６３】
このような定電流源を使用することにより、定電圧制御用ＮＭＯＳQN１，ＰＭＯＳQP１を飽和領域において動作させることができるので、定電圧Ｖregと発振停止電圧Ｖstoとの温度特性を同一とすることができるだけでなく、定電圧発生回路の製造工程においても、デプリーションＰＭＯＳ（ＤＰＭＯＳ）をわざわざ形成する必要がなくなるために、不純物打ち込み工程を削減することが可能となり、製造プロセス上も有利となる。
【０１６４】
【図面の簡単な説明】
【図１】本発明に係る定電圧制御回路の実施の形態の一例を示すブロック図である。
【図２】図１の定電圧制御回路の動作停止モニタ回路の詳細を示すブロック図である。
【図３】同図（Ａ）は、図２の動作モニタ回路の分周部における出力波形を示したタイミングチャートであり、同図（Ｂ）は、図２のクロック検出回路の入力と出力との関係を示したタイミングチャートである。
【図４】図２の動作停止モニタ回路のクロック検出回路の詳細を示す回路図である。
【図５】図１の定電圧制御回路の定電圧発生回路の詳細を示す回路図である。
【図６】図５の回路図のさらに詳細を示す回路図である。
【図７】図１の定電圧制御回路の周波数制御部の出力φn1、φn2の経時変化を示すタイミングチャートである。
【図８】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図９】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１０】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１１】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１２】本発明に係る定電圧制御回路の他の実施の形態の一例を示す回路図である。
【図１３】本発明に係る定電圧制御回路の他の実施の形態の一例を示すブロック図である。
【図１４】本発明に係る定電圧制御回路を含む時計回路を示すブロック図である。
【図１５】本発明に係る定電圧制御回路を含む電子機器を示すブロック図である。
【図１６】本発明に係る定電圧制御回路の定電圧発生回路内の定電流源の一例を示す概略図であり、（ａ）は定電流源ＴＮ、（ｂ）は定電流源ＴＰを各々示す。
【図１７】本発明に係る定電圧制御回路の定電圧発生回路内の定電流源ＴＮの一例を示す概略図である。
【図１８】従来の定電圧発生回路の概略を示す回路図である。
【図１９】従来の定電圧発生回路のＶｒｅｇと発振停止電圧Ｖｓｔｏの温度特性において、｜Ｖreg ｜の方が温度に対して負の傾きが絶対値で大きい場合の、｜Ｖsto ｜に関する温度と電圧との関係について示すグラフである。
【符号の説明】
１ 定電圧制御回路
１０ 定電圧発生回路
２０ モニタ手段
２２ 制御手段
３０ 動作モニタ回路
３６ レベルシフタ
４０ クロック検出回路
５０ 微分回路
６０ アップダウンカウンター
９０ 水晶発振回路
３３０ 時計回路
Claims (13)
- 定電圧で動作する動作回路に接続され、前記動作回路の動作停止電圧に至らないように、変動する前記定電圧を制御する定電圧制御回路であって、
前記動作回路に供給される少なくとも一つの第１の電圧と、前記第１の電圧と共に変動し前記第１の電圧の絶対値より低い第２の電圧と、を各々生成出力する定電圧発生手段と、
前記第２の電圧の変動をモニタし、前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、
前記第２の電圧が前記モニタ手段の前記動作停止電圧に至ったことを、前記モニタ手段が検出すると、前記第１の電圧が前記動作回路の動作停止電圧に至らないように、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、
を有することを特徴とする定電圧制御回路。 - 定電圧で動作する動作回路に接続され、変動する前記定電圧を制御する定電圧制御回路であって、
前記動作回路に供給される第１の電圧を生成出力する定電圧発生手段と、
前記第１の電圧をモニタするモニタ手段と、
前記モニタ手段の検出結果に基づいて、前記定電圧発生手段の第１の電圧を変更制御する制御手段と、
を有し、
前記モニタ手段は、前記動作回路が停止する前に動作停止する構成としたことを特徴とする定電圧制御回路。 - 請求項２において、
前記動作回路は、第１のトランジスタを有し、
前記モニタ手段は、前記第１のトランジスタの閾値の絶対値よりも高い値の閾値の絶対値を有する第２のトランジスタを有することを特徴とする定電圧制御回路。 - 請求項２において、
前記動作回路は、第１のトランジスタを有し、
前記モニタ手段は、前記第１のトランジスタの電流増幅率よりも小さい電流増幅率を有する第２のトランジスタを有することを特徴とする定電圧制御回路。 - 請求項２において、
前記モニタ手段は、前記動作回路に形成される論理素子よりも入力段数の多い論理素子を有することを特徴とする定電圧制御回路。 - 請求項１において、
前記モニタ手段は、基準信号と、モニタしている前記第２の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする定電圧制御回路。 - 請求項２〜請求項５のいずれかにおいて、
前記モニタ手段は、基準信号と、モニタしている前記第１の電圧に基づいて、動作停止時に動作停止信号を出力するモニタ回路を有することを特徴とする定電圧制御回路。 - 請求項６において、
前記制御手段は、
前記モニタ回路より出力される前記動作停止信号に基づいて、少なくとも一発の第１のパルスを出力するための第１のパルス生成手段と、
所定の周期の第２のパルスを生成する第２のパルス生成手段と、
一発の前記第１のパルスに基づいて、前記第１の電圧を上昇させる信号を前記定電圧発生手段に出力し、一定周期の前記第２のパルスに基づいて、前記第１の電圧を順次下降させる信号を前記定電圧発生手段に出力するためのパルス制御手段と、
を有し、
前記第１の電圧を、一定周期で順次下降させると共に前記モニタ回路の動作停止により上昇させるように制御することを特徴とする定電圧制御回路。 - 請求項１、６、８のいずれかにおいて、
前記動作回路と前記モニタ手段とは、製造プロセスが同一に形成された回路であること特徴とする定電圧制御回路。 - 請求項１〜請求項９のいずれかにおいて、
前記制御手段は、電源投入時は、第１の周期にて前記第１の電圧を可変し、通常動作時は、前記第１の周期より長い第２の周期にて前記第１の電圧を可変するように、前記第１、第２の周期を切換制御するモニタ周期制御部を有することを特徴とする定電圧制御回路。 - 定電圧で動作する動作回路に接続され、前記動作回路に電圧を供給する定電圧発生手段と、
前記動作回路よりも先に動作停止する動作停止電圧に至るモニタ手段と、
前記モニタ手段の動作停止に基づいて、前記動作回路が前記動作停止電圧に至らないように制御する制御手段と、
を有することを特徴とする定電圧制御回路。 - 動作回路と、前記動作回路への供給電圧を形成する請求項１〜請求項１１のいずれかの定電圧制御回路と、を同一基板上に形成したことを特徴とする半導体装置。
- 請求項１〜請求項１１のいずれかに記載の定電圧制御回路を含む携帯用電子機器。
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