JP3627704B2 - 高周波スイッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号を通過させたり遮断したりする高周波スイッチ回路に関する。
本発明は、例えば、数１０ＧＨｚ帯域の高周波信号の通過／遮断を制御する高周波スイッチ回路に応用することができる。又、高周波信号の分岐、合成に用いることができる。
【０００２】
【従来技術】
従来から、コプレーナ、又は、マイクロストリップ等の高周波伝送線路とスイッチング素子にＰＩＮダイオード等を用いて信号の遮断や分岐を行う高周波スイッチ回路として、ＭＭＩＣ(monolithic microwave integrated circuits)として構成されたものが知られている。
【０００３】
この高周波スイッチ回路の特性においては、高周波信号の通過時の挿入損失が小さく、高周波信号の遮断時の信号の漏れ量が小さいこと、即ち、アイソレーションが大きくなることが要求される。伝送線路とグランド間に挿入されるスイッチング素子のオン抵抗が小さい程、アイソレーションは大きくなる。又、スイッチング素子のオフ時の容量が小さい程、一般的には、挿入損失は小さくなる。
【０００４】
【発明が解決しようとする課題】
しかしながら、スイッチング素子のオン抵抗とオフ時の容量との関係は、相反関係にあり、オン抵抗も容量も共に小さくすることは、素子構造上不可能である。従って、従来は、挿入損失を低減するために極力容量を小さくしていた。その結果として、スイッチング素子のオン抵抗の低減が犠牲となり、ある程度のアイソレーション特性の劣化と反射特性の劣化を容認していた。
【０００５】
したがって、本発明の目的は、アイソレーション特性を最大限に向上させるために、スイッチング素子のオン抵抗を小さくした状態であって、オフ時の容量が大きくなる場合にも、高周波スイッチ回路の入力端から出力端を見たインピーダンスや出力端から入力端を見たインピーダンスがこれらの反対側を見たインピーダンスに等しくなるように、インピーダンス整合回路を設けることで、入力端と出力端でのインピーダンス整合を図ることで、挿入損失及び反射損失を低下させることである。
【０００６】
【課題を解決するための手段及び発明の作用、効果】
請求項１に係る発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、スイッチング素子がオフ状態の時（信号の通過時）に高周波スイッチ回路の接続端においてインピーダンス整合がとれ、スイッチング素子がオン状態（信号の遮断時）の時に高周波スイッチ回路の接続端からスイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、接続端とスイッチング素子との間にインピーダンス整合回路を設けた。
【０００７】
尚、この高周波スイッチ回路における信号の伝送方向は、いずれの方向も可能である。即ち、接続端を入力端として、この入力端から高周波スイッチ回路側へ信号を伝送させる方向と、接続端を出力端として高周波スイッチ回路側から出力端側へ信号を伝送させる方向と、両方向に使用可能である。例えば、信号を複数の分岐線路のうち１本の経路を選択する場合と、複数の分岐線路からの信号のうち１本だけ経路を選択して１つの線路に伝送する場合との両者において使用可能である。経路の選択数は予め決定しておけば、複数本でも良い。
接続端においてインピーダンス整合がとれた状態とは、高周波スイッチ回路の接続端と反対側の端子に負荷や信号源が接続された状態で、インピーダンス整合がとれていることを意味する。
接続端から反対側を見たインピーダンスとは、接続端からスイッチング素子が配設されていない側の伝送路を見たインピーダンスを意味する。さらに、このインピーダンスは、システムの特性インピーダンスであっても、それ以外のインピーダンスであっても良い。それ以外のインピーダンスとは、例えば、接続端に対して反対側に特性インピーダンスからそのインピーダンスに変換するインピーダンス変換器が設けられている場合である。
【０００８】
この構成によれば、スイッチング素子のオン抵抗を極力小さく設計することができる。オン抵抗を小さくすればするほど、オフ状態の容量値は大きくなる。このオフ状態の容量値が存在する状態で接続端においてインピーダンス整合が実現されているので、挿入損失は小さくなる。又、スイッチング素子がオン状態の場合には、小さいオン抵抗で短絡された状態となり、接続端からスイッチング素子側を見たインピーダンスが反対側を見たインピーダンスに対して十分に大きくなるため、接続端において大きな反射係数が得られる。この結果、アイソレーション特性は、スイッチング素子のオン抵抗を小さくする程、改善される。
【０００９】
更に、インピーダンス整合回路は、伝送信号の波長／４の長さを有するλ／４伝送線路と、接続端とλ／４伝送線路との間において、直列に挿入された容量素子とからなる。
即ち、λ／４伝送線路の一端とグランド間にスイッチング素子が配設され、他端に伝送線路に直列に容量素子が配設されている。
この構成により、スイッチング素子がオフ状態の時に、接続端でのインピーダンス整合が実現できる。よって、スイッチング素子のオン抵抗をできるだけ小さくすることで、スイッチング素子がオン状態の時に、接続端から高周波スイッチ回路側を見たインピーダンスを反対側を見たインピーダンスに比べて十分に大きくすることができる。よって、上記したように、挿入損失及び反射損失を低減し、アイソレーション特性を改善することができる。
【００１０】
更に、容量素子の容量値Ｃを、スイッチング素子がオフ状態の時の容量値をＣdとする時、Ｃ＝１／(ω2ＣdＺ2)とした。但し、Ｚはλ／４伝送線路の線路インピーダンスであって接続端からスイッチング素子と反対側を見たインピーダンスであり、ωは角周波数である。
直列に挿入される容量素子の容量値を与えたことを特徴とする。
この構成により、スイッチング素子の容量値が大きくなっても、挿入損失を低減でき、且つ、容量値を大きくする代償としてオン抵抗を小さくできる結果、アイソレーション特性を向上させることができる。
【００１１】
又、請求項２に係る発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、スイッチング素子がオフ状態の時に高周波スイッチ回路の接続端においてインピーダンス整合がとれ、スイッチング素子がオン状態の時に高周波スイッチ回路の接続端からスイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、スイッチング素子の両側にインピーダンス整合回路を設けた。
この発明の特徴は、スイッチング素子の配置位置に対して両側の伝送路にインピーダンス整合回路が設けられていることである。
接続端、インピーダンス整合の意味は上記した意味と同一である。
【００１２】
この構成によれば、上記の構成と同一の効果が得られる。それに加えて、スイッチング素子の両側にインピーダンス整合回路が設けられているので、信号通過状態において、高周波スイッチ回路の線路インピーダンスに係わらず、接続端から高周波スイッチ回路側を見たインピーダンスを、高周波スイッチ回路の接続端と反対側の端子から高周波スイッチ側でない側（負荷又は信号源側）を見たインピーダンスとすることができる。即ち、信号の通過状態においては、高周波スイッチ回路が存在しないのと等価な状態を実現できる。よって、分岐回路、合成回路にこの高周波スイッチ回路を応用する場合には、１本の伝送路にまとめられる幹線に１つのインピーダンス変換器を設けることで、分岐線路側には、任意のインピーダンスの負荷又は信号源を接続することが可能となる。
【００１３】
更に、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端にスイッチング素子が接続された第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端にスイッチング素子が接続された第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなる。
即ち、スイッチング素子の両側の伝送路に直列容量素子とλ／４伝送線路との接続回路を設けたものである。
この構成により、上記の効果を達成することができる。その他、スイッチング素子がオフ状態で、この高周波スイッチ回路はないのと等価な状態を実現できる。即ち、高周波スイッチ回路の線路インピーダンスに係わらず、接続端と、この接続端と反対側の高周波スイッチ回路の端子とをインピーダンス、反射係数に対して、同一状態とすることができる。
【００１４】
又、請求項３に係る発明は、第１、第２の容量素子の容量値Ｃは、スイッチング素子がオフ状態の時の容量値をＣdとする時、Ｃ＝１／(ω2Ｚ2Ｃd/２)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数であることを特徴とする。
スイッチング素子の両側にインピーダンス整合回路を設けた場合には、スイッチング素子のオフ状態の容量値の１／２が、それぞれのインピーダンス整合回路に割り振られる。よって、直列容量Ｃを求める場合には、Ｃd/2が用いられる。
この場合には、線路インピーダンスＺは、任意である。即ち、接続端から反対側を見たインピーダンスにしても良いし、特性インピーダンスにしても良い。いずれにしても、λ／２伝送線路と等価となるため、入力インピーダンス、出力インピーダンスは、λ／２伝送線路の線路インピーダンスに関係しなくなる。
【００１５】
又、請求項４に係る発明は、インピーダンス整合回路は、反射係数を調整するため調整伝送線路と、スイッチング素子のオフ状態の時の容量値と等しく、一端にスイッチング素子が接続された調整伝送線路の他端とグランド間に配設された容量素子とからなることを特徴とする。
この特徴は、並列容量素子と伝送線路とで、インピーダンス整合回路を構成したことである。スイッチング素子がオフ状態の時に接続端において、インピーダンス整合がとれるように、調整伝送線路の線路インピーダンスと長さを決定することができる。又、このように決定された状態において、スイッチング素子のオン抵抗が小さくなる程、接続端において、スイッチング素子側を見たインピーダンスを反対側を見たインピーダンスに対して十分に大きくすることができる。
よって、上記した効果が得られる。
尚、この構成の高周波スイッチ回路においては、使用周波数が変動した場合、又は、他の周波数に変更した場合でも、その周波数変位が小さいならば、接続端において、近似的にインピーダンス整合を図ることができる。即ち、スミスチャート上において、スイッチング素子がオフ状態の時の容量、伝送線路、容量素子によって、電圧反射係数の位相は変移する。周波数が増大すると、これらの各位相変移量は大きくなる。しかし、周波数にかかわらず、スイッチング素子がオフ状態の時の容量によるアドミタンスと、容量素子によるアドミタンスが等しいため、それらによる電圧反射係数の位相変移量は等しくなる。この結果として、全体として、接続端での電圧反射係数は、スミスチャート上の原点（電圧反射係数＝０）付近とすることが可能となる。
これに対して、直列容量素子でインピーダンス整合を図る場合には、周波数が増大すると、スイッチング素子がオフ時の容量による電圧反射係数の位相変移量は増大するが、直列容量素子による電圧反射係数の位相変移量は減少する。この結果として、接続端での電圧反射係数は、周波数変移に対して、比較的大きく変化することになり、インピーダンス整合が満たされなくなる。
このように構成した場合には、インピーダンス整合が図れる周波数範囲が広くなるという効果がある。
【００１６】
又、請求項５に係る発明は、調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣ)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣ)2)1/2である、但し、Ｚは接続端に対して反対側を見たインピーダンス、Ｃはスイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする。
この特徴は、調整伝送線路の長さと線路インピーダンスとを具体的に決定したことである。このように調整伝送線路を設計することで、上記した効果が得られる。
【００１７】
又、請求項６に係る発明は、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端にスイッチング素子が接続された第１の調整伝送線路の他端とグランド間に配設された第１の容量素子と、一端にスイッチング素子が接続された第２の調整伝送線路の他端とグランド間に配設された第２の容量素子とから成り、第１の容量素子と第２の容量素子の容量値はスイッチング素子のオフ状態の容量値／２であることを特徴とする。
この特徴は、スイッチング素子の伝送路の両側に調整伝送線路を設けたことである。よって、上記したように、両側にインピーダンス整合回路を配置した構成と同一の効果が得られる。
【００１８】
又、請求項７に係る発明は、第１及び第２の調整伝送線路の長さＬは、それぞれ、Ｌ＝λcos-1(ＺωＣ)/２πである、但し、Ｚは、それぞれの調整伝送線路のインピーダンス、ωは角周波数、Ｃは容量素子の容量値である。
この構成は、調整伝送線路の長さを具体的に決定したものである。この構成では、第１の調整伝送線路と第２の調整伝送線路の線路インピーダンスが等しくありさえすれば良い。又、それは、接続端から左を見たインピーダンスである必要もない。任意のインピーダンスで良い。
この構成により、上記した効果が得られる。
【００１９】
又、請求項８に係る発明は、インピーダンス整合回路は、反射係数を調整するため少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る調整伝送線路から成る。
この線路インピーダンスの異なる複数の線路を直列に接続することで、スイッチング素子のオフ状態の時に、接続端においてインピーダンス整合を達成でき、スイッチング素子がオン状態の時に、接続端から高周波スイッチ回路側を見たインピーダンスを反対側を見たインピーダンスよりも十分に大きくすることが可能である。よって、上記した効果が得られる。
この構成の場合も、直列容量素子によってインピーダンス整合を図る場合に比べると、インピーダンス整合が図れる周波数範囲が広くなる。理由は、スイッチング素子がオフ時の容量による電圧反射係数の位相変移量は増大するが、直列容量素子による電圧反射係数の位相変移量にほぼ等しい位相変移を線路インピーダンスの異なる線路により実現できるからである。スミスチャート上における電圧反射係数の変移は、並列容量素子でインピーダンス整合を図る場合と、ほぼ等しい。
【００２０】
更に、スイッチング素子がオフ状態の時の容量と、調整伝送線路との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ，Ｗ12＝Ｂ，Ｗ21＝Ｃ，Ｗ22＝Ｄとし、接続端子から反対側を見たインピーダンスをＺとするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ＝０，Ｂ＝jＺ，Ｃ＝j/Ｚ，Ｄ＝０を満たすように設定する。
これは、スイッチング素子がオフ状態の時の容量と調整伝送線路とが、等価的に線路インピーダンスがＺ、長さがλ／４となる。これにより、スイッチング素子がオフ状態において、接続端でインピーダンス整合が実現でき、スイッチング素子がオン状態の時に、オン抵抗が小さい程、接続端から高周波スイッチ回路側を見たインピーダンスを大きくすることができる。これにより、挿入損失を低下させ、アイソレーション特性を改善することができる。
【００２１】
或いは、調整伝送線路は長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値、Ｚは接続端から反対側を見たインピーダンスである（請求項９）。
これは、調整伝送線路の一例を具体的に与えたものである。
【００２２】
又、請求項１０に係る発明は、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第２の調整伝送線路とから成る。
この構成は、スイッチング素子の両側に調整伝送線路を設けたことである。よって、両側に設けた前述の構成と同一の効果が得られる。
【００２３】
更に、第１の調整伝送線路とスイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ1，Ｗ12＝Ｂ1，Ｗ21＝Ｃ1，Ｗ22＝Ｄ1とするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ1＝０，Ｂ1＝jＺ，Ｃ1＝j/Ｚ，Ｄ1＝０を満たすように設定し、第２の調整伝送線路とスイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ2，Ｗ12＝Ｂ2，Ｗ21＝Ｃ2，Ｗ22＝Ｄ2とするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ2＝０，Ｂ2＝jＺ，Ｃ2＝j/Ｚ，Ｄ2＝０を満たすように設定する。
尚、Ｚはインピーダンスで、任意の値で良い。例えば、接続端から反対側を見たインピーダンスでも、特性インピーダンスでも、その他の値でも良い。
これは、調整伝送線路をスイッチング素子の両側に設けた場合における調整伝送線路の設計を規定したものである。このように調整伝送線路を形成することで、スイッチング素子の両側に、等価的に、インピーダンスＺ、長さλ／４の調整伝送線路を設けたのと等価である。これにより、スイッチング素子がオフ状態において、接続端でインピーダンス整合が実現でき、スイッチング素子がオン状態の時に、オン抵抗が小さい程、接続端から高周波スイッチ回路側を見たインピーダンスを大きくすることができる。これにより、挿入損失を低減させ、アイソレーション特性を改善することができる。
【００２４】
或いは、第１及び第２の調整伝送線路は、共に、長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値／２、Ｚは任意のインピーダンスである（請求項１１）。但し、第１の調整伝送線路と第２の調整伝送線路における線路インピーダンスは等しい。
Ｚは、例えば、接続端から反対側を見たインピーダンスでも、特性インピーダンスでも、その他の値でも良い。
これは、スイッチング素子の両側に調整伝送線路を設けた場合の調整伝送線路の一例を具体的に与えたものである。
【００２５】
又、請求項１２に係る発明は、請求項１乃至１１の何れかの発明において、スイッチング素子は、第３の調整伝送線路と、その第３の調整伝送線路の両側に配置された第１スイッチング素子と第２スイッチング素子とから成るπ型回路で構成されていることを特徴とする。
この構成により、２つのスイッチング素子のオン状態で、信号を遮断するため、アイソレーションが向上する。
【００２６】
又、請求項１３に係る発明は、その発明において、第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端において、両スイッチング素子のオフ状態において、インピーダンス整合するように、第３の調整伝送線路の長さが決定されていることを特徴とする。
即ち、第１スイッチング素子の容量を２分割して、その一部と第２スイッチング素子と第３の調整伝送線路とで、対称π型回路を構成して、その回路の入出力端でインピーダンス整合を図る。この結果、第１、第２のスイッチング素子がオフ状態において、インピーダンス整合回路は、容量Ｃaを含めた回路でインピーダンス整合を図れば良い。この構成によれば、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスを無限大に設定していないので、第１スイッチング素子と第２スイッチング素子の容量を大きくすることが可能となる。
【００２７】
又、請求項１４に係る発明は、第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスが略無限大となるように、第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする。
この構成によれば、第２スイッチング素子がオン状態の時に、第１スイッチング素子から第２スイッチング素子側を見たインピーダンスが高くなるので、よりアイソレーションを大きくすることが可能となる。
【００２８】
又、請求項１５に係る発明は、第１スイッチング素子及び第２スイッチグ素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合するように、第３の調整伝送線路の長さが決定されていることを特徴とする。
請求項１３の発明において、第１スイッチング素子と第２スイッチグ素子の容量を等しくした場合である。
よって、請求項１３と同様に、両スイッチング素子の容量を大きくすることが可能となる。
【００２９】
又、請求項１６に係る発明は、第１スイッチング素子及び第２スイッチング素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスが略無限大となるように、第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする。
この発明は、請求項１４の発明において、第１スイッチング素子と第２スイッチグ素子の容量を等しくした場合である。
よって、請求項１４の発明と同様に、アイソレーションをより向上させることができる。
【００３０】
又、請求項１７に係る発明は、請求項１３又は１５において、第３の調整伝送線路の長さＬは、Ｌ＝λtan -1(２／ωＣbＺ)／２π、但し、Ｚは、特性インピーダンス、ωは角周波数であることを特徴とする。これにより、具体的にインピーダンス整合を実現できる。
【００３１】
又、請求項１８に係る発明は、請求項１４又は１６の発明において、第３の調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣb)2)1/2である、但し、Ｚは対称π型回路の容量Ｃbの接続端からインピーダンス整合回路側を見たインピーダンス、Ｃbは第２スイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする。
この関係式により具体的にインピーダンス整合と、アイソレーションの向上を図ることが可能となる。
【００３２】
又、請求項１９に係る発明は、請求項１３又は１４の発明において、静電容量Ｃaに対して、接続端側のインピーダンス整合回路の回路定数が決定されていることを特徴とする。
即ち、第１スイッチング素子の残りの静電容量Ｃaをインピーダンス整合回路に含めてインピーダンス整合を図るようにしたものである。
【００３３】
又、請求項２０に係る発明は、請求項２に係る発明の構成を非対称としたものであって、スイッチング素子の静電容量をＣa+Ｃbとするとき、静電容量Ｃaに対して一方のインピーダンス整合回路の回路定数が決定され、静電容量Ｃbに対して他方のインピーダンス整合回路の回路定数が決定されている。
即ち、２つのインピーダンス整合回路の回路構成を同一に構成しない場合である。即ち、等価回路上、中点において非対称に回路を構成した場合である。
このようにしても、インピーダンス整合が実現できる。
【００３４】
更に、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端にスイッチング素子が接続された第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端に前記スイッチング素子が接続された第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなり、第１の容量素子の容量値Ｃ1は、Ｃ1＝１／(ω2Ｚ2Ｃa)であり、第２の容量素子の容量値Ｃ2は、Ｃ2＝１／(ω2Ｚ2Ｃb)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数である。
この関係により、非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３５】
或いは、請求項６に係る発明の構成を非対称とした発明として、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端に前記スイッチング素子が接続された第１の調整伝送線路の他端とグランド間に配設された第１の容量素子と、一端に前記スイッチング素子が接続された第２の調整伝送線路の他端とグランド間に配設された第２の容量素子とから成り、第１の容量素子の容量値をＣa、第２の容量素子の容量値をＣbとする。（請求項２１）
この関係により、他の非対称な２つのインピーダンス整合回路を構成することができる。
【００３６】
又、請求項２２に係る発明は、請求項２１の発明において、第１調整伝送線路の長さＬaは、Ｌa＝λcos-1(ＺωＣa)/２π、線路インピーダンスＺaは、Ｚa＝Ｚ/(1-(ＺωＣa)2)1/2であり、第２調整伝送線路の長さＬbは、Ｌb＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺbは、Ｚb＝Ｚ/(1-(ＺωＣ b )2)1/2である、但し、Ｚは接続端に対して反対側を見たインピーダンス、ωは角周波数であることを特徴とする。
この関係により、その非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３７】
或いは、請求項１１に係る発明の構成を非対称とした発明として、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための長さの等しい２つの線路の直列接続から成る第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための長さの等しい２つの線路から成る直列接続から成る第２の調整伝送線路とから成り、第１の調整回路の線路インピーダンスＺ1a、Ｚ1bは、Ｚ1a＝Ｚ(1-ωＣaＺ)1/2、Ｚ1b＝Ｚ/(1-ωＣaＺ)1/2、長さＬ1は、Ｌ1＝λ/[2π(2-ωＣaＺ)1/2]、第２の調整回路の線路インピーダンスＺ2a、Ｚ2bは、Ｚ2a＝Ｚ(1-ωＣbＺ)1/2、Ｚ2b＝Ｚ/(1-ωＣbＺ)1/2、長さＬ2は、Ｌ2＝λ/[2π(2-ωＣbＺ)1/2]、但し、Ｚは接続端から反対側を見たインピーダンスである。（請求項２３）
この関係により、その他のその非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３８】
又、請求項２４に係る発明は、高周波スイッチ回路を接続端で結合して複数配置して、分岐回路を構成したことを特徴とする。
即ち、本発明の高周波スイッチ回路を１本の幹線に配置すれば、信号の通過と遮断を制御する双方向性のスイッチ回路とすることができる。又、１本の幹線から複数に分岐させた分岐線路にこの高周波スイッチ回路を設ければ、分岐スイッチ回路として用いることができる。即ち、複数の分岐線路のうち任意の１本に信号を通過させることができ、この信号の通過する分岐線路を選択的に切り換えることができる。又、複数の分岐線路のうち任意の１本の線路を通過状態として、分岐線路側から１本の幹線側に信号を伝送させることも可能である。このように、この分岐スイッチにおける信号の流れる方向は、双方向で使用することが可能である。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。本発明は上記した発明の特徴を有するものであり、以下に具体化して説明する実施形態には限定されない。
図１は本実施形態の１例を示す構成図である。本実施例は、３つの高周波スイッチ回路の入力端１０（接続端に対応）を接続して、３分岐回路を構成したものである。主線路Ｍ上を伝搬した信号は、分岐線路Ｂ１，Ｂ２，Ｂ３へと分岐される。主線路Ｍと各分岐線路Ｂ１，Ｂ２，Ｂ３は、コプレーナ型の伝送線路である。勿論、マイクロストリップ型の伝送線路で構成しても良い。
【００４０】
各分岐線路Ｂ１，Ｂ２，Ｂ３は、高周波伝送線路とグランドとの間に、スイッチング素子を構成するＰＩＮダイオードＤ１，Ｄ２，Ｄ３が配置されている。このＰＩＮダイオードが配置された点が出力端Ｏ１，Ｏ２，Ｏ３を構成している。これらのＰＩＮダイオードＤ１，Ｄ２，Ｄ３は、逆バイアス電圧を印加することで、オフ状態（非導通状態）となり、順バイアス電圧を印加することでオン状態（導通状態）となる。このバイアス電圧は高周波伝送線路を介して供給されている。尚、高周波伝送線路とは別に各ＰＩＮダイオードに対して給電線路を設け、その給電線路によって各ＰＩＮダイオードにバイアス電圧を印加するようにしても良い。又、スイッチング素子には、ＰＩＮダイオードの他に、ＰＮ接合のダイオード、ＦＥＴ、ＨＥＭＴ等のユニポーラトランジスタ、接合型のバイポーラトランジスタ等を用いることも可能である。要は、制御信号によりオン状態とオフ状態との２状態を持つものであれば、任意のスイッチング素子を用いることが可能である。
【００４１】
各ＰＩＮダイオードＤ１，Ｄ２，Ｄ３のいずれか２つ、例えば、Ｄ１，Ｄ２がオン状態となると、入力端１０からオン状態となった分岐線路Ｂ１，Ｂ２に対応する出力端Ｏ１，Ｏ２を見たインピーダンスＺin１，Ｚin２が大きくなる。この結果、入力端１０においてこの２つの分岐線路側への反射率が大きくなり、高周波信号は伝搬しない。即ち、これら２つの分岐線路の高周波スイッチ回路はオフ状態（遮断状態）となる。残り１つのＰＩＮダイオードＤ３をオフ状態とし、入力端１０から分岐線路Ｂ３の出力端Ｏ３を見たインピーダンスＺin３は、入力端１０から分岐線路側と反対側を見たインピーダンスと整合されているので、反射率が小さくなり、高周波信号がこの分岐線路Ｂ３に伝搬される。即ち、この分岐回路の高周波スイッチ回路はオン状態（通過状態）となる。
【００４２】
各分岐線路Ｂ１，Ｂ２，Ｂ３は、それらの交点である入力端１０から各ＰＩＮダイオードＤ１，Ｄ２，Ｄ３の配置位置までの長さが、伝搬信号の波長／４であるλ／４伝送線路Ｇ１，Ｇ２，Ｇ３を有している。そして、入力端１０と各λ／４伝送線路Ｇ１，Ｇ２，Ｇ３との間に、容量素子Ｃ１，Ｃ２，Ｃ３が線路に直列に挿入されている。この容量素子Ｃ１，Ｃ２，Ｃ３は、図２に示すように、同一幅の高周波伝送線路を絶縁膜１００を介在させて上下に重ね合わせることで形成されている。
尚、この容量素子Ｃ１，Ｃ２，Ｃ３は、図２（ｃ）平面図を示すように、伝送線路Ｇ１をギャップを介して、対向させることで形成しても良い。
【００４３】
次に、この高周波スイッチ回路の動作原理について説明する。
まず、ＰＩＮダイオードＤ１，Ｄ２，Ｄ３のオン抵抗は、極力小さくなるように構造等を決定する。この状態におけるオフ状態のＰＩＮダイオードＤ１，Ｄ２，Ｄ３の静電容量をＣd1,Ｃd2,Ｃd3とする。３つの分岐線路については、同一構成であり、同一作用をするので、以下、１つの分岐線路Ｂ１について説明する。
【００４４】
図３はスミスチャートである。チャートのｕ軸は電圧反射係数の実部、ｖ軸は電圧反射係数の虚部を表している。チャートの原点は、電圧反射係数が０の点である。最大円は正規化インピーダンスのレジスタンス成分が０となる電圧反射係数を示している。原点を通る円は正規化インピーダンスのレジスタンス成分が１となる電圧反射係数を示している。又、原点を通る破線の円は正規化アドミタンスのコンダクタンス成分が１となる電圧反射係数を示している。ＰＩＮダイオードＤ１を含まない出力端Ｏ１から右（下流側）を見たインピーダンスは、特性（線路）インピーダンスＺ0に等しい。よって、このインピーダンスＰ１はスミスチャート上の原点で表される。次に、ＰＩＮダイオードＤ１を含む出力端Ｏ１から右を見たインピーダンスＺ1は、Ｚ0と１／ｊωＣd1との並列インピーダンスになる。Ｚ1は次式で表される。
【００４５】
【数１】
Ｚ1＝Ｚ0／(１＋ｊωＣd1Ｚ0) …（１）
【００４６】
即ち、アドミタンス１／Ｚ1は、１／Ｚ0とｊωＣd1との和となるので、正規化アドミタンスのコンダクタンス成分は１で変化がなく、サセプタンス成分のみが変化する。よって、インピーダンスＺ1は、原点を通る破線の円上にあり、正規化サセプタンスｊωＣd1Ｚ0だけ原点から回転した位置に存在する。
【００４７】
次に、λ／４伝送線路Ｇ１は、出力端の電圧反射係数の位相をπだけ回転させる。即ち、λ／４伝送線路Ｇ１の入力端の電圧反射係数は、出力端の電圧反射係数にexp(-jπ)＝−１をかけた値となる。よって、図３に示すように、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスＺ2は、Ｚ1を原点対称に移動した点となる。このインピーダンスＺ2は原点を通る正規化レジスタンスが１の円上の点となる。換言すれば、インピーダンスＺ2の正規化レジスタンスは１となり、正規化リアクタンスは誘導性を示すことになる。Ｚ2は次式で与えられる。
【００４８】
【数２】
Ｚ2＝(Ｚ0／Ｚ1)Ｚ0＝Ｚ0 2／Ｚ1＝(１＋ｊωＣd1Ｚ0)Ｚ0 …（２）
【００４９】
次に、入力端子１０から分岐線路Ｂ１側を見た入力インピーダンスＺin１は、伝送線路に直列に挿入されている容量素子Ｃ1のために、そのインピーダンス１／ｊωＣ1だけインピーダンスＺ2に加算した値となる。Ｚin１は次式でもとめられる。
【００５０】
【数３】
Ｚin１＝Ｚ2＋１／ｊωＣ1
＝(１＋ｊωＣd1Ｚ0)Ｚ0＋１／ｊωＣ1
＝Ｚ0＋ｊ(ωＣd1Ｚ0 2−１／ωＣ1) …（３）
【００５１】
従って、入力インピーダンスＺin１のレジスタンス成分に変化はなく、リアクタンス成分だけ減算されることになる。即ち、図３における正規化レジスタンスが１の原点を通る円上をインピーダンスは移動することになる。この入力インピーダンスＺin１がスミスチャート上の原点、従って、Ｚin１＝Ｚ0となるように、容量素子Ｃ1のインピーダンス１／ｊωＣ1を決定することができる。即ち、Ｃ1は次式で求められる。
【００５２】
【数４】
ωＣd1Ｚ0 2−１／ωＣ1＝０
∴Ｃ1＝１／(ω2Ｃd1Ｚ0 2) …（４）
【００５３】
このように容量素子の容量値を決定することで、入力端１０から各分岐伝送線路側を見たインピーダンスを線路インピーダンスＺ0に等しくすることができる。この結果、ＰＩＮダイオードＤ１がオフ状態で、その容量値Ｃd1が大きくとも、入力端でのインピーダンス整合が可能となり、挿入損失を低減することが可能となる。
【００５４】
次に、容量素子Ｃ1の存在が、アイソレーション特性に影響を与えるかについて述べる。
ＰＩＮダイオードＤ１のオン抵抗ｒ1は、その容量値Ｃ1を大きくした代償として、線路インピーダンスＺ0に比べて十分に小さくすることが可能である。従って、ＰＩＮダイオードＤ１を含む出力端Ｏ１から右を見たインピーダンスは、ｒ1となる。図３のスミスチャート上では、ｒ1が０に近似できるならば、電圧反射係数が−１の点となる。λ／４伝送線路Ｇ１により、その入力端での電圧反射係数は１となる。即ち、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスは、正規化レジスタンスが無限大となる。このインピーダンスに容量素子Ｃ1のインピーダンス１／ｊωＣ1を加えても、入力端１０から分岐伝送線路Ｇ１側を見たインピーダンスＺin１は無限大となり、容量素子の影響を受けない。
尚、オン抵抗ｒ1が実際には０ではないので、厳密には、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスは電圧反射係数１を通る小円上の実軸ｕ上の点となる。しかし、インピーダンス１／ｊωＣ1は、インピーダンスをその小円上で左回転させるので、電圧反射係数はさらに１に近づくことになる。よって、容量素子Ｃ1を伝送線路に直列に挿入することは、入力端１０から分岐伝送線路側を見た入力インピーダンスＺin１の値を低下させず、増加させる。したがって、アイソレーション特性の向上につながる。
尚、入力インピーダンスＺin１は、（３）式を導出したのと同様にして、次式で表すことができる。
【００５５】
【数５】
Ｚin１＝Ｚ0(Ｚ0＋ｒ1)／ｒ1−ｊ／ωＣ1 …（５）
【００５６】
ｒ1≪Ｚ0であるので、（５）式の近似式は次式となる。
【数６】
Ｚin１＝Ｚ0 2／ｒ1−ｊ／ωＣ1 …（６）
【００５７】
よって、入力インピーダンスＺin１の絶対値は十分に大きくすることができ、入力端１０での電圧反射係数を十分に１に近くすることができる。
【００５８】
図４に、本実施例に係る高周波スイッチ回路の特性を示す。本実施例では、ＰＩＮダイオードのオン抵抗ｒ1を５Ωから２．９Ωと低下させた代償として、オフ状態の容量Ｃd1が２０ｆＦから４８ｆＦに増加している。伝送線路に直列に挿入された容量素子Ｃ1は３６．１ｆＦである。尚、従来例に記載されている容量素子は、２ｐＦであり、ＰＩＮダイオードに印加するバイアス電圧を遮断するためのカットオフコンデンサである。この２ｐＦの容量素子のインピーダンスは使用周波数７６．５ＧＨｚにおいて約１Ωであるので、この周波数において、インピーダンスを変化させる特性は有していない。また、直流阻止用の容量素子は、図５に示すように、入力端からＰＩＮダイオード素子に至る伝送線路のほぼ全長に渡って配設されている。よって、直列容量が線路に分布しているのと等価となり、線路インピーダンスに影響を与えることがあっても、λ／４伝送線路の入力端におけるインピーダンスを変化させる機能は有していない。
【００５９】
本実施例の高周波スイッチ回路の挿入損失は０．７ｄＢであり、従来回路が１．６ｄＢであるので、約１／２以下に低下させることができた。又、アイソレーションは、従来回路が２１．６ｄＢであり、本実施例回路が２５．６ｄＢであるので、２割程、特性の改善が見られた。
【００６０】
上記実施例では、伝送線路は双方向性である。よって、各分岐伝送線路に受信機、送信機を接続することで、受信機、送信機の切換が可能となる。上記実施例では、３分配（分岐）スイッチ回路を説明したが、この分配（分岐）数は任意である。１分配であれば、単に、双方向性のスイッチ回路となる。特に、２分配のスイッチ回路とすれば、受信と送信との切換が可能となる。即ち、送信機に接続された高周波スイッチ回路と受信機に接続された高周波スイッチ回路との２分岐伝送線路を用いることで、１本のアンテナへの信号の送出と信号の受信に用いることができる。
【００６１】
次に、第２実施例について説明する。第１実施例では、λ／４伝送線路と直列容量素子によって、ＰＩＮダイオードがオフ状態にある時に、入力端でのインピーダンス整合を達成したものである。これに対して、第２実施例は、線路インピーダンスＺC、長さＬ（電気角θ＝βＬ＝２πＬ／λ）の伝送線路と、その両端において並列に接続された容量素子Ｃ1とで、等価的に線路インピーダンスＺ0、長さλ／４（電気角＝π／２）の伝送線路を実現したものである。この一方の容量素子Ｃ1がオフ状態のＰＩＮダイオードの容量に相当する。この等価回路によれば、分岐伝送線路の入力端から下流側を見たインピーダンスは、ＰＩＮダイオードがオフ状態にある時には、そのダイオードから下流側を見たインピーダンスＺ0に等しく、ＰＩＮダイオードがオン状態にある時には、上述したように、Ｚ0 2／ｒ1のインピーダンスとなるようにしたものである。
【００６２】
以下の説明は、図１における３分岐回路のうちの１つの分岐伝送線路Ｂ１に関するものの説明である。他の分岐伝送線路Ｂ２，Ｂ３についても同様に成立する。
線路インピーダンスＺC、電気角θの線路の伝送行列Ｘは、次式で表現される。尚、[]は各行の成分を表しており、全体で行列を表現している。Ｘは２行２列の行列である。
【数７】
【００６３】
又、並列容量素子Ｃの伝送行列Ｙは次式で表現される。
【数８】
【００６４】
よって、図６の回路の伝送行列Ｗは、ＹＸＹである。
伝送行列Ｗの各成分をＷijと表すと各成分は次式で表現できる。
【数９】
Ｗ11＝cosθ-ＺCωＣsinθ …（９）
【数１０】
Ｗ12＝jＺCsinθ …（１０）
【数１１】
Ｗ21＝jωＣcosθ-jＺC(ωＣ)2sinθ+jsinθ/ＺC-jωＣcosθ …（１１）
【数１２】
Ｗ22＝-ＺCωＣsinθ+cosθ …（１２）
【００６５】
この伝送行列Ｗが、線路インピーダンスＺ0の伝送路の伝送行列に等しくなる条件は、次式を満たすことである。
【数１３】
Ｗ11＝cosθ-ＺCωＣsinθ＝０ …（１３）
【数１４】
Ｗ12＝jＺCsinθ＝jＺ0 …（１４）
【数１５】
Ｗ21＝jωＣcosθ-jＺ C (ωＣ)2sinθ+jsinθ/ＺC-jωＣcosθ＝j/Ｚ0 …（１５）
【数１６】
Ｗ22＝-ＺCωＣsinθ+cosθ＝０ …（１６）
【００６６】
ＰＩＮダイオードのオフ状態の容量Ｃと、特性インピーダンスＺ0は既知であるから、線路の電気角θは、（１３）、（１４）式から次式で与えられる。
【数１７】
θ＝cos-1(Ｚ0ωＣ) …（１７）
【００６７】
よって、伝送路の長さＬは次式のようになる。
【数１８】
Ｌ＝λcos-1(Ｚ0ωＣ)/２π …（１８）
【００６８】
又、線路インピーダンスＺCは（１４）式から次式のようになる。
【数１９】
ＺC＝Ｚ0/sinθ
＝Ｚ0/(1-(Ｚ0ωＣ)2)1/2 …（１９）
【００６９】
このように、伝送路の長さＬと線路インピーダンスＺCの伝送路を形成して、両端に容量Ｃ（一端はＰＩＮダイオードの容量）を設ければ、その回路は長さλ／４、線路インピーダンスＺ0の伝送路となる。
よって、ＰＩＮダイオードがオフ状態の時、入力端から見たインピーダンスＺinはＺ0となり、入力端でのインピーダンス整合が達成される。この結果、ＰＩＮダイオードがオフ状態の時に容量値Ｃが大きくとも、挿入損失を極めて小さくすることができる。
【００７０】
次に、ＰＩＮダイオードがオン状態の時のオン抵抗をｒとすると、ｒ≪１/ωＣとみなせるので、容量Ｃと抵抗ｒの並列インピーダンスは、ｒと見ることができる。
よって、入力インピーダンスはλ／４の長さ、線路インピーダンスＺ0の伝送路の右端を抵抗ｒで接続したのと等価である。
【数２０】
Ｚin＝[r+Ｚ0+(r-Ｚ0)exp(-j2θ)]/[r+Ｚ0-(r-Ｚ0)exp(-j2θ)]Ｚ0 …（２０）
【００７１】
exp(-j2θ)=-1であるので、
【数２１】
Ｚin＝Ｚ0 2/r …（２１）
【００７２】
入力インピーダンスを十分に大きくすることができる。
【００７３】
尚、上記の条件は、ＰＩＮダイオードがオフ状態の時の上記の伝送行列Ｗの各成分をＡ，Ｂ，Ｃ，Ｄとおけば、即ち、Ｗ11＝Ａ，Ｗ12＝Ｂ，Ｗ21＝Ｃ，Ｗ22＝Ｄとすれば、Ｓ行列（散乱行列）における成分Ｓ12（動作伝達係数）を−ｊ、Ｓ11（入力端電圧反射係数）を１にする条件からも（１７）、（１９）式は得られる。
即ち、
【数２２】
Ｓ12＝2/(Ａ+Ｂ/Ｚ0+Ｚ0Ｃ+Ｄ)＝exp(jπ)＝-1 …（２２）
【００７４】
又、ＰＩＮダイオードがオン状態の時の伝送行列Ｗ'の各成分をＡ'，Ｂ'，Ｃ'，Ｄ'として、入力端での入力インピーダンスＺinが十分に大きい条件からも（２０）、（２１）式は得られる。
即ち、
【数２３】
Ｚin＝(Ａ'Ｚ02+Ｂ')/(Ｃ'Ｚ02+Ｄ')≫Ｚ0 …（２３）
但し、Ｚ02はオン状態のＰＩＮダイオードを含めて、この位置から右を見たインピーダンスである。Ｚ0≫Ｚ02が満たされれば、（２３）式は、次式で近似される。
【数２４】
｜Ｂ'/Ｄ'｜≫Ｚ0 …（２４）
【００７５】
このように、（１８）式を満たす長さで、（１９）式を満たす線路インピーダンスの伝送線路の一端にＰＩＮダイオードと、他端にＰＩＮダイオードのオフ時の容量に等しい容量の容量素子を接続することで、その線路の入力インピーダンスを特性インピーダンスＺ0に整合させることができる。これにより、挿入損失を低減することが可能となる。又、ＰＩＮダイオードのオフ時の静電容量を大きくする代償として、オン状態の時の抵抗値を小さくできる。この結果、高周波スイッチ回路の入力端における入力インピーダンスは、オン抵抗の大きい従来の回路よりも、十分に大きくすることができるので、アイソレーション特性も向上する。尚、Ｚ0は特性インピーダンスの他、入力端から上流側を見たインピーダンスでも良い。
【００７６】
次に、第３実施例について説明する。第２実施例では、（１８）式を満たす長さ、（１９）式を満たす特性インピーダンスの伝送線路の入力端に容量素子Ｃを線路とグランド間に配置することで、入力端でのインピーダンス整合を図ったものである。第３実施例はこの容量素子の代わりに、他の伝送線路を接続したものである。以下、１つの分岐伝送線路Ｂ１について説明するが、他の分岐伝送線路についても同様に成立する。
【００７７】
伝送線路を図７に示すように、長さＬa、電気角θa、線路インピーダンスＺaの第１伝送線路Ｈaと、長さＬb、電気角θa、線路インピーダンスＺbの第２伝送線路Ｈbとの縦続接続とする。
第１伝送線路Ｈaの伝送行列Ｘaは（７）式から次式で表現される。
【数２５】
【００７８】
同様に、第２伝送線路Ｈbの伝送行列Ｘbは次式で表される。
【数２６】
【００７９】
さらに、オフ状態のＰＩＮダイオードの伝送行列Ｙは、（８）式から次式で得られる。
【数２７】
【００８０】
よって、図７の回路の伝送行列Ｗは、ＸaＸbＹである。
伝送行列Ｗの各成分をＷijと表すと各成分は次式で表現できる。
【数２８】
【数２９】
Ｗ12＝jＺbcosθasinθb+jＺasinθacosθb …（２９）
【数３０】
【数３１】
Ｗ22＝-Ｚbsinθasinθb/Ｚa+cosθacosθb …（３１）
【００８１】
この伝送行列Ｗが、電気角π／２、線路インピーダンスＺ0の伝送路の伝送行列に等しくなる条件は、次式を満たすことである。
【数３２】
Ｗ11＝０ …（３２）
【数３３】
Ｗ12＝jＺ0 …（３３）
【数３４】
Ｗ21＝j/Ｚ0 …（３４）
【数３５】
Ｗ22＝０ …（３５）
【００８２】
ＰＩＮダイオードのオフ状態の容量Ｃと、特性インピーダンスＺ0は既知であるから、それらの値を用いて、未知変数θa、θb、Ｚa、Ｚbを求めることができる。
このようにすることで、ＰＩＮダイオードのオフ状態の時に入力端から下流側を見たインピーダンスを特性インピーダンスＺ0とすることができる。
【００８３】
又、ＰＩＮダイオードがオン抵抗をｒとして、オン状態の時に入力端から下流側を見たインピーダンスＺinは、次式で表される。
【数３６】
Ｚin ＝Ｚ0 2/r …（３６）
【００８４】
よって、オン抵抗ｒが小さくできるので、アイソレーション特性も向上させることができる。
尚、Ｚ0は入力端から上流側を見たインピーダンスで、それが特性インピーダンスであっても良い。
【００８５】
その他の実施例を次に説明する。
図１の第１実施例の構成において、１つの分岐伝送線路Ｂ１を図８のように構成しても良い。ＰＩＮダイオードＤの両側に、λ／４伝送線路と直列容量素子Ｃを設けても良い。尚、第１実施例では、容量素子Ｃは、ＰＩＮダイオードのオフ状態の容量値／２に対して、λ／４伝送線路の入力端から右を見たインピーダンスが特性（線路）インピーダンスＺ0になるように調整されている。しかし、この場合には、線路インピーダンスは次の理由により任意の値でよい。
【００８６】
図８（ａ）のＰＩＮダイオードがオフ状態における等価回路は、図８（ｂ）となる。並列容量Ｃ0、λ／４伝送線路、直列容量Ｃから成る縦続回路Ａの伝送行列ＷはＷ11＝0，Ｗ12＝ｊＺ，Ｗ21＝ｊ／Ｚ，Ｗ22＝０である。よって、この縦続回路Ａと縦続回路Ｂとの縦続回路の伝送行列Ｗは、線路インピーダンスＺに関係なく、Ｗ11＝-1，Ｗ12＝0，Ｗ21＝0，Ｗ22＝-1となる。
【００８７】
よって、端子２２と端子２０での電圧反射係数は等しくなる。したがって、端子２０から右（負荷側）を見たインピーダンスをＺLとすると、端子２２から右を見たインピーダンスはＺLとなる。即ち、２つの伝送線路の線路インピーダンスが等しいならば、その値に係わらず、このことは成立する。よって、端子２２において左（上流側）を見たインピーダンスをＺLとするようにすれば、端子２２においてインピーダンス整合が実現される。又、ＰＩＮダイオードＤがオン状態の場合には、上述したように、端子２２から右を見たインピーダンスがＺ2/rとなり、オン抵抗ｒが小さい程、その値を大きくすることができる。
【００８８】
この回路を用いれば、図９（ｂ）に示すような回路を構成することができる。即ち、高周波スイッチ回路５０を上記の構成として、各分岐線路２１、２２、２３にアンテナ３１、３２、３３が接続されている。このインピーダンスは７５Ωとする。幹線Ｍに特性インピーダンス５０Ωと７５Ωのインピーダンス変換回路４０を挿入するだけでよい。この場合に、高周波スイッチ回路５０をそのままにして、インピーダンス変換回路４０を変更するだけで、アンテナ３１、３２、３３のインピーダンスを任意に変更することが可能となる。
これに対して、上記の回路を片側に設けた場合には、図９（ａ）に示すように、各分岐回路にそれぞれインピーダンス変換回路が必要となる。
【００８９】
さらに、図１０に示すように、第２実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けても良い。この場合には、容量値２ＣがＰＩＮダイオードのオフ時の容量値に設定される。
上述で述べた、伝送行列に関しては、この実施例でも当然に成立する。この場合にも、両側の２つの調整伝送線路の線路インピーダンスが等しくありさえすれば、線路インピーダンスに関係なく、上記のことが成立する。
【００９０】
同様に、図１１に示すように、第３実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けても良い。この場合にも、容量値２ＣがＰＩＮダイオードのオフ時の容量値に設定される。
上述で述べた、伝送行列に関しては、この実施例でも当然に成立する。この場合にも、両側にある２つの調整伝送線路における等価線路インピーダンスが等しくありさえすれば、線路インピーダンスに関係なく、上記のことが成立する。
【００９１】
第３実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けた場合で、図１２（ａ）に示すような３経路の選択回路の場合における挿入損失、反射損失、アイソレーションを、図１２（ｂ）に示す従来のλ／４伝送線路を用いた３経路の選択回路のそれらの特性と比較した結果を、図１２（ｃ）に示す。どちらの場合も、ＰＩＮダイオードのオン抵抗は３．２Ω、オフ容量は４０ｆＦである。本実施例の高周波スイッチ回路は、挿入損失において、０．９ｄＢと従来回路の１．５ｄＢに対して、約２／３に低下しているのが分かる。又、反射損失は２５ｄＢと、従来回路の８ｄＢに比べて、１／３に低下しているのが分かる。又、アイソレーションに関しては、本実施例と従来例と共に２５ｄＢと同等な特性が得られているのが分かる。
【００９２】
図１３に示すように、第３実施例のインピーダンス整合回路とＰＩＮダイオード等のスイッチング素子とから成る３線路選択の本発明の高周波スイッチ回路Ｖ１，Ｖ２を２つ設けて、その回路の間に、各経路で長さの異なる伝送線路（ｌ1，ｌ2，ｌ3）を設けて、移相器を構成しても良い。この場合には、経路を選択することで、移相量を変更することができる。
【００９３】
上記の実施例は、全て、双方向に信号を伝達することができる。よって、上記では接続点は入力端として説明したが、逆方向に信号を伝送されれば、接続端は高周波スイッチ回路の出力端となる。
全ての実施例において、分岐数、選択数は任意である。
【００９４】
次に、他の実施例について説明する。
図１４に示すように、構成しても良い。分岐線路Ｂ１についてのみ説明する。本実施例は、第１実施例において、第３の調整伝送路である伝送線路Ｇ１１とスイッチング素子であるＰＩＮダイオードＤ１１をさらに付加したことを特徴とする。図１４の等価回路は図１５となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣd1＋Ｃ、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣd1とＣとに分解して考える。ｐ１−ｐ１間については第１実施例、ｐ２−ｐ３については第２実施例を適用する。即ち、伝送線路Ｇ１の線路長はλ／４である。又、直列容量素子の容量Ｃ1は、（４）式で与えられる。一方、伝送線路Ｇ１１の長さＬは（１８）式で与え、線路インピーダンスＺcは、（１９）式で与えれば良い。このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【００９５】
又、図１６に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣとすることも可能である。この場合には、静電容量Ｃとλ／４伝送線路と静電容量Ｃd1とで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
【００９６】
又、図１５、図１６において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ１１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。尚、長さＬは、Ｌ＝λtan -1(２／ωＣＺ）／２π、但し、Ｚは、特性インピーダンス、ωは角周波数、と、決定すれば、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、スイッチンク素子の容量を大きくすることができることである。（１８）式の条件を課すると、容量Ｃは、２π／Ｚ0ω以下であることが必要となる。しかし、このようにすることで、容量Ｃには、大きさの制限がなくなり、オン抵抗を小さくする目的で、オフ時の静電容量をより大きくすることが可能となる。さらにこの目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【００９７】
次に他の実施例について説明する。
本実施例は、第２実施例において、図１７に示すように、第３の調整伝送路である伝送線路Ｇ５１とＰＩＮダイオードＤ１１とを付加したものである。図１７の等価回路は図１８となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣa＋Ｃb、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣbとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣaとＣbとに分解して考える。ｐ１−ｐ１間、ｐ２−ｐ３について、共に、第２実施例を適用する。即ち、伝送線路Ｇ５、Ｇ５１の長さＬ１,Ｌ２は、（１８）において、Ｃ＝Ｃa、Ｃ＝Ｃbとして、求める。又、線路インピーダンスＺC1，ＺC2は、（１９）式において、Ｃ＝Ｃa、Ｃ＝Ｃbとして、求める。
【００９８】
このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【００９９】
又、図１９に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣbとすることも可能である。この場合には、静電容量Ｃaと伝送線路Ｇ５と静電容量Ｃaとで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
この実施例においても、図１７−図１９において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ５１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。これにより、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、上述したのと同一理由により、スイッチンク素子の容量を大きくすることができることである。
同様に、この目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【０１００】
次に他の実施例について説明する。
本実施例は、第３実施例において、図２０に示すように、第３の調整伝送路である伝送線路Ｇ６１とスイッチング素子であるＰＩＮダイオードＤ１１をさらに付加したことを特徴とする。図２０の等価回路は図２１となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣa＋Ｃb、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣbとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣaとＣbとに分解して考える。ｐ１−ｐ１間については第３実施例、ｐ２−ｐ３については第２実施例を適用する。即ち、第１伝送線路Ｈａ、第２伝送線路Ｈbの線路インピーダンスと長さは、（２８）−（３５）式において、Ｃ＝Ｃaとして、求める。伝送線路Ｇ６１に関しては、第２実施例と同一であるので、（１８）、（１９）により、長さと線路インピーダンスを求める。このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【０１０１】
又、図２２に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣbとすることも可能である。この場合には、静電容量Ｃaと第１伝送線路Ｈａ、第２伝送線路Ｈｂとで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
この実施例においても、図２０−図２２において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ６１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。これにより、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、上述したのと同一理由により、スイッチンク素子の容量を大きくすることができることである。
同様に、この目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【０１０２】
次に、他の実施例について説明する。
本実施例は、図８、図１０、図１１に示すようなスイッチング素子の両側にインピーダンス整合回路を設けたものにおいて、上記した２つのＰＩＮダイオードを第３の調整伝送線路とを用いたものに相当する。
【０１０３】
図２３に示すように、伝送線路Ｇ１１とその両側に設けられたＰＩＮダイオードＤ１、Ｄ１１で構成される回路が、図８（ａ）のＰＩＮダイオードＤに代えて設けることができる。即ち、図１５の点ｐ３の右側に第１実施例のインピーダンス整合回路を設けることができる。ただし、PINダイオードD１１は、容量Ｃと容量Ｃd2とに分解する。対称性から、図２３の点ｐ３点より右側に設けられるインピーダンス整合回路の静電容量はＣ２となる。同様に、図２４に示すように、図１６の点ｐ３より右側に第１実施例のインピーダンス整合回路を追加することが可能となる。図２４から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０４】
又、図２５に示すように、図１８における点ｐ３より右側に第２実施例のインピーダンス整合回路を設けることが可能である。ただし、PINダイオードD１１は、容量Ｃbと容量Ｃcとに分解する。即ち、図２５のようになる。この場合、追加されるインピーダンス整合回路の静電容量はＣcとなる。同様に、図２６に示すように、図１９の点ｐ３より右側に第２実施例のインピーダンス整合回路を追加することが可能となる。図２６から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０５】
又、図２７に示すように、図２０における点ｐ３より右側に第３実施例のインピーダンス整合回路を設けることが可能である。即ち、図２７のようになる。この場合、追加されるインピーダンス整合回路は、元のインピーダンス整合回路とは等しくならない。同様に、図２８に示すように、図２１の点ｐ３より右側に第３実施例のインピーダンス整合回路を追加することが可能となる。図２８から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０６】
次に、他の実施例について説明する。
第１実施例のインピーダンス整合回路を２つ用いた図８に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図２９（ａ）に示すように、直列容量Ｃ1と特性インピーダンスＺ0のλ／４伝送線路から成るインピーダンス整合回路と直列容量Ｃ2と特性インピーダンスＺ0のλ／４伝送線路から成るインピーダンス整合回路とで構成したものである。図２９（ａ）の等価回路は、図２９（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、静電容量Ｃ1は、（４）の右辺において、Ｃd1＝Ｃaとおいて、求めることができる。又、静電容量Ｃ2は、（４）の右辺において、Ｃd1＝Ｃbとおいて、求めることができる。このように構成することで、第１実施例において原理を説明したように、ＰＩＮダイオードＤがオフ状態の時、点ｐ２から右を見たインピーダンスは特性インピーダンスとなり、点ｐ１から右を見たインピーダンスも特性インピーダンスとなる。
【０１０７】
又、第２実施例のインピーダンス整合回路を２つ用いた図１０に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図３０（ａ）に示すように、並列容量Ｃaと特性インピーダンスＺa、長さＬaの伝送線路から成るインピーダンス整合回路と並列容量Ｃbと特性インピーダンスＺb、長さＬbの伝送線路から成るインピーダンス整合回路とで構成したものである。図３０（ａ）の等価回路は、図３０（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、特性インピーダンスＺaと長さＬaは、（１９）式、（１８）式において、それぞれ、Ｃ＝Ｃaとおいて、求めることができる。同様に、特性インピーダンスＺｂと長さＬｂは、（１９）式、（１８）式において、それぞれ、Ｃ＝Ｃbとおいて、求めることができる。このように構成することで、第２実施例において原理を説明したように、ＰＩＮダイオードＤがオフ状態の時、点ｐ２から右を見たインピーダンスは特性インピーダンスとなり、点ｐ１から右を見たインピーダンスも特性インピーダンスとなる。
【０１０８】
又、第３実施例のインピーダンス整合回路を２つ用いた図１１に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図３１（ａ）に示すように、特性インピーダンスＺ1a、長さＬ1aの伝送線路と特性インピーダンスＺ1b、長さＬ1bの伝送線路との直列接続から成るインピーダンス整合回路と、特性インピーダンスＺ2b、長さＬ2bの伝送線路と特性インピーダンスＺ2a、長さＬ2aの伝送線路との直列接続回路から成るインピーダンス整合回路とで構成したものである。図３１（ａ）の等価回路は、図３１（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、線路インピーダンスＺ1a，Ｚ1b、長さＬ1a，Ｌ1bは、それぞれ、（２８）−（３５）式において、Ｃ＝Ｃaとして、求める。同様に、線路インピーダンスＺ2a，Ｚ2b、長さＬ2a，Ｌ2bは、それぞれ、（２８）−（３５）式において、Ｃ＝Ｃbとして、求める。このように構成すれば、第３実施例の回路が従属接続されたのと同一であるから、上記したように、点ｐ２、ｐ１から右を見たインピーダンスは特性インピーダンスＺ0となる。
【図面の簡単な説明】
【図１】本発明の具体的な第１実施例に係る高周波スイッチ回路の構成を示した回路図。
【図２】(a)〜(c)は、直列容量素子が形成されている部分を示した構造図。
【図３】スミスチャート上で原理を説明した説明図。
【図４】特性値を示した特性図。
【図５】(a)及び(b)は、従来の高周波スイッチ回路に使用されている直流カット用の容量素子を示した構造図。
【図６】(a)及び(b)は、第２実施例に係る高周波スイッチ回路の構成を示した説明図。
【図７】第３実施例に係る高周波スイッチ回路の構成を示した説明図。
【図８】(a)及び(b)は、第１実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図９】(a)及び(b)は、用途を示した回路図。
【図１０】(a)及び(b)は、第２実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図１１】(a)及び(b)は、第３実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図１２】(a)〜(c)は、第３実施例の変形例に係る高周波スイッチ回路の構成と、従来回路と、それらの特性の比較を示した説明図。
【図１３】第３実施例の変形例に係る高周波スイッチ回路を用いた移相器の構成を示した回路図。
【図１４】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１５】その高周波スイッチ回路の等価回路。
【図１６】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１７】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１８】その高周波スイッチ回路の等価回路。
【図１９】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２０】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２１】その高周波スイッチ回路の等価回路。
【図２２】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２３】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２４】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２５】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２６】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２７】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２８】その高周波スイッチ回路の等価回路。
【図２９】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図３０】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図３１】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【符号の説明】
１０…接続端（入力端）
Ｄ１，Ｄ２，Ｄ３，Ｄ…ＰＩＮダイオード（スイッチング素子）
【発明の属する技術分野】
本発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号を通過させたり遮断したりする高周波スイッチ回路に関する。
本発明は、例えば、数１０ＧＨｚ帯域の高周波信号の通過／遮断を制御する高周波スイッチ回路に応用することができる。又、高周波信号の分岐、合成に用いることができる。
【０００２】
【従来技術】
従来から、コプレーナ、又は、マイクロストリップ等の高周波伝送線路とスイッチング素子にＰＩＮダイオード等を用いて信号の遮断や分岐を行う高周波スイッチ回路として、ＭＭＩＣ(monolithic microwave integrated circuits)として構成されたものが知られている。
【０００３】
この高周波スイッチ回路の特性においては、高周波信号の通過時の挿入損失が小さく、高周波信号の遮断時の信号の漏れ量が小さいこと、即ち、アイソレーションが大きくなることが要求される。伝送線路とグランド間に挿入されるスイッチング素子のオン抵抗が小さい程、アイソレーションは大きくなる。又、スイッチング素子のオフ時の容量が小さい程、一般的には、挿入損失は小さくなる。
【０００４】
【発明が解決しようとする課題】
しかしながら、スイッチング素子のオン抵抗とオフ時の容量との関係は、相反関係にあり、オン抵抗も容量も共に小さくすることは、素子構造上不可能である。従って、従来は、挿入損失を低減するために極力容量を小さくしていた。その結果として、スイッチング素子のオン抵抗の低減が犠牲となり、ある程度のアイソレーション特性の劣化と反射特性の劣化を容認していた。
【０００５】
したがって、本発明の目的は、アイソレーション特性を最大限に向上させるために、スイッチング素子のオン抵抗を小さくした状態であって、オフ時の容量が大きくなる場合にも、高周波スイッチ回路の入力端から出力端を見たインピーダンスや出力端から入力端を見たインピーダンスがこれらの反対側を見たインピーダンスに等しくなるように、インピーダンス整合回路を設けることで、入力端と出力端でのインピーダンス整合を図ることで、挿入損失及び反射損失を低下させることである。
【０００６】
【課題を解決するための手段及び発明の作用、効果】
請求項１に係る発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、スイッチング素子がオフ状態の時（信号の通過時）に高周波スイッチ回路の接続端においてインピーダンス整合がとれ、スイッチング素子がオン状態（信号の遮断時）の時に高周波スイッチ回路の接続端からスイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、接続端とスイッチング素子との間にインピーダンス整合回路を設けた。
【０００７】
尚、この高周波スイッチ回路における信号の伝送方向は、いずれの方向も可能である。即ち、接続端を入力端として、この入力端から高周波スイッチ回路側へ信号を伝送させる方向と、接続端を出力端として高周波スイッチ回路側から出力端側へ信号を伝送させる方向と、両方向に使用可能である。例えば、信号を複数の分岐線路のうち１本の経路を選択する場合と、複数の分岐線路からの信号のうち１本だけ経路を選択して１つの線路に伝送する場合との両者において使用可能である。経路の選択数は予め決定しておけば、複数本でも良い。
接続端においてインピーダンス整合がとれた状態とは、高周波スイッチ回路の接続端と反対側の端子に負荷や信号源が接続された状態で、インピーダンス整合がとれていることを意味する。
接続端から反対側を見たインピーダンスとは、接続端からスイッチング素子が配設されていない側の伝送路を見たインピーダンスを意味する。さらに、このインピーダンスは、システムの特性インピーダンスであっても、それ以外のインピーダンスであっても良い。それ以外のインピーダンスとは、例えば、接続端に対して反対側に特性インピーダンスからそのインピーダンスに変換するインピーダンス変換器が設けられている場合である。
【０００８】
この構成によれば、スイッチング素子のオン抵抗を極力小さく設計することができる。オン抵抗を小さくすればするほど、オフ状態の容量値は大きくなる。このオフ状態の容量値が存在する状態で接続端においてインピーダンス整合が実現されているので、挿入損失は小さくなる。又、スイッチング素子がオン状態の場合には、小さいオン抵抗で短絡された状態となり、接続端からスイッチング素子側を見たインピーダンスが反対側を見たインピーダンスに対して十分に大きくなるため、接続端において大きな反射係数が得られる。この結果、アイソレーション特性は、スイッチング素子のオン抵抗を小さくする程、改善される。
【０００９】
更に、インピーダンス整合回路は、伝送信号の波長／４の長さを有するλ／４伝送線路と、接続端とλ／４伝送線路との間において、直列に挿入された容量素子とからなる。
即ち、λ／４伝送線路の一端とグランド間にスイッチング素子が配設され、他端に伝送線路に直列に容量素子が配設されている。
この構成により、スイッチング素子がオフ状態の時に、接続端でのインピーダンス整合が実現できる。よって、スイッチング素子のオン抵抗をできるだけ小さくすることで、スイッチング素子がオン状態の時に、接続端から高周波スイッチ回路側を見たインピーダンスを反対側を見たインピーダンスに比べて十分に大きくすることができる。よって、上記したように、挿入損失及び反射損失を低減し、アイソレーション特性を改善することができる。
【００１０】
更に、容量素子の容量値Ｃを、スイッチング素子がオフ状態の時の容量値をＣdとする時、Ｃ＝１／(ω2ＣdＺ2)とした。但し、Ｚはλ／４伝送線路の線路インピーダンスであって接続端からスイッチング素子と反対側を見たインピーダンスであり、ωは角周波数である。
直列に挿入される容量素子の容量値を与えたことを特徴とする。
この構成により、スイッチング素子の容量値が大きくなっても、挿入損失を低減でき、且つ、容量値を大きくする代償としてオン抵抗を小さくできる結果、アイソレーション特性を向上させることができる。
【００１１】
又、請求項２に係る発明は、高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、スイッチング素子がオフ状態の時に高周波スイッチ回路の接続端においてインピーダンス整合がとれ、スイッチング素子がオン状態の時に高周波スイッチ回路の接続端からスイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、スイッチング素子の両側にインピーダンス整合回路を設けた。
この発明の特徴は、スイッチング素子の配置位置に対して両側の伝送路にインピーダンス整合回路が設けられていることである。
接続端、インピーダンス整合の意味は上記した意味と同一である。
【００１２】
この構成によれば、上記の構成と同一の効果が得られる。それに加えて、スイッチング素子の両側にインピーダンス整合回路が設けられているので、信号通過状態において、高周波スイッチ回路の線路インピーダンスに係わらず、接続端から高周波スイッチ回路側を見たインピーダンスを、高周波スイッチ回路の接続端と反対側の端子から高周波スイッチ側でない側（負荷又は信号源側）を見たインピーダンスとすることができる。即ち、信号の通過状態においては、高周波スイッチ回路が存在しないのと等価な状態を実現できる。よって、分岐回路、合成回路にこの高周波スイッチ回路を応用する場合には、１本の伝送路にまとめられる幹線に１つのインピーダンス変換器を設けることで、分岐線路側には、任意のインピーダンスの負荷又は信号源を接続することが可能となる。
【００１３】
更に、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端にスイッチング素子が接続された第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端にスイッチング素子が接続された第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなる。
即ち、スイッチング素子の両側の伝送路に直列容量素子とλ／４伝送線路との接続回路を設けたものである。
この構成により、上記の効果を達成することができる。その他、スイッチング素子がオフ状態で、この高周波スイッチ回路はないのと等価な状態を実現できる。即ち、高周波スイッチ回路の線路インピーダンスに係わらず、接続端と、この接続端と反対側の高周波スイッチ回路の端子とをインピーダンス、反射係数に対して、同一状態とすることができる。
【００１４】
又、請求項３に係る発明は、第１、第２の容量素子の容量値Ｃは、スイッチング素子がオフ状態の時の容量値をＣdとする時、Ｃ＝１／(ω2Ｚ2Ｃd/２)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数であることを特徴とする。
スイッチング素子の両側にインピーダンス整合回路を設けた場合には、スイッチング素子のオフ状態の容量値の１／２が、それぞれのインピーダンス整合回路に割り振られる。よって、直列容量Ｃを求める場合には、Ｃd/2が用いられる。
この場合には、線路インピーダンスＺは、任意である。即ち、接続端から反対側を見たインピーダンスにしても良いし、特性インピーダンスにしても良い。いずれにしても、λ／２伝送線路と等価となるため、入力インピーダンス、出力インピーダンスは、λ／２伝送線路の線路インピーダンスに関係しなくなる。
【００１５】
又、請求項４に係る発明は、インピーダンス整合回路は、反射係数を調整するため調整伝送線路と、スイッチング素子のオフ状態の時の容量値と等しく、一端にスイッチング素子が接続された調整伝送線路の他端とグランド間に配設された容量素子とからなることを特徴とする。
この特徴は、並列容量素子と伝送線路とで、インピーダンス整合回路を構成したことである。スイッチング素子がオフ状態の時に接続端において、インピーダンス整合がとれるように、調整伝送線路の線路インピーダンスと長さを決定することができる。又、このように決定された状態において、スイッチング素子のオン抵抗が小さくなる程、接続端において、スイッチング素子側を見たインピーダンスを反対側を見たインピーダンスに対して十分に大きくすることができる。
よって、上記した効果が得られる。
尚、この構成の高周波スイッチ回路においては、使用周波数が変動した場合、又は、他の周波数に変更した場合でも、その周波数変位が小さいならば、接続端において、近似的にインピーダンス整合を図ることができる。即ち、スミスチャート上において、スイッチング素子がオフ状態の時の容量、伝送線路、容量素子によって、電圧反射係数の位相は変移する。周波数が増大すると、これらの各位相変移量は大きくなる。しかし、周波数にかかわらず、スイッチング素子がオフ状態の時の容量によるアドミタンスと、容量素子によるアドミタンスが等しいため、それらによる電圧反射係数の位相変移量は等しくなる。この結果として、全体として、接続端での電圧反射係数は、スミスチャート上の原点（電圧反射係数＝０）付近とすることが可能となる。
これに対して、直列容量素子でインピーダンス整合を図る場合には、周波数が増大すると、スイッチング素子がオフ時の容量による電圧反射係数の位相変移量は増大するが、直列容量素子による電圧反射係数の位相変移量は減少する。この結果として、接続端での電圧反射係数は、周波数変移に対して、比較的大きく変化することになり、インピーダンス整合が満たされなくなる。
このように構成した場合には、インピーダンス整合が図れる周波数範囲が広くなるという効果がある。
【００１６】
又、請求項５に係る発明は、調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣ)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣ)2)1/2である、但し、Ｚは接続端に対して反対側を見たインピーダンス、Ｃはスイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする。
この特徴は、調整伝送線路の長さと線路インピーダンスとを具体的に決定したことである。このように調整伝送線路を設計することで、上記した効果が得られる。
【００１７】
又、請求項６に係る発明は、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端にスイッチング素子が接続された第１の調整伝送線路の他端とグランド間に配設された第１の容量素子と、一端にスイッチング素子が接続された第２の調整伝送線路の他端とグランド間に配設された第２の容量素子とから成り、第１の容量素子と第２の容量素子の容量値はスイッチング素子のオフ状態の容量値／２であることを特徴とする。
この特徴は、スイッチング素子の伝送路の両側に調整伝送線路を設けたことである。よって、上記したように、両側にインピーダンス整合回路を配置した構成と同一の効果が得られる。
【００１８】
又、請求項７に係る発明は、第１及び第２の調整伝送線路の長さＬは、それぞれ、Ｌ＝λcos-1(ＺωＣ)/２πである、但し、Ｚは、それぞれの調整伝送線路のインピーダンス、ωは角周波数、Ｃは容量素子の容量値である。
この構成は、調整伝送線路の長さを具体的に決定したものである。この構成では、第１の調整伝送線路と第２の調整伝送線路の線路インピーダンスが等しくありさえすれば良い。又、それは、接続端から左を見たインピーダンスである必要もない。任意のインピーダンスで良い。
この構成により、上記した効果が得られる。
【００１９】
又、請求項８に係る発明は、インピーダンス整合回路は、反射係数を調整するため少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る調整伝送線路から成る。
この線路インピーダンスの異なる複数の線路を直列に接続することで、スイッチング素子のオフ状態の時に、接続端においてインピーダンス整合を達成でき、スイッチング素子がオン状態の時に、接続端から高周波スイッチ回路側を見たインピーダンスを反対側を見たインピーダンスよりも十分に大きくすることが可能である。よって、上記した効果が得られる。
この構成の場合も、直列容量素子によってインピーダンス整合を図る場合に比べると、インピーダンス整合が図れる周波数範囲が広くなる。理由は、スイッチング素子がオフ時の容量による電圧反射係数の位相変移量は増大するが、直列容量素子による電圧反射係数の位相変移量にほぼ等しい位相変移を線路インピーダンスの異なる線路により実現できるからである。スミスチャート上における電圧反射係数の変移は、並列容量素子でインピーダンス整合を図る場合と、ほぼ等しい。
【００２０】
更に、スイッチング素子がオフ状態の時の容量と、調整伝送線路との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ，Ｗ12＝Ｂ，Ｗ21＝Ｃ，Ｗ22＝Ｄとし、接続端子から反対側を見たインピーダンスをＺとするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ＝０，Ｂ＝jＺ，Ｃ＝j/Ｚ，Ｄ＝０を満たすように設定する。
これは、スイッチング素子がオフ状態の時の容量と調整伝送線路とが、等価的に線路インピーダンスがＺ、長さがλ／４となる。これにより、スイッチング素子がオフ状態において、接続端でインピーダンス整合が実現でき、スイッチング素子がオン状態の時に、オン抵抗が小さい程、接続端から高周波スイッチ回路側を見たインピーダンスを大きくすることができる。これにより、挿入損失を低下させ、アイソレーション特性を改善することができる。
【００２１】
或いは、調整伝送線路は長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値、Ｚは接続端から反対側を見たインピーダンスである（請求項９）。
これは、調整伝送線路の一例を具体的に与えたものである。
【００２２】
又、請求項１０に係る発明は、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第２の調整伝送線路とから成る。
この構成は、スイッチング素子の両側に調整伝送線路を設けたことである。よって、両側に設けた前述の構成と同一の効果が得られる。
【００２３】
更に、第１の調整伝送線路とスイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ1，Ｗ12＝Ｂ1，Ｗ21＝Ｃ1，Ｗ22＝Ｄ1とするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ1＝０，Ｂ1＝jＺ，Ｃ1＝j/Ｚ，Ｄ1＝０を満たすように設定し、第２の調整伝送線路とスイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ2，Ｗ12＝Ｂ2，Ｗ21＝Ｃ2，Ｗ22＝Ｄ2とするとき、調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ2＝０，Ｂ2＝jＺ，Ｃ2＝j/Ｚ，Ｄ2＝０を満たすように設定する。
尚、Ｚはインピーダンスで、任意の値で良い。例えば、接続端から反対側を見たインピーダンスでも、特性インピーダンスでも、その他の値でも良い。
これは、調整伝送線路をスイッチング素子の両側に設けた場合における調整伝送線路の設計を規定したものである。このように調整伝送線路を形成することで、スイッチング素子の両側に、等価的に、インピーダンスＺ、長さλ／４の調整伝送線路を設けたのと等価である。これにより、スイッチング素子がオフ状態において、接続端でインピーダンス整合が実現でき、スイッチング素子がオン状態の時に、オン抵抗が小さい程、接続端から高周波スイッチ回路側を見たインピーダンスを大きくすることができる。これにより、挿入損失を低減させ、アイソレーション特性を改善することができる。
【００２４】
或いは、第１及び第２の調整伝送線路は、共に、長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値／２、Ｚは任意のインピーダンスである（請求項１１）。但し、第１の調整伝送線路と第２の調整伝送線路における線路インピーダンスは等しい。
Ｚは、例えば、接続端から反対側を見たインピーダンスでも、特性インピーダンスでも、その他の値でも良い。
これは、スイッチング素子の両側に調整伝送線路を設けた場合の調整伝送線路の一例を具体的に与えたものである。
【００２５】
又、請求項１２に係る発明は、請求項１乃至１１の何れかの発明において、スイッチング素子は、第３の調整伝送線路と、その第３の調整伝送線路の両側に配置された第１スイッチング素子と第２スイッチング素子とから成るπ型回路で構成されていることを特徴とする。
この構成により、２つのスイッチング素子のオン状態で、信号を遮断するため、アイソレーションが向上する。
【００２６】
又、請求項１３に係る発明は、その発明において、第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端において、両スイッチング素子のオフ状態において、インピーダンス整合するように、第３の調整伝送線路の長さが決定されていることを特徴とする。
即ち、第１スイッチング素子の容量を２分割して、その一部と第２スイッチング素子と第３の調整伝送線路とで、対称π型回路を構成して、その回路の入出力端でインピーダンス整合を図る。この結果、第１、第２のスイッチング素子がオフ状態において、インピーダンス整合回路は、容量Ｃaを含めた回路でインピーダンス整合を図れば良い。この構成によれば、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスを無限大に設定していないので、第１スイッチング素子と第２スイッチング素子の容量を大きくすることが可能となる。
【００２７】
又、請求項１４に係る発明は、第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスが略無限大となるように、第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする。
この構成によれば、第２スイッチング素子がオン状態の時に、第１スイッチング素子から第２スイッチング素子側を見たインピーダンスが高くなるので、よりアイソレーションを大きくすることが可能となる。
【００２８】
又、請求項１５に係る発明は、第１スイッチング素子及び第２スイッチグ素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合するように、第３の調整伝送線路の長さが決定されていることを特徴とする。
請求項１３の発明において、第１スイッチング素子と第２スイッチグ素子の容量を等しくした場合である。
よって、請求項１３と同様に、両スイッチング素子の容量を大きくすることが可能となる。
【００２９】
又、請求項１６に係る発明は、第１スイッチング素子及び第２スイッチング素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、第２スイッチング素子がオン状態の時に、第１スイッチング素子の接続点から第２スイッチング素子側を見たインピーダンスが略無限大となるように、第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする。
この発明は、請求項１４の発明において、第１スイッチング素子と第２スイッチグ素子の容量を等しくした場合である。
よって、請求項１４の発明と同様に、アイソレーションをより向上させることができる。
【００３０】
又、請求項１７に係る発明は、請求項１３又は１５において、第３の調整伝送線路の長さＬは、Ｌ＝λtan -1(２／ωＣbＺ)／２π、但し、Ｚは、特性インピーダンス、ωは角周波数であることを特徴とする。これにより、具体的にインピーダンス整合を実現できる。
【００３１】
又、請求項１８に係る発明は、請求項１４又は１６の発明において、第３の調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣb)2)1/2である、但し、Ｚは対称π型回路の容量Ｃbの接続端からインピーダンス整合回路側を見たインピーダンス、Ｃbは第２スイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする。
この関係式により具体的にインピーダンス整合と、アイソレーションの向上を図ることが可能となる。
【００３２】
又、請求項１９に係る発明は、請求項１３又は１４の発明において、静電容量Ｃaに対して、接続端側のインピーダンス整合回路の回路定数が決定されていることを特徴とする。
即ち、第１スイッチング素子の残りの静電容量Ｃaをインピーダンス整合回路に含めてインピーダンス整合を図るようにしたものである。
【００３３】
又、請求項２０に係る発明は、請求項２に係る発明の構成を非対称としたものであって、スイッチング素子の静電容量をＣa+Ｃbとするとき、静電容量Ｃaに対して一方のインピーダンス整合回路の回路定数が決定され、静電容量Ｃbに対して他方のインピーダンス整合回路の回路定数が決定されている。
即ち、２つのインピーダンス整合回路の回路構成を同一に構成しない場合である。即ち、等価回路上、中点において非対称に回路を構成した場合である。
このようにしても、インピーダンス整合が実現できる。
【００３４】
更に、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端にスイッチング素子が接続された第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端に前記スイッチング素子が接続された第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなり、第１の容量素子の容量値Ｃ1は、Ｃ1＝１／(ω2Ｚ2Ｃa)であり、第２の容量素子の容量値Ｃ2は、Ｃ2＝１／(ω2Ｚ2Ｃb)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数である。
この関係により、非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３５】
或いは、請求項６に係る発明の構成を非対称とした発明として、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端に前記スイッチング素子が接続された第１の調整伝送線路の他端とグランド間に配設された第１の容量素子と、一端に前記スイッチング素子が接続された第２の調整伝送線路の他端とグランド間に配設された第２の容量素子とから成り、第１の容量素子の容量値をＣa、第２の容量素子の容量値をＣbとする。（請求項２１）
この関係により、他の非対称な２つのインピーダンス整合回路を構成することができる。
【００３６】
又、請求項２２に係る発明は、請求項２１の発明において、第１調整伝送線路の長さＬaは、Ｌa＝λcos-1(ＺωＣa)/２π、線路インピーダンスＺaは、Ｚa＝Ｚ/(1-(ＺωＣa)2)1/2であり、第２調整伝送線路の長さＬbは、Ｌb＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺbは、Ｚb＝Ｚ/(1-(ＺωＣ b )2)1/2である、但し、Ｚは接続端に対して反対側を見たインピーダンス、ωは角周波数であることを特徴とする。
この関係により、その非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３７】
或いは、請求項１１に係る発明の構成を非対称とした発明として、インピーダンス整合回路は、スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための長さの等しい２つの線路の直列接続から成る第１の調整伝送線路と、スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための長さの等しい２つの線路から成る直列接続から成る第２の調整伝送線路とから成り、第１の調整回路の線路インピーダンスＺ1a、Ｚ1bは、Ｚ1a＝Ｚ(1-ωＣaＺ)1/2、Ｚ1b＝Ｚ/(1-ωＣaＺ)1/2、長さＬ1は、Ｌ1＝λ/[2π(2-ωＣaＺ)1/2]、第２の調整回路の線路インピーダンスＺ2a、Ｚ2bは、Ｚ2a＝Ｚ(1-ωＣbＺ)1/2、Ｚ2b＝Ｚ/(1-ωＣbＺ)1/2、長さＬ2は、Ｌ2＝λ/[2π(2-ωＣbＺ)1/2]、但し、Ｚは接続端から反対側を見たインピーダンスである。（請求項２３）
この関係により、その他のその非対称な２つのインピーダンス整合回路を具体的に設定することができる。
【００３８】
又、請求項２４に係る発明は、高周波スイッチ回路を接続端で結合して複数配置して、分岐回路を構成したことを特徴とする。
即ち、本発明の高周波スイッチ回路を１本の幹線に配置すれば、信号の通過と遮断を制御する双方向性のスイッチ回路とすることができる。又、１本の幹線から複数に分岐させた分岐線路にこの高周波スイッチ回路を設ければ、分岐スイッチ回路として用いることができる。即ち、複数の分岐線路のうち任意の１本に信号を通過させることができ、この信号の通過する分岐線路を選択的に切り換えることができる。又、複数の分岐線路のうち任意の１本の線路を通過状態として、分岐線路側から１本の幹線側に信号を伝送させることも可能である。このように、この分岐スイッチにおける信号の流れる方向は、双方向で使用することが可能である。
【００３９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。本発明は上記した発明の特徴を有するものであり、以下に具体化して説明する実施形態には限定されない。
図１は本実施形態の１例を示す構成図である。本実施例は、３つの高周波スイッチ回路の入力端１０（接続端に対応）を接続して、３分岐回路を構成したものである。主線路Ｍ上を伝搬した信号は、分岐線路Ｂ１，Ｂ２，Ｂ３へと分岐される。主線路Ｍと各分岐線路Ｂ１，Ｂ２，Ｂ３は、コプレーナ型の伝送線路である。勿論、マイクロストリップ型の伝送線路で構成しても良い。
【００４０】
各分岐線路Ｂ１，Ｂ２，Ｂ３は、高周波伝送線路とグランドとの間に、スイッチング素子を構成するＰＩＮダイオードＤ１，Ｄ２，Ｄ３が配置されている。このＰＩＮダイオードが配置された点が出力端Ｏ１，Ｏ２，Ｏ３を構成している。これらのＰＩＮダイオードＤ１，Ｄ２，Ｄ３は、逆バイアス電圧を印加することで、オフ状態（非導通状態）となり、順バイアス電圧を印加することでオン状態（導通状態）となる。このバイアス電圧は高周波伝送線路を介して供給されている。尚、高周波伝送線路とは別に各ＰＩＮダイオードに対して給電線路を設け、その給電線路によって各ＰＩＮダイオードにバイアス電圧を印加するようにしても良い。又、スイッチング素子には、ＰＩＮダイオードの他に、ＰＮ接合のダイオード、ＦＥＴ、ＨＥＭＴ等のユニポーラトランジスタ、接合型のバイポーラトランジスタ等を用いることも可能である。要は、制御信号によりオン状態とオフ状態との２状態を持つものであれば、任意のスイッチング素子を用いることが可能である。
【００４１】
各ＰＩＮダイオードＤ１，Ｄ２，Ｄ３のいずれか２つ、例えば、Ｄ１，Ｄ２がオン状態となると、入力端１０からオン状態となった分岐線路Ｂ１，Ｂ２に対応する出力端Ｏ１，Ｏ２を見たインピーダンスＺin１，Ｚin２が大きくなる。この結果、入力端１０においてこの２つの分岐線路側への反射率が大きくなり、高周波信号は伝搬しない。即ち、これら２つの分岐線路の高周波スイッチ回路はオフ状態（遮断状態）となる。残り１つのＰＩＮダイオードＤ３をオフ状態とし、入力端１０から分岐線路Ｂ３の出力端Ｏ３を見たインピーダンスＺin３は、入力端１０から分岐線路側と反対側を見たインピーダンスと整合されているので、反射率が小さくなり、高周波信号がこの分岐線路Ｂ３に伝搬される。即ち、この分岐回路の高周波スイッチ回路はオン状態（通過状態）となる。
【００４２】
各分岐線路Ｂ１，Ｂ２，Ｂ３は、それらの交点である入力端１０から各ＰＩＮダイオードＤ１，Ｄ２，Ｄ３の配置位置までの長さが、伝搬信号の波長／４であるλ／４伝送線路Ｇ１，Ｇ２，Ｇ３を有している。そして、入力端１０と各λ／４伝送線路Ｇ１，Ｇ２，Ｇ３との間に、容量素子Ｃ１，Ｃ２，Ｃ３が線路に直列に挿入されている。この容量素子Ｃ１，Ｃ２，Ｃ３は、図２に示すように、同一幅の高周波伝送線路を絶縁膜１００を介在させて上下に重ね合わせることで形成されている。
尚、この容量素子Ｃ１，Ｃ２，Ｃ３は、図２（ｃ）平面図を示すように、伝送線路Ｇ１をギャップを介して、対向させることで形成しても良い。
【００４３】
次に、この高周波スイッチ回路の動作原理について説明する。
まず、ＰＩＮダイオードＤ１，Ｄ２，Ｄ３のオン抵抗は、極力小さくなるように構造等を決定する。この状態におけるオフ状態のＰＩＮダイオードＤ１，Ｄ２，Ｄ３の静電容量をＣd1,Ｃd2,Ｃd3とする。３つの分岐線路については、同一構成であり、同一作用をするので、以下、１つの分岐線路Ｂ１について説明する。
【００４４】
図３はスミスチャートである。チャートのｕ軸は電圧反射係数の実部、ｖ軸は電圧反射係数の虚部を表している。チャートの原点は、電圧反射係数が０の点である。最大円は正規化インピーダンスのレジスタンス成分が０となる電圧反射係数を示している。原点を通る円は正規化インピーダンスのレジスタンス成分が１となる電圧反射係数を示している。又、原点を通る破線の円は正規化アドミタンスのコンダクタンス成分が１となる電圧反射係数を示している。ＰＩＮダイオードＤ１を含まない出力端Ｏ１から右（下流側）を見たインピーダンスは、特性（線路）インピーダンスＺ0に等しい。よって、このインピーダンスＰ１はスミスチャート上の原点で表される。次に、ＰＩＮダイオードＤ１を含む出力端Ｏ１から右を見たインピーダンスＺ1は、Ｚ0と１／ｊωＣd1との並列インピーダンスになる。Ｚ1は次式で表される。
【００４５】
【数１】
Ｚ1＝Ｚ0／(１＋ｊωＣd1Ｚ0) …（１）
【００４６】
即ち、アドミタンス１／Ｚ1は、１／Ｚ0とｊωＣd1との和となるので、正規化アドミタンスのコンダクタンス成分は１で変化がなく、サセプタンス成分のみが変化する。よって、インピーダンスＺ1は、原点を通る破線の円上にあり、正規化サセプタンスｊωＣd1Ｚ0だけ原点から回転した位置に存在する。
【００４７】
次に、λ／４伝送線路Ｇ１は、出力端の電圧反射係数の位相をπだけ回転させる。即ち、λ／４伝送線路Ｇ１の入力端の電圧反射係数は、出力端の電圧反射係数にexp(-jπ)＝−１をかけた値となる。よって、図３に示すように、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスＺ2は、Ｚ1を原点対称に移動した点となる。このインピーダンスＺ2は原点を通る正規化レジスタンスが１の円上の点となる。換言すれば、インピーダンスＺ2の正規化レジスタンスは１となり、正規化リアクタンスは誘導性を示すことになる。Ｚ2は次式で与えられる。
【００４８】
【数２】
Ｚ2＝(Ｚ0／Ｚ1)Ｚ0＝Ｚ0 2／Ｚ1＝(１＋ｊωＣd1Ｚ0)Ｚ0 …（２）
【００４９】
次に、入力端子１０から分岐線路Ｂ１側を見た入力インピーダンスＺin１は、伝送線路に直列に挿入されている容量素子Ｃ1のために、そのインピーダンス１／ｊωＣ1だけインピーダンスＺ2に加算した値となる。Ｚin１は次式でもとめられる。
【００５０】
【数３】
Ｚin１＝Ｚ2＋１／ｊωＣ1
＝(１＋ｊωＣd1Ｚ0)Ｚ0＋１／ｊωＣ1
＝Ｚ0＋ｊ(ωＣd1Ｚ0 2−１／ωＣ1) …（３）
【００５１】
従って、入力インピーダンスＺin１のレジスタンス成分に変化はなく、リアクタンス成分だけ減算されることになる。即ち、図３における正規化レジスタンスが１の原点を通る円上をインピーダンスは移動することになる。この入力インピーダンスＺin１がスミスチャート上の原点、従って、Ｚin１＝Ｚ0となるように、容量素子Ｃ1のインピーダンス１／ｊωＣ1を決定することができる。即ち、Ｃ1は次式で求められる。
【００５２】
【数４】
ωＣd1Ｚ0 2−１／ωＣ1＝０
∴Ｃ1＝１／(ω2Ｃd1Ｚ0 2) …（４）
【００５３】
このように容量素子の容量値を決定することで、入力端１０から各分岐伝送線路側を見たインピーダンスを線路インピーダンスＺ0に等しくすることができる。この結果、ＰＩＮダイオードＤ１がオフ状態で、その容量値Ｃd1が大きくとも、入力端でのインピーダンス整合が可能となり、挿入損失を低減することが可能となる。
【００５４】
次に、容量素子Ｃ1の存在が、アイソレーション特性に影響を与えるかについて述べる。
ＰＩＮダイオードＤ１のオン抵抗ｒ1は、その容量値Ｃ1を大きくした代償として、線路インピーダンスＺ0に比べて十分に小さくすることが可能である。従って、ＰＩＮダイオードＤ１を含む出力端Ｏ１から右を見たインピーダンスは、ｒ1となる。図３のスミスチャート上では、ｒ1が０に近似できるならば、電圧反射係数が−１の点となる。λ／４伝送線路Ｇ１により、その入力端での電圧反射係数は１となる。即ち、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスは、正規化レジスタンスが無限大となる。このインピーダンスに容量素子Ｃ1のインピーダンス１／ｊωＣ1を加えても、入力端１０から分岐伝送線路Ｇ１側を見たインピーダンスＺin１は無限大となり、容量素子の影響を受けない。
尚、オン抵抗ｒ1が実際には０ではないので、厳密には、λ／４伝送線路Ｇ１の入力端から右を見たインピーダンスは電圧反射係数１を通る小円上の実軸ｕ上の点となる。しかし、インピーダンス１／ｊωＣ1は、インピーダンスをその小円上で左回転させるので、電圧反射係数はさらに１に近づくことになる。よって、容量素子Ｃ1を伝送線路に直列に挿入することは、入力端１０から分岐伝送線路側を見た入力インピーダンスＺin１の値を低下させず、増加させる。したがって、アイソレーション特性の向上につながる。
尚、入力インピーダンスＺin１は、（３）式を導出したのと同様にして、次式で表すことができる。
【００５５】
【数５】
Ｚin１＝Ｚ0(Ｚ0＋ｒ1)／ｒ1−ｊ／ωＣ1 …（５）
【００５６】
ｒ1≪Ｚ0であるので、（５）式の近似式は次式となる。
【数６】
Ｚin１＝Ｚ0 2／ｒ1−ｊ／ωＣ1 …（６）
【００５７】
よって、入力インピーダンスＺin１の絶対値は十分に大きくすることができ、入力端１０での電圧反射係数を十分に１に近くすることができる。
【００５８】
図４に、本実施例に係る高周波スイッチ回路の特性を示す。本実施例では、ＰＩＮダイオードのオン抵抗ｒ1を５Ωから２．９Ωと低下させた代償として、オフ状態の容量Ｃd1が２０ｆＦから４８ｆＦに増加している。伝送線路に直列に挿入された容量素子Ｃ1は３６．１ｆＦである。尚、従来例に記載されている容量素子は、２ｐＦであり、ＰＩＮダイオードに印加するバイアス電圧を遮断するためのカットオフコンデンサである。この２ｐＦの容量素子のインピーダンスは使用周波数７６．５ＧＨｚにおいて約１Ωであるので、この周波数において、インピーダンスを変化させる特性は有していない。また、直流阻止用の容量素子は、図５に示すように、入力端からＰＩＮダイオード素子に至る伝送線路のほぼ全長に渡って配設されている。よって、直列容量が線路に分布しているのと等価となり、線路インピーダンスに影響を与えることがあっても、λ／４伝送線路の入力端におけるインピーダンスを変化させる機能は有していない。
【００５９】
本実施例の高周波スイッチ回路の挿入損失は０．７ｄＢであり、従来回路が１．６ｄＢであるので、約１／２以下に低下させることができた。又、アイソレーションは、従来回路が２１．６ｄＢであり、本実施例回路が２５．６ｄＢであるので、２割程、特性の改善が見られた。
【００６０】
上記実施例では、伝送線路は双方向性である。よって、各分岐伝送線路に受信機、送信機を接続することで、受信機、送信機の切換が可能となる。上記実施例では、３分配（分岐）スイッチ回路を説明したが、この分配（分岐）数は任意である。１分配であれば、単に、双方向性のスイッチ回路となる。特に、２分配のスイッチ回路とすれば、受信と送信との切換が可能となる。即ち、送信機に接続された高周波スイッチ回路と受信機に接続された高周波スイッチ回路との２分岐伝送線路を用いることで、１本のアンテナへの信号の送出と信号の受信に用いることができる。
【００６１】
次に、第２実施例について説明する。第１実施例では、λ／４伝送線路と直列容量素子によって、ＰＩＮダイオードがオフ状態にある時に、入力端でのインピーダンス整合を達成したものである。これに対して、第２実施例は、線路インピーダンスＺC、長さＬ（電気角θ＝βＬ＝２πＬ／λ）の伝送線路と、その両端において並列に接続された容量素子Ｃ1とで、等価的に線路インピーダンスＺ0、長さλ／４（電気角＝π／２）の伝送線路を実現したものである。この一方の容量素子Ｃ1がオフ状態のＰＩＮダイオードの容量に相当する。この等価回路によれば、分岐伝送線路の入力端から下流側を見たインピーダンスは、ＰＩＮダイオードがオフ状態にある時には、そのダイオードから下流側を見たインピーダンスＺ0に等しく、ＰＩＮダイオードがオン状態にある時には、上述したように、Ｚ0 2／ｒ1のインピーダンスとなるようにしたものである。
【００６２】
以下の説明は、図１における３分岐回路のうちの１つの分岐伝送線路Ｂ１に関するものの説明である。他の分岐伝送線路Ｂ２，Ｂ３についても同様に成立する。
線路インピーダンスＺC、電気角θの線路の伝送行列Ｘは、次式で表現される。尚、[]は各行の成分を表しており、全体で行列を表現している。Ｘは２行２列の行列である。
【数７】
又、並列容量素子Ｃの伝送行列Ｙは次式で表現される。
【数８】
よって、図６の回路の伝送行列Ｗは、ＹＸＹである。
伝送行列Ｗの各成分をＷijと表すと各成分は次式で表現できる。
【数９】
Ｗ11＝cosθ-ＺCωＣsinθ …（９）
【数１０】
Ｗ12＝jＺCsinθ …（１０）
【数１１】
Ｗ21＝jωＣcosθ-jＺC(ωＣ)2sinθ+jsinθ/ＺC-jωＣcosθ …（１１）
【数１２】
Ｗ22＝-ＺCωＣsinθ+cosθ …（１２）
【００６５】
この伝送行列Ｗが、線路インピーダンスＺ0の伝送路の伝送行列に等しくなる条件は、次式を満たすことである。
【数１３】
Ｗ11＝cosθ-ＺCωＣsinθ＝０ …（１３）
【数１４】
Ｗ12＝jＺCsinθ＝jＺ0 …（１４）
【数１５】
Ｗ21＝jωＣcosθ-jＺ C (ωＣ)2sinθ+jsinθ/ＺC-jωＣcosθ＝j/Ｚ0 …（１５）
【数１６】
Ｗ22＝-ＺCωＣsinθ+cosθ＝０ …（１６）
【００６６】
ＰＩＮダイオードのオフ状態の容量Ｃと、特性インピーダンスＺ0は既知であるから、線路の電気角θは、（１３）、（１４）式から次式で与えられる。
【数１７】
θ＝cos-1(Ｚ0ωＣ) …（１７）
【００６７】
よって、伝送路の長さＬは次式のようになる。
【数１８】
Ｌ＝λcos-1(Ｚ0ωＣ)/２π …（１８）
【００６８】
又、線路インピーダンスＺCは（１４）式から次式のようになる。
【数１９】
ＺC＝Ｚ0/sinθ
＝Ｚ0/(1-(Ｚ0ωＣ)2)1/2 …（１９）
【００６９】
このように、伝送路の長さＬと線路インピーダンスＺCの伝送路を形成して、両端に容量Ｃ（一端はＰＩＮダイオードの容量）を設ければ、その回路は長さλ／４、線路インピーダンスＺ0の伝送路となる。
よって、ＰＩＮダイオードがオフ状態の時、入力端から見たインピーダンスＺinはＺ0となり、入力端でのインピーダンス整合が達成される。この結果、ＰＩＮダイオードがオフ状態の時に容量値Ｃが大きくとも、挿入損失を極めて小さくすることができる。
【００７０】
次に、ＰＩＮダイオードがオン状態の時のオン抵抗をｒとすると、ｒ≪１/ωＣとみなせるので、容量Ｃと抵抗ｒの並列インピーダンスは、ｒと見ることができる。
よって、入力インピーダンスはλ／４の長さ、線路インピーダンスＺ0の伝送路の右端を抵抗ｒで接続したのと等価である。
【数２０】
Ｚin＝[r+Ｚ0+(r-Ｚ0)exp(-j2θ)]/[r+Ｚ0-(r-Ｚ0)exp(-j2θ)]Ｚ0 …（２０）
【００７１】
exp(-j2θ)=-1であるので、
【数２１】
Ｚin＝Ｚ0 2/r …（２１）
【００７２】
入力インピーダンスを十分に大きくすることができる。
【００７３】
尚、上記の条件は、ＰＩＮダイオードがオフ状態の時の上記の伝送行列Ｗの各成分をＡ，Ｂ，Ｃ，Ｄとおけば、即ち、Ｗ11＝Ａ，Ｗ12＝Ｂ，Ｗ21＝Ｃ，Ｗ22＝Ｄとすれば、Ｓ行列（散乱行列）における成分Ｓ12（動作伝達係数）を−ｊ、Ｓ11（入力端電圧反射係数）を１にする条件からも（１７）、（１９）式は得られる。
即ち、
【数２２】
Ｓ12＝2/(Ａ+Ｂ/Ｚ0+Ｚ0Ｃ+Ｄ)＝exp(jπ)＝-1 …（２２）
【００７４】
又、ＰＩＮダイオードがオン状態の時の伝送行列Ｗ'の各成分をＡ'，Ｂ'，Ｃ'，Ｄ'として、入力端での入力インピーダンスＺinが十分に大きい条件からも（２０）、（２１）式は得られる。
即ち、
【数２３】
Ｚin＝(Ａ'Ｚ02+Ｂ')/(Ｃ'Ｚ02+Ｄ')≫Ｚ0 …（２３）
但し、Ｚ02はオン状態のＰＩＮダイオードを含めて、この位置から右を見たインピーダンスである。Ｚ0≫Ｚ02が満たされれば、（２３）式は、次式で近似される。
【数２４】
｜Ｂ'/Ｄ'｜≫Ｚ0 …（２４）
【００７５】
このように、（１８）式を満たす長さで、（１９）式を満たす線路インピーダンスの伝送線路の一端にＰＩＮダイオードと、他端にＰＩＮダイオードのオフ時の容量に等しい容量の容量素子を接続することで、その線路の入力インピーダンスを特性インピーダンスＺ0に整合させることができる。これにより、挿入損失を低減することが可能となる。又、ＰＩＮダイオードのオフ時の静電容量を大きくする代償として、オン状態の時の抵抗値を小さくできる。この結果、高周波スイッチ回路の入力端における入力インピーダンスは、オン抵抗の大きい従来の回路よりも、十分に大きくすることができるので、アイソレーション特性も向上する。尚、Ｚ0は特性インピーダンスの他、入力端から上流側を見たインピーダンスでも良い。
【００７６】
次に、第３実施例について説明する。第２実施例では、（１８）式を満たす長さ、（１９）式を満たす特性インピーダンスの伝送線路の入力端に容量素子Ｃを線路とグランド間に配置することで、入力端でのインピーダンス整合を図ったものである。第３実施例はこの容量素子の代わりに、他の伝送線路を接続したものである。以下、１つの分岐伝送線路Ｂ１について説明するが、他の分岐伝送線路についても同様に成立する。
【００７７】
伝送線路を図７に示すように、長さＬa、電気角θa、線路インピーダンスＺaの第１伝送線路Ｈaと、長さＬb、電気角θa、線路インピーダンスＺbの第２伝送線路Ｈbとの縦続接続とする。
第１伝送線路Ｈaの伝送行列Ｘaは（７）式から次式で表現される。
【数２５】
同様に、第２伝送線路Ｈbの伝送行列Ｘbは次式で表される。
【数２６】
さらに、オフ状態のＰＩＮダイオードの伝送行列Ｙは、（８）式から次式で得られる。
【数２７】
よって、図７の回路の伝送行列Ｗは、ＸaＸbＹである。
伝送行列Ｗの各成分をＷijと表すと各成分は次式で表現できる。
【数２８】
Ｗ12＝jＺbcosθasinθb+jＺasinθacosθb …（２９）
【数３０】
Ｗ22＝-Ｚbsinθasinθb/Ｚa+cosθacosθb …（３１）
【００８１】
この伝送行列Ｗが、電気角π／２、線路インピーダンスＺ0の伝送路の伝送行列に等しくなる条件は、次式を満たすことである。
【数３２】
Ｗ11＝０ …（３２）
【数３３】
Ｗ12＝jＺ0 …（３３）
【数３４】
Ｗ21＝j/Ｚ0 …（３４）
【数３５】
Ｗ22＝０ …（３５）
【００８２】
ＰＩＮダイオードのオフ状態の容量Ｃと、特性インピーダンスＺ0は既知であるから、それらの値を用いて、未知変数θa、θb、Ｚa、Ｚbを求めることができる。
このようにすることで、ＰＩＮダイオードのオフ状態の時に入力端から下流側を見たインピーダンスを特性インピーダンスＺ0とすることができる。
【００８３】
又、ＰＩＮダイオードがオン抵抗をｒとして、オン状態の時に入力端から下流側を見たインピーダンスＺinは、次式で表される。
【数３６】
Ｚin ＝Ｚ0 2/r …（３６）
【００８４】
よって、オン抵抗ｒが小さくできるので、アイソレーション特性も向上させることができる。
尚、Ｚ0は入力端から上流側を見たインピーダンスで、それが特性インピーダンスであっても良い。
【００８５】
その他の実施例を次に説明する。
図１の第１実施例の構成において、１つの分岐伝送線路Ｂ１を図８のように構成しても良い。ＰＩＮダイオードＤの両側に、λ／４伝送線路と直列容量素子Ｃを設けても良い。尚、第１実施例では、容量素子Ｃは、ＰＩＮダイオードのオフ状態の容量値／２に対して、λ／４伝送線路の入力端から右を見たインピーダンスが特性（線路）インピーダンスＺ0になるように調整されている。しかし、この場合には、線路インピーダンスは次の理由により任意の値でよい。
【００８６】
図８（ａ）のＰＩＮダイオードがオフ状態における等価回路は、図８（ｂ）となる。並列容量Ｃ0、λ／４伝送線路、直列容量Ｃから成る縦続回路Ａの伝送行列ＷはＷ11＝0，Ｗ12＝ｊＺ，Ｗ21＝ｊ／Ｚ，Ｗ22＝０である。よって、この縦続回路Ａと縦続回路Ｂとの縦続回路の伝送行列Ｗは、線路インピーダンスＺに関係なく、Ｗ11＝-1，Ｗ12＝0，Ｗ21＝0，Ｗ22＝-1となる。
【００８７】
よって、端子２２と端子２０での電圧反射係数は等しくなる。したがって、端子２０から右（負荷側）を見たインピーダンスをＺLとすると、端子２２から右を見たインピーダンスはＺLとなる。即ち、２つの伝送線路の線路インピーダンスが等しいならば、その値に係わらず、このことは成立する。よって、端子２２において左（上流側）を見たインピーダンスをＺLとするようにすれば、端子２２においてインピーダンス整合が実現される。又、ＰＩＮダイオードＤがオン状態の場合には、上述したように、端子２２から右を見たインピーダンスがＺ2/rとなり、オン抵抗ｒが小さい程、その値を大きくすることができる。
【００８８】
この回路を用いれば、図９（ｂ）に示すような回路を構成することができる。即ち、高周波スイッチ回路５０を上記の構成として、各分岐線路２１、２２、２３にアンテナ３１、３２、３３が接続されている。このインピーダンスは７５Ωとする。幹線Ｍに特性インピーダンス５０Ωと７５Ωのインピーダンス変換回路４０を挿入するだけでよい。この場合に、高周波スイッチ回路５０をそのままにして、インピーダンス変換回路４０を変更するだけで、アンテナ３１、３２、３３のインピーダンスを任意に変更することが可能となる。
これに対して、上記の回路を片側に設けた場合には、図９（ａ）に示すように、各分岐回路にそれぞれインピーダンス変換回路が必要となる。
【００８９】
さらに、図１０に示すように、第２実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けても良い。この場合には、容量値２ＣがＰＩＮダイオードのオフ時の容量値に設定される。
上述で述べた、伝送行列に関しては、この実施例でも当然に成立する。この場合にも、両側の２つの調整伝送線路の線路インピーダンスが等しくありさえすれば、線路インピーダンスに関係なく、上記のことが成立する。
【００９０】
同様に、図１１に示すように、第３実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けても良い。この場合にも、容量値２ＣがＰＩＮダイオードのオフ時の容量値に設定される。
上述で述べた、伝送行列に関しては、この実施例でも当然に成立する。この場合にも、両側にある２つの調整伝送線路における等価線路インピーダンスが等しくありさえすれば、線路インピーダンスに関係なく、上記のことが成立する。
【００９１】
第３実施例のインピーダンス整合回路をＰＩＮダイオードの両側に設けた場合で、図１２（ａ）に示すような３経路の選択回路の場合における挿入損失、反射損失、アイソレーションを、図１２（ｂ）に示す従来のλ／４伝送線路を用いた３経路の選択回路のそれらの特性と比較した結果を、図１２（ｃ）に示す。どちらの場合も、ＰＩＮダイオードのオン抵抗は３．２Ω、オフ容量は４０ｆＦである。本実施例の高周波スイッチ回路は、挿入損失において、０．９ｄＢと従来回路の１．５ｄＢに対して、約２／３に低下しているのが分かる。又、反射損失は２５ｄＢと、従来回路の８ｄＢに比べて、１／３に低下しているのが分かる。又、アイソレーションに関しては、本実施例と従来例と共に２５ｄＢと同等な特性が得られているのが分かる。
【００９２】
図１３に示すように、第３実施例のインピーダンス整合回路とＰＩＮダイオード等のスイッチング素子とから成る３線路選択の本発明の高周波スイッチ回路Ｖ１，Ｖ２を２つ設けて、その回路の間に、各経路で長さの異なる伝送線路（ｌ1，ｌ2，ｌ3）を設けて、移相器を構成しても良い。この場合には、経路を選択することで、移相量を変更することができる。
【００９３】
上記の実施例は、全て、双方向に信号を伝達することができる。よって、上記では接続点は入力端として説明したが、逆方向に信号を伝送されれば、接続端は高周波スイッチ回路の出力端となる。
全ての実施例において、分岐数、選択数は任意である。
【００９４】
次に、他の実施例について説明する。
図１４に示すように、構成しても良い。分岐線路Ｂ１についてのみ説明する。本実施例は、第１実施例において、第３の調整伝送路である伝送線路Ｇ１１とスイッチング素子であるＰＩＮダイオードＤ１１をさらに付加したことを特徴とする。図１４の等価回路は図１５となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣd1＋Ｃ、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣd1とＣとに分解して考える。ｐ１−ｐ１間については第１実施例、ｐ２−ｐ３については第２実施例を適用する。即ち、伝送線路Ｇ１の線路長はλ／４である。又、直列容量素子の容量Ｃ1は、（４）式で与えられる。一方、伝送線路Ｇ１１の長さＬは（１８）式で与え、線路インピーダンスＺcは、（１９）式で与えれば良い。このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【００９５】
又、図１６に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣとすることも可能である。この場合には、静電容量Ｃとλ／４伝送線路と静電容量Ｃd1とで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
【００９６】
又、図１５、図１６において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ１１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。尚、長さＬは、Ｌ＝λtan -1(２／ωＣＺ）／２π、但し、Ｚは、特性インピーダンス、ωは角周波数、と、決定すれば、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、スイッチンク素子の容量を大きくすることができることである。（１８）式の条件を課すると、容量Ｃは、２π／Ｚ0ω以下であることが必要となる。しかし、このようにすることで、容量Ｃには、大きさの制限がなくなり、オン抵抗を小さくする目的で、オフ時の静電容量をより大きくすることが可能となる。さらにこの目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【００９７】
次に他の実施例について説明する。
本実施例は、第２実施例において、図１７に示すように、第３の調整伝送路である伝送線路Ｇ５１とＰＩＮダイオードＤ１１とを付加したものである。図１７の等価回路は図１８となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣa＋Ｃb、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣbとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣaとＣbとに分解して考える。ｐ１−ｐ１間、ｐ２−ｐ３について、共に、第２実施例を適用する。即ち、伝送線路Ｇ５、Ｇ５１の長さＬ１,Ｌ２は、（１８）において、Ｃ＝Ｃa、Ｃ＝Ｃbとして、求める。又、線路インピーダンスＺC1，ＺC2は、（１９）式において、Ｃ＝Ｃa、Ｃ＝Ｃbとして、求める。
【００９８】
このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【００９９】
又、図１９に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣbとすることも可能である。この場合には、静電容量Ｃaと伝送線路Ｇ５と静電容量Ｃaとで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
この実施例においても、図１７−図１９において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ５１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。これにより、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、上述したのと同一理由により、スイッチンク素子の容量を大きくすることができることである。
同様に、この目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【０１００】
次に他の実施例について説明する。
本実施例は、第３実施例において、図２０に示すように、第３の調整伝送路である伝送線路Ｇ６１とスイッチング素子であるＰＩＮダイオードＤ１１をさらに付加したことを特徴とする。図２０の等価回路は図２１となる。即ち、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣa＋Ｃb、ＰＩＮダイオードＤ１１のオフ状態の静電容量をＣbとする。このように、ＰＩＮダイオードＤ１のオフ状態の静電容量をＣaとＣbとに分解して考える。ｐ１−ｐ１間については第３実施例、ｐ２−ｐ３については第２実施例を適用する。即ち、第１伝送線路Ｈａ、第２伝送線路Ｈbの線路インピーダンスと長さは、（２８）−（３５）式において、Ｃ＝Ｃaとして、求める。伝送線路Ｇ６１に関しては、第２実施例と同一であるので、（１８）、（１９）により、長さと線路インピーダンスを求める。このように構成すれば、ＰＩＮダイオードＤ１、Ｄ１１が共にオフ状態のとき、ｐ２点から右を見たインピーダンスは特性インピーダンスＺ0となり、ｐ１点から右を見たインピーダンスも特性インピーダンスＺ0となる。このように、２つのＰＩＮダイオードを用いることで、アイソレーションをより向上させることができる。即ち、ＰＩＮダイオードＤ１１がオン状態のとき、点ｐ２から右を見たインピーダンスは極めて大きくなり、ＰＩＮダイオードＤ１１がオン状態のときに、下流方向に漏れる電力は大きいインピーダンスに阻止されることになり、点ｐ１から右を見たインピーダンスは、ＰＩＮダイオードＤ１だけで構成するよりも大きくなる。
【０１０１】
又、図２２に示すように、ＰＩＮダイオードＤ１、Ｄ１１のオフ状態の静電容量を共にＣbとすることも可能である。この場合には、静電容量Ｃaと第１伝送線路Ｈａ、第２伝送線路Ｈｂとで構成されるｐ１−ｐ２の回路がインピーダンス整合回路となる。
この実施例においても、図２０−図２２において、第２スイッチング素子であるＰＩＮダイオードＤ１１がオン状態の時に、第１スイッチング素子であるＰＩＮダイオードＤ１の接続点からＰＩＮダイオードＤ１１側を見たインピーダンスが大きいが無限とはならない条件で、第３の調整伝送線路Ｇ６１の長さだけを決定し、インピーダンスは特性インピーダンスとしても良い。これにより、スイッチンク素子がオフ状態の時に、インピーダンス整合が図れる。このようにする利点は、上述したのと同一理由により、スイッチンク素子の容量を大きくすることができることである。
同様に、この目的の実施例の場合には、ＰＩＮダイオードＤ１と、Ｄ１１の容量の大きさは、等しくなくとも良い。
【０１０２】
次に、他の実施例について説明する。
本実施例は、図８、図１０、図１１に示すようなスイッチング素子の両側にインピーダンス整合回路を設けたものにおいて、上記した２つのＰＩＮダイオードを第３の調整伝送線路とを用いたものに相当する。
【０１０３】
図２３に示すように、伝送線路Ｇ１１とその両側に設けられたＰＩＮダイオードＤ１、Ｄ１１で構成される回路が、図８（ａ）のＰＩＮダイオードＤに代えて設けることができる。即ち、図１５の点ｐ３の右側に第１実施例のインピーダンス整合回路を設けることができる。ただし、PINダイオードD１１は、容量Ｃと容量Ｃd2とに分解する。対称性から、図２３の点ｐ３点より右側に設けられるインピーダンス整合回路の静電容量はＣ２となる。同様に、図２４に示すように、図１６の点ｐ３より右側に第１実施例のインピーダンス整合回路を追加することが可能となる。図２４から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０４】
又、図２５に示すように、図１８における点ｐ３より右側に第２実施例のインピーダンス整合回路を設けることが可能である。ただし、PINダイオードD１１は、容量Ｃbと容量Ｃcとに分解する。即ち、図２５のようになる。この場合、追加されるインピーダンス整合回路の静電容量はＣcとなる。同様に、図２６に示すように、図１９の点ｐ３より右側に第２実施例のインピーダンス整合回路を追加することが可能となる。図２６から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０５】
又、図２７に示すように、図２０における点ｐ３より右側に第３実施例のインピーダンス整合回路を設けることが可能である。即ち、図２７のようになる。この場合、追加されるインピーダンス整合回路は、元のインピーダンス整合回路とは等しくならない。同様に、図２８に示すように、図２１の点ｐ３より右側に第３実施例のインピーダンス整合回路を追加することが可能となる。図２８から理解されるように、完全に対称な回路構成とすることも可能である。
【０１０６】
次に、他の実施例について説明する。
第１実施例のインピーダンス整合回路を２つ用いた図８に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図２９（ａ）に示すように、直列容量Ｃ1と特性インピーダンスＺ0のλ／４伝送線路から成るインピーダンス整合回路と直列容量Ｃ2と特性インピーダンスＺ0のλ／４伝送線路から成るインピーダンス整合回路とで構成したものである。図２９（ａ）の等価回路は、図２９（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、静電容量Ｃ1は、（４）の右辺において、Ｃd1＝Ｃaとおいて、求めることができる。又、静電容量Ｃ2は、（４）の右辺において、Ｃd1＝Ｃbとおいて、求めることができる。このように構成することで、第１実施例において原理を説明したように、ＰＩＮダイオードＤがオフ状態の時、点ｐ２から右を見たインピーダンスは特性インピーダンスとなり、点ｐ１から右を見たインピーダンスも特性インピーダンスとなる。
【０１０７】
又、第２実施例のインピーダンス整合回路を２つ用いた図１０に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図３０（ａ）に示すように、並列容量Ｃaと特性インピーダンスＺa、長さＬaの伝送線路から成るインピーダンス整合回路と並列容量Ｃbと特性インピーダンスＺb、長さＬbの伝送線路から成るインピーダンス整合回路とで構成したものである。図３０（ａ）の等価回路は、図３０（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、特性インピーダンスＺaと長さＬaは、（１９）式、（１８）式において、それぞれ、Ｃ＝Ｃaとおいて、求めることができる。同様に、特性インピーダンスＺｂと長さＬｂは、（１９）式、（１８）式において、それぞれ、Ｃ＝Ｃbとおいて、求めることができる。このように構成することで、第２実施例において原理を説明したように、ＰＩＮダイオードＤがオフ状態の時、点ｐ２から右を見たインピーダンスは特性インピーダンスとなり、点ｐ１から右を見たインピーダンスも特性インピーダンスとなる。
【０１０８】
又、第３実施例のインピーダンス整合回路を２つ用いた図１１に示す回路において、それらのインピーダンス整合回路を非対称にしても良い。即ち、本実施例は、図３１（ａ）に示すように、特性インピーダンスＺ1a、長さＬ1aの伝送線路と特性インピーダンスＺ1b、長さＬ1bの伝送線路との直列接続から成るインピーダンス整合回路と、特性インピーダンスＺ2b、長さＬ2bの伝送線路と特性インピーダンスＺ2a、長さＬ2aの伝送線路との直列接続回路から成るインピーダンス整合回路とで構成したものである。図３１（ａ）の等価回路は、図３１（ｂ）である。ＰＩＮダイオードＤのオフ状態の静電容量を２つの並列容量Ｃa，Ｃbとに分割する。そして、線路インピーダンスＺ1a，Ｚ1b、長さＬ1a，Ｌ1bは、それぞれ、（２８）−（３５）式において、Ｃ＝Ｃaとして、求める。同様に、線路インピーダンスＺ2a，Ｚ2b、長さＬ2a，Ｌ2bは、それぞれ、（２８）−（３５）式において、Ｃ＝Ｃbとして、求める。このように構成すれば、第３実施例の回路が従属接続されたのと同一であるから、上記したように、点ｐ２、ｐ１から右を見たインピーダンスは特性インピーダンスＺ0となる。
【図面の簡単な説明】
【図１】本発明の具体的な第１実施例に係る高周波スイッチ回路の構成を示した回路図。
【図２】(a)〜(c)は、直列容量素子が形成されている部分を示した構造図。
【図３】スミスチャート上で原理を説明した説明図。
【図４】特性値を示した特性図。
【図５】(a)及び(b)は、従来の高周波スイッチ回路に使用されている直流カット用の容量素子を示した構造図。
【図６】(a)及び(b)は、第２実施例に係る高周波スイッチ回路の構成を示した説明図。
【図７】第３実施例に係る高周波スイッチ回路の構成を示した説明図。
【図８】(a)及び(b)は、第１実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図９】(a)及び(b)は、用途を示した回路図。
【図１０】(a)及び(b)は、第２実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図１１】(a)及び(b)は、第３実施例の変形例に係る高周波スイッチ回路の構成を示した説明図。
【図１２】(a)〜(c)は、第３実施例の変形例に係る高周波スイッチ回路の構成と、従来回路と、それらの特性の比較を示した説明図。
【図１３】第３実施例の変形例に係る高周波スイッチ回路を用いた移相器の構成を示した回路図。
【図１４】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１５】その高周波スイッチ回路の等価回路。
【図１６】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１７】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図１８】その高周波スイッチ回路の等価回路。
【図１９】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２０】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２１】その高周波スイッチ回路の等価回路。
【図２２】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２３】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２４】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２５】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２６】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２７】他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図２８】その高周波スイッチ回路の等価回路。
【図２９】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図３０】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【図３１】(a)及び(b)は、他の実施例に係る高周波スイッチ回路の構成を示した説明図。
【符号の説明】
１０…接続端（入力端）
Ｄ１，Ｄ２，Ｄ３，Ｄ…ＰＩＮダイオード（スイッチング素子）
Claims (24)
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記接続端と前記スイッチング素子との間にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、伝送信号の波長／４の長さを有するλ／４伝送線路と、前記接続端と前記λ／４伝送線路との間において、直列に挿入された容量素子とからなり、
前記容量素子の容量値Ｃは、前記スイッチング素子がオフ状態の時の容量値をＣ d とする時、Ｃ＝１／ ( ω 2 Ｃ d Ｚ 2 ) である、但し、Ｚはλ／４伝送線路の線路インピーダンスであって前記接続端から前記スイッチング素子と反対側を見たインピーダンスであり、ωは角周波数である
ことを特徴とする高周波スイッチ回路。 - 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端に前記スイッチング素子が接続された前記第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端に前記スイッチング素子が接続された前記第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなる
ことを特徴とする高周波スイッチ回路。 - 前記第１、第２の容量素子の容量値Ｃは、前記スイッチング素子がオフ状態の時の容量値をＣdとする時、Ｃ＝１／(ω2Ｚ2Ｃd/２)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数であることを特徴とする請求項２に記載の高周波スイッチ回路。
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記接続端と前記スイッチング素子との間にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、反射係数を調整するため調整伝送線路と、前記スイッチング素子のオフ状態の時の容量値と等しく、一端に前記スイッチング素子が接続された前記調整伝送線路の他端と前記グランド間に配設された容量素子とからなることを特徴とする高周波スイッチ回路。 - 前記調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣ)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣ)2)1/2である、但し、Ｚは前記接続端に対して前記反対側を見たインピーダンス、Ｃは前記スイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする請求項４に記載の高周波スイッチ回路。
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端に前記スイッチング素子が接続された前記第１の調整伝送線路の他端と前記グランド間に配設された第１の容量素子と、一端に前記スイッチング素子が接続された前記第２の調整伝送線路の他端と前記グランド間に配設された第２の容量素子とから成り、前記第１の容量素子と前記第２の容量素子の容量値は前記スイッチング素子のオフ状態の容量値／２であることを特徴とする高周波スイッチ回路。 - 前記第１及び前記第２の調整伝送線路の長さＬは、それぞれ、Ｌ＝λcos-1(ＺωＣ)/２πである、但し、Ｚは、それぞれの調整伝送線路のインピーダンス、ωは角周波数、Ｃは容量素子の容量値であることを特徴とする請求項６に記載の高周波スイッチ回路。
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記接続端と前記スイッチング素子との間にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、反射係数を調整するため少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る調整伝送線路から成り、
前記スイッチング素子がオフ状態の時の容量と、前記調整伝送線路との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ，Ｗ12＝Ｂ，Ｗ21＝Ｃ，Ｗ22＝Ｄとし、前記接続端子から前記反対側を見たインピーダンスをＺとするとき、前記調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ＝０，Ｂ＝jＺ，Ｃ＝j/Ｚ，Ｄ＝０を満たすように設定することを特徴とする高周波スイッチ回路。 - 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記接続端と前記スイッチング素子との間にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、反射係数を調整するため少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る調整伝送線路から成り、
前記調整伝送線路は長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値、Ｚは前記接続端から前記反対側を見たインピーダンスであることを特徴とする高周波スイッチ回路。 - 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第１の調整伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第２の調整伝送線路とから成り、
前記第１の調整伝送線路と前記スイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ1，Ｗ12＝Ｂ1，Ｗ21＝Ｃ1，Ｗ22＝Ｄ1とするとき、前記調整伝送線路を構成する各線路の長さと線路インピーダンスとを、Ａ1＝０，Ｂ1＝jＺ，Ｃ1＝j/Ｚ，Ｄ1＝０を満たすように設定し、前記第２の調整伝送線路と前記スイッチング素子がオフ状態の時の容量値／２から成る容量との縦続回路の伝送行列Ｗの要素をＷ11＝Ａ2，Ｗ12＝Ｂ2，Ｗ21＝Ｃ2，Ｗ22＝Ｄ2とするとき、前記調整伝送線路を構成する各線路の線路インピーダンスと長さを、Ａ2＝０，Ｂ2＝jＺ，Ｃ2＝j/Ｚ，Ｄ2＝０を満たすように設定することを特徴とする高周波スイッチ回路。 - 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第１の調整伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための少なくとも２以上の線路インピーダンスの異なる線路の直列接続から成る第２の調整伝送線路とから成り、
前記第１及び第２の調整伝送線路は、共に、長さの等しい２つの線路から成り、その線路インピーダンスＺa、Ｚbは、Ｚa＝Ｚ(1-ωＣＺ)1/2、Ｚb＝Ｚ/(1-ωＣＺ)1/2、長さＬは、Ｌ＝λ/[2π(2-ωＣＺ)1/2]、但し、Ｃはスイッチング素子がオフ状態の時の容量値／２、Ｚは任意のインピーダンスであることを特徴とする高周波スイッチ回路。 - 前記スイッチング素子は、第３の調整伝送線路と、その第３の調整伝送線路の両側に配置された第１スイッチング素子と第２スイッチング素子とから成るπ型回路で構成されていることを特徴とする請求項１乃至請求項１１のいずれか１項に記載の高周波スイッチ回路。
- 前記第３の調整伝送線路は、前記第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、前記第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、前記第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合するように、前記第３の調整伝送線路の長さが決定されていることを特徴とする請求項１２に記載の高周波スイッチ回路。
- 前記第１スイッチング素子のオフ状態の時の静電容量をＣa+Ｃb、前記第２スイッチング素子のオフ状態の時の静電容量をＣbとするとき、静電容量Ｃb、前記第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、前記第２スイッチング素子がオン状態の時に、前記第１スイッチング素子の接続点から前記第２スイッチング素子側を見たインピーダンスが略無限大とするように、前記第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする請求項１２に記載の高周波スイッチ回路。
- 前記第１スイッチング素子及び前記第２スイッチング素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、前記第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合するように、前記第３の調整伝送線路の長さが決定されていることを特徴とする請求項１２に記載の高周波スイッチ回路。
- 前記第１スイッチング素子及び前記第２スイッチング素子のオフ状態の時の静電容量を共にＣbとするとき、静電容量Ｃb、前記第３の調整伝送線路、静電容量Ｃbで構成される対称π型回路の入力端、出力端においてインピーダンス整合し、前記第２スイッチング素子がオン状態の時に、前記第１スイッチング素子の接続点から前記第２スイッチング素子側を見たインピーダンスが略無限大となるように、前記第３の調整伝送線路の線路インピーダンスと長さが決定されていることを特徴とする請求項１２に記載の高周波スイッチ回路。
- 前記第３の調整伝送線路の長さＬは、Ｌ＝λtan -1(２／ωＣbＺ)／２π、但し、Ｚは、特性インピーダンス、ωは角周波数であることを特徴とする請求項１３又は請求項１５に記載の高周波スイッチ回路。
- 前記第３の調整伝送線路の長さＬは、Ｌ＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺcは、Ｚc＝Ｚ/(1-(ＺωＣb)2)1/2である、但し、Ｚは前記対称π型回路の容量Ｃbの接続端から前記インピーダンス整合回路側を見たインピーダンス、Ｃbは前記第２スイッチング素子のオフ状態の容量値、ωは角周波数であることを特徴とする請求項１４又は請求項１６に記載の高周波スイッチ回路。
- 前記静電容量Ｃaに対して、前記接続端側の前記インピーダンス整合回路の回路定数が決定されていることを特徴とする請求項１３又は請求項１４に記載の高周波スイッチ回路。
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記スイッチング素子の静電容量をＣ a + Ｃ b とするとき、静電容量Ｃ a に対して前記一方のインピーダンス整合回路の回路定数が決定され、静電容量Ｃ b に対して前記他方のインピーダンス整合回路の回路定数が決定されており、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、伝送信号の波長／４の長さを有する第１のλ／４伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、伝送信号の波長／４の長さを有する第２のλ／４伝送線路と、一端に前記スイッチング素子が接続された前記第１のλ／４伝送線路の他端に、線路に直列に挿入された第１の容量素子と、一端に前記スイッチング素子が接続された前記第２のλ／４伝送線路の他端に、線路に直列に挿入された第２の容量素子とからなり、前記第１の容量素子の容量値Ｃ1は、Ｃ1＝１／(ω2Ｚ2Ｃa)であり、前記第２の容量素子の容量値Ｃ2は、Ｃ2＝１／(ω2Ｚ2Ｃb)である、但し、Ｚはλ／４伝送線路の線路インピーダンス、ωは角周波数であることを特徴とする高周波スイッチ回路。 - 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記スイッチング素子の静電容量をＣ a + Ｃ b とするとき、静電容量Ｃ a に対して前記一方 のインピーダンス整合回路の回路定数が決定され、静電容量Ｃ b に対して前記他方のインピーダンス整合回路の回路定数が決定されており、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整する第１の調整伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整する第２の調整伝送線路と、一端に前記スイッチング素子が接続された前記第１の調整伝送線路の他端と前記グランド間に配設された第１の容量素子と、一端に前記スイッチング素子が接続された前記第２の調整伝送線路の他端と前記グランド間に配設された第２の容量素子とから成り、前記第１の容量素子の容量値をＣa、前記第２の容量素子の容量値をＣbとすることを特徴とする高周波スイッチ回路。 - 前記第１調整伝送線路の長さＬaは、Ｌa＝λcos-1(ＺωＣa)/２π、線路インピーダンスＺaは、Ｚa＝Ｚ/(1-(ＺωＣa)2)1/2であり、前記第２調整伝送線路の長さＬbは、Ｌb＝λcos-1(ＺωＣb)/２π、線路インピーダンスＺbは、Ｚb＝Ｚ/(1-(ＺωＣ b )2)1/2である、但し、Ｚは前記接続端に対して前記反対側を見たインピーダンス、ωは角周波数であることを特徴とする請求項２１に記載の高周波スイッチ回路。
- 高周波伝送線路とグランドとの間にスイッチング素子を配置して、高周波伝送線路上の信号の通過／遮断を制御する高周波スイッチ回路において、
前記スイッチング素子がオフ状態の時に前記高周波スイッチ回路の接続端においてインピーダンス整合がとれ、前記スイッチング素子がオン状態の時に前記高周波スイッチ回路の接続端から前記スイッチング素子側を見たインピーダンスが接続端から反対側を見たインピーダンスに対して十分に大きくなるように、前記スイッチング素子の両側にインピーダンス整合回路を設け、
前記スイッチング素子の静電容量をＣ a + Ｃ b とするとき、静電容量Ｃ a に対して前記一方のインピーダンス整合回路の回路定数が決定され、静電容量Ｃ b に対して前記他方のインピーダンス整合回路の回路定数が決定されており、
前記インピーダンス整合回路は、前記スイッチング素子の配置位置に対して一方側に配置され、反射係数を調整するための長さの等しい２つの線路の直列接続から成る第１の調整伝送線路と、前記スイッチング素子の配置位置に対して他方側に配置され、反射係数を調整するための長さの等しい２つの線路から成る直列接続から成る第２の調整伝送線路とから成り、前記第１の調整回路の線路インピーダンスＺ1a、Ｚ1bは、Ｚ1a＝Ｚ(1-ωＣaＺ)1/2、Ｚ1b＝Ｚ/(1-ωＣaＺ)1/2、長さＬ1は、Ｌ1＝λ/[2π(2-ωＣaＺ)1/2]、前記第２の調整回路の線路インピーダンスＺ2a、Ｚ2bは、Ｚ2a＝Ｚ(1-ωＣbＺ)1/2、Ｚ2b＝Ｚ/(1-ωＣbＺ)1/2、長さＬ2は、Ｌ2＝λ/[2π(2-ωＣbＺ)1/2]、但し、Ｚは前記接続端から前記反対側を見たインピーダンスであることを特徴とする高周波スイッチ回路。 - 前記高周波スイッチ回路を前記接続端で結合して複数配置して、分岐回路又は結合回路を構成したことを特徴とする請求項１乃至請求項２３のいずれか１項に記載の高周波スイッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26653799 | 1999-09-21 | ||
| PCT/JP2000/006458 WO2001022523A1 (fr) | 1999-09-21 | 2000-09-20 | Circuit de commutation haute frequence |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3627704B2 true JP3627704B2 (ja) | 2005-03-09 |
Family
ID=17432253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001525794A Expired - Fee Related JP3627704B2 (ja) | 1999-09-21 | 2000-09-20 | 高周波スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3627704B2 (ja) |
| WO (1) | WO2001022523A1 (ja) |
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| US8390394B2 (en) | 2007-12-19 | 2013-03-05 | Soshin Electric Co., Ltd. | High frequency switch |
| US8421552B2 (en) | 2008-06-06 | 2013-04-16 | Soshin Electric Co., Ltd. | High-frequency switch |
| US8558639B2 (en) | 2008-09-30 | 2013-10-15 | Soshin Electric Co., Ltd. | High frequency switch |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-09-20 JP JP2001525794A patent/JP3627704B2/ja not_active Expired - Fee Related
- 2000-09-20 WO PCT/JP2000/006458 patent/WO2001022523A1/ja active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2001022523A1 (fr) | 2001-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041129 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071217 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081217 Year of fee payment: 4 |
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| LAPS | Cancellation because of no payment of annual fees |