JP3627617B2 - 高融点金属の加工方法及びこの金属を用いた半導体装置の製造方法 - Google Patents

高融点金属の加工方法及びこの金属を用いた半導体装置の製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、W及びTiのうちの少なくとも1つを含む高融点金属の加工方法、及び、この様な金属を用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
半導体基板上に形成されるCrSi等で構成される薄膜抵抗体は、所望の抵抗値を得るために用いられる。この薄膜抵抗体の電極構造には、薄膜抵抗体とAl配線との相互拡散による電流許容量の低下を避けるため、薄膜抵抗体とAl配線との間に、W及びTiのうちの少なくとも1つを含有する高融点金属からなるバリアメタルをサンドイッチした、薄膜抵抗体/バリアメタル/Al配線という構造が採用されている。
【0003】
図9に、従来の薄膜抵抗体を有する半導体装置の一例における製造工程の一部を、概略断面図にて示す。図9(a)に示すように、種々の製造工程を経て、例えばSOI(Silicon On Insulator)ウェハJ1の一方のシリコン層J1a上の絶縁膜J2上に薄膜抵抗体J3がパターン形成され、さらにその上にバリアメタルJ4がパターン形成された状態になっている。
【0004】
また、薄膜抵抗体J3とバリアメタルJ4の両端、及び酸化膜J2上の所望の領域にはAl配線J5が形成されている。そして、バリアメタルJ4の中央部のみが開口するように、ホトレジストJ6が堆積されている。
【0005】
次に、図9(b)に示すように、バリアメタルJ4をエッチングして薄膜抵抗体J3を露出させる。その後、図示していないが、層間絶縁膜、Al薄膜層をパターン形成し、最後に保護膜を形成して半導体装置が完成する。
【0006】
このとき、上述の図9(b)で示したバリアメタルJ4のエッチングは、ウェットエッチングで行い、そのエッチング液として過酸化水素水(以下、H/HO系溶液とする)、または過酸化水素水にアンモニア等のアルカリを混入させた溶液(以下、H/NHOH系溶液とする)を用いることが一般に知られている。
【0007】
そして、エッチングレートの高さや、バリアメタルJ4の表面に多少の変質層があってもエッチングが可能であるというエッチングの安定性、及び半導体装置内に形成されるトランジスタの特性に影響を与える金属イオンを含まないという点を総合して、H/NHOH系溶液が使われるのが一般的である。
【0008】
【発明が解決しようとする課題】
しかしながら、エッチングの進行によって薄膜抵抗体J3の表面がH/NHOH系溶液に直接触れるようになると、H/NHOH系溶液に対する、薄膜抵抗体J3とバリアメタルJ4のイオン化傾向が異なり、H/NHOH系溶液が高い電気伝導性を示すことから、薄膜抵抗体J3とバリアメタルJ4との間に局部的な電流経路が形成され、局部的な電池効果が発生する。
【0009】
そして、この電池効果により、バリアメタルJ4の横方向へのエッチングが急激に進行するようになり、加工寸法(両バリアメタル間の寸法)が安定しない。その結果、図9(b)の矢印Aで示すように、Al配線J5の内側までバリアメタルJ4がエッチングされてしまう。
【0010】
そして、この様にバリアメタルJ4が横方向にオーバーエッチされると、後工程の層間絶縁膜を形成するときに、このオーバーエッチされた部分に層間絶縁膜が入り込まず空洞が生じるなどする。その結果、この空洞に水が入るなどして、半導体装置に不具合が生じる。
【0011】
一方、アルカリを混入させないH/HO系溶液を用いれば、H/NHOH系溶液よりも電気伝導性が小さいため、上述のようにエッチングが急激に進行することは防げる。しかし、製造工程中の処理によってバリアメタルJ4の表面がダメージを受け、例えば酸化される等すると、H/HO系溶液ではエッチングが実質上困難になるという問題がある。
【0012】
本発明は上記問題点に鑑み、W及びTiのうちの少なくとも1つを含有する高融点金属を確実に精度よく加工する方法、及び、この金属からなるバリアメタルを確実に精度よく加工することができる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、第1の金属(3)と、W及びTiのうちの少なくとも1つを含有する高融点金属からなる第2の金属(4)とを積層し、第2の金属(4)の上に設けられたマスクを用いて第2の金属(4)をウェットエッチングすることによ第1の金属(3)の上に第2の金属(4)を残して前記第1の金属(3)を露出させるようにする高融点金属の加工方法であって、ウェットエッチングを電気伝導率の異なる2種類のエッチング液を用いて2段階で行い、1段階目のエッチングを、2種類のエッチング液のうち、電気伝導率の大きい第1のエッチング液を用いて行い、2段階目のエッチングを、2種類のエッチング液のうち、電気伝導率の小さい第2のエッチング液を用いて行うことを特徴としている。
【0014】
本発明によれば、第2の金属(4)が露出したときに、電気伝導率の大きい第1のエッチング液ではなく、電気伝導率の小さい第2のエッチング液を用いることができる。その結果、第1の金属(3)と第2の金属(4)との間に生じる電池効果を抑制してエッチングの急激な進行を防ぎ、W及びTiのうちの少なくとも1つを含有する高融点金属を、確実に精度よく加工する方法を提供することができる。
【0015】
この場合における、1段階目のエッチングと2段階目のエッチングとを切り換えるポイントについては、請求項2に記載の発明のように、エッチング液を介して、第1の金属(3)と第2の金属(4)との間に電流経路が発生しない状態では、1段階目のエッチングを行い、電流経路が発生する状態では、2段階目のエッチングを行うとよい。
【0016】
また、例えば、第2の金属(4)の表面に変質層が形成された状態で第2の金属(4)のエッチングを行う場合は、請求項3に記載の発明のように、1段階目のエッチングを、第2の金属(4)の表面に形成された変質層が除去され、かつ第1の金属(3)が露出しない状態まで行い、その後、2段階目のエッチングを行うことができる。
【0017】
これにより、エッチング力の弱い第2のエッチング液では除去することが困難な変質層を、エッチング力の高い第1のエッチング液により好適に除去することができる。そして、第1の金属(3)が露出した状態では、第2のエッチング液により精度よくバリアメタル(4)を加工することができる。
【0018】
また、請求項4に記載の発明のように、第1のエッチング液として、過酸化水素水にアルカリが混合された溶液を用い、第2のエッチング液として、過酸化水素水を用いることができる。
【0019】
請求項5に記載の発明では、薄膜抵抗材料(3a)上に形成されたバリアメタル(4)をエッチングして、薄膜抵抗材料(3a)による薄膜抵抗体(3)を確定すると共に、この薄膜抵抗体(3)の電極取り出し位置にバリアメタル(4)を配置するようになした半導体装置の製造方法において、バリアメタル(4)のエッチングを電気伝導率の異なる2種類のエッチング液を用いた2段階のウェットエッチングにより行い、1段階目のエッチングを、2種類のエッチング液のうち、電気伝導率の大きい第1のエッチング液を用いて行い、2段階目のエッチングを、2種類のエッチング液のうち、電気伝導率の小さい第2のエッチング液を用いて行うことを特徴としている。
【0020】
本発明は、請求項1の発明のより具体的な発明であり、第1の金属(3)として薄膜抵抗体(3)を、第2の金属(4)としてバリアメタルを用いた半導体装置の製造方法について示しており、請求項1の発明と同様の効果を発揮することができる。
【0021】
また、請求項6ないし8に記載の発明も、各々請求項2ないし4の発明と同様の効果を発揮することができる。
【0022】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0023】
【発明の実施の形態】
(第1実施形態)
以下、本発明を図に示す実施形態について説明する。図1に、本発明の第1実施形態を適用して製造した、金属薄膜抵抗体を備えた半導体装置の断面図を示す。
【0024】
図1に示されるように、半導体基板10はSOI構造で構成されている。この半導体基板10は、高不純物濃度のp型基板11と、このp型基板11上に配置されたシリコン酸化膜12と、このシリコン酸化膜12上に配置された活性層100とから構成されている。この活性層100は、半導体基板10の一面10a側からこのシリコン酸化膜12に向かって形成され、シリコン酸化膜で充填された分離溝13によって、素子(トランジスタ)形成領域14と薄膜抵抗体形成領域15とに素子分離されている。
【0025】
素子形成領域14においては、高不純物濃度のp型基板11上に形成されたシリコン酸化膜12上に、高不純物濃度のn型層14a及び低不純物濃度のn型層14bが配置されている。そして、n型層14bの表層部には、p型のベース領域14c及びn型のエミッタ領域14dが形成され、トランジスタが形成されている。
【0026】
半導体基板10上には、ボロン(B)やリン(P)を含むBPSG膜等からなる絶縁膜2が堆積されている。素子形成領域14では、トランジスタの上部において、絶縁膜2にはコンタクトホール2aが形成されており、このコンタクトホール2aを介してAl配線5bがトランジスタと電気的に接続されている。
【0027】
一方、薄膜抵抗体形成領域15においては、高不純物濃度のp型基板11上に形成されたシリコン酸化膜12上が、低不純物濃度のn型層15aとなっている。また、半導体基板10上に絶縁膜2が形成されており、この絶縁膜2上に金属薄膜抵抗体(請求項でいう第1の金属であり、以下、単に薄膜抵抗体という)3が形成されている。
【0028】
ここで、薄膜抵抗体3としては、例えば、CrSi、NiCr、またはNiCo等からなるものを用いることができる。また、薄膜抵抗体3の両端部には、WあるいはTiの少なくとも一方を含む高融点金属からなるバリアメタル(請求項でいう第2の金属であり、本例ではTiWを用いている)4を介してAl電極5aが形成されている。
【0029】
そして、これら薄膜抵抗体3やバリアメタル4、Al電極5a及びAl配線5bが、TEOS酸化膜等からなる保護膜6によって覆われて半導体装置が構成されている。
【0030】
次に、図1に示した半導体装置の製造方法について説明する。図2ないし図4に半導体装置の製造工程を示し、この図に基づいて説明する。
【0031】
〔図2(a)に示す工程〕まず、SOI構造の半導体基板10を用意し、この一面10a側から溝13aを形成し、この溝13aを酸化膜13bで埋め込んで分離溝13を形成する。この分離溝13によって、半導体基板10の活性層100が素子形成領域14と薄膜抵抗体形成領域15とに素子分離される。
【0032】
次に、活性層100の素子形成領域14の下層に高不純物濃度のn型層14aを形成し、上層の低不純物濃度のn型層14bにp型のベース領域14c及びn型のエミッタ領域14dよりなるトランジスタを形成する。そして、このSOI構造の半導体基板10の一面10a上に、プラズマCVD、常温CVD、熱酸化等によって絶縁膜2を一様に形成する。
【0033】
〔図2(b)に示す工程〕フォトリソグラフィ工程を経て、素子形成領域14におけるトランジスタと電気的接続を行うためのコンタクトホール2aを絶縁膜2に形成する。
【0034】
〔図2(c)に示す工程〕CrSi若しくはNiCr等からなる薄膜抵抗材料3aをスパッタ法により15nm程度の厚さで被着し、さらにTiWからなるバリアメタル4を150nm程度の厚さで被着する。
【0035】
〔図3(a)に示す工程〕フォトレジスト71をマスクとして、Hを含むエッチング液でバリアメタル4をウェットエッチングし、フォトレジスト71およびパターニングされたバリアメタル4をマスクとして、CF等のガスを用いたドライエッチングによって薄膜抵抗材料3aをパターニングする。
【0036】
〔図3(b)に示す工程〕フォトレジスト71を除去した後、AlやAlSi等からなる電極材料としてのAl膜を全面的に1.0μm程度の厚さで被着する。続いて、フォトレジストをマスクとしてエッチングを行い、Al膜をパターニングして薄膜抵抗体3との接続用のAl電極5a、及びトランジスタ上のAl配線5bを同時に形成する。
【0037】
このとき、パターニングされたバリアメタル4上においてAl膜が除去され、Al膜に開口部5cが形成される。なお、この工程を、例えば、酸素プラズマを含むドライエッチング(レジストアッシング等)など、酸化雰囲気におけるエッチングによって行う等すると、バリアメタル4上に酸化膜が形成されることがある。
【0038】
〔図3(c)に示す工程〕フォトレジスト72を一様に堆積した後、バリアメタル4上における該フォトレジスト72を除去して開口部72aを設ける。このとき、図に示すように、バリアメタル4の両端上に形成されたAl電極5aを、完全にフォトレジスト72で覆い、フォトレジスト72に設けられた開口部72aの端部から、Al電極5aが露出しないようにする。
【0039】
〔図4(a)に示す工程〕(1段階目のエッチング)フォトレジスト72をマスクとして、ウェットエッチングによりバリアメタル4のエッチングを行う。このとき、エッチング液としては、過酸化水素水にアルカリを混合した溶液(請求項でいう第1のエッチング液であり、以下、H/NHOH系溶液という)を用いる。
【0040】
具体的には、例えば、過酸化水素の30wt%水溶液(以下、原液という)とアンモニアの29wt%水溶液とを、体積比で100対5となるように混合させた溶液を用いることができる。また、この混合比は適宜変更することができる。このH/NHOH系溶液は、アルカリとしてのアンモニアを溶解させることにより電気伝導率が高くなっている。
【0041】
そして、このH/NHOH系溶液を用いたエッチングでは、バリアメタル4の表面に形成されたエッチングされ難い層である変質層を除去し、薄膜抵抗材料3aが露出する直前まで、バリアメタル4をエッチングする。
【0042】
ここでいう、薄膜抵抗材料3aの露出とは、エッチングにより形成されるバリアメタル4の微細な孔による薄膜抵抗材料3aの露出を示すものではなく、薄膜抵抗材料3aが露出してバリアメタル4と薄膜抵抗材料3aがエッチング液と接触し、このエッチング液を介して、バリアメタル4と薄膜抵抗材料3aとの間に電流経路が発生する状態を示すものである。
【0043】
また、変質層とは、上述の図3の(b)に示す工程で形成された酸化膜や、バリアメタル4の表面に形成されたTiが高濃度になっている層等を示し、その厚さは、例えば、10×10−10〜100×10−10m程度である。
【0044】
〔図4(b)に示す工程〕(2段階目のエッチング)エッチング液をH/NHOH系溶液から、過酸化水素水(請求項でいう第2のエッチング液であり、以下、H/HO系溶液という)に換え、続けてバリアメタル4のエッチングを行う。H/HO系溶液は、例えば、体積比で、上記過酸化水素の原液と水とを100対100の割合で混合させた溶液を用いることができる。
【0045】
このH/HO系溶液では、アルカリを溶解させていないため、H/NHOH系溶液よりも電気伝導率が低い。そして、薄膜抵抗材料3aが所望の長さ(面積)露出するまでエッチングを行って、薄膜抵抗体3が形成される。
【0046】
この様に、バリアメタル4が露出した状態では、電気伝導率の低いH/HO系溶液を用いることにより、バリアメタル4と薄膜抵抗材料3aとの間の電池効果を抑制してエッチングの急激な進行を防ぎ、バリアメタル4を所望の長さに確実に精度よく加工することができる。
【0047】
また、バリアメタル4のエッチングを初めからH/HO系溶液を用いて行うとエッチングレートが低く、特にバリアメタル4の表面にエッチングされ難い変質層が形成されている場合はエッチングが困難である。しかし、本実施形態では、エッチング力の高いH/NHOH系溶液を用いて、電池効果が発生する直前までバリアメタル4のエッチングを行っているため、エッチングレートの低下を最小限に止めることができる。
【0048】
この後、フォトレジスト72を除去し保護膜6等を形成した後、窒素雰囲気下で450℃、20分間の熱処理を行って、薄膜抵抗体3を備えた半導体装置が完成する。
【0049】
この様に、バリアメタル4のエッチングを、エッチング力の高いH/NHOH系溶液で行った後、電気伝導率の小さいH/HO系溶液を用いて行うという、2段階のエッチングで行っているため、パターニングされた薄膜抵抗体3の両端上に形成されるバリアメタル4の間隔のバラツキ、つまり薄膜抵抗体3の寸法のバラツキを制御することができる。
【0050】
次に、上述の2段階のエッチングによってバリアメタル4をエッチングすることにより薄膜抵抗体3を形成し、その薄膜抵抗体3の精度を測定した実験について述べる。上述の2段階のエッチングによって、SOIウェハ上に実際に使われるパターンである様々な長さの薄膜抵抗体3を形成した。
【0051】
エッチング後における各薄膜抵抗体3において、フォトレジスト72の開口部72aの端部間の距離である抵抗長Lと、このフォトレジスト72の開口部72aの端部から、バリアメタル4におけるエッチングされた薄膜抵抗体3側の端部までの距離であるサイドエッチ量Dを測定した(図4(b)参照)。また、比較例として、2段階のエッチングではなく、上記H/NHOH系溶液のみを用いて同様の実験を行った。
【0052】
図5は、この結果を示すグラフであり、横軸は抵抗長L(μm)を、縦軸はサイドエッチ量D(μm)を示す。図中、黒丸で示されるプロットは、本実施形態のように2段階のエッチングを行った結果であり、H/NHOH系溶液を用いた1段階目のエッチングを1分行った後、H/HO系溶液を用いた2段階目のエッチングを43分行った結果である(以上、第1実験例という)。また、白丸で示されるプロットも2段階のエッチングを行った結果であり、上記黒丸で示されるプロットと比較して、2段階目のエッチングを20分行った結果である(以上、第2実験例という)。
【0053】
また、白四角及び白三角で示されるプロットは比較例であって、上記H/NHOH系溶液のみを用いて、4分間エッチングを行った結果である。ここで、白四角で示される結果と白三角で示される結果は、異なるウェハに同様の薄膜抵抗体を形成したものである。
【0054】
この図5に示すように、従来のようにH/NHOH系溶液のみを用いた1段階のエッチングでは、抵抗長Lが長くなるとサイドエッチ量Dが大きくなる。また、各々のウェハにおいて形成した、抵抗長Lの同じ薄膜抵抗体におけるサイドエッチ量Dのバラツキも、特に抵抗長Lが大きくなると大きくなる。
【0055】
なお、白四角のプロットで示される結果と白三角のプロットで示される結果は、全く同じ実験を行ったものであるが、各抵抗長Lにおけるサイドエッチ量Dがかなり異なる結果となった。これは、半導体基板に薄膜抵抗体を形成するまでの各工程のバラツキに因るものと思われる。
【0056】
それに対して、本実施形態のように2段階のエッチングを行うと、各抵抗長Lが長くなってもサイドエッチ量Dが大きくなることはなく、さらに、サイドエッチ量Dのバラツキを低減させることができる。
【0057】
なお、本実施形態において、エッチング液としては、H/NHOH系溶液とH/HO系溶液を用いる例について示したが、これらの溶液に限定されるものではなく、1段階目のエッチングをエッチング力の高い、電気伝導率が大きいエッチング液を用いて行い、2段階目のエッチングを電気伝導率の小さいエッチング液を用いて行うようにすればよい。
【0058】
(第2実施形態)
本発明のバリアメタル4を2段階でエッチングして薄膜抵抗体3を形成する方法は、上記第1実施形態に示した半導体装置の製造方法以外にも、様々な製造方法において適用することができる。本実施形態は、その一例を示すものであり、第1実施形態と比較して、バリアメタル4をエッチングするまでの工程が異なる。
【0059】
図6及び図7に本実施形態の半導体装置の製造工程を概略断面図で示し、以下、図中、図1ないし図4と同一部分は同一符号を付して説明を省略する。なお、図6及び図7では、本発明の特徴部分である図1における薄膜抵抗体形成領域15についてのみ示している。
【0060】
〔図6(a)に示す工程〕半導体基板10上に絶縁膜2を形成し、薄膜抵抗材料3aを一様に被着させる。その後、フォトレジストをマスクとしてエッチングを行い、薄膜抵抗材料3aをパターニングする。この後、フォトレジストを除去する。
【0061】
〔図6(b)に示す工程〕バリアメタル4を一様に被着し、続いて、Al膜5を一様に被着する。
【0062】
〔図7(a)に示す工程〕フォトレジスト73をマスクとしてエッチングを行い、Al膜5をパターニングしてAl電極5aを形成する。
【0063】
〔図7(b)に示す工程〕第1実施形態の図4(a)に示す工程及び図4(b)に示す工程と同様にして、2段階のエッチングを行って薄膜抵抗体3を形成する。
【0064】
その後、フォトレジスト73を除去して保護膜6等を形成し、半導体装置が完成する。
【0065】
なお、素子形成領域14におけるAl配線5bの形成については省略したが、薄膜抵抗材料3aを被着させる前にAl配線5bを形成して保護膜で覆った後、薄膜抵抗材料3aを被着するなど、上記工程において、適宜、素子形成領域14のAl配線5bを形成する工程を加えることができる。
【0066】
(他の実施形態)
なお、本発明の2段階のエッチングは上記各実施形態のみに適用できるものではなく、例えば、図8に示す製造方法においても、本発明の2段階のエッチングを適用することができる。図8(a)に示すように、半導体基板10上に絶縁膜2、薄膜抵抗材料3a、バリアメタル4、及びAl膜5を続けて形成し、フォトレジスト74をマスクとして各々の薄膜2、3a、4、5のパターニングをする。その後、図8(b)に示すように、フォトレジスト75をマスクとして、Al膜5のエッチング、及びバリアメタル4の2段階エッチングを行う。
【図面の簡単な説明】
【図1】第1実施形態に係る薄膜抵抗体を有する半導体装置の断面図である。
【図2】第1実施形態に係る半導体装置の製造工程を示す断面図である。
【図3】図2に続く製造工程を示す断面図である。
【図4】図3に続く製造工程を示す断面図である。
【図5】第1実施形態に示す製造方法と従来の製造方法とによってエッチングした結果を比較したグラフである。
【図6】第2実施形態に係る半導体装置の製造工程を示す断面図である。
【図7】図6に続く製造工程を示す断面図である。
【図8】他の実施形態に係る半導体装置の製造工程を示す断面図である。
【図9】従来の薄膜抵抗体を有する半導体装置に係る製造工程を示す概略断面図である。
【符号の説明】
3…薄膜抵抗体、3a…薄膜抵抗材料、4…バリアメタル、5…Al膜、
10…半導体基板。

Claims (8)

  1. 第1の金属(3)と、W及びTiのうちの少なくとも1つを含有する高融点金属からなる第2の金属(4)とを積層し、前記第2の金属(4)の上に設けられたマスクを用いて前記第2の金属(4)をウェットエッチングすることによ前記第1の金属(3)の上に前記第2の金属(4)を残して前記第1の金属(3)を露出させるようにする高融点金属の加工方法であって、
    前記ウェットエッチングを電気伝導率の異なる2種類のエッチング液を用いて2段階で行い、
    1段階目のエッチングを、前記2種類のエッチング液のうち、電気伝導率の大きい第1のエッチング液を用いて行い、2段階目のエッチングを、前記2種類のエッチング液のうち、電気伝導率の小さい第2のエッチング液を用いて行うことを特徴とする高融点金属の加工方法。
  2. 前記エッチング液を介して、前記第1の金属(3)と前記第2の金属(4)との間に電流経路が発生しない状態では、前記1段階目のエッチングを行い、
    前記電流経路が発生する状態では、前記2段階目のエッチングを行うことを特徴とする請求項1に記載の金属の加工方法。
  3. 前記1段階目のエッチングを、前記第2の金属(4)の表面に形成された変質層が除去され、かつ前記第1の金属(3)が露出しない状態まで行うことを特徴とする請求項1に記載の金属の加工方法。
  4. 前記第1のエッチング液として、過酸化水素水にアルカリが混合された溶液を用い、前記第2のエッチング液として、過酸化水素水を用いることを特徴とする請求項1ないし3のいずれか1つに記載の金属の加工方法。
  5. 基板(10)上に、薄膜抵抗材料(3a)、W及びTiのうちの少なくとも1つを含有するバリアメタル(4)、及び電極材料(5)を順に配置し、パターニングした前記電極材料(5)に基づいて前記バリアメタル(4)をエッチングして、前記薄膜抵抗材料(3a)による薄膜抵抗体(3)を確定すると共に、該薄膜抵抗体(3)の電極取り出し位置に前記バリアメタル(4)を配置するようになした半導体装置の製造方法において、
    前記バリアメタル(4)のエッチングを電気伝導率の異なる2種類のエッチング液を用いた2段階のウェットエッチングにより行い、
    1段階目のエッチングを、前記2種類のエッチング液のうち、電気伝導率の大きい第1のエッチング液を用いて行い、2段階目のエッチングを、前記2種類のエッチング液のうち、電気伝導率の小さい第2のエッチング液を用いて行うことを特徴とする半導体装置の製造方法。
  6. 前記エッチング液を介して、前記バリアメタル(4)と前記薄膜抵抗材料(3a)との間に電流経路が発生しない状態では、前記1段階目のエッチングを行い、
    前記電流経路が発生する状態では、前記2段階目のエッチングを行うことを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記1段階目のエッチングを、前記バリアメタル(4)の表面に形成された変質層が除去され、かつ前記薄膜抵抗材料(3a)が露出しない状態まで行うことを特徴とする請求項5に記載の半導体装置の製造方法。
  8. 前記第1のエッチング液として、過酸化水素水にアルカリが混合された溶液を用い、前記第2のエッチング液として、過酸化水素水を用いることを特徴とする請求項5ないし7のいずれか1つに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040070048A1 (en) * 2002-10-15 2004-04-15 Kwok Siang Ping Providing high precision resistance in an integrated circuit using a thin film resistor of controlled dimension
US7544579B1 (en) * 2005-03-15 2009-06-09 National Semiconductor Corporation System and method for faceting the corners of a resistor protect layer to reduce vertical step height
US8269312B2 (en) * 2008-06-05 2012-09-18 Rohm Co., Ltd. Semiconductor device with resistive element
CN102637591B (zh) * 2012-05-03 2015-05-27 广州新视界光电科技有限公司 一种氧化物半导体上电极层的刻蚀方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4443295A (en) 1983-06-13 1984-04-17 Fairchild Camera & Instrument Corp. Method of etching refractory metal film on semiconductor structures utilizing triethylamine and H2 O2
US4878770A (en) * 1987-09-09 1989-11-07 Analog Devices, Inc. IC chips with self-aligned thin film resistors
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JP2000114464A (ja) 1998-09-29 2000-04-21 Denso Corp 薄膜抵抗体の製造方法
US6770564B1 (en) * 1998-07-29 2004-08-03 Denso Corporation Method of etching metallic thin film on thin film resistor
JP4075228B2 (ja) 1998-09-09 2008-04-16 株式会社デンソー 半導体装置の製造方法
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