JP3617507B2 - Silicon carbide semiconductor device manufacturing method and silicon carbide semiconductor device manufactured by the manufacturing method - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、高速／高電圧スイッチング素子を形成するのに適した炭化珪素半導体装置の製造方法、及びその製造方法によって製造される炭化珪素半導体装置に関する。
【０００２】
【従来の技術】
炭化珪素（以下ＳｉＣと記す）はバンドギャップが広く、かつ最大絶縁破壊電界がシリコン（以下Ｓｉと記す）と比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２ であり、Ｓｉと同様の方法によりＳｉＣの表面上に熱酸化膜を容易に形成できる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に、非常に優れた材料となることが期待される。
【０００３】
図９は一般的なＳｉＣプレーナ型のＭＯＳＦＥＴ構造を示す断面図である。図９において、高濃度Ｎ＋ 型ＳｉＣ基板９００上にＮ− 型ＳｉＣエピタキシャル領域９０１が形成されている。エピタキシャル領域９０１の表層部における所定領域には、Ｐ− 型ベース領域９０４、およびＮ＋ 型ソース領域９０５が形成されている。また、エピタキシャル領域９０１の上にはゲート絶縁膜９０２を介してゲート電極９０３が形成され、ゲート電極９０３は層間絶縁膜９０６により被覆されている。Ｐ− 型ベース領域９０４およびＮ＋ 型ソース領域９０５に接するようにソース電極９０７が形成されているとともに、ＳｉＣ基板９００の裏面にはドレイン電極９０８が形成されている。
【０００４】
このような構造のプレーナ型ＭＯＳＦＥＴの動作は、ドレイン電極９０８とソース電極９０７との間に電圧が印加された状態で、ゲート電極９０３に正の電圧が印加されると、ゲート電極９０３に対向したベース領域９０４の表層に反転層のチャネル領域９０９が形成され、ドレイン電極９０８からソース電極９０７へと電流を流すことが可能となる。また、ゲート電極９０３に印加された電圧を取り除くことによってドレイン電極９０８とソース電極９０７との間は電気的に絶縁される。このような動作により、図９に示すＦＥＴは、スイッチング素子として機能することになる。
【０００５】
このようなＳｉＣを用いた高耐圧デバイスの製造においては、ＳｉＣはＳｉに比して不純物拡散係数が一桁程度小さいために、不純物領域をイオン注入技術により形成している。
【０００６】
次に、図９に示す従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法の一例を、図１０（ａ）〜（ｅ）の製造工程断面図を用いて説明する。
【０００７】
まず、図１０（ａ）に示す工程においては、Ｎ＋ 型ＳｉＣ基板９００の上に例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３、厚さが１〜１００μｍのＮ− 型ＳｉＣのエピタキシャル領域９０１を形成する。
【０００８】
次に、図１０（ｂ）に示す工程においては、エピタキシャル領域９０１に対して犠牲酸化を行い、犠牲酸化膜を形成した後その犠牲酸化膜を除去し、続いてパターン側壁に傾斜（テーパ）のない、もしくは傾斜の小さいマスク材１０００を用いて例えば１００〜１０００℃の高温でアルミニウムイオンをＳｉＣ基板９００に対して垂直に、１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ型ベース領域９０４を形成する。総ドーズ量は例えば１Ｅ１２〜１Ｅ１６／ｃｍ２ である。なお、Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【０００９】
次に、図１０（ｃ）に示す工程においては、マスク材１０００を除去した後、パターン側壁に傾斜（テーパ）のない、もしくは傾斜の小さいマスク材１００１を用いて例えば１００〜１０００℃の高温で燐イオンをＳｉＣ基板９００に対して垂直に、１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｎ＋ 型ソース領域９０５を形成する。総ドーズ量は例えば１Ｅ１４〜１Ｅ１６／ｃｍ２ である。なお、Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００１０】
図１０（ｃ）に示す工程において、チャネル領域９０９はＰ型ベース領域９０４内に形成される。チャネル領域９０９の設計寸法は、図１０（ｃ）に示す工程で形成されるソース領域９０５とＰ型ベース領域９０４とが別々のマスク材を用いて形成されるため、マスク材１０００およびマスク材１００１をパターニングする際のフォトリソグラフィの合わせ精度を考慮に入れて設計する必要がある。例えば合わせ精度が２μｍであるとすると、ベース領域９０４の形成に２μｍ程度、ソース領域９０５の形成に２μｍ程度、そしてチャネル長は最低１μｍ程度は必要となる。このため、チャネル長の設計寸法は、これらの値を全て加えた５μｍ程度としなくてはならない。すなわち、チャネル領域９０９の設計寸法にフォトリソグラフィの合わせ精度を考慮しなければならず、チャネル長を必要以上に長く設計しなくてはならなかった。
【００１１】
なお、この従来例では、ソース領域９０５を形成するために燐イオンを注入する前に、Ｐ型ベース領域９０４を形成するためにアルミニウムイオンの注入を先に行ったが、ソース領域９０５を形成するために燐イオンの注入を先に行った後、ベース領域９０４を形成するためにアルミニウムイオンの注入を行ってもよい。
【００１２】
次に、図１０（ｄ）に示す工程においては、マスク材１００１を除去した後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００１３】
最後に、図１０（ｅ）に示す工程においては、１２００℃程度での熱酸化によりゲート絶縁膜９０２を形成し、続いて例えば多結晶シリコンによりゲート電極９０３を形成する。さらに続いて、層間絶縁膜９０６としてＣＶＤ酸化膜を堆積する。
【００１４】
その後は特に図示しないが、層間絶縁膜９０６に対してソース領域９０５上にコンタクトホールを開孔し、ソース電極９０７を形成する。続いて、ＳｉＣ基板９００の裏面に金属膜を蒸着し、例えば６００〜１４００℃程度で金属膜を熱処理してオーミック電極となるドレイン電極９０８を形成し、図９に示す従来のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００１５】
【発明が解決しようとする課題】
以上説明したように、不純物拡散係数の小さいＳｉＣを用いて、イオン注入によってＰ型ベース領域９０４を形成する従来のＳｉＣプレーナ型ＭＯＳＦＥＴにおいては、Ｎ＋ 型ソース領域９０５に対してベース領域９０４を十分に深く形成することが困難になっていた。そのため、ドレイン電極９０８に高電圧が印加されたときに、Ｐ型ベース領域９０４でパンチスルー現象が起きやすくなるといった不具合を招いていた。
【００１６】
このパンチスルー現象を防ぐためには、Ｐ型ベース領域９０４の不純物濃度を十分高くする必要がある。しかし、Ｐ型ベース領域９０４の不純物濃度を高くすると、チャネル領域９０９の不純物濃度が高くなり、ゲートしきい値電圧が高くなるという問題が生じることになる。さらに、不純物散乱の増大によりチャネル移動度が低下し、チャネル抵抗が大きくなるといった問題もあった。
【００１７】
また、図１０（ｃ）に示す工程で説明したように、Ｐ型ベース領域９０４と
Ｎ＋ 型ソース領域９０５をセルフアライン（自己整合的）に形成できないため、チャネル長が長くなり、オン抵抗が大きくなるといった不具合を招いていた。
【００１８】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、しきい値電圧の変動を防止でき、かつパンチスルー現象が生じない高耐圧の炭化珪素半導体装置の製造方法およびその製造方法によって製造される炭化珪素半導体装置を提供することにある。
【００１９】
また、他の目的とするところは、アバランシェ耐量が大きく、ベース領域とソース領域を自己整合的に形成でき、製造工程が簡単でチャネル抵抗の小さい炭化珪素半導体装置の製造方法およびその製造方法によって製造される炭化珪素半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、炭化珪素半導体基板に形成されたドレイン領域と、低濃度ベース領域ならびに高濃度ベース領域からなるベース領域と、前記ベース領域中に形成されたソース領域と、前記ベース領域中に形成されたチャネル領域とを具備した炭化珪素半導体装置の製造方法において、前記炭化珪素半導体基板上にマスク材を堆積する第１の工程と、前記第１の工程で堆積されたマスク材をパターニングする第２の工程と、前記第２の工程でパターニングされたマスク材を介して前記炭化珪素半導体基板中に不純物をイオン注入して、前記低濃度ベース領域ならびに前記高濃度ベース領域を形成する第３の工程とを備え、前記第３の工程は、前記炭化珪素半導体基板の法線を軸として前記炭化珪素半導体基板を回転させながら、前記炭化珪素半導体基板の法線方向に対して傾斜させて不純物をイオン注入することを特徴とする。
【００２１】
【発明の効果】
本発明によれば、ベース領域内に高濃度ベース領域が形成されているので、ベース抵抗を小さくすることができる。これにより、寄生バイポーラトランジスタが動作しにくくなり、いわゆるアバランシェ耐量を大きくすることができる。また、チャネル領域は低濃度ベース領域中に形成されるため、ゲートしきい値電圧を小さくすることができる。さらに、チャネル領域は低濃度となるため、チャネル内における不純物散乱は小さくなり、チャネル移動度を大きくでき、その結果チャネル抵抗を小さくすることができる。また、高濃度ベース領域がソース領域の下部に広く形成できるので、ベース領域とドレイン領域との接合に高電界が印加されても高濃度ベース領域には空乏層が広がらず、パンチスルー現象を防止することができる。
【００２２】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００２３】
図１は本発明の一実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１では炭化珪素半導体装置の単位セルが３つ水平方向に連続して形成された構成を示しており、図１中Ａ１−Ａ１´及びＡ２−Ａ２´線によって単位セルに分離される。図１に示すように、高濃度Ｎ＋ 型ＳｉＣ基板１００上に、Ｎ− 型ＳｉＣエピタキシャル領域１０１が形成されている。エピタキシャル領域（ドレイン領域）１０１の表層部における所定領域には、Ｐ型低濃度ベース領域１０４およびＰ＋ 型高濃度ベース領域１１０と、Ｎ＋ 型ソース領域１０５が形成されている。Ｐ型低濃度ベース領域１０４内にはチャネル領域１０９が形成されている。また、Ｎ− 型ＳｉＣエピタキシャル領域１０１上には、ゲート絶縁膜１０２を介してゲート電極１０３が形成され、ゲート電極１０３は層間絶縁膜１０６により被覆されている。Ｎ＋ 型ソース領域１０５及びＰ＋ 型高濃度ベース領域１１０に接するようにソース電極１０７が形成されるとともに、Ｎ＋ 型ＳｉＣ基板１００の裏面にはドレイン電極１０８が形成されている。
【００２４】
次に、上記構成の炭化珪素半導体装置の動作について説明する。
【００２５】
なお、基本的な動作は図９に示すＳｉＣプレーナ型ＭＯＳＦＥＴの動作と同様である。ドレイン電極１０８とソース電極１０７との間に電圧が印加された状態において、ゲート電極１０３に正の電圧が印加されると、ゲート電極１０３に対向してＰ型低濃度ベース領域１０４内に形成されたチャネル領域１０９の表層にチャネルが形成される。その結果、電流がドレイン領域１０１からチャネル領域１０９、ソース領域１０７を経て、ソース電極１０９へと流れる。
【００２６】
一方、ゲート電極１０３に印加された電圧を取り去ると、チャネル領域１０９の表層に形成されたチャネルは消失する。その結果、ドレイン領域１０１からソース領域１０５へと電流が流れなくなり、ドレイン電極１０８とソース電極１０７との間は電気的に絶縁される。このような動作により、図１に示すＦＥＴは、スイッチング素子として機能することになる。
【００２７】
このような構成においては、ドレイン耐圧が大きくなるとＰ＋ 型高濃度ベース領域１１０とＮ− 型エピタキシャル領域１０１との接合界面からエピタキシャル領域１０１側に伸張する空乏層によって、Ｐ型低濃度ベース領域１０４およびゲート絶縁膜１０２に印加される電界が緩和される。そして素子の耐圧は、Ｐ＋ 型高濃度ベース領域１１０とＮ− 型エピタキシャル領域１０１間のＰＮ接合のアバランシェブレークダウンで決まるので、ドレイン耐圧が高くなる。
【００２８】
次に、図１に示す構成の炭化珪素半導体装置の製造方法の一実施形態を、図２（ａ）〜同図（ｇ）の製造工程断面図を参照して説明する。なお、以下に示す製造方法は、図１に示す単位セルの製造工程について説明したものである。
【００２９】
まず、図２（ａ）に示す工程においては、Ｎ＋ 型ＳｉＣ基板１００上に、例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３、厚さが１〜１００μｍのＮ− 型ＳｉＣエピタキシャル領域（ドレイン領域）１０１を形成する。
【００３０】
次に、図２（ｂ）に示す工程においては、エピタキシャル領域１０１に対して犠牲酸化を行った後その犠牲酸化膜を除去する。続いて例えばＣＶＤ酸化膜をマスク材として用い、このマスク材のパターン側壁に傾斜（テーパ）が設けられるようにテーパエッチングを行い、図２（ｂ）に示すようにマスクパターンの側壁に傾斜（テーパ）が形成されたマスク材２００を形成する。なお、ＣＶＤ酸化膜のテーパエッチングについては後述する。
【００３１】
ここで、ＳｉＣ基板１００の法線方向に対するパターン側壁の傾斜（テーパ）角度をθとすると、傾斜角度θは、低濃度ベース領域１０４および高濃度ベース領域１１０の深さやチャネル領域１０９の長さ、マスク材２００の厚さ、低濃度ベース領域１０４および高濃度ベース１１０を形成するの際にイオン注入する原子の種類、ならびにイオン注入時の角度等のプロセスおよびデバイス設計項目を勘案して決定されるが、例えば３０〜８０°程度が好ましい。
【００３２】
次に、図２（ｃ）に示す工程においては、側壁に傾斜が形成されたマスク材２００を用いて、ＳｉＣ基板１００を基板の法線を軸として回転させながら、法線方向に対して傾斜させて（この時のイオン注入傾斜角度をθとする）、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入する。
【００３３】
まず、任意の一方向から傾斜させてイオン注入を行うと、打ち込まれるイオンがマスク材２００に当たらないパターン開口部では、エピタキシャル領域１０１にアルミニウムイオンが導入され、Ｐ型低濃度ベース領域１０４が形成される。このとき打ち込まれるアルミニウムイオンの一部は、図２中に符号２０１で示す領域のようにマスク材２００のテーパ部分を一部貫通してエピタキシャル領域１０１に導入され、同じくＰ型低濃度ベース領域１０４を形成する。
【００３４】
次に、ＳｉＣ基板１００を回転させながら反対方向からのイオン注入を行う。この時打ち込まれるイオンがマスク材２００に当たらないパターン開口部では、エピタキシャル領域１０１にアルミニウムイオンが導入される。ＳｉＣ基板１００が回転する前にアルミニウムイオンが打ち込まれた領域に対して、再びアルミニウムイオンが導入された領域は不純物濃度が高くなり、Ｐ＋ 型高濃度ベース領域１１０を形成する。打ち込まれるアルミニウムイオンの一部は、図２中に符号２０１で示す領域のようにマスク材２００のテーパ部分を一部貫通してエピタキシャル領域１０１に導入され、同じくＰ型低濃度ベース領域１０４を形成する。
【００３５】
このように、パターン側壁にテーパが形成されたマスク材２００を用いて、ＳｉＣ基板１００を回転させながら傾斜をつけてイオン注入を行うことにより、図２（ｃ）に示すように、不純物濃度の低い低濃度Ｐ型ベース領域１０４と不純物濃度の高いＰ＋ 型高濃度ベース領域１１０を形成することができる。このとき、イオン注入傾斜角度は０〜９０°の範囲で任意に設定できるが、マスク材２００のテーパ角度θと同程度にしてイオン注入を行うようにすれば、マスク材２００のテーパラインを延長した方向に所定の深さのＰ＋ 型高濃度ベース領域１１０が形成されるので、素子の構造を容易に設計することができる。
【００３６】
次に、図２（ｄ）に示す工程においては、テーパが形成されたマスク材２００を用いて、例えば１００〜１０００℃の高温で燐イオンを１０ｋ〜１Ｍ
（ｅＶ）の加速電圧で多段注入し、Ｎ＋ 型ソース領域１０５を形成する。総ドーズ量は例えば１Ｅ１４〜１Ｅ１６／ｃｍ２ である。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００３７】
このとき、ソース領域１０５の外周のＰ型低濃度ベース領域１０４内には、チャネル領域１０９が形成される。ソース領域１０５とＰ型低濃度ベース領域１０４は、同一マスク材２００によりセルフアライン（自己整合的）に形成される。チャネル長は、マスク材２００のテーパ角度θと傾斜イオン注入角度α、およびイオン注入のエネルギーを考慮して設計されるものであり、チャネル長の設計は必要に応じて任意に行うことができる。したがって、チャネル長の設計にフォトリソグラフィの合わせ精度を考慮にいれる必要はなくなる。
【００３８】
次に、図２（ｅ）に示す工程においては、マスク材２００を除去した後、新たにフォトリソグラフィによりパターニングされたマスク材２０２を用いて、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入し、Ｐ＋ 型高濃度ベース領域１１０に対してコンタクト領域２０３を形成する。総ドーズ量は例えば１Ｅ１２〜１Ｅ１６／ｃｍ２ である。Ｐ型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。
【００３９】
次に、図２（ｆ）に示す工程においては、マスク材２０２を除去した後、例えば１０００〜１８００℃での熱処理を行い、注入した不純物を活性化させる。
【００４０】
最後に、図２（ｇ）に示す工程においては、ゲート絶縁膜１０２を１２００℃程度での熱酸化により形成し、続いて例えば多結晶シリコンによりゲート電極１０３形成し、その後層間絶縁膜１０６としてＣＶＤ酸化膜を堆積する。
【００４１】
その後は、特に図示しないが、層間絶縁膜１０６に対してコンタクトホールを開孔し、ソース電極１０７を形成する。また、ＳｉＣ基板１００の裏面にドレイン電極１０８として金属膜を蒸着し、例えば６００〜１４００℃程度で熱処理してオーミック電極とし、図１に示す炭化珪素半導体装置が完成する。
【００４２】
このように、パターン側壁に傾斜（テーパ）が設けられたマスク材２００を用いてＳｉＣ基板１００を回転させながら傾斜をつけてイオン注入を行うことにより、低濃度ベース領域１０４と高濃度ベース領域１１０からなるベース領域を形成するようにしているので、ベース領域内に高濃度のベース領域１１０が形成され、ベース抵抗を小さくすることができる。このため、ソース領域１０５、高濃度ベース領域１１０とエピタキシャル領域（ドレイン領域）１０１にて形成される寄生バイポーラトランジスタが動作しにくくなり、いわゆるアバランシェ耐量を大きくすることができる。
【００４３】
また、チャネル領域１０９は低濃度ベース領域１０４内に形成されるため、ゲートしきい値電圧を小さくできる。さらに、チャネル領域１０９は低濃度であるため、チャネル内における不純物散乱は小さくなり、チャネル移動度を大きくでき、その結果チャネル抵抗を小さくすることができる。なお、このような効果は、請求項１に記載の技術内容によって達成される効果に相当する。また、上記製造工程において製造される炭化珪素半導体装置においても、上述したと同様な効果を得ることができる。なお、このような効果は、請求項５に記載の技術内容によって達成される効果に相当する。
【００４４】
さらに、パターン側壁に傾斜（テーパ）が形成されたマスク材２００を介してイオン注入を行い、低濃度ベース領域１０４と高濃度ベース領域１１０からなるベース領域を形成するようにしたので、高濃度ベース領域１１０を広く形成することができる。したがって、高濃度ベース領域１１０がソース領域１０５の下部に広く形成され、高濃度ベース領域１１０とエピタキシャル領域１０１との接合面に高電界が印加されても、高濃度ベース領域１１０には空乏層が伸張しないため、パンチスルー現象を防止することができる。なお、このような効果は、請求項３に記載の技術内容によって達成される効果に相当する。また、パターン側壁に傾斜（テーパ）が形成されたマスク材２００を介してイオン注入を行い、低濃度ベース領域１０４と高濃度ベース領域１１０からなるベース領域を形成する製造方法により製造される炭化珪素半導体装置においても、上述したと同様な効果を得ることができる。なお、このような効果は、請求項７に記載の技術内容によって達成される効果に相当する。
【００４５】
さらにまた、上記製造方法においては、低濃度ベース領域１０４ならびに高濃度のベース領域１１０を形成するためのマスク材と、ソース領域１０５を形成するためのマスク材とを、同一マスク材で兼用するようにしているので、チャネル領域１０９の寸法設計においてマスクずれを見込んだデザイン設計が不要となり、製造プロセスの簡略化を図ることができる。なお、このような効果は、請求項４に記載の技術内容によって達成される効果に相当する。
【００４６】
また、上記製造方法により、低濃度ベース領域１０４ならびに高濃度ベース領域１１０とソース領域１０５が、同一マスク材を用いて自己整合的に形成される炭化珪素半導体装置においては、チャネル長の設計は必要に応じて任意に行うことができ、かつチャネル長の設計にフォトリソグラフィの合わせ精度を考慮にいれる必要はなくなる。さらに、チャネル長を従来のＳｉＣプレーナ型ＭＯＳＦＥＴよりも短くすることができるため、チャネル抵抗を小さくし素子のオン抵抗を低減することができる。なお、このような効果は、請求項８に記載の技術内容によって達成される効果に相当する。
【００４７】
次に、前述したＣＶＤ酸化膜のテーパエッチングについて、図３（ａ）〜同図（ｄ）の工程断面図を参照して詳細に説明する。
【００４８】
まず、図３（ａ）に示す工程においては、図２（ｂ）に示す工程で説明したように、エピタキシャル領域１０１に対して犠牲酸化を行って犠牲酸化膜を形成し、この犠牲酸化膜を除去した後のエピタキシャル領域１０１に対して、マスク材２００となるＣＶＤ酸化膜を例えば１．５μｍ程度堆積し、その上にフォトレジスト３００を塗布する。
【００４９】
次に、図３（ｂ）に示す工程においては、フォトレジスト３００の一部を選択的に露光後、有機溶剤によりパターニングを行い、残ったフォトレジスト３００を例えば１００℃程度の熱処理によりリフローし、図３（ｂ）に示すように側壁がなだらかなレジストパターン３０１を形成する。
【００５０】
次に、図３（ｃ）に示す工程においては、ＣＦ６ 、ＳＦ６ 、ＮＦ３ 、Ｃ２Ｆ６等のガスと酸素ガスを使用して、レジスタパターン３０１とＣＶＤ酸化膜２００のエッチングの選択比が１となるようにドライエッチングを行って、レジストパターン３０１の側壁の傾斜をＣＶＤ酸化膜２００に転写させる。
【００５１】
最後に、図３（ｄ）に示す工程においては、レジストパターン３０１を例えばアッシャー等で除去し、パターン側壁に傾斜（テーパ）が設けられたマスク材２００が完成する。
【００５２】
マスク材２００の傾斜（テーパ）角度θは、図３（ａ）に示すフォトレジスト３００をリフローさせる際の熱処理温度、時間、およびドライエッチングにおけるエッチングスピードによって決定される。
【００５３】
なお、テーパエッチング法としては、上述したレジストの後退を利用したドライエッチング法以外にも、例えばＣＨＦ３ ガスを使用してＳｉＣ基板の温度を０℃程度まで冷却し、上述したのと同様にフォトレジストマスクでＣＶＤ酸化膜のドライエッチングを行い、マスク材２００を形成してもよい。また、フォトレジストマスクを介してＣＶＤ酸化膜を例えばＨＦ溶液を用いてウエットエッチングすることによりＣＶＤ酸化膜は等方的にエッチングされ、ＣＶＤ酸化膜にアンダーカットを形成することができる。このような方法においても、マスク材２００にテーパを容易に形成することができる。
【００５４】
次に、図１に断面構造示す炭化珪素半導体装置の平面構造について、図４ならびに図５を参照して説明する。
【００５５】
図４ならびに図５は、図１に断面を示す炭化珪素半導体装置を上面からみた平面構造を示す図である。図１に示す断面構造は同じでも、図４と図５では異なる平面構造を有する。例えば図４に示す平面構造をセルアレイ型、図５に示す平面構造をストライプ型と呼ぶと、図４に示すセルアレイ型では、図４のＥ−Ｅ´線にもしくはＦ−Ｆ´線に沿った断面が図１に示す断面構造となるようにセルが配置されている。セルの最外周にはＰ型電界緩和領域（ガードリング）４００が形成され、ソース領域１０５にはＰ型のベースコンタクト領域４０１が形成されている。
【００５６】
一方、図５に示すストライプ型では、図５のＧ−Ｇ´線に沿った断面が図１に示す断面構造となり、同じく外周部にはガードリング５００が形成されている。
【００５７】
図２（ｃ）に示す工程で説明したように、ＳｉＣ基板１００を回転させながら傾斜をつけてイオン注入を行いＰ型ベース領域を形成する方法は、セルアレイ型、ストライプ型のどちらの平面構造に対しても適用可能である。さらに、ストライプ型の平面構造に対しては、以下に図６（ａ）〜同図（ｂ）を参照して説明するように、ＳｉＣ基板１００を回転させずに複数回イオン注入を行い、Ｐ型低濃度ベース領域１０４ならびにＰ＋ 型高濃度ベース領域１１０を形成するようにしてもよい。
【００５８】
次に、ＳｉＣ基板１００を回転させずに複数回イオン注入を行い、Ｐ型低濃度ベース領域１０４ならびにＰ＋ 型高濃度ベース領域１１０を形成する方法を、図６（ａ）〜同図（ｂ）を参照して説明する。
【００５９】
図６（ａ）に示す工程においては、テーパが形成されたマスク材２００を用いて、ＳｉＣ基板１００の法線方向に対して角度αだけ傾斜させて第１回目のイオン注入を行う（図５におけるＣ→Ｄの方向にイオン注入の方向ベクトルが傾斜される）。イオン注入は、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入する。このとき、打ち込まれるイオンがマスク材２００に当たらないパターン開口部では、エピタキシャル領域１０１にアルミニウムイオンが導入され、Ｐ型低濃度ベース領域１０４が形成される。打ち込まれるアルミニウムイオンの一部は、図６（ａ）中に符号２０１で示す領域のようにマスク材２００のテーパ部分を一部貫通してエピタキシャル領域１０１に導入され、同じくＰ型低濃度ベース領域１０４を形成する。
【００６０】
次に、図６（ｂ）に示す工程においては、ＳｉＣ基板１００の法線に対して、図６（ａ）に示す工程で行ったイオン注入の傾斜方向とは反対方向に傾斜させた状態（図５におけるＤ→Ｃの方向にイオン注入の方向ベクトルが傾斜される）で第２回目のイオン注入を行う。イオン注入は、例えば１００〜１０００℃の高温でアルミニウムイオンを１０ｋ〜１Ｍ（ｅＶ）の加速電圧で多段注入する。打ち込まれるイオンがマスク材に当たらないパターン開口部では、エピタキシャル領域１０１にアルミニウムイオンが導入される。このとき第１回目のイオン注入でアルミニウムイオンが打ち込まれた領域に対して、再びアルミニウムイオンが導入された領域は、不純物濃度が高くなってＰ＋ 型高濃度ベース領域１１０を形成する。打ち込まれるアルミニウムイオンの一部は、図６（ｂ）中に符号２０１で示す領域のようにマスク材２００のテーパ部分を一部貫通してエピタキシャル領域１０１に導入され、同じくＰ型低濃度ベース領域１０４を形成する。
【００６１】
このように、パターン側壁にテーパが形成されたマスク材２００を用いて、まず任意の一方向から傾斜させて第１回目のイオン注入を行った後、ＳｉＣ基板１００の法線に対して反対方向から傾斜させて第２回目のイオン注入を行うことにより、図６（ｂ）に示すように、不純物濃度の低いＰ型ベース領域１０４と不純物濃度の高いＰ＋ 型ベース領域１１０を形成することができる。
【００６２】
このとき、イオン注入傾斜角度は０〜９０°の範囲で任意に設定することができるが、マスク材２００のテーパ角度θと同程度にしてイオン注入を行うようにすれば、マスク材２００のテーパラインを延長した方向に所定深さのＰ＋ 型高濃度ベース領域１１０を形成することができるので、素子の構造が設計しやすくなる。
【００６３】
なお、図５に示すストライプ型の平面構造において、水平方向（Ｃ−Ｄ方向）に対して図６（ａ）〜同図（ｂ）で説明したような斜め方向から２回のイオン注入を行うと、Ｇ−Ｇ´線に沿った断面での断面構造は、図１に示す断面構造となるが、図５に示すＢ−Ｂ´線に沿った断面での断面構造では、Ｐ＋ 型高濃度ベース領域１１０は図７に示すように形成される。
【００６４】
一方、図５に示す平面構造において、図５に示す水平方向（Ｃ−Ｄ方向）に対して斜め方向から２回のイオン注入を行い、さらにＣ−Ｄ方向とは垂直の方向に対して斜め方向からの２回のイオン注入を、図６（ａ）〜同図（ｂ）で説明したと同様にして行えば、図５のＢ−Ｂ´線に沿った断面での断面構造では、Ｐ型低濃度ベース領域１０４ならびにＰ＋ 型高濃度ベース領域１１０は図８に示すように形成される。なお、平面構造は、使用用途に応じて任意に選択される。
【００６５】
上述したように、ＳｉＣ基板１００の法線方向に対して斜め方向からイオン注入を２回行って低濃度ベース領域１０４と高濃度ベース領域１１０とからなるベース領域を形成することにより、ベース領域内に高濃度ベース領域１１０が形成され、ベース抵抗を小さくすることができる。このため、ソース領域１０５、高濃度ベース領域１１０とエピタキシャル領域１０１にて形成される寄生バイポーラトランジスタが動作しにくくなり、いわゆるアバランシェ耐量を大きくすることができる。
【００６６】
また、チャネル領域１０９は低濃度ベース領域１０４内に形成されるため、ゲートしきい値電圧を小さくすることができる。チャネル領域１０９は低濃度であるため、チャネル内における不純物散乱は小さくなる。これにより、チャネル移動度が大きくなり、チャネル抵抗を小さくすることができる。なお、このような効果は、請求項２に記載の技術内容によって達成される効果に相当する。
【００６７】
さらに、ＳｉＣ基板１００の法線方向に対して斜め方向からイオン注入を２回行って低濃度ベース領域１０４と高濃度ベース領域１１０とからなるベース領域を形成した炭化珪素半導体装置においても、上記と同様の効果を得ることができる。なお、このような効果は、請求項６に記載の技術内容によって達成される効果に相当する。
【００６８】
上記実施形態で用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプであっても構わない。また、上記実施例では、すべてドレイン電極１０８をＳｉＣ基板１００の裏面に形成し、ソース電極１０７をＳｉＣ基板１００の表面に形成して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極１０８をソース電極１０７と同じくＳｉＣ基板１００の表面に形成して、電流を横方向に流す構造の電界効果トランジスタでも本発明は適用可能である。
【００６９】
また、上記実施形態においては、例えばドレイン領域１０１がＮ型、ベース領域１０４がＰ型となるような構成で説明したが、Ｎ型、Ｐ型の組み合わせはこの限りではなく、例えばドレイン領域１０１がＰ型となるように構成にしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図２】本発明の一実施形態に係る炭化珪素半導体装置の製造方法の工程を示す断面図である。
【図３】テーパエッチングの工程を示す断面図。
【図４】図１に示す装置の平面構造を示す図である。
【図５】図１に示す装置の他の平面構造を示す図である。
【図６】図５に示す平面構造における炭化珪素半導体装置の一製造方法の工程を示す断面図である。
【図７】図５におけるＢ−Ｂ´線に沿った断面構造を示す断面図である。
【図８】図５におけるＢ−Ｂ´線に沿った他の断面構造を示す断面図である。
【図９】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの構成を示す断面図である。
【図１０】従来のＳｉＣプレーナ型ＭＯＳＦＥＴの製造方法の工程を示す断面図である。
【符号の説明】
１００ Ｎ＋ 型ＳｉＣ基板
１０１ Ｎ− 型ＳｉＣエピタキシャル領域
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ Ｐ型低濃度ベース領域
１０５ Ｎ＋ 型ソース領域
１０６ 層間絶縁膜
１０７ ソース電極
１０８ ドレイン電極
１０９ チャネル領域
１１０ Ｐ＋ 型高濃度ベース領域
２００、２０２ マスク材
３００ フォトレジスト
４００ Ｐ型電界緩和領域（ガードリング）
４０１ Ｐ型ベースコンタクト領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a silicon carbide semiconductor device suitable for forming a high-speed / high-voltage switching element, and a silicon carbide semiconductor device manufactured by the manufacturing method.
[0002]
[Prior art]
Silicon carbide (hereinafter referred to as SiC) has a wide band gap and a maximum dielectric breakdown electric field that is an order of magnitude greater than that of silicon (hereinafter referred to as Si). Furthermore, the natural oxide of SiC is SiO 2 Thus, a thermal oxide film can be easily formed on the surface of SiC by the same method as Si. For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element of an electric vehicle, particularly as a high-power uni / bipolar element.
[0003]
FIG. 9 is a sectional view showing a general SiC planar type MOSFET structure. In FIG. 9, high concentration N + N on type SiC substrate 900 − A type SiC epitaxial region 901 is formed. The predetermined region in the surface layer portion of the epitaxial region 901 includes P − Mold base region 904 and N + A mold source region 905 is formed. A gate electrode 903 is formed on the epitaxial region 901 with a gate insulating film 902 interposed therebetween, and the gate electrode 903 is covered with an interlayer insulating film 906. P − Mold base region 904 and N + A source electrode 907 is formed in contact with the mold source region 905, and a drain electrode 908 is formed on the back surface of the SiC substrate 900.
[0004]
The operation of the planar MOSFET having such a structure is such that when a positive voltage is applied to the gate electrode 903 in a state where a voltage is applied between the drain electrode 908 and the source electrode 907, the planar MOSFET faces the gate electrode 903. A channel region 909 of an inversion layer is formed on the surface layer of the base region 904, and a current can flow from the drain electrode 908 to the source electrode 907. Further, the drain electrode 908 and the source electrode 907 are electrically insulated by removing the voltage applied to the gate electrode 903. By such an operation, the FET shown in FIG. 9 functions as a switching element.
[0005]
In the manufacture of such a high breakdown voltage device using SiC, since SiC has an impurity diffusion coefficient smaller by an order of magnitude than Si, the impurity region is formed by an ion implantation technique.
[0006]
Next, an example of a method of manufacturing the conventional SiC planar MOSFET shown in FIG. 9 will be described with reference to the manufacturing process cross-sectional views of FIGS.
[0007]
First, in the process shown in FIG. + For example, the impurity concentration is 1E14 to 1E18 cm on the type SiC substrate 900 -3 , N with a thickness of 1-100 μm − An epitaxial region 901 of type SiC is formed.
[0008]
Next, in the step shown in FIG. 10B, sacrificial oxidation is performed on the epitaxial region 901, a sacrificial oxide film is formed, and then the sacrificial oxide film is removed. Subsequently, the pattern sidewall is inclined (tapered). Using a mask material 1000 having no or small inclination, aluminum ions are implanted in a multistage manner at an acceleration voltage of 10 k to 1 M (eV) at a high temperature of, for example, 100 to 1000 ° C. at a high temperature of 10 to 1 M (eV). 904 is formed. The total dose is, for example, 1E12 to 1E16 / cm 2 It is. As the P-type impurity, boron, gallium, or the like may be used in addition to aluminum.
[0009]
Next, in the step shown in FIG. 10C, after the mask material 1000 is removed, the mask material 1001 having no inclination (taper) on the pattern side wall or a small inclination is used, for example, at a high temperature of 100 to 1000 ° C. Phosphorus ions are implanted in a multistage manner at an acceleration voltage of 10 k to 1 M (eV) perpendicular to the SiC substrate 900, and N + A mold source region 905 is formed. The total dose is, for example, 1E14 to 1E16 / cm 2 It is. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
[0010]
In the step shown in FIG. 10C, the channel region 909 is formed in the P-type base region 904. The design dimensions of the channel region 909 are the mask material 1000 and the mask material 1001 because the source region 905 and the P-type base region 904 formed in the step shown in FIG. 10C are formed using different mask materials. It is necessary to design in consideration of the alignment accuracy of photolithography when patterning the film. For example, if the alignment accuracy is 2 μm, about 2 μm is required for forming the base region 904, about 2 μm is required for forming the source region 905, and the channel length is at least about 1 μm. For this reason, the design dimension of the channel length must be about 5 μm including all these values. That is, the alignment accuracy of photolithography must be considered in the design dimension of the channel region 909, and the channel length must be designed longer than necessary.
[0011]
In this conventional example, before the phosphorus ions are implanted to form the source region 905, the aluminum ions are implanted first to form the P-type base region 904. However, the source region 905 is formed. For this purpose, phosphorus ions may be implanted first, and then aluminum ions may be implanted to form the base region 904.
[0012]
Next, in the step shown in FIG. 10D, after removing the mask material 1001, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
[0013]
Finally, in the step shown in FIG. 10E, a gate insulating film 902 is formed by thermal oxidation at about 1200 ° C., and then a gate electrode 903 is formed from, for example, polycrystalline silicon. Subsequently, a CVD oxide film is deposited as an interlayer insulating film 906.
[0014]
Thereafter, although not particularly illustrated, a contact hole is formed on the source region 905 in the interlayer insulating film 906 to form a source electrode 907. Subsequently, a metal film is deposited on the back surface of the SiC substrate 900, and the metal film is heat-treated at, for example, about 600 to 1400 ° C. to form the drain electrode 908 to be an ohmic electrode. Complete.
[0015]
[Problems to be solved by the invention]
As described above, in the conventional SiC planar MOSFET in which the P-type base region 904 is formed by ion implantation using SiC having a small impurity diffusion coefficient, N + It has been difficult to form the base region 904 sufficiently deep with respect to the mold source region 905. For this reason, when a high voltage is applied to the drain electrode 908, there is a problem that a punch-through phenomenon is likely to occur in the P-type base region 904.
[0016]
In order to prevent this punch-through phenomenon, the impurity concentration of the P-type base region 904 needs to be sufficiently high. However, when the impurity concentration of the P-type base region 904 is increased, the impurity concentration of the channel region 909 is increased, resulting in a problem that the gate threshold voltage is increased. Further, there is a problem that channel mobility is lowered due to increase in impurity scattering and channel resistance is increased.
[0017]
Further, as described in the process shown in FIG. 10C, the P-type base region 904 and
N + Since the type source region 905 cannot be formed in a self-aligned manner (self-alignment), the channel length is increased and the on-resistance is increased.
[0018]
Accordingly, the present invention has been made in view of the above, and an object of the present invention is to provide a method of manufacturing a high breakdown voltage silicon carbide semiconductor device that can prevent fluctuations in threshold voltage and does not cause a punch-through phenomenon. Another object of the present invention is to provide a silicon carbide semiconductor device manufactured by the manufacturing method.
[0019]
Another object is to provide a method of manufacturing a silicon carbide semiconductor device having a large avalanche resistance, capable of forming a base region and a source region in a self-aligned manner, having a simple manufacturing process and low channel resistance, and a manufacturing method thereof. An object of the present invention is to provide a silicon carbide semiconductor device.
[0020]
[Means for Solving the Problems]
In order to achieve the above object, means for solving the problems of the present invention includes: a drain region formed in a silicon carbide semiconductor substrate; a base region comprising a low concentration base region and a high concentration base region; In a method for manufacturing a silicon carbide semiconductor device comprising a formed source region and a channel region formed in the base region, a first step of depositing a mask material on the silicon carbide semiconductor substrate; A second step of patterning the mask material deposited in step 1; and ion implantation of impurities into the silicon carbide semiconductor substrate through the mask material patterned in the second step, to form the low concentration base A third step of forming a region and the high-concentration base region, wherein the third step includes the silicon carbide semiconductor substrate as a normal line and the silicon carbide semiconductor substrate as an axis. While rotating the conductive substrate, the impurity is tilted, characterized in that the ion implantation with respect to the normal direction of the silicon carbide semiconductor substrate.
[0021]
【The invention's effect】
According to the present invention, since the high concentration base region is formed in the base region, the base resistance can be reduced. As a result, the parasitic bipolar transistor becomes difficult to operate, and the so-called avalanche resistance can be increased. Further, since the channel region is formed in the low concentration base region, the gate threshold voltage can be reduced. Further, since the channel region has a low concentration, the impurity scattering in the channel is reduced, and the channel mobility can be increased. As a result, the channel resistance can be reduced. In addition, since the high-concentration base region can be formed widely below the source region, even if a high electric field is applied to the junction between the base region and the drain region, the depletion layer does not spread in the high-concentration base region, thus preventing punch-through phenomenon. can do.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0023]
FIG. 1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to one embodiment of the present invention. FIG. 1 shows a configuration in which three unit cells of a silicon carbide semiconductor device are continuously formed in the horizontal direction, and the unit cells are separated by A1-A1 ′ and A2-A2 ′ lines in FIG. As shown in FIG. + N type SiC substrate 100 with N − A type SiC epitaxial region 101 is formed. The predetermined region in the surface layer portion of the epitaxial region (drain region) 101 includes a P-type low concentration base region 104 and P + Mold high concentration base region 110, N + A mold source region 105 is formed. A channel region 109 is formed in the P-type low concentration base region 104. N − A gate electrode 103 is formed on the type SiC epitaxial region 101 via a gate insulating film 102, and the gate electrode 103 is covered with an interlayer insulating film 106. N + Type source region 105 and P + A source electrode 107 is formed in contact with the mold high concentration base region 110 and N + Drain electrode 108 is formed on the back surface of type SiC substrate 100.
[0024]
Next, the operation of the silicon carbide semiconductor device having the above configuration will be described.
[0025]
The basic operation is the same as that of the SiC planar MOSFET shown in FIG. When a positive voltage is applied to the gate electrode 103 in a state where a voltage is applied between the drain electrode 108 and the source electrode 107, it is formed in the P-type low concentration base region 104 so as to face the gate electrode 103. A channel is formed in the surface layer of the channel region 109. As a result, current flows from the drain region 101 to the source electrode 109 via the channel region 109 and the source region 107.
[0026]
On the other hand, when the voltage applied to the gate electrode 103 is removed, the channel formed in the surface layer of the channel region 109 disappears. As a result, no current flows from the drain region 101 to the source region 105, and the drain electrode 108 and the source electrode 107 are electrically insulated. By such an operation, the FET shown in FIG. 1 functions as a switching element.
[0027]
In such a configuration, when the drain withstand voltage increases, P + Mold high concentration base region 110 and N − The electric field applied to the P-type low concentration base region 104 and the gate insulating film 102 is relieved by the depletion layer extending from the junction interface with the type epitaxial region 101 to the epitaxial region 101 side. The breakdown voltage of the element is P + Mold high concentration base region 110 and N − Since it is determined by the avalanche breakdown of the PN junction between the type epitaxial regions 101, the drain breakdown voltage is increased.
[0028]
Next, one embodiment of a method for manufacturing a silicon carbide semiconductor device having the configuration shown in FIG. 1 will be described with reference to the manufacturing process sectional views of FIGS. In addition, the manufacturing method shown below demonstrates the manufacturing process of the unit cell shown in FIG.
[0029]
First, in the process shown in FIG. + On the type SiC substrate 100, for example, the impurity concentration is 1E14 to 1E18 cm -3 , N with a thickness of 1-100 μm − A type SiC epitaxial region (drain region) 101 is formed.
[0030]
Next, in the step shown in FIG. 2B, after sacrificial oxidation is performed on the epitaxial region 101, the sacrificial oxide film is removed. Subsequently, for example, a CVD oxide film is used as a mask material, and taper etching is performed so that an inclination (taper) is provided on the pattern side wall of the mask material. ) Is formed. The taper etching of the CVD oxide film will be described later.
[0031]
Here, when the inclination (taper) angle of the pattern side wall with respect to the normal direction of the SiC substrate 100 is θ, the inclination angle θ is the depth of the low concentration base region 104 and the high concentration base region 110, the length of the channel region 109, It is determined in consideration of process and device design items such as the thickness of the mask material 200, the type of atoms to be ion-implanted when forming the low-concentration base region 104 and the high-concentration base 110, and the angle at the time of ion implantation. However, for example, about 30 to 80 ° is preferable.
[0032]
Next, in the step shown in FIG. 2C, the mask material 200 having an inclination formed on the side wall is used to incline the normal direction while rotating the SiC substrate 100 about the normal line of the substrate. (The ion implantation inclination angle at this time is assumed to be θ), and aluminum ions are implanted at a high temperature of, for example, 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV).
[0033]
First, when ion implantation is performed while tilting from an arbitrary direction, aluminum ions are introduced into the epitaxial region 101 in the pattern opening where the implanted ions do not hit the mask material 200, and the P-type low concentration base region 104 is formed. Is done. A part of the aluminum ions implanted at this time is introduced into the epitaxial region 101 through a part of the taper portion of the mask material 200 as shown by a reference numeral 201 in FIG. Form.
[0034]
Next, while the SiC substrate 100 is rotated, ion implantation is performed from the opposite direction. In the pattern opening where the ions implanted at this time do not hit the mask material 200, aluminum ions are introduced into the epitaxial region 101. Compared to the region where aluminum ions are implanted before the SiC substrate 100 rotates, the region where the aluminum ions are introduced again has a higher impurity concentration, and P + A mold high concentration base region 110 is formed. A part of the implanted aluminum ions is introduced into the epitaxial region 101 through a part of the taper portion of the mask material 200 as shown by a reference numeral 201 in FIG. 2 to form a P-type low concentration base region 104. To do.
[0035]
In this way, by using the mask material 200 having a taper formed on the pattern side wall and performing ion implantation while tilting the SiC substrate 100 while rotating it, as shown in FIG. Low low concentration P-type base region 104 and high impurity concentration P + A mold high concentration base region 110 can be formed. At this time, the ion implantation inclination angle can be arbitrarily set in the range of 0 to 90 °, but if the ion implantation is performed at the same degree as the taper angle θ of the mask material 200, the taper line of the mask material 200 is extended. P with a predetermined depth in the direction + Since the mold high-concentration base region 110 is formed, the device structure can be easily designed.
[0036]
Next, in the step shown in FIG. 2D, phosphorus ions are converted to 10 k to 1 M at a high temperature of, for example, 100 to 1000 ° C. using a mask material 200 having a taper.
(EV) accelerating voltage multi-stage injection, N + A mold source region 105 is formed. The total dose is, for example, 1E14 to 1E16 / cm 2 It is. As the N-type impurity, nitrogen, arsenic, or the like may be used in addition to phosphorus.
[0037]
At this time, a channel region 109 is formed in the P-type low concentration base region 104 on the outer periphery of the source region 105. The source region 105 and the P-type low-concentration base region 104 are formed by self-alignment (self-alignment) using the same mask material 200. The channel length is designed in consideration of the taper angle θ and the tilted ion implantation angle α of the mask material 200 and the ion implantation energy, and the channel length can be arbitrarily designed as necessary. Therefore, it is not necessary to consider the alignment accuracy of photolithography in the channel length design.
[0038]
Next, in the step shown in FIG. 2 (e), after removing the mask material 200, using the mask material 202 newly patterned by photolithography, aluminum ions are added at a high temperature of, for example, 100 to 1000 ° C. Multi-stage injection with an acceleration voltage of 1M (eV), P + A contact region 203 is formed in the mold high concentration base region 110. The total dose is, for example, 1E12 to 1E16 / cm 2 It is. As the P-type impurity, boron or gallium may be used in addition to aluminum.
[0039]
Next, in the step shown in FIG. 2F, after removing the mask material 202, heat treatment is performed at 1000 to 1800 ° C., for example, to activate the implanted impurities.
[0040]
Finally, in the step shown in FIG. 2G, the gate insulating film 102 is formed by thermal oxidation at about 1200 ° C., then the gate electrode 103 is formed from, for example, polycrystalline silicon, and then the interlayer insulating film 106 is formed by CVD. An oxide film is deposited.
[0041]
Thereafter, although not particularly shown, a contact hole is formed in the interlayer insulating film 106 to form a source electrode 107. Further, a metal film is deposited as a drain electrode 108 on the back surface of the SiC substrate 100, and is heat-treated at, for example, about 600 to 1400 ° C. to form an ohmic electrode, thereby completing the silicon carbide semiconductor device shown in FIG.
[0042]
In this way, by performing the ion implantation while tilting the SiC substrate 100 while rotating the SiC substrate 100 using the mask material 200 having the slope (taper) on the pattern side wall, the low-concentration base region 104 and the high-concentration base region 110. Thus, the base region 110 having a high concentration is formed in the base region, and the base resistance can be reduced. Therefore, the parasitic bipolar transistor formed by the source region 105, the high concentration base region 110, and the epitaxial region (drain region) 101 becomes difficult to operate, and the so-called avalanche resistance can be increased.
[0043]
Further, since the channel region 109 is formed in the low concentration base region 104, the gate threshold voltage can be reduced. Further, since the channel region 109 has a low concentration, impurity scattering in the channel is reduced, channel mobility can be increased, and channel resistance can be decreased as a result. Such an effect corresponds to the effect achieved by the technical content described in claim 1. Also, the same effect as described above can be obtained in the silicon carbide semiconductor device manufactured in the manufacturing process. Such an effect corresponds to the effect achieved by the technical content described in claim 5.
[0044]
Further, since the ion implantation is performed through the mask material 200 having the inclination (taper) on the side wall of the pattern to form the base region including the low concentration base region 104 and the high concentration base region 110, the high concentration base is formed. The region 110 can be formed widely. Therefore, even if the high-concentration base region 110 is formed widely under the source region 105 and a high electric field is applied to the junction surface between the high-concentration base region 110 and the epitaxial region 101, a depletion layer is formed in the high-concentration base region 110. Since it does not stretch, the punch-through phenomenon can be prevented. Such an effect corresponds to the effect achieved by the technical content described in claim 3. Further, silicon carbide manufactured by a manufacturing method in which ion implantation is performed through a mask material 200 in which an inclination (taper) is formed on a pattern side wall to form a base region composed of a low concentration base region 104 and a high concentration base region 110. Also in the semiconductor device, the same effect as described above can be obtained. Such an effect corresponds to the effect achieved by the technical content of the seventh aspect.
[0045]
Furthermore, in the above manufacturing method, the mask material for forming the low-concentration base region 104 and the high-concentration base region 110 and the mask material for forming the source region 105 are shared by the same mask material. Therefore, it is not necessary to design the channel region 109 in a dimension design that allows for mask misalignment, and the manufacturing process can be simplified. Such an effect corresponds to the effect achieved by the technical content described in claim 4.
[0046]
Further, in the silicon carbide semiconductor device in which the low-concentration base region 104 and the high-concentration base region 110 and the source region 105 are formed in a self-aligned manner using the same mask material by the above manufacturing method, the channel length design is necessary. The channel length can be arbitrarily determined according to the photolithography, and it is not necessary to consider the alignment accuracy of photolithography. Further, since the channel length can be made shorter than that of the conventional SiC planar MOSFET, the channel resistance can be reduced and the on-resistance of the element can be reduced. Such an effect corresponds to the effect achieved by the technical content described in claim 8.
[0047]
Next, the above-described taper etching of the CVD oxide film will be described in detail with reference to the process cross-sectional views of FIGS.
[0048]
First, in the step shown in FIG. 3A, as described in the step shown in FIG. 2B, sacrificial oxidation is performed on the epitaxial region 101 to form a sacrificial oxide film. A CVD oxide film to be a mask material 200 is deposited on the epitaxial region 101 after the removal, for example, about 1.5 μm, and a photoresist 300 is applied thereon.
[0049]
Next, in the step shown in FIG. 3B, after selectively exposing a part of the photoresist 300, patterning is performed with an organic solvent, and the remaining photoresist 300 is reflowed by a heat treatment of about 100 ° C., for example. As shown in FIG. 3B, a resist pattern 301 having a gentle side wall is formed.
[0050]
Next, in the process shown in FIG. 6 , SF 6 , NF 3 , C 2 F 6 Etc. and oxygen gas are used to perform dry etching so that the etching selectivity of the register pattern 301 and the CVD oxide film 200 is 1, and the inclination of the sidewall of the resist pattern 301 is transferred to the CVD oxide film 200. Let
[0051]
Finally, in the step shown in FIG. 3D, the resist pattern 301 is removed by, for example, an asher, and the mask material 200 having a slope (taper) on the pattern side wall is completed.
[0052]
The inclination (taper) angle θ of the mask material 200 is determined by the heat treatment temperature and time when the photoresist 300 shown in FIG. 3A is reflowed, and the etching speed in dry etching.
[0053]
As the taper etching method, other than the above-described dry etching method using resist receding, for example, CHF 3 The mask material 200 may be formed by cooling the temperature of the SiC substrate to about 0 ° C. using a gas and performing dry etching of the CVD oxide film with a photoresist mask in the same manner as described above. Further, the CVD oxide film is isotropically etched by wet etching the CVD oxide film using, for example, an HF solution through a photoresist mask, and an undercut can be formed in the CVD oxide film. Even in such a method, the mask material 200 can be easily tapered.
[0054]
Next, the planar structure of the silicon carbide semiconductor device shown in cross-sectional structure in FIG. 1 will be described with reference to FIGS. 4 and 5.
[0055]
4 and 5 are diagrams showing a planar structure of the silicon carbide semiconductor device whose cross section is shown in FIG. Although the cross-sectional structure shown in FIG. 1 is the same, FIGS. 4 and 5 have different planar structures. For example, if the planar structure shown in FIG. 4 is called a cell array type, and the planar structure shown in FIG. 5 is called a stripe type, the cell array type shown in FIG. 4 is along the EE ′ line or the FF ′ line in FIG. The cells are arranged so that the cross section has the cross sectional structure shown in FIG. A P-type electric field relaxation region (guard ring) 400 is formed in the outermost periphery of the cell, and a P-type base contact region 401 is formed in the source region 105.
[0056]
On the other hand, in the stripe type shown in FIG. 5, the cross section taken along the line GG ′ of FIG. 5 has the cross sectional structure shown in FIG. 1, and a guard ring 500 is also formed on the outer periphery.
[0057]
As described in the process shown in FIG. 2 (c), the method of forming the P-type base region by performing the ion implantation while tilting the SiC substrate 100 while rotating the SiC substrate 100 has a planar structure of either a cell array type or a stripe type. It can also be applied to. Further, for the stripe-type planar structure, ion implantation is performed a plurality of times without rotating the SiC substrate 100 as described with reference to FIGS. Type low concentration base region 104 and P + The mold high concentration base region 110 may be formed.
[0058]
Next, ion implantation is performed a plurality of times without rotating the SiC substrate 100, and the P-type low-concentration base region 104 and P + A method for forming the mold high-concentration base region 110 will be described with reference to FIGS.
[0059]
In the step shown in FIG. 6A, the first ion implantation is performed by using the mask material 200 having a taper to be inclined by an angle α with respect to the normal direction of the SiC substrate 100 (FIG. 5). The direction vector of ion implantation is inclined in the direction of C → D in FIG. In the ion implantation, for example, aluminum ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV). At this time, in the pattern opening where the implanted ions do not hit the mask material 200, aluminum ions are introduced into the epitaxial region 101, and the P-type low concentration base region 104 is formed. A part of the implanted aluminum ions is introduced into the epitaxial region 101 through a part of the taper portion of the mask material 200 as shown by a reference numeral 201 in FIG. 104 is formed.
[0060]
Next, in the step shown in FIG. 6B, the normal direction of the SiC substrate 100 is inclined in a direction opposite to the inclination direction of the ion implantation performed in the step shown in FIG. The second ion implantation is performed at the direction of D → C in FIG. In the ion implantation, for example, aluminum ions are implanted at a high temperature of 100 to 1000 ° C. at an acceleration voltage of 10 k to 1 M (eV). Aluminum ions are introduced into the epitaxial region 101 in the pattern opening where the implanted ions do not hit the mask material. At this time, the region where the aluminum ions are introduced again in the region where the aluminum ions are implanted by the first ion implantation has a higher impurity concentration and P + A mold high concentration base region 110 is formed. A part of the implanted aluminum ions is introduced into the epitaxial region 101 through a part of the taper portion of the mask material 200 like the region denoted by reference numeral 201 in FIG. 104 is formed.
[0061]
As described above, the mask material 200 having a taper formed on the side wall of the pattern is used to first incline from one arbitrary direction and the first ion implantation is performed, and then the direction opposite to the normal line of the SiC substrate 100 As shown in FIG. 6 (b), the second ion implantation is performed while tilting from the P-type base region 104 having a low impurity concentration and P having a high impurity concentration. + A mold base region 110 can be formed.
[0062]
At this time, the ion implantation inclination angle can be arbitrarily set in the range of 0 to 90 °. However, if the ion implantation is performed at the same degree as the taper angle θ of the mask material 200, the taper of the mask material 200 is increased. P with a predetermined depth in the direction of extending the line + Since the mold high-concentration base region 110 can be formed, the device structure can be easily designed.
[0063]
In the stripe type planar structure shown in FIG. 5, the ion implantation is performed twice from the oblique direction as described in FIGS. 6A to 6B with respect to the horizontal direction (CD direction). The cross-sectional structure taken along the line GG ′ is the cross-sectional structure shown in FIG. 1, but the cross-sectional structure taken along the line BB ′ shown in FIG. + The mold high concentration base region 110 is formed as shown in FIG.
[0064]
On the other hand, in the planar structure shown in FIG. 5, ion implantation is performed twice from the oblique direction with respect to the horizontal direction (CD direction) shown in FIG. 5, and further, oblique to the direction perpendicular to the CD direction. If the ion implantation from the direction is performed twice in the same manner as described with reference to FIGS. 6A to 6B, the cross-sectional structure taken along the line BB ′ in FIG. Type low concentration base region 104 and P + The mold high concentration base region 110 is formed as shown in FIG. The planar structure is arbitrarily selected according to the intended use.
[0065]
As described above, ion implantation is performed twice from the oblique direction with respect to the normal direction of SiC substrate 100 to form a base region composed of low-concentration base region 104 and high-concentration base region 110. A high-concentration base region 110 is formed on the substrate, and the base resistance can be reduced. For this reason, the parasitic bipolar transistor formed in the source region 105, the high-concentration base region 110, and the epitaxial region 101 becomes difficult to operate, and so-called avalanche resistance can be increased.
[0066]
Further, since the channel region 109 is formed in the low-concentration base region 104, the gate threshold voltage can be reduced. Since the channel region 109 has a low concentration, impurity scattering in the channel is reduced. As a result, the channel mobility increases and the channel resistance can be reduced. Such an effect corresponds to the effect achieved by the technical content described in claim 2.
[0067]
Further, in the silicon carbide semiconductor device in which the base region composed of the low concentration base region 104 and the high concentration base region 110 is formed by performing ion implantation twice from the oblique direction with respect to the normal direction of the SiC substrate 100, Similar effects can be obtained. Such an effect corresponds to the effect achieved by the technical content described in claim 6.
[0068]
The polytype of silicon carbide (SiC) used in the above embodiment is typically 4H, but other polytypes such as 6H and 3C may be used. In the above embodiment, the drain electrode 108 is formed on the back surface of the SiC substrate 100, the source electrode 107 is formed on the surface of the SiC substrate 100, and the silicon carbide semiconductor device has a structure in which current flows vertically in the element. As described above, for example, the present invention can be applied to a field effect transistor having a structure in which the drain electrode 108 is formed on the surface of the SiC substrate 100 similarly to the source electrode 107 and current flows laterally.
[0069]
In the above embodiment, the drain region 101 is N-type and the base region 104 is P-type. However, the combination of the N-type and P-type is not limited to this. You may comprise so that it may become a P type.
[Brief description of the drawings]
1 is a cross-sectional view showing a configuration of a silicon carbide semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross sectional view showing a process of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a taper etching process.
4 is a diagram showing a planar structure of the apparatus shown in FIG. 1;
FIG. 5 is a view showing another planar structure of the apparatus shown in FIG. 1;
6 is a cross sectional view showing a step in a method for manufacturing the silicon carbide semiconductor device in the planar structure shown in FIG. 5. FIG.
7 is a cross-sectional view showing a cross-sectional structure along the line BB ′ in FIG. 5;
8 is a cross-sectional view showing another cross-sectional structure along the line BB ′ in FIG. 5;
FIG. 9 is a cross-sectional view showing a configuration of a conventional SiC planar MOSFET.
FIG. 10 is a cross-sectional view showing a process of a conventional method for manufacturing a SiC planar MOSFET.
[Explanation of symbols]
100 N + Type SiC substrate
101 N − Type SiC epitaxial region
102 Gate insulation film
103 Gate electrode
104 P-type low concentration base region
105 N + Type source area
106 Interlayer insulation film
107 Source electrode
108 Drain electrode
109 channel region
110 P + Mold high concentration base region
200, 202 Mask material
300 photoresist
400 P-type electric field relaxation region (guard ring)
401 P-type base contact region

Claims (8)

炭化珪素半導体基板に形成されたドレイン領域と、低濃度ベース領域ならびに高濃度ベース領域からなるベース領域と、前記ベース領域中に形成されたソース領域と、前記ベース領域ならびに前記ソース領域上に形成されたゲート電極と、前記低濃度ベース領域中に形成されたチャネル領域とを具備した炭化珪素半導体装置の製造方法において、
前記炭化珪素半導体基板上にマスク材を堆積する第１の工程と、
前記第１の工程で堆積されたマスク材をパターニングする第２の工程と、
前記第２の工程でパターニングされたマスク材を介して前記炭化珪素半導体基板中に不純物をイオン注入して、前記低濃度ベース領域ならびに前記高濃度ベース領域を形成する第３の工程とを備え、
前記第３の工程は、前記炭化珪素半導体基板の法線を軸として前記炭化珪素半導体基板を回転させながら、前記炭化珪素半導体基板の法線方向に対して傾斜させて不純物をイオン注入する
ことを特徴とする炭化珪素半導体装置の製造方法。A drain region formed in the silicon carbide semiconductor substrate, a base region composed of a low-concentration base region and a high-concentration base region, a source region formed in the base region, and formed on the base region and the source region In a method for manufacturing a silicon carbide semiconductor device comprising a gate electrode and a channel region formed in the low-concentration base region,
A first step of depositing a mask material on the silicon carbide semiconductor substrate;
A second step of patterning the mask material deposited in the first step;
A third step of forming the low-concentration base region and the high-concentration base region by ion-implanting impurities into the silicon carbide semiconductor substrate through the mask material patterned in the second step,
In the third step, impurities are ion-implanted while being tilted with respect to the normal direction of the silicon carbide semiconductor substrate while rotating the silicon carbide semiconductor substrate around the normal line of the silicon carbide semiconductor substrate. A method for manufacturing a silicon carbide semiconductor device. 炭化珪素半導体基板に形成されたドレイン領域と、低濃度ベース領域ならびに高濃度ベース領域からなるベース領域と、前記ベース領域中に形成されたソース領域と、前記ベース領域ならびに前記ソース領域上に形成されたゲート電極と、前記低濃度ベース領域中に形成されたチャネル領域とを具備した炭化珪素半導体装置の製造方法において、
前記炭化珪素半導体基板上にマスク材を堆積する第１の工程と、
前記第１の工程で堆積されたマスク材をパターニングする第２の工程と、
前記第２の工程でパターニングされたマスク材を介して前記炭化珪素半導体基板中に不純物をイオン注入して、前記低濃度ベース領域ならびに前記高濃度ベース領域を形成する第３の工程とを備え、
前記第３の工程は、前記炭化珪素半導体基板の法線方向に対して傾斜させて第１回目のイオン注入を行う工程と、
前記炭化珪素半導体基板の法線方向に対して、前記第１回目のイオン注入の傾斜とは反対方向に傾斜させた状態で第２回目のイオン注入を行う工程との、少なくとも２回のイオン注入を行う工程からなる
ことを特徴とする炭化珪素半導体装置の製造方法。A drain region formed in the silicon carbide semiconductor substrate, a base region composed of a low-concentration base region and a high-concentration base region, a source region formed in the base region, and formed on the base region and the source region In a method for manufacturing a silicon carbide semiconductor device comprising a gate electrode and a channel region formed in the low-concentration base region,
A first step of depositing a mask material on the silicon carbide semiconductor substrate;
A second step of patterning the mask material deposited in the first step;
A third step of forming the low-concentration base region and the high-concentration base region by ion-implanting impurities into the silicon carbide semiconductor substrate through the mask material patterned in the second step,
The third step is a step of performing a first ion implantation while being inclined with respect to a normal direction of the silicon carbide semiconductor substrate;
At least two ion implantations including a step of performing a second ion implantation in a state inclined with respect to a normal direction of the silicon carbide semiconductor substrate in a direction opposite to the inclination of the first ion implantation. The manufacturing method of the silicon carbide semiconductor device characterized by comprising the process of performing. 前記マスク材は、テーパエッチングによりパターニングされて、前記マスク材のパターン側壁に傾斜（テーパ）が形成される
ことを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the mask material is patterned by taper etching, and an inclination (taper) is formed on a pattern side wall of the mask material. 前記低濃度ベース領域ならびに前記高濃度ベース領域を形成する際に使用されるマスク材と、前記半導体基板中に不純物をイオン注入して前記ソース領域を形成する際に使用されるマスク材とを、同一マスク材で兼用することを特徴とする請求項１，２又は３のいずれか１項に記載の炭化珪素半導体装置の製造方法。A mask material used when forming the low-concentration base region and the high-concentration base region, and a mask material used when forming the source region by ion implantation of impurities into the semiconductor substrate, The method for manufacturing a silicon carbide semiconductor device according to claim 1, wherein the same mask material is also used. 炭化珪素半導体基板中に形成されたドレイン領域と、
前記炭化珪素半導体基板の法線を軸として前記炭化珪素半導体基板を回転させながら、前記炭化珪素半導体基板の法線方向に対して傾斜させてイオン注入を行って形成された低濃度ベース領域ならびに高濃度ベース領域からなるベース領域と、
前記ベース領域に中に形成されたソース領域と、
前記ベース領域ならびに前記ソース領域上に形成されたゲート電極と、
前記低濃度ベース領域中に形成されたチャネル領域と
を具備することを特徴とする炭化珪素半導体装置。A drain region formed in the silicon carbide semiconductor substrate;
A low-concentration base region formed by performing ion implantation while tilting with respect to the normal direction of the silicon carbide semiconductor substrate while rotating the silicon carbide semiconductor substrate around the normal line of the silicon carbide semiconductor substrate A base region comprising a concentration base region;
A source region formed in the base region;
A gate electrode formed on the base region and the source region;
And a channel region formed in the low-concentration base region. 炭化珪素半導体基板中に形成されたドレイン領域と、
前記炭化珪素半導体基板の法線方向に対して傾斜させて第１回目のイオン注入を行い、さらに前記炭化珪素半導体基板の法線方向に対して前記第１回目のイオン注入の傾斜とは反対方向に傾斜させて第２回目のイオン注入を行って形成された低濃度ベース領域ならびに高濃度ベース領域からなるベース領域と、
前記ベース領域中に形成されたソース領域と、
前記ベース領域ならびに前記ソース領域上に形成されたゲート電極と、
前記低濃度ベース領域中に形成されたチャネル領域と
を具備することを特徴とする炭化珪素半導体装置。A drain region formed in the silicon carbide semiconductor substrate;
The first ion implantation is performed while being inclined with respect to the normal direction of the silicon carbide semiconductor substrate, and the direction opposite to the inclination of the first ion implantation with respect to the normal direction of the silicon carbide semiconductor substrate. A base region composed of a low concentration base region and a high concentration base region formed by performing a second ion implantation with a tilt of
A source region formed in the base region;
A gate electrode formed on the base region and the source region;
And a channel region formed in the low-concentration base region. 前記低濃度ベース領域ならびに高濃度ベース領域は、
パターン側壁に傾斜（テーパ）が設けられたマスク材を介して、前記炭化珪素半導体基板中に不純物をイオン注入して形成される
ことを特徴とする請求項５又は６に記載の炭化珪素半導体装置。The low concentration base region and the high concentration base region are:
7. The silicon carbide semiconductor device according to claim 5, wherein the silicon carbide semiconductor device is formed by ion-implanting impurities into the silicon carbide semiconductor substrate through a mask material having a slope (taper) provided on a pattern side wall. . 前記低濃度のベース領域ならびに前記高濃度のベース領域と前記ソース領域は、同一のマスク材を介して前記炭化珪素半導体基板中に不純物をイオン注入して自己整合的に形成される
ことを特徴とする請求項５，６又は７のいずれか１項に記載の炭化珪素半導体装置。The low-concentration base region and the high-concentration base region and the source region are formed in a self-aligned manner by implanting impurities into the silicon carbide semiconductor substrate through the same mask material. The silicon carbide semiconductor device according to any one of claims 5, 6, and 7.
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