JP3540691B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は縦型ＭＯＳＦＥＴ装置などの半導体装置に関し、特にトレンチ溝構造を有する半導体装置に関する。
【０００２】
【従来の技術】
最近の縦型ＭＯＳＦＥＴにおいては、構造的に低オン抵抗特性が得やすいことから、トレンチ溝内にゲート電極を埋め込んだ構造のいわゆるトレンチ型が注目されている。このようなトレンチ型構造を有する縦型ＭＯＳＦＥＴは、例えば特開平４−１４６６７４号公報、特開平５−３３５５８２号公報などにその構造及び製造工程の概略が開示されている。
【０００３】
このような縦型ＭＯＳＦＥＴの製造方法の一例を、図８乃至図９を用いて説明する。
【０００４】
第１工程：図８（Ａ）参照
Ｎ＋型半導体層１１ａとＮ型半導体層１１ｂとを有する半導体基板１１の表面に、Ｐ型の不純物を拡散してチャネル領域１２を形成する。半導体層１１ａ、１１ｂは共通のドレイン層となる。
【０００５】
第２工程：図８（Ｂ）参照
基板１１表面から異方性ドライエッチングによってトレンチ１３を形成する。トレンチ１３はチャネル領域１２を貫通してＮ型半導体層１１ｂに達する。半導体基板１１全体を熱処理して、トレンチ１３の側面と底面の半導体層表面に膜厚が８００Å程度のゲート酸化膜１４を形成する。
【０００６】
第３工程：図８（Ｃ）参照
全面にポリシリコン層を形成し、これをエッチバックすることにより、トレンチ１３の内部を埋設するゲート電極１５を形成する。
【０００７】
第４工程：図９（Ａ）参照
チャネル領域１２表面にＮ＋ソース領域１６とＰ＋コンタクト領域１７を形成し、更にゲート電極１５の上に絶縁膜１８を形成する。
【０００８】
第５工程：図９（Ｂ）参照
そして、ソース領域１６とコンタクト領域１７の両方にコンタクトするソース電極１９を形成する。
【０００９】
係る構造の縦型ＭＯＳＦＥＴにおいては、ゲート電極１５に所定のしきい値以上の電圧を与えることにより、Ｐ型のチャネル領域１２内のトレンチ１３に沿ってＮ型の反転層（チャネル）を形成し、Ｎ型半導体層１１ｂとＮ＋型のソース領域１６との間に電流路を形成する。これにより縦型ＭＯＳＦＥＴのソース・ドレイン間がオン状態となる。逆にゲート電極１５の電圧をしきい値以下とすることで、チャネル領域１２のＮ型の反転層がなくなり、縦型ＭＯＳＦＥＴのソース・ドレイン間がオフ状態となる。係る縦型ＭＯＳＦＥＴによれば、プレーナ型の縦型ＭＯＳＦＥＴに特有の接合型ＦＥＴ効果がないことから、そのオン抵抗を小さくできるという利点が生じる。
【００１０】
以上の製造方法において、第２工程で形成されるゲート酸化膜１４は、ＭＯＳＦＥＴ素子のしきい値を決定する重要な要素である。このしきい値は、主としてチャネル領域１２とゲート電極１５とで挟まれた部分のゲート酸化膜１５の膜厚ｔ１（図８（Ｂ）参照）で決定され、その膜厚が薄いほど、素子の電流駆動能力を向上できる。一方、トレンチ１３の底面におけるゲート酸化膜１４の膜厚ｔ２は、この素子のゲート・ドレイン間耐圧Ｖｄｇを決定する。この膜厚ｔ２が厚い程、ゲート・ドレイン間耐圧Ｖｄｇを増大できる。また、膜厚ｔ２は素子のゲート・ドレイン間容量Ｃｄｇを決定する要素でもある。
【００１１】
ところで、半導体業界では結晶面（１００）の半導体基板１１が多用されている。結晶面（１００）とは、ｘ軸＝［１００］軸と「１」で交わりｙ、ｚ軸とは無限大で交わる、即ち交わらない結晶面を意味する。
【００１２】
図１０は、この様な（１００）基板にトレンチ型ＭＯＳＦＥＴ素子を形成した場合の状態を示す斜視図である。トレンチ１３が矩形のチャネル領域１２の周囲を格子状に連続して取り囲んでいる。チャネル領域１２が正方形のような矩形で且つその形状が結晶面の方位に一致した場合、トレンチ１３の側面と底面に露出する半導体層の結晶面は、共に（１００）若しくはその近傍の結晶面（等価面）となる。この様に等価面であれば、熱酸化によるシリコン酸化膜の成長レートが同じであるので、ゲート酸化膜１４（図８（Ｂ）参照）の膜厚ｔ１とｔ２は、同じ膜厚となる。
【００１３】
【発明が解決しようとする課題】
しかしながら、素子の低しきい値化と大電流化を求めるには膜厚ｔ１を薄くしたい要求があるのに対し、素子のゲート・ドレイン間耐圧Ｖｄｇを大きく且つゲート・ドレイン間容量Ｃｄｇを小さくするためには、膜厚ｔ２を厚くしたいという相反する要求がある。これらは相反する要求ではあるが、例えばゲート酸化膜１４のピンホールなどに起因する耐圧不良の方が致命的な不良であるため、結局は膜厚ｔ２を優先した設計によって、素子の高性能化を阻害すると言う欠点があった。
【００１４】
【課題を解決するための手段】
本発明は上述した従来の欠点に鑑みなされたもので、半導体層に、側面と底面とを有するトレンチを形成し、前記側面の半導体層表面と前記底面の半導体層表面に絶縁膜を形成した半導体装置であって、
前記側面の半導体層表面の絶縁膜の成長レートに対して、前記底面の半導体層の絶縁膜の成長レートが大であるように、両者の結晶面が選択されていることを特徴とするものである。
【００１５】
【発明の実施の形態】
以下、本発明の一実施の形態を、図面を参照して説明する。
【００１６】
第１の実施の形態
第１工程：図１（Ａ）参照
先ず、Ｎ＋型層２１ａとＮ型層２１ｂを具備するシリコン半導体基板２１を準備する。基板２１の一主面側にＮ型層２１ｂが、裏面側にＮ＋型層２１ａが位置する。Ｎ型層２１ｂは例えばエピタキシャル成長法によって形成したものである。基板２１は結晶面が（１１１）若しくはその近傍の結晶面が選択されており、Ｎ型層２１ａの表面の結晶面も（１１１）となる。
【００１７】
第２工程：図１（Ｂ）参照
ＭＯＳＦＥＴ素子を形成すべき領域に、Ｎ型半導体基板２１の表面からボロンなどのＰ型の不純物を選択的に熱拡散して、Ｐ型のチャネル領域２２を形成する。２３はシリコン酸化膜である。
【００１８】
第３工程：図１（Ｃ）参照
シリコン酸化膜２３の上にホトレジスト膜２４を形成する。ホトレジスト膜２４を露光、現像して、複数の開口部２５を形成する。この開口部２５によってシリコン酸化膜２３を選択的に除去し、シリコン表面を部分的に露出する。
【００１９】
第４工程：図１（Ｄ）参照
ホトレジスト膜２４を除去した後、シリコン酸化膜２５の開口部に従ってシリコン表面を選択的にエッチングし、トレンチ２６を形成する。エッチングは、例えばＡＭＪ社のドライエッチング装置Ｐ−５０００を用い、エッチングガスとしてはＨＢｒ,ＮＦ３,Ｈｅ＋Ｏ２を使用する。このエッチングは基板２１に対して垂直方向にエッチングが進行する様な、異方性のエッチングとする。トレンチ２６はＰ型チャネル領域２２を貫通し、Ｎ型層２１ａに達する。
【００２０】
この工程において、基板２１の結晶面を（１１１）とした場合には、トレンチ２６側面の半導体層表面２７は＜１１０＞若しくはその近傍の結晶方位の面を露出することができる。また、トレンチ２６底面の半導体層表面２８には（１１１）若しくはその近傍の結晶面が露出する。
【００２１】
第５工程：図２（Ａ）参照
酸素雰囲気中における１０００℃、１時間の熱処理を伴うダミー酸化により、トレンチ２６内部のシリコン表面に酸化膜層を形成し、これを除去する。これによりトレンチ２６形成に伴うシリコン表面の欠陥層を除去する。その後、ドライ酸化雰囲気中における１１００℃、１時間の熱酸化を行うことで、トレンチ２６の内部にゲート酸化膜２９を形成する。ゲート酸化膜２７の膜厚は４００〜８００Åである。尚、チャネル層２２の表面にも同様に酸化膜が被着する。
【００２２】
第６工程：図２（Ｂ）参照
次に、多結晶シリコン層をＣＶＤ法により全面に被着することで、トレンチ２６の内部を多結晶シリコンで埋め込む。そして、多結晶シリコン膜にリン又はボロンをドープし、多結晶シリコン膜を導電層化する。次に例えば等方性のガスエッチングにより、多結晶シリコンをエッチバックする。そしてシリコン酸化膜が露出した段階で多結晶シリコンのエッチングを停止することで、トレンチ２６内に埋め込まれたゲート電極３０を形成する。
【００２３】
第７工程：図２（Ｃ）参照
次に、Ｐ＋型のコンタクト領域３１を形成する。これはコンタクト領域３１となる部分にホトリソグラフィの工程によりレジストマスクの開口を形成し、例えばボロンをイオン注入することにより形成する。次に再びホトリソグラフィの工程によりソース層となる部分にレジストマスクの開口を形成し、例えば砒素（As）をイオン注入することでＮ＋型のソース領域３２を形成する。このソース領域３２は、トレンチ２６に埋め込まれたゲート電極３０の上端部をマスクとしてイオン注入により形成されるので、ゲート電極に対してセルフアラインで拡散層が形成される。次にＮＳＧ／ＢＰＳＧ等の絶縁膜を基板全面に被着し、ホトリソグラフィの工程により基板表面のソース領域３２及びコンタクト領域３１を露出するようにその絶縁膜をエッチングすることで開口を設け、絶縁層３３を形成する。絶縁層３３の開口部はコンタクトホール３４となる。
【００２４】
第８工程：図３参照
そして、スパッタリング又は蒸着法によって、アルミ等の金属材料を基板の全面に被着し、ホトエッチング、アロイすることで、ＭＯＳＦＥＴセル領域部分の全面にソース電極３５を形成する。更にチップ全面にパッシベーション膜を被着し、又、半導体基板２１の裏面側にドレイン電極（図示せず）を形成することで、ウェハ段階の縦型ＭＯＳＦＥＴが完成する。尚、チャネル領域２２とソース領域３２を形成した後にトレンチ２６を形成する順番でもかまわない。
【００２５】
図３（Ａ）は、斯かる製造方法によって得られた半導体装置のセルのパターンを示している。トレンチ２６によって区画された各チャネル領域２２は各々６角形の形状を具備する。この様にチャネル層２２の形状若しくはトレンチ２６側面の半導体層表面２７によって区画される領域を、「単位セル」と称する。各単位セルは、互いに同じ形状と大きさを持ち、６角形の各辺が互いに平行に隣り合うように、縦横に配置される。各単位セルの６角形は、６つの角の角度θが各々１２０度プラスマイナス１０度以内であり、好ましくはθが１２０度の正６角形であることが望ましい。この様に正６角形である場合、単位セルの中心と中心とを結ぶ線は、辺の長さがａの正三角形４０となる。トレンチ２６は一定線幅ｂで連続し、各単位セルの周囲を取り囲む。全体として「蜂の巣」または「亀甲」のようなハニカム形状のパターンである。そして、ソース領域３２は単位セルの形状に沿った一定線幅の環状の形状を持ち、ソース領域３２の中心部分にコンタクト領域３１が露出する。ソース電極３５は、コンタクト領域３１とソース領域３２との両方にコンタクトしている。この様に単位セルを多数並列接続することにより、ＭＯＳＦＥＴ素子を構成している。
【００２６】
図３（Ｂ）は、斯かる製造方法によって得られた半導体装置の断面構造を示している。表面にＰ型チャネル層２２を有し、その下部にＮ＋型層２１ａ、Ｎ型層２１ｂとを有するシリコン半導体基板２１に、多数のトレンチ２６がＰ型チャネル層２２を超えてＮ型層２１ｂに達する深さに形成されている。そのトレンチ２６の表面には熱酸化によりゲート酸化膜２９が形成され、更にその内部はゲート電極３０が埋設されている。トレンチ２６内部に埋設されたゲート電極３０は、図示せぬ箇所で外部からゲート電位を印加可能な電極パッドに接続される。ゲート電極３０の上に設けた絶縁層３３が、ゲート電極３０とソース電極３５とを絶縁分離している。このトレンチ型ＭＯＳＦＥＴは、ゲート電極３０に電界を加えることにより、Ｐ型のチャネル層２２内のトレンチ２６に沿ってＮ型の反転層を形成し、ドレインとなるＮ型層２１ａ、２１ｂとＮ＋型のソース領域３２との間に電流路を形成する。
【００２７】
以上の製造方法に於いて、ゲート酸化膜２９の形成はシリコンの熱酸化によって行われる。熱酸化における酸化膜の成長レートは、結晶面に大きく依存する。
【００２８】
例えば１０００℃、ドライ酸化の条件で熱酸化膜の成長レートを各結晶面で比較すると、以下のようになる。
【００２９】
（１１１）＞（１１０）＞（３１１）＞（５１１）＞（１００）
即ち、（１１０）面に比較して、（１１１）面の成長レートが少し速いのである。この成長レートの差は、８００℃以下の低温熱処理では逆転する。
【００３０】
従って、トレンチ２６側面の半導体層表面２７の結晶方位を＜１１０＞で構成し、トレンチ３２底面の半導体層表面２８の結晶面を（１１１）面で構成すること、更に、ゲート酸化膜の形成条件として９００℃以上、好ましくは１０００℃以上の高温熱処理を行うことで、ゲート電極３０とチャネル領域２２とで挟まれた部分の酸化膜厚ｔ１（図２（Ａ）参照）よりもゲート電極３０とＮ型層２１ｂとで挟まれた部分の酸化膜厚ｔ２（図２（Ａ）参照）を約１０％程度厚く形成する事ができる。このことにより、酸化膜厚ｔ１を薄くしてＭＯＳＦＥＴ素子の電流駆動能力を増大することと、酸化膜厚ｔ２によって決定されるゲート・ドレイン間の耐圧Ｖｇｄおよびゲート・ドレイン間の容量Ｃｇｄを減少することとを、両立させることができる。
【００３１】
加えて、斯様な高温熱処理を加えることにより、トレンチ２６の肩の部分、即ちソース層５６に接する部分４１（図１（Ｄ）参照）の形状を丸みの帯びた形状に加工できる。よって、酸化膜２９、２２などの被覆性が向上する。尚、シリコン酸化膜ＳｉＯ２に代えて、シリコン窒化膜ＳｉＮや、酸化膜と窒化膜との積層構造を用いる場合でも、同様に膜厚の差を得ることが出来る。
【００３２】
図４は、実際の半導体装置で用いる結晶面（１１１）の半導体ウェハ４２を示している。このウェハ４２は、表面に（１１１）面が露出しており、該表面に多数の半導体チップを形成するものである。各半導体チップの表面には図３（Ａ）に示したパターンからなるＭＯＳＦＥＴ素子が形成される。オリエンテーションフラットＯＦは結晶方位＜１１０＞としたが、その他の方位でも良い。尚、結晶面（１１１）とは、ｘ軸＝［１００］軸と１で交わり、ｙ軸＝［０１０］軸と１で交わり、同じくｚ軸＝［００１］軸と１で交わる結晶面を意味する。
【００３３】
そして、６角形の単位セルパターン５０の各辺５１〜５６が結晶方位＜１１０＞に対して直交するような配置で、パターン５０を形成する。これにより、トレンチ２６で区画される６つの半導体層表面２７の結晶方位を、全て＜１１０＞で構成することが可能になる。尚、６つの表面２７の結晶面が互いに均等であることは、ゲート酸化膜２９の膜厚ｔ１を均等にしてしきい値Ｖｔを均等に出来ること、そしてシリコン中における電子の移動度、界面準位等を均等に出来ることを意味する。従って、６角形の単位セルパターン５０を利用することにより、６面全てに均等にチャネル電流を流すことが出来る。
【００３４】
加えて、斯様に６角形のセルを配置したことにより、単位面積あたりのセル密度を大幅に向上できる。これに伴ってゲート幅ＧＷの総合的な長さも大幅に増大するので、単位面積あたりの電流容量を増大できる。具体的には、従来と同じチップサイズ（例えば１．０ｍｍ×１．０ｍｍ）に、数万個〜数十万個の単位セルを集積化することが可能になった。よって高出力のＭＯＳＦＥＴ装置、またはオン抵抗Ｒｄｓ（ｏｎ）の小さいＭＯＳＦＥＴ装置を得ることが出来る。
【００３５】
第２の実施の形態
図５に、本発明の第２の実施の形態を示した。単位セルのパターン５０の６角形が正６角形ではなく図面縦方向ｙの距離に対して図面横方向の距離ｘの距離を長くした６角形である形態を示している。この場合、パターン５０の中心と中心とを結ぶ三角形４０は２等辺三角形となり、２つの辺の距離ｃは等距離である。三角形の距離ａは図３の距離ａに等しい。パターン５０の辺は、隣のパターン５０の辺と平行であり、その距離ｂは一定である。斯かる形状に於いても、その６面全てに＜１１０＞結晶方位の面を露出することが出来る。製造方法は、図１乃至図３に示した工程に準じる。
【００３６】
第３の実施の形態
図６は、本発明をＩＧＢＴ(Insulate Gate Bipolar Transistor)に適用した例を示している。セルの形状は図３、図５のどちらの例でも適用が可能である。Ｐ型基板７０の上にＮ＋層７１とＮ型層７２を形成し、Ｎ型層７２表面にＰ型チャネル層７３を形成し、チャネル層７３の表面からＮ型層７２に達するトレンチ７４を形成し、トレンチ７４内部にゲート酸化膜７５とゲート電極７６を形成し、チャネル層７３表面に環状のＮ＋ソース層７７を形成し、更にチャネル層７３表面にＰ＋コンタクト領域７８を形成し、ソース領域とＰ＋コンタクト領域にアルミなどの金属電極７９が電気接触している。
【００３７】
この素子は、ゲート電極７６に印加した電圧によってトレンチ７４側面のチャネル層７３にチャネルを形成し、ソース層７７からＮ型層７２へチャネル電流を流すと共に、該チャネル電流をＰ型チャネル層７３、Ｎ／Ｎ＋層７１、７２、及びＰ＋基板７０とで形成するＰＮＰトランジスタのベース電流として供給するように構成したものである。該ＩＧＢＴは、前記ＰＮＰトランジスタで伝導度変調が生じるので、ＭＯＳＦＥＴ素子よりもオン抵抗を減じることが出来る。側面の半導体層表面２７と底面の半導体層表面２８との結晶面の関係、及び単位セルのパターンは第１または第２の実施の形態に等しい。
【００３８】
第４の実施の形態
図７は、トレンチ２６側面の半導体層表面２７が湾曲している場合の、トレンチ型ＭＯＳＦＥＴ装置を示している。トレンチ２６と単位セルの形状は図３に等しく、トレンチ２６がＶ字型の形状を持っている。この場合、側面の半導体層表面２７には＜１１０＞結晶方位の面が露出するものではないが、底面の半導体層表面２８に成長レートが最も高い（１１１）面を露出させることが出来るので、チャネル領域２２部分のゲート酸化膜２９の膜厚ｔ１に比べて、Ｎ型層２１ｂ部分のゲート酸化膜２９の膜厚ｔ２を厚く形成できる。他の箇所は図３の構成と同一であるので説明を省略する。
【００３９】
以上に説明したのは本発明のいくつかの実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、このほかにも例えば静電誘導サイリスタ（ＳＩＴｈ）、ゲ−トタ−ンオフサイリスタ（ＧＴＯ）、及びＭＯＳ制御サイリスタ（ＭＣＴ）等の、ゲート電位によってチャネル電流を制御する半導体素子等、種々の変形した実施の形態が考えられることは勿論のことである。また、図５のパターンと図６の実施の形態との組み合わせ、図５のパターンと図７の実施の形態との組み合わせも容易に適用できるものである。
【００４０】
【発明の効果】
以上に説明したように本発明は、側面の半導体層表面２７の結晶面と底面の半導体層表面２８の結晶面とを選択することにより、膜厚ｔ１に対して膜厚ｔ２を厚く形成できるので、素子の駆動能力の向上と、耐圧Ｖｄｇの増大及び容量Ｃｄｇの低減を両立できる利点を有する。
【００４１】
また、図３に示した６角形のパターンを用いることにより、膜厚の差を形成しながら、単位セルの高密度集積化を実現して、高出力の素子を得ることが出来る利点を有する。更には、（１１１）基板と＜１１０＞結晶方位の面との組み合わせにより、６つの面の膜厚ｔ１を均一に形成できる利点をも有する。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための断面図である。
【図２】本発明の製造方法を説明するための断面図である。
【図３】本発明の製造方法を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明の第２の実施の形態を説明するための平面図である。
【図６】本発明の第３の実施の形態を説明するための断面図である。
【図７】本発明の第４の実施の形態を説明するための断面図である。
【図８】従来例を説明するための断面図である。
【図９】従来例を説明するための断面図である。
【図１０】従来例を説明するための斜視図である。
【符号の説明】
２２ チャネル領域
２６ トレンチ
２７ 側面の半導体層表面
２８ 底面の半導体層表面
２９ ゲート酸化膜
３０ ゲート電極[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device such as a vertical MOSFET device, and more particularly to a semiconductor device having a trench structure.
[0002]
[Prior art]
In recent vertical MOSFETs, a so-called trench type having a structure in which a gate electrode is buried in a trench is attracting attention because low on-resistance characteristics are easily obtained structurally. The vertical MOSFET having such a trench type structure is disclosed in, for example, Japanese Patent Application Laid-Open Nos. 4-146,674 and 5-335,582, and the outline of the structure and manufacturing process thereof.
[0003]
An example of a method for manufacturing such a vertical MOSFET will be described with reference to FIGS.
[0004]
First step: As shown in FIG. 8A, a channel region 12 is formed by diffusing a P-type impurity on the surface of a semiconductor substrate 11 having an N + type semiconductor layer 11a and an N type semiconductor layer 11b. The semiconductor layers 11a and 11b serve as a common drain layer.
[0005]
Second step: A trench 13 is formed by anisotropic dry etching from the surface of the reference substrate 11 shown in FIG. Trench 13 penetrates channel region 12 to reach N-type semiconductor layer 11b. A heat treatment is performed on the entire semiconductor substrate 11 to form a gate oxide film 14 having a thickness of about 800 ° on the surface of the semiconductor layer on the side and bottom surfaces of the trench 13.
[0006]
Third step: Referring to FIG. 8C, a polysilicon layer is formed on the entire surface, and this is etched back to form a gate electrode 15 burying the inside of the trench 13.
[0007]
Fourth step: N + source region 16 and P + contact region 17 are formed on the surface of reference channel region 12 in FIG. 9A, and insulating film 18 is formed on gate electrode 15.
[0008]
Fifth step: Referring to FIG. 9B, a source electrode 19 that contacts both the source region 16 and the contact region 17 is formed.
[0009]
In the vertical MOSFET having such a structure, an N-type inversion layer (channel) is formed along the trench 13 in the P-type channel region 12 by applying a voltage equal to or higher than a predetermined threshold to the gate electrode 15. , A current path is formed between the N-type semiconductor layer 11b and the N + type source region 16. As a result, the source and drain of the vertical MOSFET are turned on. Conversely, by setting the voltage of the gate electrode 15 to be equal to or less than the threshold value, the N-type inversion layer in the channel region 12 is eliminated, and the source and drain of the vertical MOSFET are turned off. According to such a vertical MOSFET, there is no junction-type FET effect peculiar to the planar-type vertical MOSFET, and therefore, there is an advantage that the on-resistance can be reduced.
[0010]
In the above manufacturing method, the gate oxide film 14 formed in the second step is an important factor for determining the threshold value of the MOSFET device. This threshold value is determined mainly by the thickness t1 (see FIG. 8B) of the gate oxide film 15 in a portion sandwiched between the channel region 12 and the gate electrode 15. The current driving capability can be improved. On the other hand, the thickness t2 of the gate oxide film 14 at the bottom of the trench 13 determines the gate-drain breakdown voltage Vdg of this device. As the thickness t2 is larger, the gate-drain breakdown voltage Vdg can be increased. The film thickness t2 is also a factor that determines the gate-drain capacitance Cdg of the device.
[0011]
By the way, in the semiconductor industry, a semiconductor substrate 11 having a crystal plane (100) is frequently used. The crystal plane (100) means a crystal plane that intersects the x-axis = [100] axis at “1” and intersects the y and z axes at infinity, ie, does not intersect.
[0012]
FIG. 10 is a perspective view showing a state in which a trench MOSFET device is formed on such a (100) substrate. A trench 13 continuously surrounds the rectangular channel region 12 in a grid pattern. When the channel region 12 is a rectangle such as a square and the shape matches the orientation of the crystal plane, the crystal planes of the semiconductor layer exposed on the side and bottom surfaces of the trench 13 are both (100) or the crystal planes near (100). (Equivalent surface). With such an equivalent surface, the growth rates of the silicon oxide film by thermal oxidation are the same, so that the thicknesses t1 and t2 of the gate oxide film 14 (see FIG. 8B) are the same.
[0013]
[Problems to be solved by the invention]
However, in order to reduce the threshold value and increase the current of the device, it is necessary to reduce the thickness t1. On the other hand, the breakdown voltage Vdg between the gate and the drain of the device is increased and the capacitance Cdg between the gate and the drain is reduced. For this purpose, there is a conflicting demand to increase the thickness t2. Although these are conflicting requirements, for example, a breakdown voltage failure caused by a pinhole or the like in the gate oxide film 14 is a more fatal failure. There is a drawback that it inhibits.
[0014]
[Means for Solving the Problems]
The present invention has been made in view of the above-described conventional drawbacks, and has a semiconductor in which a trench having a side surface and a bottom surface is formed in a semiconductor layer, and an insulating film is formed on the semiconductor layer surface on the side surface and the semiconductor layer surface on the bottom surface. A device,
The crystal planes of both semiconductor layers are selected such that the growth rate of the insulating film of the semiconductor layer on the bottom surface is higher than the growth rate of the insulating film on the surface of the semiconductor layer on the side surface. is there.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0016]
First Embodiment First Step: See FIG. 1A First, a silicon semiconductor substrate 21 having an N + type layer 21a and an N type layer 21b is prepared. The N-type layer 21b is located on one main surface side of the substrate 21, and the N + -type layer 21a is located on the back surface side. The N-type layer 21b is formed by, for example, an epitaxial growth method. The crystal plane of the substrate 21 is (111) or a crystal plane in the vicinity thereof is selected, and the crystal plane of the surface of the N-type layer 21a is also (111).
[0017]
Second step: P-type impurities such as boron are selectively thermally diffused from the surface of the N-type semiconductor substrate 21 into a region where the MOSFET element is to be formed, as shown in FIG. Form. 23 is a silicon oxide film.
[0018]
Third step: Referring to FIG. 1C, a photoresist film 24 is formed on the silicon oxide film 23. The photoresist film 24 is exposed and developed to form a plurality of openings 25. The silicon oxide film 23 is selectively removed by the opening 25 to partially expose the silicon surface.
[0019]
Fourth step: Refer to FIG. 1D. After removing the photoresist film 24, the silicon surface is selectively etched according to the opening of the silicon oxide film 25 to form a trench 26. For the etching, for example, a dry etching apparatus P-5000 manufactured by AMJ is used, and HBr, NF3, He + O2 is used as an etching gas. This etching is anisotropic etching such that the etching proceeds in a direction perpendicular to the substrate 21. Trench 26 penetrates P-type channel region 22 and reaches N-type layer 21a.
[0020]
In this step, when the crystal plane of the substrate 21 is set to (111), the surface of the semiconductor layer 27 on the side surface of the trench 26 can expose <110> or a crystal orientation plane in the vicinity thereof. Also, (111) or a crystal plane in the vicinity thereof is exposed on the semiconductor layer surface 28 on the bottom surface of the trench 26.
[0021]
Fifth Step: Referring to FIG. 2A, an oxide film layer is formed on the silicon surface inside the trench 26 by dummy oxidation accompanied by heat treatment at 1000 ° C. for one hour in an oxygen atmosphere, and this is removed. Thereby, the defect layer on the silicon surface accompanying the formation of the trench 26 is removed. Thereafter, a gate oxide film 29 is formed inside the trench 26 by performing thermal oxidation at 1100 ° C. for one hour in a dry oxidation atmosphere. Gate oxide film 27 has a thickness of 400 to 800 °. Note that an oxide film is similarly deposited on the surface of the channel layer 22.
[0022]
Sixth step: See FIG. 2B Next, the inside of the trench 26 is filled with polycrystalline silicon by applying a polycrystalline silicon layer over the entire surface by a CVD method. Then, the polycrystalline silicon film is doped with phosphorus or boron, and the polycrystalline silicon film is converted into a conductive layer. Next, the polycrystalline silicon is etched back by, for example, isotropic gas etching. Then, the etching of the polycrystalline silicon is stopped when the silicon oxide film is exposed, so that the gate electrode 30 embedded in the trench 26 is formed.
[0023]
Seventh step: See FIG. 2C Next, a P + type contact region 31 is formed. This is formed by forming an opening of a resist mask in a portion to be the contact region 31 by a photolithography process and implanting boron ions, for example. Next, an opening of a resist mask is formed in a portion to be a source layer again by a photolithography process, and an N + type source region 32 is formed by ion implantation of, for example, arsenic (As). Since source region 32 is formed by ion implantation using the upper end of gate electrode 30 buried in trench 26 as a mask, a diffusion layer is formed in a self-aligned manner with respect to the gate electrode. Next, an insulating film such as NSG / BPSG is applied to the entire surface of the substrate, and an opening is formed by etching the insulating film so as to expose the source region 32 and the contact region 31 on the substrate surface by a photolithography process. The layer 33 is formed. The opening of the insulating layer 33 becomes a contact hole 34.
[0024]
Eighth step: See FIG. 3 Then, a metal material such as aluminum is applied to the entire surface of the substrate by sputtering or vapor deposition, and the source electrode 35 is formed on the entire surface of the MOSFET cell region by photoetching and alloying. . Further, a passivation film is applied to the entire surface of the chip, and a drain electrode (not shown) is formed on the back surface of the semiconductor substrate 21, thereby completing the vertical MOSFET at the wafer stage. Note that the order in which the trench 26 is formed after the channel region 22 and the source region 32 are formed may be used.
[0025]
FIG. 3A shows a cell pattern of a semiconductor device obtained by such a manufacturing method. Each channel region 22 defined by the trench 26 has a hexagonal shape. Such a region defined by the shape of the channel layer 22 or the semiconductor layer surface 27 on the side surface of the trench 26 is referred to as a “unit cell”. Each unit cell has the same shape and size as each other, and is arranged vertically and horizontally such that the sides of the hexagon are adjacent to each other in parallel. The hexagon of each unit cell is preferably a regular hexagon having angles of θ of 120 degrees plus or minus 10 degrees, preferably θ of 120 degrees. In the case of a regular hexagon as described above, a line connecting the centers of the unit cells is an equilateral triangle 40 having a side length of a. The trench 26 is continuous at a constant line width b and surrounds each unit cell. The overall pattern is a honeycomb-like pattern such as a "honeycomb" or "turtle shell". Then, the source region 32 has an annular shape having a constant line width along the shape of the unit cell, and the contact region 31 is exposed at the center of the source region 32. Source electrode 35 is in contact with both contact region 31 and source region 32. By connecting a number of unit cells in parallel in this way, a MOSFET element is formed.
[0026]
FIG. 3B shows a cross-sectional structure of a semiconductor device obtained by such a manufacturing method. In the silicon semiconductor substrate 21 having the P-type channel layer 22 on the surface and the N + -type layer 21a and the N-type layer 21b below, a large number of trenches 26 are formed in the N-type layer 21b beyond the P-type channel layer 22. It is formed to reach the depth. A gate oxide film 29 is formed on the surface of the trench 26 by thermal oxidation, and a gate electrode 30 is buried inside the gate oxide film 29. The gate electrode 30 buried inside the trench 26 is connected to an electrode pad to which a gate potential can be externally applied at a location not shown. An insulating layer 33 provided on the gate electrode 30 insulates the gate electrode 30 from the source electrode 35. In this trench MOSFET, an N-type inversion layer is formed along the trench 26 in the P-type channel layer 22 by applying an electric field to the gate electrode 30, and the N-type layers 21a and 21b serving as drains and the N + -type A current path is formed with the source region 32 of FIG.
[0027]
In the above manufacturing method, the gate oxide film 29 is formed by thermal oxidation of silicon. The growth rate of the oxide film in the thermal oxidation largely depends on the crystal plane.
[0028]
For example, when the growth rate of the thermal oxide film is compared on each crystal plane under the conditions of 1000 ° C. and dry oxidation, the result is as follows.
[0029]
(111)>(110)>(311)>(511)> (100)
That is, the growth rate of the (111) plane is slightly faster than that of the (110) plane. The difference between the growth rates is reversed by the low-temperature heat treatment at 800 ° C. or lower.
[0030]
Therefore, the crystal orientation of the semiconductor layer surface 27 on the side surface of the trench 26 is constituted by <110> , and the crystal plane of the semiconductor layer surface 28 on the bottom surface of the trench 32 is constituted by a (111) plane. By performing a high-temperature heat treatment at 900 ° C. or more, preferably 1000 ° C. or more, the oxide film thickness t1 (see FIG. 2A) of the portion sandwiched between the gate electrode 30 and the channel region 22 becomes larger than that of the gate electrode 30. The oxide film thickness t2 (see FIG. 2A) in the portion sandwiched between the N-type layer 21b can be formed to be about 10% thicker. As a result, the oxide film thickness t1 is reduced to increase the current driving capability of the MOSFET element, and the gate-drain breakdown voltage Vgd and the gate-drain capacitance Cgd determined by the oxide film thickness t2 are reduced. And can be compatible.
[0031]
In addition, by applying such a high-temperature heat treatment, the shoulder portion of the trench 26, that is, the portion 41 (see FIG. 1D) in contact with the source layer 56 can be processed into a rounded shape. Therefore, the covering properties of the oxide films 29 and 22 are improved. It should be noted that a difference in film thickness can be similarly obtained even when a silicon nitride film SiN or a laminated structure of an oxide film and a nitride film is used instead of the silicon oxide film SiO2.
[0032]
FIG. 4 shows a semiconductor wafer 42 having a crystal plane (111) used in an actual semiconductor device. The wafer has a (111) plane exposed on the surface, and a number of semiconductor chips are formed on the surface. A MOSFET element having the pattern shown in FIG. 3A is formed on the surface of each semiconductor chip. Although the orientation flat OF has the crystal orientation <110>, other orientations may be used. The crystal plane (111) means a crystal plane that intersects the x-axis = [100] axis at 1, intersects the y-axis = [010] axis at 1, and also intersects the z-axis = [001] axis at 1 I do.
[0033]
Then, the pattern 50 is formed such that the sides 51 to 56 of the hexagonal unit cell pattern 50 are orthogonal to the crystal orientation <110>. Thus, the crystal orientations of the six semiconductor layer surfaces 27 defined by the trenches 26 can all be configured by <110> . It should be noted that the crystal planes of the six surfaces 27 being equal to each other means that the threshold value Vt can be equalized by equalizing the film thickness t1 of the gate oxide film 29, the mobility of electrons in silicon, and the interface state. This means that the positions can be equalized. Therefore, by using the hexagonal unit cell pattern 50, a channel current can be uniformly applied to all six surfaces.
[0034]
In addition, by disposing the hexagonal cells in this manner, the cell density per unit area can be significantly improved. Accompanying this, the overall length of the gate width GW is greatly increased, so that the current capacity per unit area can be increased. Specifically, it is possible to integrate tens of thousands to hundreds of thousands of unit cells in the same chip size (for example, 1.0 mm × 1.0 mm) as in the past. Therefore, a high-output MOSFET device or a MOSFET device with small on-resistance Rds (on) can be obtained.
[0035]
Second Embodiment FIG. 5 shows a second embodiment of the present invention. In this example, the hexagon of the unit cell pattern 50 is not a regular hexagon but a hexagon in which the distance x in the horizontal direction in the drawing is longer than the distance y in the vertical direction in the drawing. In this case, the triangle 40 connecting the centers of the patterns 50 is an isosceles triangle, and the distance c between the two sides is equal. The distance a of the triangle is equal to the distance a in FIG. The side of the pattern 50 is parallel to the side of the adjacent pattern 50, and the distance b is constant. Even in such a shape, a plane having a <110> crystal orientation can be exposed on all six planes. The manufacturing method conforms to the steps shown in FIGS.
[0036]
Third Embodiment FIG. 6 shows an example in which the present invention is applied to an IGBT (Insulate Gate Bipolar Transistor). The shape of the cell can be applied to any of the examples shown in FIGS. An N + layer 71 and an N-type layer 72 are formed on a P-type substrate 70, a P-type channel layer 73 is formed on the surface of the N-type layer 72, and a trench 74 is formed from the surface of the channel layer 73 to the N-type layer 72. Then, a gate oxide film 75 and a gate electrode 76 are formed inside the trench 74, an annular N + source layer 77 is formed on the surface of the channel layer 73, and a P + contact region 78 is formed on the surface of the channel layer 73. A metal electrode 79 such as aluminum is in electrical contact with the P + contact region.
[0037]
In this element, a channel is formed in the channel layer 73 on the side surface of the trench 74 by a voltage applied to the gate electrode 76, a channel current flows from the source layer 77 to the N-type layer 72, and the channel current is transmitted to the P-type channel layer 73, It is configured to supply as a base current of a PNP transistor formed by the N / N + layers 71 and 72 and the P + substrate 70. In the IGBT, since the conductivity modulation occurs in the PNP transistor, the on-resistance can be reduced as compared with the MOSFET element. The relation of the crystal plane between the side surface semiconductor layer surface 27 and the bottom semiconductor layer surface 28 and the pattern of the unit cell are the same as those in the first or second embodiment.
[0038]
Fourth Embodiment FIG. 7 shows a trench type MOSFET device when the semiconductor layer surface 27 on the side surface of the trench 26 is curved. The shapes of the trench 26 and the unit cell are the same as in FIG. 3, and the trench 26 has a V-shape. In this case, although the plane having the <110> crystal orientation is not exposed on the side surface of the semiconductor layer 27, the (111) plane having the highest growth rate can be exposed on the bottom surface of the semiconductor layer 28. The thickness t2 of the gate oxide film 29 in the N-type layer 21b can be formed larger than the thickness t1 of the gate oxide film 29 in the channel region 22. The other parts are the same as those in FIG.
[0039]
What has been described above is only some embodiments of the present invention, without departing from the spirit of the present invention. In addition, for example, electrostatic induction thyristor (SITh), gate turn Of course, various modified embodiments can be considered, such as a semiconductor element that controls a channel current by a gate potential, such as an off thyristor (GTO) and a MOS control thyristor (MCT). Also, the combination of the pattern of FIG. 5 with the embodiment of FIG. 6 and the combination of the pattern of FIG. 5 with the embodiment of FIG. 7 can be easily applied.
[0040]
【The invention's effect】
As described above, according to the present invention, by selecting the crystal plane of the semiconductor layer surface 27 on the side surface and the crystal plane of the semiconductor layer surface 28 on the bottom surface, the film thickness t2 can be formed larger than the film thickness t1. This has the advantage that both the improvement of the driving capability of the element, the increase of the breakdown voltage Vdg and the reduction of the capacitance Cdg can be achieved.
[0041]
The use of the hexagonal pattern shown in FIG. 3 has the advantage that a high-density integration of unit cells can be realized while forming a difference in film thickness, and a high-output element can be obtained. Further, the combination of the (111) substrate and the plane having the <110> crystal orientation has an advantage that the film thickness t1 of the six planes can be formed uniformly.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining a manufacturing method of the present invention.
FIG. 2 is a cross-sectional view for explaining the manufacturing method of the present invention.
3A is a plan view and FIG. 3B is a cross-sectional view for explaining the manufacturing method of the present invention.
FIG. 4 is a plan view for explaining the present invention.
FIG. 5 is a plan view for explaining a second embodiment of the present invention.
FIG. 6 is a cross-sectional view for explaining a third embodiment of the present invention.
FIG. 7 is a cross-sectional view for explaining a fourth embodiment of the present invention.
FIG. 8 is a sectional view for explaining a conventional example.
FIG. 9 is a sectional view for explaining a conventional example.
FIG. 10 is a perspective view for explaining a conventional example.
[Explanation of symbols]
Reference Signs List 22 channel region 26 trench 27 side surface of semiconductor layer 28 bottom surface of semiconductor layer 29 gate oxide film 30 gate electrode

Claims (13)

半導体層に、側面と底面とを有するトレンチを形成し、前記側面の半導体層表面と前記底面の半導体層表面に絶縁膜を形成した半導体装置であって、
前記側面の半導体層表面が＜１１０＞結晶方位の面もしくはその近傍であり、前記底面の半導体層表面の結晶面が（１１１）もしくはその近傍であり、前記側面の前記絶縁膜の膜厚が、前記底面の前記絶縁膜の膜厚より薄いことを特徴とする半導体装置。 A semiconductor device in which a trench having a side surface and a bottom surface is formed in a semiconductor layer, and an insulating film is formed on the semiconductor layer surface on the side surface and the semiconductor layer surface on the bottom surface,
The surface of the semiconductor layer on the side surface is at or near a <110> crystal orientation surface, the crystal surface of the semiconductor layer surface on the bottom surface is (111) or near the same, and the thickness of the insulating film on the side surface is A semiconductor device having a thickness smaller than a thickness of the insulating film on the bottom surface. 前記絶縁膜がシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein said insulating film is a silicon oxide film. 前記トレンチによって区画された領域は各々６角形の形状を有し、前記６角形の側面の前記絶縁膜の膜厚は、ほぼ均一な膜厚であることを特徴とする請求項１に記載の半導体装置。  2. The semiconductor according to claim 1, wherein the regions defined by the trenches each have a hexagonal shape, and the thickness of the insulating film on the side surfaces of the hexagon is substantially uniform. 3. apparatus. 前記トレンチ内部にゲート電極を具備することを特徴とする請求項１、２、３のいずれかに記載の半導体装置。4. The semiconductor device according to claim 1, further comprising a gate electrode inside said trench. 前記ゲート電極と前記側面の絶縁膜及び前記側面の半導体層とで絶縁ゲート型半導体素子を形成したことを特徴とする請求項４に記載の半導体装置。5. The semiconductor device according to claim 4, wherein an insulated gate semiconductor element is formed by the gate electrode, the insulating film on the side surface, and the semiconductor layer on the side surface. 半導体層に、側面と底面とを有するトレンチを形成する工程と、
前記側面の半導体層表面と前記底面の半導体層表面に絶縁膜を形成する工程とを具備する半導体装置の製造方法において、
前記側面の半導体層表面が＜１１０＞結晶方位の面もしくはその近傍であり、前記底面の半導体層表面の結晶面が（１１１）もしくはその近傍であり、前記側面の前記絶縁膜の膜厚が、前記底面の前記絶縁膜の膜厚より薄く形成されることを特徴とする半導体装置の製造方法。 Forming a trench having a side surface and a bottom surface in the semiconductor layer;
Forming an insulating film on the semiconductor layer surface on the side surface and the semiconductor layer surface on the bottom surface,
The surface of the semiconductor layer on the side surface is at or near a <110> crystal orientation surface, the crystal surface of the semiconductor layer surface on the bottom surface is (111) or near the same, and the thickness of the insulating film on the side surface is A method for manufacturing a semiconductor device, wherein the semiconductor device is formed to be thinner than the thickness of the insulating film on the bottom surface. 前記絶縁膜がシリコン酸化膜であることを特徴とする請求項６に記載の半導体装置の製造方法。7. The method according to claim 6, wherein the insulating film is a silicon oxide film. 前記トレンチによって区画された領域は各々６角形の形状を有し、前記６角形の側面の前記絶縁膜の膜厚は、ほぼ均一な膜厚に形成されることを特徴とする請求項６に記載の半導体装置の製造方法。  7. The region defined by each of the trenches has a hexagonal shape, and the thickness of the insulating film on the side surface of the hexagon is formed to be substantially uniform. Manufacturing method of a semiconductor device. 前記絶縁膜を形成する工程が、９００℃以上の熱酸化であることを特徴とする請求項６、７、８のいずれかに記載の半導体装置の製造方法。9. The method for manufacturing a semiconductor device according to claim 6, wherein the step of forming the insulating film is thermal oxidation at 900 ° C. or higher. 一導電型の半導体層の表面に、逆導電型のチャネル領域を形成する工程と、
前記半導体層表面に、側面と底面とを有するトレンチを形成する工程と、
前記側面の半導体層表面と前記底面の半導体層表面にゲート絶縁膜を形成する工程と、
前記トレンチ内部にゲート電極を形成する工程と、
前記チャネル領域表面に逆導電型のソース領域を形成する工程と、を具備する半導体装置の製造方法において、
前記側面の半導体層表面が＜１１０＞結晶方位の面もしくはその近傍であり、前記底面の半導体層表面の結晶面が（１１１）もしくはその近傍であり、前記側面の前記絶縁膜の膜厚が、前記底面の前記絶縁膜の膜厚より薄く形成されることを特徴とする半導体装置の製造方法。 Forming a channel region of the opposite conductivity type on the surface of the semiconductor layer of one conductivity type;
Forming a trench having a side surface and a bottom surface on the semiconductor layer surface;
Forming a gate insulating film on the semiconductor layer surface on the side surface and the semiconductor layer surface on the bottom surface;
Forming a gate electrode inside the trench;
Forming a source region of the opposite conductivity type on the surface of the channel region; and
The surface of the semiconductor layer on the side surface is at or near a <110> crystal orientation surface, the crystal surface of the semiconductor layer surface on the bottom surface is (111) or near the same, and the thickness of the insulating film on the side surface is A method for manufacturing a semiconductor device, wherein the semiconductor device is formed to be thinner than the thickness of the insulating film on the bottom surface. 前記絶縁膜がシリコン酸化膜であることを特徴とする請求項１０に記載の半導体装置の製造方法。The method according to claim 10, wherein the insulating film is a silicon oxide film. 前記トレンチによって区画された領域は各々６角形の形状を有し、前記６角形の側面の前記絶縁膜の膜厚は、ほぼ均一な膜厚に形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。  11. The region defined by each of the trenches has a hexagonal shape, and the thickness of the insulating film on the side surfaces of the hexagon is formed to be substantially uniform. Manufacturing method of a semiconductor device. 前記絶縁膜を形成する工程が、９００℃以上の熱酸化であることを特徴とする請求項１０、１１、１２のいずれかに記載の半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 10, wherein the step of forming the insulating film is thermal oxidation at 900 ° C. or higher.
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