JP3616494B2 - 電界強度検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は電界強度検出回路に関し、特に移動体通信における電波の電界強度検出回路に関する。
【0002】
【従来の技術】
従来の電界強度検出回路は図18に示されるように、中間周波増幅(IFamp)ブロックと整流回路ブロックを数段組み合わせて構成される。通常は、整流回路ブロックをRSSI回路と呼ぶことが多いが、本来のRSSIは電界強度検出機能を意味し、RSSI回路動作として機能するためには、図18全体の回路構成が必要となる。
【0003】
図18の従来の電界強度検出回路の単位の回路である、中間周波増幅ブロックと整流回路ブロックとからなる電界強度検出回路の基本ブロックを、より具体的に表現した回路図を図19に示す。点線部分が中間周波増幅ブロック(IFampで差動増幅回路構成を有する)、1点鎖線部分が整流回路(半波整流回路)を示している。従来のRSSI回路は、図19を基本ブロックとして図18の方法で数段シリーズ接続して構成される(図20は2段接続の例を示している)。
【0004】
移動体通信は、固定の基地局から発信された一定レベルの電波を、移動する端末が受信するために、受信レベル(電界強度)は大きく変動する。この変動する原因としては、移動機の移動速度、外来ノイズの影響、建物などの反射の影響等があり、フェージングと言われ、その変動量を予測することは不可能である。
【0005】
従って、一般的な移動端末では、受信した電波の電界レベルを常に検出し、どのような状態であるか判断する必要がある。移動体通信においてこの技術は必要不可欠な機能である。
【0006】
これは、受信入力レベル変化に対して比例した出力特性(RSSI特性)が得られれば電波の電界レベルとして常に検出することが可能である。
【0007】
【発明が解決しようとする課題】
上記のように、従来のRSSI回路は中間周波増幅器(IFamp)と、整流回路とからなるユニットを複数直列に接続して使用するためユニット構成が複雑であり、回路の構成に多大の部品とそのための経費が嵩み、かつ自己発振発生の恐れがあるという問題があった。
【0008】
本発明はこれらの問題を解決して、部品が少なく、かつ自己発振のおそれのない電界強度検出回路を提供するものである。
【0009】
【課題を解決するための手段】
本発明の電界強度検出回路は、第1と第2と第3のトランジスタを有する。第1と第2のトランジスタは、それぞれのコレクタにそれぞれ第1と第2の抵抗が接続され、該第1と第2抵抗の他端は、第1の接続点を介して少なくとも第1と第2のトランジスタの共通の負荷となる第1の共通の回路に接続される。また、第1と第2と第3のトランジスタのそれぞれのエミッタが定電流源に接続され、第1と第2のトランジスタのベースが中間周波数の差動入力端子を構成し、第3のトランジスタのベースが第1の基準電圧源回路に接続されている。
【0010】
本発明において、第1の共通の回路が積分回路である。
【0011】
また、本発明の電界強度検出回路は、第1と、第2と、第3のトラ ンジスタと、第1と第2の抵抗と、第1の基準電圧源回路と、定電流源とを含むユニットを有し、前記ユニットにおける前記第1と第2のトランジスタは、それぞれのコレクタにそれぞれ前記第1と第2の抵抗が接続され、該第1と第2抵抗の他端は、共通する第1の接続点に接続され、前記第1と第2と第3のトランジスタのそれぞれのエミッタが前記定電流源に接続され、前記第1と第2のトランジスタのベースが中間周波数の差動入力端子を構成し、前記第3のトランジスタのベースが前記第1の基準電圧源回路に接続されていることを特徴とする。また、前記ユニットを基本単位とする複数のユニットが直列接続し、その間の接続を先行する第1ユニットの第1のトランジスタのコレクタと、それに後続する第2ユニットの第1のトランジスタのベース間とを接続し、第1ユニットの第2のトランジスタのコレクタと第2ユニットの第2のトランジスタのベース間とを接続し、第1ユニットと第2ユニットが第1の接続点を介して積分回路の入力端に接続される構成を有し、以下同様に先行するユニットとそれに後続するユニット間を接続しぞれぞれのユニットの第1の接続点を前記積分回路の入力端に接続することによって多段接続される。
【0012】
(削除)
【0013】
(削除)
【0014】
(削除)
【0015】
【発明の実施の形態】
次に、本発明の実施の形態について説明する前に、比較のための参考例について図面を参照して説明する。
【0016】
図1(a)は電界強度検出回路(以下RSSI回路と称す)の参考例における基本回路を示す回路図である。すなわち、第1と、第2と第3のトランジスタQ1,Q2、Q3がそれぞれ第1、第2、第3の負荷をコレクタに接続され、エミッタが定電流源I1に接続され、トランジスタQ1とQ2のベースにIF周波数が入力し、トランジスタQ3のベースが基準電圧源に接続され、かつ、積分回路が第1、第2、第3の負荷のいずれかに接続されたものである。
【0017】
参考例のRSSI回路の基本ユニットブロック(以下基本ブロックと称する)は図1(a)に示す構成でその最も代表的な第1の例として図1(c)に示す構成を提示して参考例について説明する。
【0018】
図1(c)において、トランジスタQ1、Q2、抵抗R1,R2、および定電流源I1のブロックで差動アンプを構成し、トランジスタQ1、Q2、Q3、定電流源I1、基準電圧源Vrefのブロックで整流回路を構成する。トランジスタQ4、Q5はカレントミラー回路であり、トランジスタQ3に流れるコレクタ電流を積分回路に入力する。積分回路では、交流電流成分を積分し平滑化させ直流成分に変換する。
【0019】
また、図1(b)に示す回路を図1(a)に示す第3の負荷に使用する第2の例も考えられ、この場合は、出力の再反転を図る使用目的に該当する。
【0020】
また、第3の例として図1の(c)の基本ブロックを数段多段接続して、実用的なRSSI回路を構成する。
【0021】
この場合の接続は図2(a)に示す様に行う。図2(a)は2段接続の例で、第2段のトランジスタQ6、Q7、Q8のコレクタから後段のユニットへ伸びている接続線を通じて多段接続する。
【0022】
また、図2(b)として、図2(a)に示すトランジスタQ4、とQ5カレントミラー接続による回路の代わりに直接積分回路をトランジスタQ3およびQ8の共通の負荷とした部分を示したがこれは第4の例であり、この回路はトランジスタQ3およびQ8のコレクタ電流の和のフェーズの変換を考慮しないものとした場合である。
【0023】
参考例のRSSI回路の基本ブロックの動作について図面を参照して説明する。図3は参考例のRSSI回路の基本ブロックの動作を説明する回路図である。図3において、トランジスタQ1,Q2,Q3のコレクタ電流をそれぞれIC1,IC2,IC3とし、トランジスタQ1,Q2のベース電圧をそれぞれVBE1,VBE2、トランジスタQ3のベース電圧をVref(基準電圧源)、定電流源をIoとすると、VBE1とVrefを変数としたIC1とIC3の関係式(1)、(2)、および、VBE2とVrefを変数としたIC2とIC3の関係式(3)、(4)は、周知の通り下記式が成立する。
【0024】
ここで、VT=KT/qであり(q:電子電荷、K:ボルツマン定数、T:絶対温度)25℃において、VT≒26mVになることが知られている。式(1)〜(4)までの関係をグラフ化すると図4(a)のように表される。
【0025】
図4(a)の横軸は、トランジスタQ1の場合はVBE1−Vref、トランジスタQ2の場合はVBE2−Vrefであり、横軸目盛り単位はVTである。縦軸は、コレクタ電流であり、縦軸目盛り単位はIoである。図4(a)から明らかなように、領域Aは、VBE1に比べてVrefが充分高い状態の時であり、トランジスタQ3のみが動作する(定電流源のIoは、ほとんどIC3となる)。領域Cは、VBE1に比べてVrefが充分低い状態の時であり、トランジスタQ1,Q2のみが動作し、定電流源のIoは、ほとんどIC1,IC2となる。この領域では、トランジスタQ1,Q2を差動入力とする単純な差動増幅器としても使用可能である。領域Bにおいては、トランジスタQ1,Q2,Q3共に動作する。
【0026】
このB領域に関して、図4(b)、図4(c)を用いて説明する。説明を分かり易くするため、トランジスタQ2に関しては無視して考えることにする。図4(b)に示すように、トランジスタQ1のベースに正弦波(実線)が入力された場合に(グラフの横軸に関して)、トランジスタQ3のベース電圧Vrefを固定とすると、トランジスタQ3のベース電圧はトランジスタQ1のベース電圧を基準として相対的に破線のように変化する。これらの電圧変化を電流変化に換算した特性を図4(c)に示す(グラフの縦軸に関して)。トランジスタQ1の入力電圧変化を受けて、コレクタ電流IC1は実線の様に変化する。これに対応してコレクタ電流IC3は一点鎖線の様に変化する。上記説明は、Q2に関して無視したが、実際はQ1,Q2共に動作する。
【0027】
トランジスタQ1,Q2を差動入力にした場合は、コレクタ電流は(d)のような変化になる。コレクタ電流IC1(同相入力)が実線のように変化した場合、コレクタ電流IC2(反転入力)は破線の様に変化する。これに対応するコレクタ電流IC3の変化は、右側のようになる。図4(c)において、コレクタ電流IC1、IC2が独立して変化したと考えれば明らかである。
【0028】
図4(d)に関してさらに詳しく説明する。図5は、回路図3に関する、トランジスタQ1,Q2の入力電圧レベル対出力電流(コレクタ電流IC1,IC2,IC3)関係を示している。図5において、横軸は図5(a),図5(b)共に、トランジスタQ1,Q2の入力電圧レベル(差動入力レベル)を示している。一番左側のグラフが入力レベル=0(無信号時)を示し、右側にシフトするにつれて、差動入力レベルが大きくなっていることを示している。縦軸は、出力電流を示し、図5(a)はトランジスタQ1およびQ2の出力電流、図5(b)はトランジスタQ3の出力電流を示している。図5(a)において、トランジスタQ1,Q2の差動入力レベルが大きくなると、左から右へと出力電流が変化し、図4で示したように、基準電流源Io以上は電流が流れないため、トランジスタQ1およびQ2のコレクタ電流は、図5(a)の最右図のように飽和してしまう。これに対応するコレクタ電流IC3の変化は図5(b)のようになり、トランジスタQ1,Q2の入力レベルの増加と共に、コレクタ電流IC3は小さくなっていく。
【0029】
図6は、トランジスタQ1,Q2の差動入力レベル対、図5(b)のコレクタ電流IC3の積分値特性を示している。図6に示すように、入力レベルの増加に対して、積分出力は減少する。
【0030】
次に、参考例のRSSI回路基本ブロックを図7のように接続した場合について考える。段間の接続方法(例えば1段目と2段目接続)は図2のように実施する。図2において、トランジスタQ1,Q2に信号入力された場合(図7のVin)、トランジスタQ1,Q2のコレクタ電流は、信号が増幅されて出力される。この回路においては、トランジスタQ1が逆相出力、トランジスタQ2が同相出力となる。この増幅された信号が、2段目の差動入力(トランジスタQ6、Q7のベース)に入力され、トランジスタQ6,Q7のコレクタからは更に信号が増幅されて出力される。
【0031】
図7において、1段目の入力信号Vinは、後段になるに従って振幅が大きくなる。しかし、信号出力レベルが電源電圧を超えることはないために、入力信号のある一定レベル以上は増幅せずに飽和してしまう。
【0032】
図8は、図7における、入力信号Vinの入力レベル対各段の出力(電流出力)特性を示している。図6で説明したように、入力レベル増加に対して出力レベルは減少する。図8において、5段目入力レベルは、他の段に比べて最も大きいため、低入力レベルで一番早く飽和する。1段目入力レベルは、他の段に比べて最も小さいため、高入力レベルまで入力しないと飽和しない。この各段の出力電流を、加算回路で加算し、積分回路で整流することで図8に示す実線(細線)のような特性を得ることができる。
【0033】
次に、本発明の実施の形態について説明する。
図9(a)は、本発明のRSSI回路の実施の形態を代表する第1の実施例の基本回路図である。図1(a)に示す参考例の第1の例と異なる点は、トランジスタQ3のコレクタが直接Vccに接続されていることと、トランジスタQ1、Q2はそれぞれ抵抗R3、R4を介して、抵抗R3と、R4の他方の端の接続点とVccとの間に加算用のトランジスタQ4を接続したことであり、基本的な動作原理は図1(c)と同じである。この回路の動作について、図10、図11と、参考例で説明した図面を併用して説明する。
【0034】
図10は、本発明の実施の形態の動作原理を説明するための回路図である。図10において、トランジスタQ1,Q2,Q3のコレクタ電流をそれぞれIC1,IC2,IC3とし、トランジスタQ1,Q2のベース電圧をそれぞれVBE1,VBE2とし、トランジスタQ3のベース電圧をVref(基準電圧源)、定電流源をIoとすると、VBE1とVrefを変数としたIC1とIC3の関係および、VBE2とVrefを変数としたIC2とIC3の関係は、参考例で説明した式(1)〜(4)と同じなので省略する。また、この式に関するV−I特性グラフも、図4と同様になるので省略する。
【0035】
参考例(図3)と異なる点は、IC1+IC2=IC4であるため、この点に関して別の図面を用いて説明する。
【0036】
図11は、回路図10に関する、トランジスタQ1,Q2の入力電圧レベル対出力電流(コレクタ電流IC1,IC2,IC4)関係を示している。参考例で説明した図5(a),(b)と同じ点に関しては説明を省略するが、トランジスタQ1,Q2が図11(a)に示すように変化した場合、IC4=IC1+IC2の関係があるため、IC4は図11(b)の様に変化する。
【0037】
図12は、図11(b)のトランジスタQ1,Q2入力レベル対IC4出力電流積分特性である。参考例とは異なり、入力レベル増加に比例して、出力電流積分値も増加する。
【0038】
また、図9(b)は図9(a)に示す基本回路のQ4、とQ5とのカレントミラー接続の代わりに直接積分回路を接続した回路であるが、実質的に図9(a)と同様であり、フェーズの反転が無いもので第2の実施例とする。
【0039】
次に、図9(a)に示す第1の実施例の基本回路を参考例の図7と同様な多段接続した場合の特性について説明する。本発明の実施の形態の第1の実施例の回路の接続は、図13に示すように行う。
【0040】
図13は、図9(a)に示した基本ユニットの2段接続の例で第3の実施例である。
【0041】
図14は、各ブロックの負荷が、R3とR4との接続点を一つの積分回路に接続したもので第4の実施例である。
【0042】
図15は、図7のように多段接続した場合における、入力信号Vinの入力レベル対各段の出力(電流出力)特性を示している。図12で説明したように、入力レベル増加に対して出力レベルは増加する。図15において、5段目入力レベルは、他の段に比べて最も大きいため、低入力レベルで一番早く飽和する。1段目入力レベルは、他の段に比べて最も小さいため、高入力レベルまで入力しないと飽和しない。この各段の出力電流を、加算回路で加算し、積分回路で整流する事で図15に示す実線(細線)のような特性を得ることができる。
【0043】
また、図16(a)は図2(a)に示す参考例の第3の例のユニット間接続の第1および第2トランジスタのコレクタから後続するトランジスタのベースへの接続に少なくともコンデンサを含むバイアス回路を挿入した第5の実施例の回路であり、この構成は異常発振抑制の効果が期待される回路である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【0044】
また、第6の実施例として図16の(b)に示すボルテージフォロワ回路の挿入もあり、高周波数における回路の安定化に効果がある構成である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【0045】
また、図17(a)は図14に示す第3の実施例のユニット間接続の第1および第2トランジスタのコレクタから後続するトランジスタのベースへの接続に少なくともコンデンサを含むバイアス回路を挿入した第7の実施例の回路であり、この構成は異常発振抑制の効果が期待される回路である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【0046】
また、第8の実施例として図17の(b)に示すボルテージフォロワ回路の挿入もあり、高周波数における回路の安定化に効果がある構成である。しかしながら、ユニット間接続がコンデンサ接続のため集積回路には向かない。
【0047】
【発明の効果】
以上説明した本発明の構造による第1の効果は、従来回路構成に比べて発振の可能性が著しく低下することである。その理由は、一般の中間周波増幅器は、合計の利得が100dB以上の高利得であるため、入出力配線の取り回しや、アイソレーション等に細心の注意を払って配線しないと、容易に発振してしまう。つまり、各段の増幅ブロック間の接続、整流回路へのインタフェース部分が複雑な構成になるほど発振し易すくなる。本発明は、構成素子が著しく少なくなり、インタフェース部分等が簡易化されているため、従来回路に比べて発振の可能性は著しく低下する。
【0048】
第2の効果は、従来回路より高集積化が可能である。その理由は、素子数が著しく少なくなり、簡易化されているからである。
【0049】
第3の効果は、従来回路より低消費電力化が可能である。その理由は、回路構成が簡略化されているからである。
【図面の簡単な説明】
【図1】(a)は電界強度検出回路の参考例の基本回路の説明図、(b)は基本ブロックとしての第1の例を示す図、(c)は第3の負荷に2つのカレントミラー接続を使用した第2の例を示す図である。
【図2】(a)は図1(c)に示す基本ブロックの2段接続の構成を有する第3の例の回路図、(b)は図2(a)のトランジスタQ4とQ5のカレントミラー接続の代わりに積分回路を使用した第4の例の回路図の負荷部分を示す図である。
【図3】図1に示す基本ブロックの原理の説明図である。
【図4】(a)は図1に示す基本ブロックのコレクタ別コレクタ電流対差動入力の関係を示す図、(b)は正弦波入力に対するトランジスタQ1とQ3とのベース電圧変化を示す図、(c)その電圧変化を電流変化に換算した特性を示す図、(d)はトランジスタQ1とQ2との差動入力した場合のIC3の変化を示す図である。
【図5】(a)はトランジスタQ1、Q2のベースにおける入力レベル対コレクタにおける出力電流特性を示す図、(b)はその時のトランジスタQ3のコレクタにおける出力電流の特性を示す図である。
【図6】図5に示すトランジスタQ1、Q2の入力レベル対トランジスタQ3の出力電流特性図である。
【図7】参考例の基本ユニットによる多段接続の段階別出力加算接続を示す説明図である。
【図8】図7に示す多段接続の場合の加算回路の積分出力を示す電流特性図である。
【図9】(a)は本発明の電界強度検出回路の実施の形態の基本ブロックとしての第1の実施例の回路図、(b)は図9(a)のトランジスタQ4とQ5とのカレントミラー接続の代わりに直接積分回路を接続した第2の実施例の部分を示す図である。
【図10】図9(a)、(b)に示す実施の形態の基本ブロックの説明図である。
【図11】(a)は図9(a)に示す第2の基本ブロックのトランジスタQ1、Q2の入力レベル対出力電流特性を示す図、(b)はその時の合成出力電流IC4の出力電流特性を示す図である。
【図12】図9(a)に示す基本ブロックのトランジスタQ1、Q2の入力レベル対IC4の出力電流特性を示す図である。
【図13】図9(a)に示す基本ブロックの2段接続を示す第3の実施例の回路図である。
【図14】図13に示す2段接続のQ4、Q5のカレントミラー接続の代わりに積分回路が直接接続された第4の実施例の回路図である。
【図15】図9(a)に示す基本ブロックの5段接続の段別加算接続における加算回路の積分出力を示す説明図である。
【図16】(a)は図2に示す第3の例の第1と第2のトランジスタのブロック間接続に挿入回路としてコンデンサとバイアス回路を挿入した第5の実施例の回路図、(b)は挿入回路がボルテージフォロワ回路である第6の実施例の回路図である。
【図17】(a)は図14に示す第3の実施例の第1と第2のトランジスタのブロック間接続に挿入回路としてコンデンサとバイアス回路を挿入した第7の実施例の回路図、(b)は挿入回路がボルテージフォロワ回路である第8の実施例の回路図である。
【図18】従来の電界強度検出回路を示すブロック図である。
【図19】図18に示す電界強度検出回路の基本ユニットの回路図である。
【図20】図19に示す基本ブロックの2段接続の回路図である。
Claims (6)
- 第1と第2のトランジスタは、それぞれのコレクタにそれぞれ第1と第2の抵抗が接続され、該第1と第2抵抗の他端は、第1の接続点を介して少なくとも第1と第2のトランジスタの共通の負荷となる第1の共通の回路に接続され、
第1と第2と第3のトランジスタのそれぞれのエミッタが定電流源に接続され、
第1と第2のトランジスタのベースが中間周波数の差動入力端子を構成し、第3のトランジスタのベースが第1の基準電圧源回路に接続されている電界強度検出回路。 - 前記第1の共通の回路が積分回路である請求項1記載の電界強度検出回路。
- 第1と、第2と、第3のトランジスタと、第1と第2の抵抗と、第1の基準電圧源回路と、定電流源とを含むユニットを有し、
前記ユニットにおける前記第1と第2のトランジスタは、それぞれのコレクタにそれぞれ前記第1と第2の抵抗が接続され、該第1と第2抵抗の他端は、共通する第1の接続点に接続され、
前記第1と第2と第3のトランジスタのそれぞれのエミッタが前記定電流源に接続され、
前記第1と第2のトランジスタのベースが中間周波数の差動入力端子を構成し、前記第3のトランジスタのベースが前記第1の基準電圧源回路に接続されていることを特徴とし、
前記ユニットを基本単位とする複数のユニットが直列接続し、その間の接続を先行する第1ユニットの第1のトランジスタのコレクタと、それに後続する第2ユニットの第1のトランジスタのベース間とを接続し、第1ユニットの第2のトランジスタのコレクタと第2ユニットの第2のトランジスタのベース間とを接続し、第1ユニットと第2ユニットが第1の接続点を介して積分回路の入力端に接続される構成を有し、以下同様に先行するユニットとそれに後続するユニット間を接続しぞれぞれのユニットの第1の接続点を前記積分回路の入力端に接続することによって多段接続される電界強度検出回路。 - 前記積分回路を前記第1の接続点に接続することに代えて、前記第1の接続点にカレントミラー回路の入力端を接続し、積分回路を前記カレントミラー回路の出力端に接続した請求項3記載の電界強度検出回路。
- 前記積分回路が抵抗とコンデンサとの並行接続回路である請求項2乃至4のいずれか一項に記載の電界強度検出回路。
- 前記積分回路を前記第1の接続点に接続することに代えて、前記第1の接続点に加算回路を接続し、前記加算回路は、前記各ユニットの出力電流を加算し、該加算結果を積分回路に出力にする請求項3記載の電界強度検出回路。
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