JP3611752B2 - データ記憶媒体から読出される信号の相対及び絶対振幅を測定するシステム及び方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は一般に、データ記憶媒体から読出される信号に関し、特に、ディスク・ドライブ・システム内に提供されるデータ記憶媒体から読出される信号の相対振幅及び絶対振幅を測定するシステム及び方法に関する。
【０００２】
【従来の技術】
一般的なディスク・ドライブ・システムは、データを磁気形式で記憶するための磁気媒体と、磁気データを媒体に読み書きするために使用される複数のヘッド素子（以下、トランスジューサとも言う）とを含む。例えば、一般的なディスク記憶装置は、スピンドル・モータのハブ上に同軸状に設けられる１つ以上のデータ記憶ディスクを含む。スピンドル・モータはディスクを一般に、毎分約数千回転（ＲＰＭ）のスピードで回転する。
【０００３】
デジタル情報は一般に、磁化可能な剛性のデータ記憶ディスクの表面に間隔をあけてフォーマットされた、一連の同心トラック上に磁気遷移の形式で記憶される。トラックは一般に多数のセクタに分割され、各セクタは多数の情報フィールドを含み、そこには例えばデータや、セクタ識別及び同期情報を記憶するフィールドが含まれる。
【０００４】
アクチュエータ・アセンブリは通常、複数の外側に延びるアームを含み、１つ以上の読取り／書込みヘッド・アセンブリが、可撓性のサスペンションの使用により、その上に設けられる。一般的な読取り／書込みヘッド・アセンブリは、スライダ本体、読取り素子、及び書込み素子を含むことが知られている。スピンドル・モータの回転スピードが増すと、スライダ本体は読取り／書込み素子をディスクの表面から浮上させ、その結果、読取り／書込み素子が高速ディスク回転により生成されるエア・ベアリングにより、ディスク上に浮上する。読取り／書込みヘッドとディスク表面との距離は、通常、約４０ｎｍ乃至１００ｎｍであり、これは一般にヘッド−ディスク間クリアランスまたは距離と呼ばれる。
【０００５】
磁気データ記憶ディスクへのデータの書込みは、一般に、読取り／書込みヘッド・アセンブリの書込み素子を通じて電流を導通し、ディスク表面の特定の位置を磁化する磁束線を生成するステップを含む。指定ディスク位置からのデータの読出しは、読取り／書込みヘッド・アセンブリの読取り素子により、ディスクの磁化位置から発する磁場または磁束線を検出ないし感知（以下、センスと言う）することにより達成される。読取り素子が回転するディスク表面上を移動するとき、読取り素子とディスク表面上の磁化位置との間の相互作用が、読取り素子内に一般にリードバック信号と呼ばれる電気的再生信号を生成する。
【０００６】
従来のディスク・ドライブ・システムは一般に、閉ループ・サーボ制御システムを使用して、読取り／書込み素子またはトランスジューサを、データ記憶ディスク上の指定記憶位置に位置決めする。通常のディスク・ドライブ・システム動作の間、一般に読取り／書込みトランスジューサの近傍に設けられるか、或いは読取り／書込みヘッド・アセンブリの読取り素子として組み込まれるサーボ・トランスジューサが、指定トラックを追従し（すなわちトラック・フォローイング）、ディスク上の指定トラック及びデータ・セクタ位置を突き止める情報を読出すために使用される。
【０００７】
既知のあるサーボ技術によれば、埋め込みサーボ・パターン情報が、ディスクの中心から一般に外側に向けて伸びるセグメントに沿って、ディスクに書き込まれる。埋め込みサーボ・パターンは、各トラックのデータ記憶セクタ間に形成される。サーボ・セクタは一般に、しばしばサーボ・バースト・パターンと呼ばれるデータのパターンを含み、これはデータをトラック上の指定データ・セクタとの間でやり取りするとき、読取り／書込みトランスジューサをトラックの中心線上に最適に位置合わせするために使用される。サーボ情報はまた、トランスジューサの位置を識別するために使用されるセクタ及びトラック識別コードを含み得る。
【０００８】
ディスク・ドライブ・システム製造業界では、現在、読取り／書込みヘッドの一部として使用されるトランスジューサの性能及び信頼性に、多くの注目が集まっている。例えば、読取りトランスジューサの動作特性の変化は、読取り／書込みヘッドの劣化またはヘッドの切迫した故障を示し得る。例えば、リードバック信号の振幅の変化は、読取り素子に関わる問題を示し得る。
【０００９】
ＭＲストライプとも呼ばれる磁気抵抗（ＭＲ）素子が、多くのディスク・ドライブ・システムにおいて、読取りトランスジューサとして使用されている。ＭＲ読取り／書込みヘッド・アセンブリは、一般にＭＲ読取り素子及び薄膜書込み素子を組み込み、従来の薄膜ヘッドなどに勝る多数の利点を提供するものと思われるが、当業者には知られるように、ＭＲトランスジューサはしばしば、検出、抑制または定量化するのが困難な好ましくない振舞いを示す。
【００１０】
例えば、リードバック信号の振幅特性は、読取りトランスジューサの完全性及び動作状態に関する指示を提供することが判明している。例えば、変則的に動作している巨大ＭＲ（ＧＭＲ）トランスジューサは、時間に伴い振幅が低下するリードバック信号を生成し得る。しかしながら、ほとんどの読取りチャネル設計の性質及び複雑性は一般に、例えば時間に伴うリードバック信号振幅の決定など、リードバック信号特性の決定を阻む。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、データ記憶媒体から読取られたリードバック信号、すなわち再生信号、の振幅のような再生信号特性を、周囲温度変化、プロセス・シフトなどの影響を受けることなく、正確に測定ないし決定できる装置及び方法を提供することである。
本発明の目的は、ディスク・ドライブ・システムのデータ記憶媒体から読取られた再生信号の再生信号特性を再生の現場で決定する高測定精度の装置及び方法を提供することである。
本発明のさらに他の目的は、ディスク・ドライブ・システムに回路素子とかテスト装置を外付けする必要無しに、読取りチャネルの場所において再生信号特性を決定する装置及び方法を提供することである。
【００１２】
【課題を解決するための手段】
本発明は、データ記憶媒体から読取られた再生信号の振幅を読取りチャネルの場所で測定する装置及び方法に関する。
本発明による相対振幅の測定方法は、可変利得増幅器の利得に関連付けられる電圧信号を感知するステップと、複数の制御電圧信号をそれぞれ供給するように関連付けられた複数のデジタル・ワード値を選択するステップと、前記感知電圧信号を前記制御電圧信号と比較するステップと、前記選択ステップ及び前記比較ステップを繰り返すステップと、前記繰り返すステップの間に、特定のデジタル・ワード値の選択により供給された制御電圧信号が前記感知電圧信号に実質的に等しくなった時、前記特定のデジタル・ワード値により再生信号の相対振幅を表わすステップと、より成る。
後述するように、再生信号の相対振幅とは、再生信号の振幅の大きさを正規化するための可変利得増幅器の利得値に関連づけられて表わされる振幅のことである。
再生信号の振幅測定は、読取りチャネルが読取り動作モード、休止（遊休）モード、またはサーボ動作モードのときに実行され得る。」
【００１３】
さらに、本発明による絶対振幅の測定方法は、可変利得増幅器の利得特性を特徴付けるステップと、前記増幅器の利得に関連付けられた電圧信号を感知するステップと、複数の制御電圧信号をそれぞれ供給するように関連付けられた複数のデジタル・ワード値を選択するステップと、前記感知電圧信号を前記制御電圧信号と比較するステップと、前記選択ステップ及び前記比較ステップを繰り返すステップと、前記繰り返すステップの間に、特定のデジタル・ワード値の選択により供給された制御電圧信号が前記感知電圧信号に実質的に等しくなった時、前記特定のデジタル・ワード値により再生信号の絶対振幅を表わすステップと、より成る。
後述するように、再生信号の絶対振幅とは、再生信号の正規化目標振幅を可変利得増幅器の利得値で除算する関数式により定量的に表わされる振幅のことである。」
【００１４】
再生信号の絶対振幅は、増幅回路の利得特性の決定手順（以下、利得特徴化プロシージャとも言う）の実行後に、再生信号の振幅測定を行うことにより決定され得る。増幅回路の利得特性の決定手順、すなわち利得特徴化プロシージャ、は、多数の基準電圧信号の各々を、利得変更増幅器の信号入力に供給するステップを含む。基準電圧信号の各々は、対応する予め設定した所定の利得値に関連付けられている。増幅器に供給される基準電圧信号の各々に対して、増幅器出力電圧信号が実質的に所定の基準電圧信号に一致するまで、制御電圧信号が選択的に増幅器に加えられる。利得特徴化プロシージャの完了に続き、再生信号の絶対振幅を獲得するために、任意の回数の振幅測定が実行され得る。
【００１５】
リードバック信号の振幅を測定する回路の実施例は、リードバック信号を受信する利得変更増幅器を含む。マルチプレクサは、増幅器に結合される制御電圧信号出力及びセンス出力を含む。増幅器の利得に関連付けられるセンス電圧信号が、マルチプレクサのセンス出力において生成される。回路は更に、入出力を有するデジタル−アナログ変換器（ＤＡＣ）を含む。ＤＡＣの入力に結合される制御回路が、制御電圧信号を表すデジタル・ワード値をＤＡＣに送信する。ＤＡＣは制御電圧信号を比較器に送信する。
【００１６】
比較器は、マルチプレクサのセンス出力に結合される第１の入力と、ＤＡＣの出力に結合される第２の入力と、出力とを有し、第１の入力に生成されるセンス電圧信号を、第２の入力に生成される制御電圧信号と比較する。制御回路は、制御電圧信号が実質的にセンス電圧信号に一致するまで、デジタル・ワード値をＤＡＣに送信し、その時点で、制御電圧信号に関連付けられるデジタル・ワードが、リードバック信号の相対振幅を表す。
【００１７】
リードバック信号振幅測定回路の利得特性を決定する回路の実施例は、可変利得増幅器などの利得変更増幅器に結合されるバッファを含む。可変利得増幅器は、リードバック信号を受信する入力と、出力と、制御入力とを含む。バッファは入出力（Ｉ／Ｏ）インタフェース、及び増幅器の制御入力に結合される出力を含む。回路は更に、増幅器の出力に結合される第１の入力と、所定の振幅の基準電圧を生成する基準電圧源に結合される第２の入力と、出力とを有する比較器を含む。ＤＡＣは、バッファのＩ／Ｏインタフェースに結合される出力を含む。
【００１８】
制御回路は、ＤＡＣの入力と、比較器の出力とに結合される。制御回路は増幅器利得特性を決定するために、多数のデジタル・ワードをＤＡＣに伝達する。デジタル・ワードの各々は、所定の利得値及び制御電圧に関連付けられる。比較器は、増幅器により生成される出力信号を基準電圧と比較し、制御回路は、増幅器出力信号が実質的に所定の基準電圧振幅に一致するまで、デジタル・ワードをＤＡＣに伝達する。
【００１９】
利得特徴化回路は更に、制御回路に結合され、デジタル・ワード及び関連付けられる所定の利得値及び制御電圧を記憶するメモリを含む。また第２の基準電圧源が、増幅器の入力に結合され得る。第２の基準電圧源は、増幅器利得特性を決定するために、多数の基準電圧信号の選択された１つを増幅器に供給する。基準電圧信号の各々は、所定の利得値に関連付けられる。
【００２０】
利得特徴化回路は更に、好適には読取りチャネル内で、リードバック信号振幅測定回路に結合され得る。こうした実施例では、絶対リードバック信号振幅測定を行う前に、利得特徴化プロシージャが実行される。
【００２１】
本発明の上述の概要は、本発明の各実施例またはあらゆる実用化を述べることを意図するものではない。以下の詳細な説明を参照することにより、本発明の利点及び成果が、本発明のより完全な理解と共に、明らかとなろう。
【００２２】
【発明の実施の形態】
以下の説明では、本発明が実施される様々な実施例の一部を成す付随の図面が参照される。しかしながら、本発明の範囲から逸れることなく、他の実施例も可能であり、また構造的及び機能的な変更が可能であることが理解されよう。
【００２３】
本発明の原理に従うシステム及び方法は、データ記憶媒体から獲得されるリードバック信号の相対振幅の測定を提供する。本発明の別の実施例は、データ記憶媒体から獲得されるリードバック信号の絶対振幅の測定を提供する。リードバック信号の絶対振幅測定の獲得は、読取りチャネル内に提供される増幅回路の利得を特徴化することにより達成される。本発明のリードバック振幅測定及び利得特徴化方法は、読取りチャネル回路内で有利に実現され、それにより外部信号処理回路への依存性を排除する。
【００２４】
振幅測定精度の大幅な向上が、読取りチャネル内に完全に統合される振幅測定及び利得特徴化回路により実現される。読取りチャネルの外部の回路を使用するときに生じ得る、例えば温度変化及びプロセス・シフトに起因する振幅測定の不正確さが、本発明の原理に従う統合アプローチの採用により完全に除去される。
【００２５】
図１及び図２を参照すると、本発明のリードバック信号振幅及び利得特徴化方法が実現され得る、ディスク・ドライブ・システム２０が示される。ディスク・ドライブ・システムは、図２に最もよく示されるように、一般に１つ以上の剛性のデータ記憶ディスク２４を含み、これらは同軸状に、縦並びに間隔をあけて積み重ねられ、スピンドル・モータ２６の回りを、かなり高速の回転スピードで回転する。図１に示されるように、各ディスク２４は通常、間隔をあけて設けられる複数の同心トラック５０を含むようにフォーマットされ、各トラックは一連のセクタに区分化される。各セクタは更に、個々の情報フィールドに分割される。代わりに、１つ以上のディスク２４がらせんトラック構成を含むように、フォーマットされてもよい。
【００２６】
アクチュエータ３０は通常、複数の交互配置されるアクチュエータ・アーム２８を含み、各アームは、ロード・ビーム２５に取り付けられ、データ記憶ディスク２４との間で情報を転送する１つ以上のトランスジューサ２７及びスライダ・アセンブリ３５を有する。スライダ３５は通常、空気力学的な浮上体として設計され、トランスジューサ２７をディスク２４の表面から浮上させる。すなわち、スピンドル・モータの回転スピードが増加するとき、トランスジューサ２７がディスク２４の高速回転により生成されるエア・ベアリングにより、ディスク２４上に浮上する。代わりに、スライダ３５とディスク表面２４間の静止摩擦または動摩擦を低減するために、共形の潤滑剤がディスク表面２４上に付着されてもよい。
【００２７】
アクチュエータ３０は一般に、静止アクチュエータ・シャフト３２に取り付けられ、シャフト３２上で回転して、アクチュエータ・アーム２８をデータ記憶ディスク２４のスタックに対して移動する。アクチュエータ３０のコイル・フレーム３４に取り付けられるコイル・アセンブリ３６は、一般に、永久磁石構造３８の上下のマグネット・アセンブリ４０及び４２間に画定されるギャップ４４内で回転し、アクチュエータ・アーム２８をデータ記憶ディスク２４の表面上でスイープさせる。スピンドル・モータ２６は一般に、多相ＡＣモータまたはＤＣモータを含み、これらは電源４６により活動化され、データ記憶ディスク２４を回転するように適応化される。
【００２８】
コイル・アセンブリ３６及び永久磁石構造３８の上下のマグネット・アセンブリ４０及び４２は、アクチュエータ・ボイス・コイル・モータ３９として協働し、サーボ・プロセッサ５６により生成される制御信号に応答する。サーボ・プロセッサ５６は、アクチュエータ・ボイス・コイル・モータ３９に供給される制御電流の方向及び大きさを制御する。アクチュエータ・ボイス・コイル・モータ３９は、永久磁石構造３８により生成される磁場の存在の下で、コイル・アセンブリ３６内に可変の方向及び大きさの制御電流が流れるとき、アクチュエータ・コイル・フレーム３４に対してトルクを生成する。アクチュエータ・コイル・フレーム３４に伝達されるトルクは、コイル・アセンブリ３６に流れる制御電流の極性に従う方向に、アクチュエータ・アーム２８の対応する回転移動を生じる。
【００２９】
サーボ・プロセッサ５６は読取りチャネル回路５７と協働して、ボイス・コイル・モータ３９を制御し、データをディスク２４に読み書きするとき、アクチュエータ・アーム２８及びトランスジューサ２７を、指示されたトラック５０及びセクタ５２位置に移動する。サーボ・プロセッサ５６は、ディスク・ドライブ制御装置５８にゆるく結合される。ディスク・ドライブ制御装置５８は通常、データ記憶ディスク２４との間のデータの転送を調整する制御回路及びソフトウェアを含む。図１では、サーボ・プロセッサ５６及びディスク・ドライブ制御装置５８は、別々の装置として示されるが、これらの装置の機能は一般にコスト削減のために、１つの多目的プロセッサ内で実現され得る。
【００３０】
図３及び図４を参照すると、データ記憶媒体から獲得されるリードバック信号の相対振幅を測定する振幅測定回路の実施例が示される。図３及び図４に示される回路は、図１及び図２に関連して上述したシステムの読取りチャネル回路内に統合され得る。図３及び図４に示される振幅測定回路は、ここで述べる他の回路実施例及び振幅測定及び利得特徴化方法と同様、一般に様々なディスク・ドライブ・システム及びデータ記憶システム内で実現され得る。
【００３１】
図３及び図４は、読取り／書込みヘッド７１の読取り素子を用いて、データ記憶ディスク７３から導出される情報信号を処理する多数の構成要素を示す。ディスク７３の表面から獲得される情報信号は、一般に、ディスク上に記憶されたデータまたはサーボ情報を表すが、他のタイプの情報も含み得る。ディスク７３上に記憶される情報は一般に、一連の同心または蛇行トラック上の磁気遷移の形式である。読取り／書込みヘッドは磁気抵抗（ＭＲ）読取り素子、巨大磁気抵抗読取り素子、薄膜読取り素子、または他のタイプの読取りトランスジューサを含み得る。データ記憶ディスク７３が光学情報を記憶し、読取り／書込みヘッド７１が光学読取り素子を含んでもよい。
【００３２】
読取り／書込みヘッド７１の読取りトランスジューサに誘起された情報信号は、一般に、アーム・エレクトロニクス（ＡＥ）回路またはモジュール７２などの前置増幅回路に伝達される。ＡＥモジュール７２は、読取り／書込みヘッド７１から伝達されたリードバック信号を、通常マイクロボルト範囲からミリボルト範囲に増幅する。増幅されたリードバック信号は、ＡＥモジュール７２からリードバック振幅測定回路７５に伝達される。リードバック振幅測定回路７５は、好適には読取りチャネル内に統合されるが、必ずしもそれが必要なわけではない。リードバック振幅測定回路７５の様々な構成要素は、一般に、読取りチャネル・アプリケーションにおいて使用される構成要素である。こうした構成要素は、本発明の原理に従い相対リードバック信号振幅測定を提供する、他の回路要素にも結合され得る。
【００３３】
図３及び図４の実施例によれば、リードバック信号振幅測定回路７５が可変利得増幅器（ＶＧＡ）７６を含み、これが１つ以上の信号導体７４を通じて、ＡＥモジュール７２に結合される。可変利得増幅器は、電圧制御信号などの制御信号に応答して利得を変化する増幅器として知られる。ＶＧＡ７６は連続時間フィルタ（ＣＴＦ）７８に結合され、それを通じてリードバック信号が伝達され、フィルタリングされる。ＣＴＦ７８から出力されるリードバック信号は、１つ以上の信号導体７９に沿って、下流の回路に伝達される。
【００３４】
好適な実施例では、ＶＧＡ７６は、ＡＥモジュール７２から受信されるリードバック信号の振幅を正規化するために使用される。例えば、ＶＧＡ７６の出力におけるリードバック信号振幅は、８００ｍＶ_ｄｐｐ（ピーク・ツー・ピーク）に正規化される。ＶＧＡ７６及びＣＴＦ７８の両方を含む実施例では、対象となる正規化された振幅は、ＶＧＡ７６及びＣＴＦ７８の組み合わせに関連付けられる振幅である。
【００３５】
図３及び図４に示される回路構成によれば、ＶＧＡ利得制御バッファ８０が制御電圧信号を生成し、これが１つ以上の導体７７に沿ってＶＧＡ７６に伝達され、ＶＧＡ７６の利得を調整する。利得制御バッファ８０は、データ利得コンデンサ８４及びサーボ利得コンデンサ８６を含む。利得コンデンサ８４、８６のそれぞれに生成される電圧は、統合された自動利得制御電圧を表し、これはリードバック信号振幅を直接反映するものではない。複雑でない実施例では、利得制御バッファ８０はマルチプレクサを表すとも考えられる。
【００３６】
利得制御バッファ８０のセンス出力８７は、データまたはサーボ利得コンデンサ８４、８６のいずれか一方に生成される電圧に等しい、センス出力電圧を提供する。遊休動作モードまたは読取り動作モードの間、データ利得コンデンサ８４に生成される電圧に等しい電圧が、利得制御バッファ８０のセンス出力８７に提供される。サーボ動作モードの間、センス出力電圧はサーボ利得コンデンサ８６に生成される電圧に等しい。利得制御バッファ８０はそれ自体、読取りチャネルの動作状態に応じて、データ及びサーボ利得コンデンサ８４、８６の間で選択し得る。
【００３７】
利得制御バッファ８０のセンス出力８７に提供されるセンス電圧は、比較器８２の入力に伝達される。Ｎビット利得デジタル−アナログ変換器（ＤＡＣ）８８が、比較器８２の第２の入力に結合される。比較器８２は、利得制御バッファ８０から受信されるセンス電圧を、利得ＤＡＣ８８により生成される制御電圧と比較する。比較器８２の出力は制御論理回路９０に結合される。比較器８２は、そのそれぞれの入力に印加されるセンス電圧及び制御電圧の大きさに応じて、”１”（ハイ）または”０”（ロウ）の出力論理信号を生成する。
【００３８】
比較器８２のそれぞれの入力に印加されるセンス電圧及び制御電圧が等しくない場合、制御論理回路９２は導体８５を通じて、デジタル・ワードを利得ＤＡＣ８８に送信する。利得ＤＡＣ８８は、制御論理回路９０から受信されるデジタル・ワードに応答して、関連制御電圧を生成し、これが比較器８２に伝送されて、利得制御バッファ８０により生成されるセンス電圧と比較される。センス電圧及び利得ＤＡＣ８８により送信される制御電圧が等しい場合、比較器８２の出力は論理状態を切り替える。
【００３９】
制御論理回路９０は、比較器８２の出力において発生する論理状態遷移に応答して、利得ＤＡＣ８８へのデジタル・ワードの伝送を終了する。センス電圧と制御電圧との一致をもたらした最も最近伝送されたデジタル・ワードは、利得制御バッファ８０のセンス出力８７の電圧、すなわちデータまたはサーボ利得コンデンサ８４、８６の選択された方に生成されたコンデンサ電圧を表す。利得コンデンサ制御電圧を表すデジタル・ワードは、対応する相対リードバック信号振幅に関連付けられ、これが制御論理回路９０の出力９２に提供され得る。
【００４０】
図３及び図４に示される回路を用いて、リードバック信号の相対振幅を測定するプロシージャに関する追加の詳細について、図５を参照しながら述べることにする。リードバック信号振幅測定プロシージャは、通常、ディスク制御装置から要求を受信することにより開始する（ステップ１００）。前述のように、振幅測定はディスク・ドライブ・システムの任意の動作モードの間に実行され得る。振幅測定が読取りモードまたは遊休モードの間に実行される場合、データ利得コンデンサ８４が選択される（ステップ１０２）。振幅測定がサーボ・モードの間に実行される場合、サーボ利得コンデンサ８６が選択される（ステップ１０４）。
【００４１】
選択された利得コンデンサに生成した電圧に等価な電圧が、利得制御バッファ８０のセンス出力８７に提供される。選択された利得コンデンサの電圧に対応するセンス電圧は、比較器８２によりセンスされる（ステップ１０６）。制御論理回路９０が、利得ＤＡＣ８８に関連付けられる出力または制御電圧に対応する初期デジタル・ワードを選択する（ステップ１０８）。デジタル・ワードは利得ＤＡＣ８８に送信される（ステップ１０９）。利得ＤＡＣ８８は、制御論理回路９０から受信されるデジタル・ワードに応答して、その出力に制御電圧を生成する（ステップ１１０）。比較器８２は、利得制御バッファ８０から受信されるセンス電圧を、利得ＤＡＣ８８から受信される制御電圧と比較する（ステップ１１１）。
【００４２】
利得ＤＡＣ制御電圧がセンス電圧に等しくない場合（ステップ１１２）、制御論理回路９０は別のデジタル・ワードを選択する（ステップ１１４）。制御論理回路９０は次のデジタル・ワードを選択するとき、逐次近似または他の方法を使用し得る。次のデジタル・ワードが利得ＤＡＣ８８に送信され、比較器８２に送信される制御電圧を調整する。この比較プロセスは、利得ＤＡＣ制御電圧８３が、利得制御バッファ８０のセンス出力８７に提供されるセンス電圧に一致するまで、継続する。
【００４３】
センス電圧及び制御電圧が等価なことに応答して、最後に選択されたデジタル・ワードに関連付けられる相対リードバック信号振幅が、制御論理回路９０から読出され（ステップ１１６）、出力９２に提供される。振幅測定ルーチンはその後終了されるが（ステップ１１８）、続く振幅測定要求の受信に際して再開され得る（ステップ１００）。
【００４４】
本発明の１実施例によれば、制御論理回路９０は、多数のＮビット・デジタル・ワードを対応する数の相対リードバック信号振幅値に関連付ける。Ｎビット・デジタル・ワードの各々に対して利得ＤＡＣ８８の出力に生成される制御電圧などの、様々な情報が関連付けられる。各Ｎビット・デジタル・ワードに関連付けられる他の情報には、相対振幅信号データ及びＶＧＡ利得値が含まれる。下記の表１は、制御論理回路９０により生成可能なタイプの多数のＮビット・デジタル・ワードに対して生成される、シミュレート化データ値を表す。下記の表１で提供されるデータは、リードバック信号振幅値の測定を容易にするために使用され得るタイプのデータを表すことがわかる。
【表１】

【００４５】
表１に示されるような増幅器制御電圧の範囲は、一般にＶＧＡ７６に入力される期待電圧信号の範囲に及ぶ。上記の表１は、−４００ｍＶ乃至＋４００ｍＶの範囲に及ぶ制御電圧を示し、これはリードバック信号を８００ｍＶ_ｐｐ（ピーク・ツー・ピーク）に正規化するＶＧＡの動作利得範囲に対応する。表１は更に、８ビット・デジタル・ワードの使用を表し、これは３ｍＶ単位の増分に値する制御電圧分解能を提供する（すなわち最下位ビット（ＬＳＢ）＝３ｍＶ）。
【００４６】
各８ビット・デジタル・ワードには、相対リードバック信号振幅値が関連付けられる。この値は、ＡＥモジュール７２または他の前置増幅器により処理され増幅されたリードバック信号振幅を反映する。表１に示される相対リードバック信号振幅値は、特定の読取りチャネル設計から、或いは特定の読取りチャネルの経験的な評価を通じて、生成され得る。
【００４７】
図３乃至図５、及び表１に関連して上述した回路及び方法は、ＶＧＡ７６に入力される、換言すると、読取り／書込みヘッド７１からリードバック信号を受信するＡＥモジュール７２または他の前置増幅器から出力される、リードバック信号の相対振幅の測定を提供する。前述のように、相対リードバック信号振幅測定は、関連する読取りトランスジューサまたは読取りチャネル回路の振幅特性の変化を識別する上で有用である。例えば、振幅測定の結果、ＧＭＲ読取りトランスジューサに関連付けられる振幅値が低減する場合、これは一般にトランスジューサの切迫した故障を示す。相対リードバック信号振幅のこうした損失または偏差は、様々なタイプの読取りトランスジューサの予測故障分析方法の一部として使用され得る。
【００４８】
相対リードバック信号振幅の測定は、多くのアプリケーションにおいて極めて有効であるが、ＶＧＡ７６またはＶＧＡ７６／ＣＴＦ７８の組み合わせの絶対利得を正確に定量化することが望ましい。絶対ＶＧＡ利得の決定に関連する大きな問題は、温度及びプロセス・シフトの作用であり、これらは制御電圧と絶対ＶＧＡ利得間の相関を低減させる。理想的には、ＶＧＡ７６の利得は対数目盛りグラフ上に制御電圧の関数としてプロットしたとき、図６に示される直線１２０のような直線である。しなしながら、実際には、ＶＧＡ利得は制御電圧、温度及びプロセス・シフトの関数として変化し、対数目盛り上にプロットすると、弧状の曲線１２２、１２４となる。
【００４９】
例えば温度は、データ率、動作モード、及び特定のシステムが動作する環境に応じて、所与のチャネル構成要素内で変化する。従って、所与のチャネル構成要素において、温度が変化するとき、同一の電圧が異なる利得を生成し得る。プロセス・シフトは、異なる読取りチャネル・モジュール間の利得に影響する。従って、同一の制御電圧が異なる読取りチャネル・モジュール間で、異なる利得値を生成し得る。また利得曲線の屈曲の度合いが、ＶＧＡ利得と制御電圧間の相関に、別の変数を追加する。これらの全ての要因が、制御電圧と絶対利得間の相関を低減させる。
【００５０】
制御電圧を用いて、絶対ＶＧＡ利得を正確に予測するために、この利得関係または利得曲線が特徴化されなければならない。最低限、利得曲線は、最小及び最大利得設定などの２つの異なる所定の利得設定において、特徴化され得る。より好適には、ＶＧＡ利得が例えば８個の所定の利得設定など、多数の異なる所定の利得設定において特徴化され得る。８個の異なる所定の利得設定におけるＶＧＡ利得の特徴化は、ＶＧＡの特定の利得設定を表すデジタル８ビット・ワードの生成を可能にする。ＶＧＡ利得は、任意の数の異なる所定の利得設定（すなわちＮ個の所定の利得設定）において特徴化され、それらが近似サイズのデジタル・ワード（すなわちＮビット・デジタル・ワード）を生成するために使用されることがわかる。
【００５１】
図７に示されるグラフに関して、ＶＧＡの利得は８個の異なる利得値において特徴化される。特徴化される特定の利得値は、一般に、特定の読取りチャネル設計に従い、設計者により選択される。所与の読取りチャネル設計において生成される、８個の所定のＶＧＡ利得値を確立すると、所定のＶＧＡ利得値の各々に対するＶＧＡ制御電圧を決定するために、利得特徴化ルーチンが開始される。
【００５２】
前述のように、ＶＧＡは、ＡＥモジュールまたは他の前置増幅器から受信されるリードバック信号振幅の正規化を提供する。ＶＧＡ／ＣＴＦ回路の出力において、正規化振幅目標が８００ｍＶ_ｄｐｐの実施例では、ＶＧＡに入力されるリードバック信号の絶対振幅は、８００ｍＶをＶＧＡ利得により除算することにより、次のように計算される。
【数１】

【００５３】
ここで、Ｇａｉｎ（ｄＢ）は、本発明の原理に従う利得特徴化プロシージャの実行後計算される、ＶＧＡまたはＶＧＡ／ＣＴＦ回路の絶対利得を表す。
【００５４】
図８及び図９を参照すると、リードバック信号振幅測定回路の別の実施例が示され、これはＡＥモジュールまたは他の前置増幅器から受信されるリードバック信号の絶対振幅のＶＧＡ利得特徴化、及び測定の両方を提供する。この実施例によれば、読取りトランスジューサ７１からリードバック信号を受信するＡＥモジュール１３２が、マルチプレクサ１３４に結合される。更にマルチプレクサ１３４には、ＤＣ基準電圧源１３６が結合される。マルチプレクサ１３４はＶＧＡ１３８に結合される。
【００５５】
比較器１４６は、ＣＴＦ１４０の出力に結合される入力と、別のＤＣ基準電圧源１４４に結合される別の入力とを有する。比較器１４６は制御論理回路１５２に結合される。ＶＧＡ１３８はＶＧＡ利得制御バッファ１４２に結合される。利得制御バッファ１４２は、比較器１４８の入力に結合されるドライブ／センス・ポート１４５を含む。図において、個々の回路要素として示される構成要素は、１つ以上の多目的要素内に統合されてもよい。例えば、図８乃至図９、及び図１０乃至図１１に示されるＮビット利得ＤＡＣ１５０は、ＶＧＡ利得制御バッファ１４２内に統合され得る。
【００５６】
Ｎビット利得ＤＡＣ１５０はスイッチ１５１の切り替えにより、比較器１４８の入力またはドライブ／センス・ポート１４５のいずれかに、選択的に結合される。スイッチ１５１が、利得ＤＡＣ１５０の出力を利得制御バッファ１４２のドライブ／センス・ポート１４５に結合する構成では、利得特徴化プロシージャの間に、制御電圧がドライブ／センス・ポート１４５を介して、ＶＧＡ１３８に伝達される。
【００５７】
ＤＣ基準電圧源１３６は、マルチプレクサ１３４を介してＶＧＡ１３８への入力として、多数の異なる所定のＤＣ基準電圧を生成する。所定のＤＣ基準電圧設定の数は、好適には特徴化されるＶＧＡ利得値の数に対応する。例えば、下記の表２を参照して、所定のＶＧＡ利得値Ｇ_０乃至Ｇ_７の各々は、対応する有効ＶＧＡ入力電圧値に関連付けられる。
【表２】

【００５８】
表２を参照すると、例えば所定ＶＧＡ利得値Ｇ_０＝８．４８ｄＢは、３００．０ｍＶ_ｄｐｐの関連する有効ＶＧＡ入力電圧を有する。また所定ＶＧＡ利得値Ｇ_７＝２６．５５ｄＢは、３７．５ｍＶ_ｄｐｐの関連する有効ＶＧＡ入力電圧を有する。ＡＥモジュール１３２の出力において、約３０乃至３００ｍＶ_ｄｐｐのリードバック信号振幅が期待される読取りチャネルでは、ＤＣ基準電圧源１３６は、約１５ｍＶ乃至１５０ｍＶの範囲内のＤＣ基準電圧を生成する。
【００５９】
比較器１４６はその第１の入力において、ＤＣ基準電圧源１４４から基準電圧を受信する。ＣＴＦ１４０の出力は、出力比較器１４６の別の入力に結合される。ＤＣ基準電圧源１３６により生成され、マルチプレクサ１３４を介してＶＧＡ１３８に供給される各ＤＣ基準電圧に対して、利得特徴化プロシージャは、出力ＣＴＦ１４０における電圧信号の振幅が比較器１４６に入力されるＤＣ基準電圧に一致するまで、ＶＧＡまたはＶＧＡ／ＣＴＦ利得の変更を実行する。図１０乃至図１１に示される別の実施例は、マルチプレクサ／スイッチ回路１５４を用いて、拡張された機能及び制御を提供する。マルチプレクサ／スイッチ回路１５４の使用は、１つの比較器１５６による全ての比較操作を可能にする。
【００６０】
本発明の原理に従う利得特徴化プロシージャに関する追加の詳細が、図１２乃至図１６に示される。図１２乃至図１３に関して、例えばディスク・ドライブ制御装置からの要求の受信に際してＶＧＡ利得特徴化プロシージャが開始される（ステップ１６２）。最初に、図８乃至図１１に示される制御論理回路１５２、または他の論理／メモリ装置が、上記の表２に示される情報に類似の情報を記憶する（ステップ１６０）。そうした情報には、所定のＶＧＡ利得値Ｇ_０乃至Ｇ_Ｎ−１が含まれる。ＶＧＡ利得値の１つが、特徴化のために選択される（ステップ１６４）。選択されたＶＧＡ利得値に関連付けられるＤＣ基準電圧が、ＶＧＡ１３８に入力される（ステップ１６６）。
【００６１】
デジタル・ワード（Ｎビット）が選択され（ステップ１６８）、選択されたデジタル・ワードに関連付けられる制御電圧が、Ｎビット利得ＤＡＣ１５０からドライブ／センス・ポート１４５及び閉スイッチ１５１を介して、利得制御バッファ１４２に送信される。ＶＧＡ１３８／ＣＴＦ１４０の出力の電圧Ｖ_Ｖｐｐが、所定の正規化された電圧振幅Ｖ_Ｎｐｐと比較される（ステップ１７２）。後者はＤＣ基準電圧源１４４により確立され、比較器１４６／１５６に入力される。電圧Ｖ_Ｖｐｐが電圧振幅Ｖ_Ｎｐｐに等しくない場合（ステップ１７４）、別のデジタル・ワードが選択され（ステップ１６８）、関連制御電圧が利得制御バッファ１４２のドライブ／センス・ポート１４５に供給される。比較器１４６／１５６は再度、電圧Ｖ_ＶｐｐとＶ_Ｎｐｐとを比較する。
【００６２】
デジタル・ワード選択（ステップ１６８）及び比較（ステップ１７２／１７４）の操作は、電圧Ｖ_Ｖｐｐが電圧Ｖ_Ｎｐｐに一致するまで継続され、その時点で、最も最近使用された（すなわち最後に使用された）ＤＡＣ制御電圧が、選択されたＶＧＡ利得値に相当するものとして記憶される（ステップ１７６）。追加のＶＧＡ利得値が特徴化される場合（ステップ１７８）、図１２乃至図１３に示される利得特徴化ステップ１６４乃至１７６が繰り返され、利得特徴化プロシージャは最終的にステップ１８０で終了する。
【００６３】
図１４乃至図１５は、ＶＧＡ１３８及びＣＴＦ１４０要素に関連付けられるＤＣオフセットの影響を無効にする、ＶＧＡ利得特徴化ルーチンの別の実施例を示す。本実施例に従い、ＤＣ基準電圧はＶＧＡ／ＣＴＦループ利得を特徴化するために使用されるので、ＶＧＡ及びＣＴＦ回路要素１３８、１４０に関連付けられるＤＣオフセットが問題となる。ＶＧＡ／ＣＴＦ要素１３８、１４０がＣＴＦ出力において、例えば±１００ｍＶのオフセットを有する場合、ＣＴＦ１４０の出力において約４００ｍＶ_ｐｐＤＣのＶＧＡ利得を特徴化するとき、大きな誤差が生じ得る。このＤＣオフセットは、反対の極性の各ＤＣ基準電圧をＶＧＡ１３８に供給し、２つのＶＧＡ利得特徴化ルーチンを実行することにより、効果的に無効にされ得る。２つの結果のＤＡＣ制御電圧の平均が、所与のＶＧＡ利得値に関連付けられるものとして使用され得る。
【００６４】
この実施例に従い、ＶＧＡ利得特徴化プロシージャが、複数の所定のＶＧＡ利得値（ステップ２００）に対して開始されると仮定すると（ステップ２０２）、ＶＧＡ利得値の１つが特徴化のために選択される（ステップ２０４）。選択されたＶＧＡ利得値に関連付けられる正の極性の基準電圧信号が選択され（ステップ２０６）、ＶＧＡ１３８の入力に供給される（ステップ２０８）。デジタル・ワードが最初に制御論理回路１５２により選択され（ステップ２１０）、選択されたデジタル・ワードに関連付けられる制御電圧が、Ｎビット利得ＤＡＣ１５０から、利得制御バッファ１４２のドライブ／センス・ポート１４５に送信される。
【００６５】
比較器１４６／１５６は、ＣＴＦ１４０の出力のピーク電圧Ｖ_Ｖｐを、ＤＣ基準電圧源１４４により確立された所定の正規化されたピーク振幅Ｖ_Ｎｐと比較する。電圧Ｖ_Ｖｐ及びＶ_Ｎｐが等しくない場合（ステップ２１６）、別のデジタル・ワードが選択され（ステップ２１０）、関連付けられる制御電圧がＶＧＡ制御バッファ１４２に供給される（ステップ２１２）。電圧Ｖ_Ｖｐ及びＶ_Ｎｐが等しいとき（ステップ２１６）、関連付けられるＤＡＣ制御電圧が電圧値Ｖ_ｐｏｓとして記憶される（ステップ２２０）。
【００６６】
選択ＶＧＡ利得値に関連付けられる負の極性の選択基準信号（ステップ２２２）が、ＶＧＡ１３８の入力に供給される（ステップ２０８）。デジタル・ワードが制御論理回路１５２により選択され（ステップ２１０）、対応する制御電圧が利得制御バッファ１４２のドライブ／センス・ポート１４５に供給される。比較器１４６／１５６が、ＣＴＦ１４０の出力のピーク電圧Ｖ_Ｖｐを、所定の正規化されたピーク振幅Ｖ_Ｎｐと比較する。これらが等しくない場合（ステップ２１６）、ステップ２１０乃至２１４が繰り返される。等しい場合（ステップ２１６）、アプリケーション制御電圧が電圧値Ｖ_ｎｅｇとして記憶される（ステップ２２４）。
【００６７】
選択ＶＧＡ利得値に関連付けられる正負の極性の基準信号に関連付けられるＤＡＣ制御電圧値を決定後、平均制御電圧値（すなわち（Ｖ_ｐｏｓ＋Ｖ_ｎｅｇ）／２）が計算され、選択ＶＧＡ利得値に関連付けられる有効な制御電圧として記憶される（ステップ２２６）。下記の表３は、本発明の実施例を実現するために記憶され得る様々なデータを示す。
【表３】

【００６８】
利得特徴化ステップ２０４乃至２２６は、利得特徴化プロシージャ２３０の終了まで、対象となる追加の各ＶＧＡ利得値に対して繰り返される。最低限２つの、好適には３つ以上の所定の利得曲線値において、ＶＧＡループ利得を特徴化した後、図１６に示されるように、絶対リードバック信号振幅測定プロシージャが開始される（ステップ２４２）。
【００６９】
図１６は、ＶＧＡ利得特徴化プロシージャ２４０の実行に続く、絶対リードバック信号振幅測定の実行に関連付けられる様々なプロセス・ステップを示す。一般に振幅測定要求に応答して、絶対リードバック信号振幅測定が開始される（ステップ２４２）。相対リードバック信号振幅測定は、図５に関連して前述したアプローチに従い実行され、ドライブ／センス・ポート１４５にセンス電圧Ｖ_ａｍｐの値が獲得される（ステップ２４４）。
【００７０】
振幅測定（ステップ２４４）の実行に際して、図８乃至図１１に示されるスイッチ１５１が、ＶＧＡ利得特徴化の間に要求される閉状態から、開状態に遷移する。データまたはサーボ利得コンデンサ１４１、１４３のいずれかにかかる電圧が、前述のようにドライブ／センス・ポート１４５に生成される。Ｖ_ａｍｐの値が記憶され、ＶＧＡ利得特徴化の間に確立された制御電圧値と比較される（ステップ２４６）。制御論理回路１５２が、電圧Ｖ_ａｍｐと最も近い制御電圧値を決定する（ステップ２４８）。
【００７１】
例えば、上記の表３を参照して、制御論理回路１５２は、Ｖ_ａｍｐが制御電圧値Ｖ_４ａｖｇ及びＶ_３ａｖｇに最も近いと決定する。ｄＢで測定されるＶＧＡループ利得が、Ｖ_ａｍｐの値と有効制御電圧値とを用いて、次のように計算される（ステップ２５０）。
【数２】

【００７２】
上記の式（２）において、電圧Ｖ_ａｍｐの値は、制御電圧値Ｖ_３ａｖｇ及びＶ_４ａｖｇの間にあると仮定される。上記の式（２）は、ｄＢ利得対制御電圧（すなわち８ビット・ワード＝Ｖ_ａｍｐ）としてプロットするとき、ＶＧＡ利得曲線に適用される直線近似式を表す。上記の式（２）として与えられる利得式は、多くの可能な近似アプローチの１つを表すものであり、多項式近似または非線形近似法などの他の曲線近似技術も使用され得る。
【００７３】
上記の式（２）により計算される利得のｄＢ値が、絶対リードバック信号振幅を計算するために、次のように使用される。
【数３】
Ｖ_{ｉｎｐｕｔ}＝８００ｍＶｘ１０^{−（Ｇａｉｎ（ｄＢ）／２０）} （３）
【００７４】
ここで、８００ｍＶは、ＶＧＡ１３８またはＶＧＡ／ＣＴＦ１３８、１４０の出力において、ＶＧＡ１３８により保持される所定の正規化振幅を表し、Ｖ_{ｉｎｐｕｔ}の値は、ＡＥモジュール１３２（すなわち前置増幅器）からＶＧＡ１３８に伝達されるリードバック信号の絶対振幅を表す。
【００７５】
上記の式（２）及び式（３）を用いて、絶対リードバック信号振幅を決定するために、少なくとも２つのＶＧＡ利得値が特徴化されなければならない。ＶＧＡ利得曲線上の最低２個以上のポイントを特徴化すると、絶対リードバック信号振幅測定の精度が向上する。一旦ＶＧＡ利得特徴化プロシージャが完了すると、任意の回数の絶対振幅測定及び計算が実行され得る。
【００７６】
以上、本発明の様々な実施例について述べてきたが、これらは本発明をここで開示された正にその形態に制限するものではない。例えば、ＶＧＡの自動利得制御（ＡＧＣ）ループの特徴化に関連して、ＤＣ基準電圧信号の代わりに、ＡＣ基準電圧信号が使用され得る。上述の教示を鑑み、多くの変更及び変形が可能である。
【００７７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００７８】
（１）データ記憶媒体から獲得され、利得変更増幅器に入力されるリードバック信号の振幅を、読取りチャネル内で測定する方法であって、
前記増幅器の利得に関連付けられる電圧信号をセンスするステップと、
制御電圧信号を表すデジタル・ワード値を選択するステップと、
前記センス電圧信号を前記制御電圧信号と比較するステップと、
前記センス電圧信号が実質的に前記制御電圧信号に一致するまで、前記選択及び比較するステップを繰り返すステップと
を含み、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の相対振幅を表す、方法。
（２）前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値、すなわち前記リードバック信号の前記相対振幅を読出すステップを含む、前記（１）記載の方法。
（３）前記デジタル・ワード値を選択するステップが、逐次近似法を用いて前記デジタル・ワード値を選択するステップを含む、前記（１）記載の方法。
（４）前記センスするステップが、前記読取りチャネルが読取り動作モード、遊休動作モードまたはサーボ動作モードのときに実行される、前記（１）記載の方法。
（５）前記測定方法が振幅測定要求に応答して開始される、前記（１）記載の方法。
（６）前記増幅器の利得に関連付けられる電圧信号をセンスするステップが、自動利得制御（ＡＧＣ）ループ電圧信号をセンスするステップを含む、前記（１）記載の方法。
（７）前記増幅器の利得に関連付けられる電圧信号をセンスするステップが、統合ＡＧＣループ電圧信号をセンスするステップを含む、前記（１）記載の方法。
（８）前記増幅器の利得に関連付けられる電圧信号をセンスする以前に、前記増幅器の利得特性を決定するステップを含み、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の絶対振幅を表す、前記（１）記載の方法。
（９）前記増幅器の利得特性を決定するステップが、
それぞれが所定の利得値に関連付けられる複数の基準電圧信号の各々を、前記増幅器の信号入力に供給するステップと、
前記増幅器の前記信号入力に供給される前記複数の基準電圧信号の各々に対して、前記増幅器により生成される出力電圧信号が、所定の前記基準電圧信号に実質的に一致するまで、選択的に前記制御電圧信号を前記増幅器に供給するステップと
を含む、前記（８）記載の方法。
（１０）データ記憶媒体から獲得されるリードバック信号の振幅を、読取りチャネル内で測定する回路であって、
前記リードバック信号を受信する利得変更増幅器と、
前記増幅器に結合される制御電圧信号出力と、前記増幅器の利得に関連付けられるセンス電圧信号が生成されるセンス出力とを有するマルチプレクサと、
入出力を有するデジタル−アナログ変換器（ＤＡＣ）と、
ＤＡＣの入力に結合され、制御電圧信号を表すデジタル・ワード値を前記ＤＡＣに送信する制御回路と、
前記マルチプレクサの前記センス出力に結合される第１の入力と、前記ＤＡＣの出力に結合される第２の入力と、出力とを有し、前記第１の入力に生成される前記センス電圧信号を、前記第２の入力に生成される前記制御電圧信号と比較する比較器と
を含み、前記制御電圧信号が前記センス電圧信号に実質的に一致するまで、前記制御回路が前記デジタル・ワード値を前記ＤＡＣに送信し、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の相対振幅を表す、回路。
（１１）前記利得変更増幅器が可変利得増幅器を含む、前記（１０）記載の回路。
（１２）前記ＤＡＣが前記増幅器に結合される利得制御バッファと一体に構成される、前記（１０）記載の回路。
（１３）前記利得変更増幅器が連続時間フィルタを含む、前記（１０）記載の回路。
（１４）前記ＤＡＣがＮビット利得ＤＡＣを含む、前記（１０）記載の回路。
（１５）前記利得変更増幅器が前記リードバック信号を所定の振幅に増幅する、前記（１０）記載の回路。
（１６）前記比較器が、前記制御電圧信号と前記センス電圧信号間の実質的な一致の検出に応答して、前記比較器の出力から前記制御回路に伝達される論理信号を生成する、前記（１０）記載の回路。
（１７）前記制御回路が、該制御回路の内部または外部にあって、前記デジタル・ワード値を記憶するメモリに結合される、前記（１０）記載の回路。
（１８）データ記憶ディスクと、
読取りチャネルに結合される読取りトランスジューサを含むデータ転送ヘッドと、
前記ヘッドと前記ディスク間の相対移動を提供するアクチュエータと、
前記読取りトランスジューサを用いて、前記データ記憶ディスクから獲得されるリードバック信号の振幅を測定するための、前記読取りチャネルと一体の回路と
を含むデータ記憶システムであって、前記回路が、
前記リードバック信号を受信する利得変更増幅器と、
前記増幅器に結合される制御電圧信号出力と、前記増幅器の利得に関連付けられるセンス電圧信号が生成されるセンス出力とを有するマルチプレクサと、
入出力を有するデジタル−アナログ変換器（ＤＡＣ）と、
ＤＡＣの入力に結合され、制御電圧信号を表すデジタル・ワード値を前記ＤＡＣに送信する制御回路と、
前記マルチプレクサの前記センス出力に結合される第１の入力と、前記ＤＡＣの出力に結合される第２の入力と、出力とを有し、前記第１の入力に生成される前記センス電圧信号を、前記第２の入力に生成される前記制御電圧信号と比較する比較器と
を含み、前記制御電圧信号が前記センス電圧信号に実質的に一致するまで、前記制御回路が前記デジタル・ワード値を前記ＤＡＣに送信し、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の相対振幅を表す、データ記憶システム。
（１９）前記読取りトランスジューサ及び前記利得変更増幅器に結合され、前記利得変更増幅器への入力以前に、前記リードバック信号を増幅する前置増幅器を含む、前記（１８）記載のシステム。
（２０）前記利得変更増幅器が連続時間フィルタに結合される、前記（１８）記載のシステム。
（２１）前記利得変更増幅器が可変利得増幅器を含む、前記（１８）記載のシステム。
（２２）前記ＤＡＣが前記増幅器に結合される利得制御バッファと一体に構成される、前記（１８）記載のシステム。
（２３）データ記憶媒体から獲得されるリードバック信号の振幅を測定し、回路の利得特性を決定する回路であって、
前記リードバック信号を受信する入力と、出力と、制御入力とを含む可変利得増幅器と、
前記増幅器の利得に関連付けられるセンス電圧信号が生成される入出力インタフェースと、前記増幅器の前記制御入力に結合される出力とを含むバッファと、前記バッファの前記入出力インタフェースに結合される第１の入力と、第２の入力と、出力とを有する第１の比較器と、
入出力を含み、該出力が前記バッファの前記入出力インタフェースと、前記第１の比較器の前記第１の入力との間で選択的に結合されるデジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの入力及び前記第１の比較器の出力に結合され、前記ＤＡＣを前記バッファの前記入出力インタフェースに選択的に結合して、前記増幅器の利得特性を決定するか、前記ＤＡＣを前記第１の比較器の前記第２の入力に結合して、前記リードバック信号の振幅を測定する制御回路と
を含む、回路。
（２４）前記制御回路が前記増幅器利得特性を決定するとき、それぞれが所定の利得値及び制御電圧に関連付けられる複数のデジタル・ワードを前記ＤＡＣに伝達する、前記（２３）記載の回路。
（２５）前記増幅器の出力に結合される第１の入力と、所定の振幅の基準電圧を生成する第２の基準電圧源に結合される第２の入力と、前記制御回路に結合される出力とを含み、前記増幅器により生成される出力信号を前記基準電圧と比較する第２の比較器を含み、前記増幅器出力信号が前記所定の基準電圧振幅に実質的に一致するまで、前記制御回路が前記デジタル・ワードを前記ＤＡＣに送信する、前記（２４）記載の回路。
（２６）前記第１の比較器の前記第１の入力に結合される第１の出力と、前記第１の比較器の前記第２の入力に結合される第２の出力と、前記入出力インタフェースに結合される第１の入力と、前記ＤＡＣの出力に結合される第２の入力とを含むマルチプレクサを含む、前記（２３）記載の回路。
（２７）前記マルチプレクサが、前記増幅器の出力に結合される第３の入力と、基準電圧源に結合される第４の入力とを含み、前記リードバック信号の振幅を測定するとき、前記第１及び第２のマルチプレクサ入力を、前記第１の比較器の前記第１及び第２の入力に結合し、前記増幅器の利得特性を決定するとき、前記第３及び第４のマルチプレクサ入力を、前記第１の比較器の前記第１及び第２の入力に結合する、前記（２６）記載の回路。
（２８）前記制御回路に結合され、前記デジタル・ワード及び関連付けられる所定の利得値及び制御電圧を記憶するメモリを含む、前記（２４）記載の回路。
（２９）前記増幅器の入力に選択的に結合される第１の基準電圧源を含み、前記第１の基準電圧源が、それぞれが所定の利得値に関連付けられる複数の基準電圧信号の選択された１つを前記増幅器に供給し、前記増幅器利得特性を決定する、前記（２３）記載の回路。
（３０）前記比較器が、前記第１の比較器入力に生成される前記センス電圧信号を、前記第２の入力に生成される前記制御電圧信号と比較し、
前記制御電圧信号が前記センス電圧信号に実質的に一致するまで、前記制御回路が前記デジタル・ワード値を前記ＤＡＣに送信し、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の絶対振幅を表す、前記（２３）記載の回路。
（３１）前記センス電圧信号が統合自動利得制御（ＡＧＣ）ループ電圧である、前記（２３）記載の回路。
（３２）前記増幅器が連続時間フィルタを含む、前記（２３）記載の回路。
（３３）データ記憶媒体から獲得されるリードバック信号の振幅を測定する回路の利得特性を決定する回路であって、
前記リードバック信号を受信する入力と、出力と、制御入力とを含む可変利得増幅器と、
入出力インタフェースと、前記増幅器の前記制御入力に結合される出力とを含むバッファと、
前記増幅器の前記出力に結合される第１の入力と、所定の振幅の基準電圧を生成する第１の基準電圧源に結合される第２の入力と、出力とを有する比較器と、前記バッファの前記入出力インタフェースに結合される出力と、入力とを含むデジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの入力及び前記比較器の出力に結合され、それぞれが所定の利得値及び制御電圧に関連付けられる複数のデジタル・ワードを前記ＤＡＣに伝達し、前記増幅器利得特性を決定する制御回路と
を含む、回路。
（３４）前記比較器が前記増幅器により生成される出力信号を前記基準電圧と比較し、前記増幅器出力信号が前記基準電圧に実質的に一致するまで、前記制御回路が前記デジタル・ワードを前記ＤＡＣに送信する、前記（３３）記載の回路。
（３５）前記制御回路に結合され、前記デジタル・ワード及び関連付けられる所定の利得値及び制御電圧を記憶するメモリを含む、前記（３３）記載の回路。
（３６）前記増幅器の入力に結合される第２の基準電圧源を含み、前記第２の基準電圧源が、それぞれが所定の利得値に関連付けられる複数の基準電圧信号の選択された１つを前記増幅器に供給し、前記増幅器利得特性を決定する、前記（３３）記載の回路。
（３７）前記増幅器が連続時間フィルタを含む、前記（３３）記載の回路。
（３８）データ記憶ディスクと、
読取りチャネルに結合される読取りトランスジューサを含むデータ転送ヘッドと、
前記ヘッドと前記ディスク間の相対移動を提供するアクチュエータと、
前記データ記憶ディスクから獲得されるリードバック信号の振幅を測定し、回路の利得特性を決定する回路と
を含むデータ記憶システムであって、前記回路が、
前記リードバック信号を受信する入力と、出力と、制御入力とを含む可変利得増幅器と、
前記増幅器の利得に関連付けられるセンス電圧信号が生成される入出力インタフェースと、前記増幅器の前記制御入力に結合される出力とを含むバッファと、前記バッファの前記入出力インタフェースに結合される第１の入力と、第２の入力と、出力とを有する第１の比較器と、
入出力を含み、該出力が前記バッファの前記入出力インタフェースと、前記第１の比較器の前記第１の入力との間で選択的に結合されるデジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの入力及び前記第１の比較器の出力に結合され、前記ＤＡＣを前記バッファの前記入出力インタフェースに選択的に結合して、前記増幅器の利得特性を決定するか、前記ＤＡＣを前記第１の比較器の前記第２の入力に結合して、前記リードバック信号の振幅を測定する制御回路と
を含む、データ記憶システム。
（３９）前記制御回路が前記増幅器利得特性を決定するとき、それぞれが所定の利得値及び制御電圧に関連付けられる複数のデジタル・ワードを前記ＤＡＣに伝達する、前記（３８）記載のシステム。
（４０）前記増幅器の出力に結合される第１の入力と、所定の振幅の基準電圧を生成する第２の基準電圧源に結合される第２の入力と、前記制御回路に結合される出力とを含み、前記増幅器により生成される出力信号を前記基準電圧と比較する第２の比較器を含み、前記増幅器出力信号が前記基準電圧に実質的に一致するまで、前記制御回路が前記デジタル・ワードを前記ＤＡＣに送信する、前記（３８）記載のシステム。
（４１）前記増幅器の入力に選択的に結合される第１の基準電圧源を含み、前記第１の基準電圧源が、それぞれが所定の利得値に関連付けられる複数の基準電圧信号の選択された１つを前記増幅器に供給し、前記増幅器利得特性を決定する、前記（３８）記載のシステム。
（４２）前記比較器が、前記第１の比較器入力に生成される前記センス電圧信号を、前記第２の入力に生成される前記制御電圧信号と比較し、
前記制御電圧信号が前記センス電圧信号に実質的に一致するまで、前記制御回路が前記デジタル・ワード値を前記ＤＡＣに送信し、前記センス電圧信号に実質的に等しい、前記制御電圧信号に関連付けられる前記デジタル・ワード値が、前記リードバック信号の絶対振幅を表す、前記（３８）記載のシステム。
【図面の簡単な説明】
【図１】上部ハウジング・カバーが除去されたディスク・ドライブ・システムの上から見た斜視図である。
【図２】複数のデータ記憶ディスクを含むディスク・ドライブ・システムの側面図である。
【図３】本発明の実施例に従い、相対リードバック信号振幅測定を行う回路を含む読取りチャネル回路のブロック図である。
【図４】本発明の実施例に従い、相対リードバック信号振幅測定を行う回路を含む読取りチャネル回路のブロック図である。
【図５】本発明に従い相対リードバック信号振幅測定を行う方法に関連付けられる様々なステップをフロー図形式で示す図である。
【図６】制御電圧の関数としての理想及び実際のＶＧＡ利得曲線のプロットを対数目盛り上で示す図である。
【図７】本発明の原理に従い特徴化された図６に示される利得曲線を示す図である。
【図８】本発明の実施例に従う、ＶＧＡ利得特徴化及び絶対リードバック信号振幅測定回路のシステム・ブロック図である。
【図９】本発明の実施例に従う、ＶＧＡ利得特徴化及び絶対リードバック信号振幅測定回路のシステム・ブロック図である。
【図１０】ＶＧＡ利得特徴化及び絶対リードバック信号振幅測定回路の別の実施例のブロック図である。
【図１１】ＶＧＡ利得特徴化及び絶対リードバック信号振幅測定回路の別の実施例のブロック図である。
【図１２】本発明の実施例に従うＶＧＡ利得特徴化プロシージャに関連付けられる様々なプロセス・ステップをフロー図形式で示す図である。
【図１３】本発明の実施例に従うＶＧＡ利得特徴化プロシージャに関連付けられる様々なプロセス・ステップをフロー図形式で示す図である。
【図１４】ＶＧＡ利得特徴化プロシージャの別の実施例に関連付けられる様々なプロセス・ステップを示す図である。
【図１５】ＶＧＡ利得特徴化プロシージャの別の実施例に関連付けられる様々なプロセス・ステップを示す図である。
【図１６】ＶＧＡ利得特徴化プロシージャの実行に続き、絶対リードバック信号振幅の計算に関連付けられる様々なプロセス・ステップを示す図である。
【符号の説明】
２０ ディスク・ドライブ・システム
２４、７３ データ記憶ディスク
２５ ロード・ビーム
２６ スピンドル・モータ
２７ トランスジューサ
２８ アクチュエータ・アーム
３０ アクチュエータ
３２ 静止アクチュエータ・シャフト
３４ コイル・フレーム
３５ スライダ・アセンブリ
３６ コイル・アセンブリ
３８ 永久磁石構造
３９ アクチュエータ・ボイス・コイル・モータ
４０、４２ マグネット・アセンブリ
４４ ギャップ
４６ 電源
５０ トラック
５２ セクタ
５６ サーボ・プロセッサ
５７ 読取りチャネル回路
５８ ディスク・ドライブ制御装置
７１ 読取り／書込みヘッド
７２ アーム・エレクトロニクス（ＡＥ）回路またはモジュール
７４、７９ 信号導体
７５ リードバック振幅測定回路
７６、１３８ 可変利得増幅器（ＶＧＡ）
７７、８５ 導体
７８、１４０ 連続時間フィルタ（ＣＴＦ）
８０、１４２ ＶＧＡ利得制御バッファ
８２、１４６、１４８ 比較器
８４、１４１ データ利得コンデンサ
８６、１４３ サーボ利得コンデンサ
８７ センス出力
８８、１５０ Ｎビット利得デジタル−アナログ変換器（ＤＡＣ）
９０、９２、１５２ 制御論理回路
１２０ 直線
１２２、１２４ 弧状の曲線
１３２ ＡＥモジュール
１３４ マルチプレクサ
１３６、１４４ ＤＣ基準電圧源
１４５ ドライブ／センス・ポート
１５１ スイッチ
１５４ マルチプレクサ／スイッチ回路
２３０ 利得特徴化プロシージャ
２４０ ＶＧＡ利得特徴化プロシージャ

Claims (30)

1. データ記憶媒体から読取られた再生信号の振幅を読取りチャネルで測定する方法であって、
   （１）前記再生信号を受信し及び正規化して下流の回路に出力する可変利得増幅器（ＶＧＡ）の制御電圧（Ｖ１）を、第１の比較器が感知するステップと、
   （２）制御論理回路が、複数の相対振幅各々に予め関連付けられた複数の電圧値及び該複数の電圧値各々に予め関連付けられた複数の数値（以下、デジタル・ワード値という）を含む第１のテーブルから、一の数値を選択して出力するステップと、
   （３）デジタル−アナログ変換器が、前記デジタル・ワード値を受け取り、前記デジタル・ワード値に予め関連付けられた電圧（Ｖ２）を生成して出力するステップと、
   （４）第１の比較器が、前記制御電圧（Ｖ１）と前記電圧（Ｖ２）とを比較して、該比較の結果を表す論理信号を制御論理回路へと出力するステップと、
   （５）前記ステップ（２）から前記ステップ（４）を繰り返して、前記制御論理回路が、前記制御電圧信号（Ｖ１）に最も近い電圧（Ｖ２_Ｃ）を決定するステップと、
   （６）前記制御論理回路が、前記最も近い電圧（Ｖ２_Ｃ）に関連付けられた相対振幅を出力するステップと、
   を含む方法。
2. 前記ステップ（２）が、逐次近似法を用いてデジタル・ワード値を選択するステップを含む請求項１記載の方法。
3. 前記ステップ（１）が、前記読取りチャネルが読取り動作モード、休止モードまたはサーボ動作モードのときに実行される請求項１または２記載の方法。
4. 前記振幅の測定が、振幅測定要求に応答して開始される請求項１〜３のいずれか１項記載の方法。
5. 前記ステップ（１）が、自動利得制御（ＡＧＣ）ループ電圧信号を感知するステップを含む、請求項１〜４のいずれか１項記載の方法。
6. 前記ステップ（１）が、統合ＡＧＣループ電圧信号を感知するステップを含む、請求項１〜５のいずれか１項記載の方法。
7. 前記可変利得増幅器の利得が、利得制御バッファにより制御され、
   該利得制御バッファが、データ利得コンデンサ及びサーボ利得コンデンサを含み、前記ステップ（１）において、データ利得コンデンサ又はサーボ利得コンデンサに生成される電圧が感知される、請求項１〜４のいずれか１項記載の方法。
8. 前記ステップ（１）において、読取り動作モード及び休止モードの間は、データ利得コンデンサに生成される電圧が、サーボ動作モードの間はサーボ利得コンデンサに生成される電圧が、夫々感知される、請求項７記載の方法。
9. データ記憶媒体から読取られた再生信号を増幅して正規化するための可変利得増幅器の利得特性を、読取りチャネルで決定する方法であって、
   （イ）制御論理回路が、前記可変利得増幅器の複数の入力電圧値と、該入力電圧値で正規化目標電圧値を除した値であるところの複数の利得値を含む第２のテーブルに記憶するステップと、
   （ロ）制御論理回路が、前記複数の利得値のうちの一の利得値を選択して出力するステップと、
   （ハ）前記利得値に対応する入力基準電圧（Ｄ１）を前記可変利得増幅器の入力端に供給するステップと、
   （ニ）前記制御論理回路が、前記複数の入力電圧値に各々関連付けられた複数のデジタル・ワード値から一のデジタル・ワード値を選択するステップと、
   （ホ）デジタル−アナログ変換器が、前記デジタル・ワード値を受け取り、前記デジタル・ワード値に予め関連付けられた電圧（Ｖ４）を生成して前記可変利得増幅器に供給するステップと、
   （ヘ）第２の比較器が、前記可変利得増幅器の出力電圧（Ｖ３）と正規化目標電圧（Ｄ２）とを比較して、該比較の結果を表す論理信号を出力するステップと、
   （ト）前記可変利得増幅器の出力電圧（Ｖ３）が前記正規化目標電圧（Ｄ２）に一致するまで、ステップ（ニ）からステップ（へ）を繰り返すステップと、
   （チ）前記制御論理回路が、前記出力電圧（Ｖ４）が正規化目標電圧（Ｄ２）に一致した時のデジタル・ワード値に関連付けられた電圧（Ｖ４）を第２のテーブルに記憶するステップと、
   （リ）ステップ（ロ）からステップ（チ）を残りの利得値について夫々繰り返すステップ、
   を含む方法。
10. ステップ（ロ）において、所定の利得値に対応する入力基準電圧（Ｄ１）として、正の極性の基準電圧を選択して、ステップ（ハ）からステップ（チ）を行って正の制御電圧Ｖ_posを記憶するステップ、
    該利得値に対応する入力基準電圧（Ｄ１）として、負の極性の基準電圧を選択して、ステップ（ハ）からステップ（チ）を行って負の制御電圧Ｖ_negを記憶するステップ、
    平均制御電圧、（Ｖ_pos＋Ｖ_neg）／２、を該利得値に関連付けられる制御電圧として記憶するステップ、
    を含むことによって、ＤＣオフセットの無い利得特性を測定することを特徴とする、請求項９記載の方法。
11. 前記振幅と前記デジタル・ワード値との関連付けが、シミュレーションにより特定の読取りチャネルの設計値により、特定の読取りチャネルの経験的評価により、又は、請求項９または１０記載の方法により行われる、請求項１〜８のいずれか１項記載の方法。
12. 請求項１〜８のいずれか１項記載の振幅測定法のステップ（１）が、感知された制御電圧（Ｖ１）を記憶するステップをさらに含み、
    前記制御電圧（Ｖ１）に最も近く且つＶ１より小さい電圧（Ｖ２_Ｃ１）と、前記制御電圧（Ｖ１）に最も近く且つＶ１より大きい電圧（Ｖ２_Ｃ２）とを決定するステップと、
    Ｖ２_Ｃ１に関連付けられた利得値Ｇ２_Ｃ１と、Ｖ２_Ｃ２に関連付けられた利得値Ｇ２_Ｃ２とから、下記式
    利得Ｇ（ｄＢ）＝{（Ｇ２_Ｃ２−Ｇ２_Ｃ１）／（Ｖ２_Ｃ２−Ｖ２_Ｃ１）}（Ｖ１−Ｖ２_Ｃ１）＋Ｇ２_Ｃ１
    により利得を計算するステップと、
    計算された前記利得値と、正規化目標電圧値Ｖ_Ｎ（ｍＶ）とから、下記式
    絶対振幅（ｍＶ）＝Ｖ_Ｎ（ｍＶ）×１０^{−（Ｇ（ｄＢ）／２０）}
    により絶対振幅を計算するステップと、
    を含む、請求項１〜８のいずれか１項記載の方法。
13. データ記憶媒体から読取られた再生信号の相対振幅を、読取りチャネルで測定する回路であって、
    前記再生信号を受信し及び正規化して下流の回路に出力する可変利得増幅器（ＶＧＡ）と、
    前記可変利得増幅器の制御電圧信号を生成して前記可変利得増幅器へと出力し、及び、前記制御電圧と等価の電圧（Ｖ１）を感知出力に出力するＶＧＡ利得制御バッファと、
    複数の相対振幅各々に予め関連付けられた複数の電圧値及び該複数の電圧値各々に予め関連付けられた複数のデジタル・ワード値を含む第１のテーブルから１のデジタル・ワード値を選択して出力する制御論理回路と、
    前記デジタル・ワード値を受け取り、該デジタル・ワード値に予め関連付けられた電圧（Ｖ２）を生成して出力するデジタル−アナログ変換器（ＤＡＣ）と、
    前記デジタル−アナログ変換器から出力された電圧（Ｖ２）と、前記ＶＧＡ利得制御バッファから出力された電圧（Ｖ１）とを比較して、該比較の結果を表す論理信号を制御論理回路へと出力する第１の比較器と、
    を含み、
    前記制御電圧信号の電圧（Ｖ１）に最も近い電圧（Ｖ２_Ｃ）が決定されるまで、新たなデジタル・ワード値の選択、出力、及び、比較が繰り返されて、制御論理回路が該最も近い電圧（Ｖ２_Ｃ）に関連付けられた相対振幅値を出力する、回路。
14. 前記制御電圧と等価の電圧（Ｖ１）が自動利得制御（ＡＧＣ）ループ電圧信号である、請求項１３記載の回路。
15. 前記ＶＧＡ利得制御バッファが、データ利得コンデンサと、サーボ利得コンデンサとを含み、前記データ利得コンデンサ又はサーボ利得コンデンサに生成される電圧と等価な電圧が、前記ＶＧＡ利得制御バッファの感知出力端に出力される、請求項１４または１５記載の回路。
16. 前記読取りチャネルが、読取り動作モード及び休止モードの間は、データ利得コンデンサに生成される電圧と等価な電圧が、サーボ動作モードの間はサーボ利得コンデンサに生成される電圧と等価な電圧が、夫々出力される、請求項１５記載の回路。
17. 前記制御論理回路が、該制御論理回路の内部または外部に在って、前記第１のテーブルを記憶するメモリに結合される請求項１４〜１６のいずれか１項記載の回路。
18. 前記第１のテーブルが、シミュレーションにより、特定の読取りチャネルの設計により、特定の読取りチャネルの経験的評価により、又は、請求項９または１０記載の利得測定方法により作られる、請求項１４〜１７のいずれか１項記載の回路。
19. 前記ＤＡＣが前記利得制御バッファと一体に構成される、請求項１４〜１８のいずれか１項記載の回路。
20. 前記可変利得増幅器が連続時間フィルタを含む請求項１４〜１９のいずれか１項記載の回路。
21. 前記ＤＡＣがＮビット利得ＤＡＣを含む請求項１４〜２０のいずれか１項記載の回路。
22. データ記憶媒体から読取られた再生信号を受信して正規化するための可変利得増幅器の利得特性を、読取りチャネルで決定する回路であって、
    複数の電圧値及び該複数の電圧値各々に予め関連付けられた複数のデジタル・ワード値から一のデジタル・ワード値を選択して出力し、及び、複数の入力電圧値と、該入力電圧値で正規化目標電圧を除した値であるところの複数の利得値を含む第２のテーブルから一の利得値を選択して出力する制御論理回路と、
    前記選択された利得値に対応する入力基準電圧（Ｄ１）を、前記可変利得増幅器の入力端に供給する第１の基準電圧源と、
    前記選択されたデジタル・ワード値を受け取り、前記デジタル・ワード値に予め関連付けられた電圧（Ｖ４）を生成して出力するデジタル−アナログ変換器と、
    前記デジタル−アナログ変換器から電圧（Ｖ４）を受け取って前記可変利得増幅器へと伝達して、前記可変利得増幅器の利得を制御するＶＧＡ利得制御バッファと、
    前記可変利得増幅器の出力電圧（Ｖ３）と第２の基準電圧源から供給される正規化目標電圧（Ｄ２）とを比較して、該比較の結果を表す論理信号を出力する第２の比較器と、
    を含み、
    前記制御論理回路が、前記比較の結果を表す論理信号を受け取って、前記可変利得増幅器の出力電圧（Ｖ３）と正規化目標電圧（Ｄ２）とが一致するまで、新たなデジタル・ワード値の選択及び出力を繰り返して、前記可変利得増幅器の出力電圧（Ｖ３）と正規化目標電圧（Ｄ２）とが一致するときのデジタル・ワード値に関連付けられた電圧を、利得値（Ｄ２／Ｄ１）を与える制御電圧値として第２のテーブルに記憶する、回路。
23. 前記第２のテーブルが、前記制御論理回路の内部または外部に在るメモリに記憶される、請求項２２記載の回路。
24. 前記増幅器の入力に結合される第１の基準電圧源が、それぞれが所定の利得値に関連付けられる複数の基準電圧のうちの選択された１つを前記増幅器に供給するマルチプレクサである、請求項２２または２３記載の回路。
25. 前記デジタル−アナログ変換器が前記利得制御バッファと一体に構成される、請求項２２〜２４のいずれか１項記載の回路。
26. 前記可変利得増幅器が連続時間フィルタを含む請求項２２〜２５のいずれか１項記載の回路。
27. 前記ＤＡＣがＮビット利得ＤＡＣを含む請求項２２〜２６のいずれか１項記載の回路。
28. 請求項１３〜２１のいずれか１項記載の振幅測定回路と、請求項２２〜２７のいずれか１項の利得特性を測定する回路を含み、
    データ記憶媒体から読取られた再生信号と入力基準電圧（Ｄ１）のいずれかを前記可変利得増幅器に供給するマルチプレクサと、
    前記デジタル−アナログ変換器からの出力を、前記第１の比較器又は前記ＶＧＡ利得制御バッファのいずれかに入力するためのスイッチと、
    を含む、相対振幅または利得特性を測定する回路。
29. 前記可変利得増幅器の出力電圧（Ｖ３）及び第２の基準電圧源から供給される正規化目標電圧（Ｄ２）、並びに、前記ＶＧＡ利得制御バッファから出力された電圧（Ｖ１）及び前記デジタル−アナログ変換器から出力された電圧（Ｖ２）が、一のマルチプレクサに入力されて、Ｖ３とＤ２又はＶ１とＶ２とが、マルチプレクサ／スイッチ回路の出力に結合された一の比較器で比較される、ことを特徴とする請求項２８記載の回路。
30. データ記憶ディスクと、読取りチャネルに結合される読取りトランスジューサを含むデータ転送ヘッドと、前記ヘッドと前記ディスク間の相対移動を提供するアクチュエータと、前記読取りトランスジューサを用いて、前記データ記憶ディスクから読取られる再生信号の振幅を測定するための前記読取りチャネルと一体化した回路と、を含むデータ記憶システムであって、
    前記一体化回路が、請求項１３〜２９のいずれか１項記載の回路である、ことを特徴とするデータ記憶システム。

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