JP2000100075A - デ―タ記憶媒体から読出される信号の相対及び絶対振幅を測定するシステム及び方法 - Google Patents
デ―タ記憶媒体から読出される信号の相対及び絶対振幅を測定するシステム及び方法Info
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Abstract
(57)【要約】
【課題】 データ記憶媒体から獲得されるリードバック
信号の振幅を決定する装置及び方法を提供すること。 【解決手段】 データ記憶媒体から獲得されるリードバ
ック信号の振幅を測定する装置及び方法が、好適には読
取りチャネル内に提供される可変利得増幅器（ＶＧＡ）
などの利得変更増幅器に、リードバック信号を送信する
ステップを含む。増幅回路のループ利得に関連付けられ
る電圧信号がセンスされ、それぞれが対応するデジタル
・ワード値に関連付けられる多数の制御電圧信号と比較
される。センス電圧信号に等しい制御電圧信号に関連付
けられるデジタル・ワード値は、リードバック信号の相
対振幅を表す。更に、好適には読取りチャネル内におい
て、利得特徴化回路がリードバック信号振幅測定回路に
結合され、リードバック信号の絶対振幅を獲得する。
信号の振幅を決定する装置及び方法を提供すること。 【解決手段】 データ記憶媒体から獲得されるリードバ
ック信号の振幅を測定する装置及び方法が、好適には読
取りチャネル内に提供される可変利得増幅器（ＶＧＡ）
などの利得変更増幅器に、リードバック信号を送信する
ステップを含む。増幅回路のループ利得に関連付けられ
る電圧信号がセンスされ、それぞれが対応するデジタル
・ワード値に関連付けられる多数の制御電圧信号と比較
される。センス電圧信号に等しい制御電圧信号に関連付
けられるデジタル・ワード値は、リードバック信号の相
対振幅を表す。更に、好適には読取りチャネル内におい
て、利得特徴化回路がリードバック信号振幅測定回路に
結合され、リードバック信号の絶対振幅を獲得する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、データ記憶
媒体から読出される信号に関し、特に、ディスク・ドラ
イブ・システム内に提供されるデータ記憶媒体から読出
される信号の相対振幅及び絶対振幅を測定するシステム
及び方法に関する。
媒体から読出される信号に関し、特に、ディスク・ドラ
イブ・システム内に提供されるデータ記憶媒体から読出
される信号の相対振幅及び絶対振幅を測定するシステム
及び方法に関する。
【０００２】
【従来の技術】一般的なディスク・ドライブ・システム
は、データを磁気形式で記憶するための磁気媒体と、磁
気データを媒体に読み書きするために使用される複数の
トランスジューサとを含む。例えば、一般的なディスク
記憶装置は、スピンドル・モータのハブ上に同軸状に設
けられる１つ以上のデータ記憶ディスクを含む。スピン
ドル・モータはディスクを一般に、毎分約数千回転（Ｒ
ＰＭ）のスピードで回転する。
は、データを磁気形式で記憶するための磁気媒体と、磁
気データを媒体に読み書きするために使用される複数の
トランスジューサとを含む。例えば、一般的なディスク
記憶装置は、スピンドル・モータのハブ上に同軸状に設
けられる１つ以上のデータ記憶ディスクを含む。スピン
ドル・モータはディスクを一般に、毎分約数千回転（Ｒ
ＰＭ）のスピードで回転する。
【０００３】デジタル情報は一般に、磁化可能な剛性の
データ記憶ディスクの表面に間隔をあけてフォーマット
された、一連の同心トラック上に磁気遷移の形式で記憶
される。トラックは一般に多数のセクタに分割され、各
セクタは多数の情報フィールドを含み、そこには例えば
データや、セクタ識別及び同期情報を記憶するフィール
ドが含まれる。
データ記憶ディスクの表面に間隔をあけてフォーマット
された、一連の同心トラック上に磁気遷移の形式で記憶
される。トラックは一般に多数のセクタに分割され、各
セクタは多数の情報フィールドを含み、そこには例えば
データや、セクタ識別及び同期情報を記憶するフィール
ドが含まれる。
【０００４】アクチュエータ・アセンブリは通常、複数
の外側に延びるアームを含み、１つ以上の読取り／書込
みヘッド・アセンブリが、可撓性のサスペンションの使
用により、その上に設けられる。一般的な読取り／書込
みヘッド・アセンブリは、スライダ本体、読取り素子、
及び書込み素子を含むことが知られている。スピンドル
・モータの回転スピードが増すと、スライダ本体は読取
り／書込み素子をディスクの表面から浮上させ、その結
果、読取り／書込み素子が高速ディスク回転により生成
されるエア・ベアリングにより、ディスク上に浮上す
る。読取り／書込みヘッドとディスク表面との距離は、
通常、約４０ｎｍ乃至１００ｎｍであり、これは一般に
ヘッド−ディスク間クリアランスまたは距離と呼ばれ
る。
の外側に延びるアームを含み、１つ以上の読取り／書込
みヘッド・アセンブリが、可撓性のサスペンションの使
用により、その上に設けられる。一般的な読取り／書込
みヘッド・アセンブリは、スライダ本体、読取り素子、
及び書込み素子を含むことが知られている。スピンドル
・モータの回転スピードが増すと、スライダ本体は読取
り／書込み素子をディスクの表面から浮上させ、その結
果、読取り／書込み素子が高速ディスク回転により生成
されるエア・ベアリングにより、ディスク上に浮上す
る。読取り／書込みヘッドとディスク表面との距離は、
通常、約４０ｎｍ乃至１００ｎｍであり、これは一般に
ヘッド−ディスク間クリアランスまたは距離と呼ばれ
る。
【０００５】磁気データ記憶ディスクへのデータの書込
みは、一般に、読取り／書込みヘッド・アセンブリの書
込み素子を通じて電流を導通し、ディスク表面の特定の
位置を磁化する磁束線を生成するステップを含む。指定
ディスク位置からのデータの読出しは、読取り／書込み
ヘッド・アセンブリの読取り素子により、ディスクの磁
化位置から発する磁場または磁束線をセンスすることに
より達成される。読取り素子が回転するディスク表面上
を移動するとき、読取り素子とディスク表面上の磁化位
置との間の相互作用が、読取り素子内に一般にリードバ
ック信号と呼ばれる電気信号を生成する。
みは、一般に、読取り／書込みヘッド・アセンブリの書
込み素子を通じて電流を導通し、ディスク表面の特定の
位置を磁化する磁束線を生成するステップを含む。指定
ディスク位置からのデータの読出しは、読取り／書込み
ヘッド・アセンブリの読取り素子により、ディスクの磁
化位置から発する磁場または磁束線をセンスすることに
より達成される。読取り素子が回転するディスク表面上
を移動するとき、読取り素子とディスク表面上の磁化位
置との間の相互作用が、読取り素子内に一般にリードバ
ック信号と呼ばれる電気信号を生成する。
【０００６】従来のディスク・ドライブ・システムは一
般に、閉ループ・サーボ制御システムを使用して、読取
り／書込み素子またはトランスジューサを、データ記憶
ディスク上の指定記憶位置に位置決めする。通常のディ
スク・ドライブ・システム動作の間、一般に読取り／書
込みトランスジューサの近傍に設けられるか、或いは読
取り／書込みヘッド・アセンブリの読取り素子として組
み込まれるサーボ・トランスジューサが、指定トラック
を追従し（すなわちトラック・フォローイング）、ディ
スク上の指定トラック及びデータ・セクタ位置を突き止
める情報を読出すために使用される。
般に、閉ループ・サーボ制御システムを使用して、読取
り／書込み素子またはトランスジューサを、データ記憶
ディスク上の指定記憶位置に位置決めする。通常のディ
スク・ドライブ・システム動作の間、一般に読取り／書
込みトランスジューサの近傍に設けられるか、或いは読
取り／書込みヘッド・アセンブリの読取り素子として組
み込まれるサーボ・トランスジューサが、指定トラック
を追従し（すなわちトラック・フォローイング）、ディ
スク上の指定トラック及びデータ・セクタ位置を突き止
める情報を読出すために使用される。
【０００７】既知のあるサーボ技術によれば、埋め込み
サーボ・パターン情報が、ディスクの中心から一般に外
側に向けて伸びるセグメントに沿って、ディスクに書き
込まれる。埋め込みサーボ・パターンは、各トラックの
データ記憶セクタ間に形成される。サーボ・セクタは一
般に、しばしばサーボ・バースト・パターンと呼ばれる
データのパターンを含み、これはデータをトラック上の
指定データ・セクタとの間でやり取りするとき、読取り
／書込みトランスジューサをトラックの中心線上に最適
に位置合わせするために使用される。サーボ情報はま
た、トランスジューサの位置を識別するために使用され
るセクタ及びトラック識別コードを含み得る。
サーボ・パターン情報が、ディスクの中心から一般に外
側に向けて伸びるセグメントに沿って、ディスクに書き
込まれる。埋め込みサーボ・パターンは、各トラックの
データ記憶セクタ間に形成される。サーボ・セクタは一
般に、しばしばサーボ・バースト・パターンと呼ばれる
データのパターンを含み、これはデータをトラック上の
指定データ・セクタとの間でやり取りするとき、読取り
／書込みトランスジューサをトラックの中心線上に最適
に位置合わせするために使用される。サーボ情報はま
た、トランスジューサの位置を識別するために使用され
るセクタ及びトラック識別コードを含み得る。
【０００８】ディスク・ドライブ・システム製造業界で
は、現在、読取り／書込みヘッドの一部として使用され
るトランスジューサの性能及び信頼性に、多くの注目が
集まっている。例えば、読取りトランスジューサの動作
特性の変化は、読取り／書込みヘッドの劣化またはヘッ
ドの切迫した故障を示し得る。例えば、リードバック信
号の振幅の変化は、読取り素子に関わる問題を示し得
る。
は、現在、読取り／書込みヘッドの一部として使用され
るトランスジューサの性能及び信頼性に、多くの注目が
集まっている。例えば、読取りトランスジューサの動作
特性の変化は、読取り／書込みヘッドの劣化またはヘッ
ドの切迫した故障を示し得る。例えば、リードバック信
号の振幅の変化は、読取り素子に関わる問題を示し得
る。
【０００９】ＭＲストライプとも呼ばれる磁気抵抗（Ｍ
Ｒ）素子が、多くのディスク・ドライブ・システムにお
いて、読取りトランスジューサとして使用されている。
ＭＲ読取り／書込みヘッド・アセンブリは、一般にＭＲ
読取り素子及び薄膜書込み素子を組み込み、従来の薄膜
ヘッドなどに勝る多数の利点を提供するものと思われる
が、当業者には知られるように、ＭＲトランスジューサ
はしばしば、検出、抑制または定量化するのが困難な好
ましくない振舞いを示す。
Ｒ）素子が、多くのディスク・ドライブ・システムにお
いて、読取りトランスジューサとして使用されている。
ＭＲ読取り／書込みヘッド・アセンブリは、一般にＭＲ
読取り素子及び薄膜書込み素子を組み込み、従来の薄膜
ヘッドなどに勝る多数の利点を提供するものと思われる
が、当業者には知られるように、ＭＲトランスジューサ
はしばしば、検出、抑制または定量化するのが困難な好
ましくない振舞いを示す。
【００１０】例えば、リードバック信号の振幅特性は、
読取りトランスジューサの完全性及び動作状態に関する
指示を提供することが判明している。例えば、変則的に
動作している巨大ＭＲ（ＧＭＲ）トランスジューサは、
時間に伴い振幅が低下するリードバック信号を生成し得
る。しかしながら、ほとんどの読取りチャネル設計の性
質及び複雑性は一般に、例えば時間に伴うリードバック
信号振幅の決定など、リードバック信号特性の決定を阻
む。
読取りトランスジューサの完全性及び動作状態に関する
指示を提供することが判明している。例えば、変則的に
動作している巨大ＭＲ（ＧＭＲ）トランスジューサは、
時間に伴い振幅が低下するリードバック信号を生成し得
る。しかしながら、ほとんどの読取りチャネル設計の性
質及び複雑性は一般に、例えば時間に伴うリードバック
信号振幅の決定など、リードバック信号特性の決定を阻
む。
【００１１】
【発明が解決しようとする課題】ディスク・ドライブ・
システム製造業界において、データ記憶媒体から獲得さ
れるリードバック信号の振幅を決定する装置及び方法が
待望されている。また、ディスク・ドライブ・システム
の外部の構成要素やテスト装置の必要無しに、読取りチ
ャネル内で実現されるこうした装置及び方法が、特に求
められている。本発明はこれらの及び他のニーズに応え
るものである。
システム製造業界において、データ記憶媒体から獲得さ
れるリードバック信号の振幅を決定する装置及び方法が
待望されている。また、ディスク・ドライブ・システム
の外部の構成要素やテスト装置の必要無しに、読取りチ
ャネル内で実現されるこうした装置及び方法が、特に求
められている。本発明はこれらの及び他のニーズに応え
るものである。
【００１２】
【課題を解決するための手段】本発明は、データ記憶媒
体から獲得されるリードバック信号の振幅を測定する装
置及び方法に関する。リードバック信号の相対振幅の測
定は、好適には読取りチャネル内に提供される可変利得
増幅器（ＶＧＡ）などの利得変更増幅器に、リードバッ
ク信号を送信するステップを含む。増幅回路のループ利
得に関連付けられる電圧信号がセンスされる。
体から獲得されるリードバック信号の振幅を測定する装
置及び方法に関する。リードバック信号の相対振幅の測
定は、好適には読取りチャネル内に提供される可変利得
増幅器（ＶＧＡ）などの利得変更増幅器に、リードバッ
ク信号を送信するステップを含む。増幅回路のループ利
得に関連付けられる電圧信号がセンスされる。
【００１３】センスされた電圧信号は、それが実質的に
被選択制御電圧信号に一致するまで、デジタル・ワード
値に各々関連付けられる数多くの制御電圧信号と比較さ
れる。最後に使用された制御電圧信号に関連付けられる
デジタル・ワード値が、リードバック信号の相対振幅を
表す。リードバック信号振幅の測定は、読取りチャネル
が読取り動作モード、遊休動作モード、またはサーボ動
作モードのときに実行され得る。
被選択制御電圧信号に一致するまで、デジタル・ワード
値に各々関連付けられる数多くの制御電圧信号と比較さ
れる。最後に使用された制御電圧信号に関連付けられる
デジタル・ワード値が、リードバック信号の相対振幅を
表す。リードバック信号振幅の測定は、読取りチャネル
が読取り動作モード、遊休動作モード、またはサーボ動
作モードのときに実行され得る。
【００１４】リードバック信号の絶対振幅は、利得特徴
化プロシージャの実行後、リードバック信号振幅測定を
行うことにより決定され得る。増幅回路の利得特性の決
定は、多数の基準電圧信号の各々を、利得変更増幅器の
信号入力に供給するステップを含む。基準電圧信号の各
々は、対応する所定の利得値に関連付けられる。増幅器
に供給される基準電圧信号の各々に対して、増幅器出力
電圧信号が実質的に所定の基準電圧信号に一致するま
で、制御電圧信号が選択的に増幅器に加えられる。利得
特徴化プロシージャの完了に続き、リードバック信号の
絶対振幅を獲得するために、任意の回数の振幅測定が実
行され得る。
化プロシージャの実行後、リードバック信号振幅測定を
行うことにより決定され得る。増幅回路の利得特性の決
定は、多数の基準電圧信号の各々を、利得変更増幅器の
信号入力に供給するステップを含む。基準電圧信号の各
々は、対応する所定の利得値に関連付けられる。増幅器
に供給される基準電圧信号の各々に対して、増幅器出力
電圧信号が実質的に所定の基準電圧信号に一致するま
で、制御電圧信号が選択的に増幅器に加えられる。利得
特徴化プロシージャの完了に続き、リードバック信号の
絶対振幅を獲得するために、任意の回数の振幅測定が実
行され得る。
【００１５】リードバック信号の振幅を測定する回路の
実施例は、リードバック信号を受信する利得変更増幅器
を含む。マルチプレクサは、増幅器に結合される制御電
圧信号出力及びセンス出力を含む。増幅器の利得に関連
付けられるセンス電圧信号が、マルチプレクサのセンス
出力において生成される。回路は更に、入出力を有する
デジタル−アナログ変換器（ＤＡＣ）を含む。ＤＡＣの
入力に結合される制御回路が、制御電圧信号を表すデジ
タル・ワード値をＤＡＣに送信する。ＤＡＣは制御電圧
信号を比較器に送信する。
実施例は、リードバック信号を受信する利得変更増幅器
を含む。マルチプレクサは、増幅器に結合される制御電
圧信号出力及びセンス出力を含む。増幅器の利得に関連
付けられるセンス電圧信号が、マルチプレクサのセンス
出力において生成される。回路は更に、入出力を有する
デジタル−アナログ変換器（ＤＡＣ）を含む。ＤＡＣの
入力に結合される制御回路が、制御電圧信号を表すデジ
タル・ワード値をＤＡＣに送信する。ＤＡＣは制御電圧
信号を比較器に送信する。
【００１６】比較器は、マルチプレクサのセンス出力に
結合される第１の入力と、ＤＡＣの出力に結合される第
２の入力と、出力とを有し、第１の入力に生成されるセ
ンス電圧信号を、第２の入力に生成される制御電圧信号
と比較する。制御回路は、制御電圧信号が実質的にセン
ス電圧信号に一致するまで、デジタル・ワード値をＤＡ
Ｃに送信し、その時点で、制御電圧信号に関連付けられ
るデジタル・ワードが、リードバック信号の相対振幅を
表す。
結合される第１の入力と、ＤＡＣの出力に結合される第
２の入力と、出力とを有し、第１の入力に生成されるセ
ンス電圧信号を、第２の入力に生成される制御電圧信号
と比較する。制御回路は、制御電圧信号が実質的にセン
ス電圧信号に一致するまで、デジタル・ワード値をＤＡ
Ｃに送信し、その時点で、制御電圧信号に関連付けられ
るデジタル・ワードが、リードバック信号の相対振幅を
表す。
【００１７】リードバック信号振幅測定回路の利得特性
を決定する回路の実施例は、可変利得増幅器などの利得
変更増幅器に結合されるバッファを含む。可変利得増幅
器は、リードバック信号を受信する入力と、出力と、制
御入力とを含む。バッファは入出力（Ｉ／Ｏ）インタフ
ェース、及び増幅器の制御入力に結合される出力を含
む。回路は更に、増幅器の出力に結合される第１の入力
と、所定の振幅の基準電圧を生成する基準電圧源に結合
される第２の入力と、出力とを有する比較器を含む。Ｄ
ＡＣは、バッファのＩ／Ｏインタフェースに結合される
出力を含む。
を決定する回路の実施例は、可変利得増幅器などの利得
変更増幅器に結合されるバッファを含む。可変利得増幅
器は、リードバック信号を受信する入力と、出力と、制
御入力とを含む。バッファは入出力（Ｉ／Ｏ）インタフ
ェース、及び増幅器の制御入力に結合される出力を含
む。回路は更に、増幅器の出力に結合される第１の入力
と、所定の振幅の基準電圧を生成する基準電圧源に結合
される第２の入力と、出力とを有する比較器を含む。Ｄ
ＡＣは、バッファのＩ／Ｏインタフェースに結合される
出力を含む。
【００１８】制御回路は、ＤＡＣの入力と、比較器の出
力とに結合される。制御回路は増幅器利得特性を決定す
るために、多数のデジタル・ワードをＤＡＣに伝達す
る。デジタル・ワードの各々は、所定の利得値及び制御
電圧に関連付けられる。比較器は、増幅器により生成さ
れる出力信号を基準電圧と比較し、制御回路は、増幅器
出力信号が実質的に所定の基準電圧振幅に一致するま
で、デジタル・ワードをＤＡＣに伝達する。
力とに結合される。制御回路は増幅器利得特性を決定す
るために、多数のデジタル・ワードをＤＡＣに伝達す
る。デジタル・ワードの各々は、所定の利得値及び制御
電圧に関連付けられる。比較器は、増幅器により生成さ
れる出力信号を基準電圧と比較し、制御回路は、増幅器
出力信号が実質的に所定の基準電圧振幅に一致するま
で、デジタル・ワードをＤＡＣに伝達する。
【００１９】利得特徴化回路は更に、制御回路に結合さ
れ、デジタル・ワード及び関連付けられる所定の利得値
及び制御電圧を記憶するメモリを含む。また第２の基準
電圧源が、増幅器の入力に結合され得る。第２の基準電
圧源は、増幅器利得特性を決定するために、多数の基準
電圧信号の選択された１つを増幅器に供給する。基準電
圧信号の各々は、所定の利得値に関連付けられる。
れ、デジタル・ワード及び関連付けられる所定の利得値
及び制御電圧を記憶するメモリを含む。また第２の基準
電圧源が、増幅器の入力に結合され得る。第２の基準電
圧源は、増幅器利得特性を決定するために、多数の基準
電圧信号の選択された１つを増幅器に供給する。基準電
圧信号の各々は、所定の利得値に関連付けられる。
【００２０】利得特徴化回路は更に、好適には読取りチ
ャネル内で、リードバック信号振幅測定回路に結合され
得る。こうした実施例では、絶対リードバック信号振幅
測定を行う前に、利得特徴化プロシージャが実行され
る。
ャネル内で、リードバック信号振幅測定回路に結合され
得る。こうした実施例では、絶対リードバック信号振幅
測定を行う前に、利得特徴化プロシージャが実行され
る。
【００２１】本発明の上述の概要は、本発明の各実施例
またはあらゆる実用化を述べることを意図するものでは
ない。以下の詳細な説明を参照することにより、本発明
の利点及び成果が、本発明のより完全な理解と共に、明
らかとなろう。
またはあらゆる実用化を述べることを意図するものでは
ない。以下の詳細な説明を参照することにより、本発明
の利点及び成果が、本発明のより完全な理解と共に、明
らかとなろう。
【００２２】
【発明の実施の形態】以下の説明では、本発明が実施さ
れる様々な実施例の一部を成す付随の図面が参照され
る。しかしながら、本発明の範囲から逸れることなく、
他の実施例も可能であり、また構造的及び機能的な変更
が可能であることが理解されよう。
れる様々な実施例の一部を成す付随の図面が参照され
る。しかしながら、本発明の範囲から逸れることなく、
他の実施例も可能であり、また構造的及び機能的な変更
が可能であることが理解されよう。
【００２３】本発明の原理に従うシステム及び方法は、
データ記憶媒体から獲得されるリードバック信号の相対
振幅の測定を提供する。本発明の別の実施例は、データ
記憶媒体から獲得されるリードバック信号の絶対振幅の
測定を提供する。リードバック信号の絶対振幅測定の獲
得は、読取りチャネル内に提供される増幅回路の利得を
特徴化することにより達成される。本発明のリードバッ
ク振幅測定及び利得特徴化方法は、読取りチャネル回路
内で有利に実現され、それにより外部信号処理回路への
依存性を排除する。
データ記憶媒体から獲得されるリードバック信号の相対
振幅の測定を提供する。本発明の別の実施例は、データ
記憶媒体から獲得されるリードバック信号の絶対振幅の
測定を提供する。リードバック信号の絶対振幅測定の獲
得は、読取りチャネル内に提供される増幅回路の利得を
特徴化することにより達成される。本発明のリードバッ
ク振幅測定及び利得特徴化方法は、読取りチャネル回路
内で有利に実現され、それにより外部信号処理回路への
依存性を排除する。
【００２４】振幅測定精度の大幅な向上が、読取りチャ
ネル内に完全に統合される振幅測定及び利得特徴化回路
により実現される。読取りチャネルの外部の回路を使用
するときに生じ得る、例えば温度変化及びプロセス・シ
フトに起因する振幅測定の不正確さが、本発明の原理に
従う統合アプローチの採用により完全に除去される。
ネル内に完全に統合される振幅測定及び利得特徴化回路
により実現される。読取りチャネルの外部の回路を使用
するときに生じ得る、例えば温度変化及びプロセス・シ
フトに起因する振幅測定の不正確さが、本発明の原理に
従う統合アプローチの採用により完全に除去される。
【００２５】図１及び図２を参照すると、本発明のリー
ドバック信号振幅及び利得特徴化方法が実現され得る、
ディスク・ドライブ・システム２０が示される。ディス
ク・ドライブ・システムは、図２に最もよく示されるよ
うに、一般に１つ以上の剛性のデータ記憶ディスク２４
を含み、これらは同軸状に、縦並びに間隔をあけて積み
重ねられ、スピンドル・モータ２６の回りを、かなり高
速の回転スピードで回転する。図１に示されるように、
各ディスク２４は通常、間隔をあけて設けられる複数の
同心トラック５０を含むようにフォーマットされ、各ト
ラックは一連のセクタに区分化される。各セクタは更
に、個々の情報フィールドに分割される。代わりに、１
つ以上のディスク２４がらせんトラック構成を含むよう
に、フォーマットされてもよい。
ドバック信号振幅及び利得特徴化方法が実現され得る、
ディスク・ドライブ・システム２０が示される。ディス
ク・ドライブ・システムは、図２に最もよく示されるよ
うに、一般に１つ以上の剛性のデータ記憶ディスク２４
を含み、これらは同軸状に、縦並びに間隔をあけて積み
重ねられ、スピンドル・モータ２６の回りを、かなり高
速の回転スピードで回転する。図１に示されるように、
各ディスク２４は通常、間隔をあけて設けられる複数の
同心トラック５０を含むようにフォーマットされ、各ト
ラックは一連のセクタに区分化される。各セクタは更
に、個々の情報フィールドに分割される。代わりに、１
つ以上のディスク２４がらせんトラック構成を含むよう
に、フォーマットされてもよい。
【００２６】アクチュエータ３０は通常、複数の交互配
置されるアクチュエータ・アーム２８を含み、各アーム
は、ロード・ビーム２５に取り付けられ、データ記憶デ
ィスク２４との間で情報を転送する１つ以上のトランス
ジューサ２７及びスライダ・アセンブリ３５を有する。
スライダ３５は通常、空気力学的な浮上体として設計さ
れ、トランスジューサ２７をディスク２４の表面から浮
上させる。すなわち、スピンドル・モータの回転スピー
ドが増加するとき、トランスジューサ２７がディスク２
４の高速回転により生成されるエア・ベアリングによ
り、ディスク２４上に浮上する。代わりに、スライダ３
５とディスク表面２４間の静止摩擦または動摩擦を低減
するために、共形の潤滑剤がディスク表面２４上に付着
されてもよい。
置されるアクチュエータ・アーム２８を含み、各アーム
は、ロード・ビーム２５に取り付けられ、データ記憶デ
ィスク２４との間で情報を転送する１つ以上のトランス
ジューサ２７及びスライダ・アセンブリ３５を有する。
スライダ３５は通常、空気力学的な浮上体として設計さ
れ、トランスジューサ２７をディスク２４の表面から浮
上させる。すなわち、スピンドル・モータの回転スピー
ドが増加するとき、トランスジューサ２７がディスク２
４の高速回転により生成されるエア・ベアリングによ
り、ディスク２４上に浮上する。代わりに、スライダ３
５とディスク表面２４間の静止摩擦または動摩擦を低減
するために、共形の潤滑剤がディスク表面２４上に付着
されてもよい。
【００２７】アクチュエータ３０は一般に、静止アクチ
ュエータ・シャフト３２に取り付けられ、シャフト３２
上で回転して、アクチュエータ・アーム２８をデータ記
憶ディスク２４のスタックに対して移動する。アクチュ
エータ３０のコイル・フレーム３４に取り付けられるコ
イル・アセンブリ３６は、一般に、永久磁石構造３８の
上下のマグネット・アセンブリ４０及び４２間に画定さ
れるギャップ４４内で回転し、アクチュエータ・アーム
２８をデータ記憶ディスク２４の表面上でスイープさせ
る。スピンドル・モータ２６は一般に、多相ＡＣモータ
またはＤＣモータを含み、これらは電源４６により活動
化され、データ記憶ディスク２４を回転するように適応
化される。
ュエータ・シャフト３２に取り付けられ、シャフト３２
上で回転して、アクチュエータ・アーム２８をデータ記
憶ディスク２４のスタックに対して移動する。アクチュ
エータ３０のコイル・フレーム３４に取り付けられるコ
イル・アセンブリ３６は、一般に、永久磁石構造３８の
上下のマグネット・アセンブリ４０及び４２間に画定さ
れるギャップ４４内で回転し、アクチュエータ・アーム
２８をデータ記憶ディスク２４の表面上でスイープさせ
る。スピンドル・モータ２６は一般に、多相ＡＣモータ
またはＤＣモータを含み、これらは電源４６により活動
化され、データ記憶ディスク２４を回転するように適応
化される。
【００２８】コイル・アセンブリ３６及び永久磁石構造
３８の上下のマグネット・アセンブリ４０及び４２は、
アクチュエータ・ボイス・コイル・モータ３９として協
働し、サーボ・プロセッサ５６により生成される制御信
号に応答する。サーボ・プロセッサ５６は、アクチュエ
ータ・ボイス・コイル・モータ３９に供給される制御電
流の方向及び大きさを制御する。アクチュエータ・ボイ
ス・コイル・モータ３９は、永久磁石構造３８により生
成される磁場の存在の下で、コイル・アセンブリ３６内
に可変の方向及び大きさの制御電流が流れるとき、アク
チュエータ・コイル・フレーム３４に対してトルクを生
成する。アクチュエータ・コイル・フレーム３４に伝達
されるトルクは、コイル・アセンブリ３６に流れる制御
電流の極性に従う方向に、アクチュエータ・アーム２８
の対応する回転移動を生じる。
３８の上下のマグネット・アセンブリ４０及び４２は、
アクチュエータ・ボイス・コイル・モータ３９として協
働し、サーボ・プロセッサ５６により生成される制御信
号に応答する。サーボ・プロセッサ５６は、アクチュエ
ータ・ボイス・コイル・モータ３９に供給される制御電
流の方向及び大きさを制御する。アクチュエータ・ボイ
ス・コイル・モータ３９は、永久磁石構造３８により生
成される磁場の存在の下で、コイル・アセンブリ３６内
に可変の方向及び大きさの制御電流が流れるとき、アク
チュエータ・コイル・フレーム３４に対してトルクを生
成する。アクチュエータ・コイル・フレーム３４に伝達
されるトルクは、コイル・アセンブリ３６に流れる制御
電流の極性に従う方向に、アクチュエータ・アーム２８
の対応する回転移動を生じる。
【００２９】サーボ・プロセッサ５６は読取りチャネル
回路５７と協働して、ボイス・コイル・モータ３９を制
御し、データをディスク２４に読み書きするとき、アク
チュエータ・アーム２８及びトランスジューサ２７を、
指示されたトラック５０及びセクタ５２位置に移動す
る。サーボ・プロセッサ５６は、ディスク・ドライブ制
御装置５８にゆるく結合される。ディスク・ドライブ制
御装置５８は通常、データ記憶ディスク２４との間のデ
ータの転送を調整する制御回路及びソフトウェアを含
む。図１では、サーボ・プロセッサ５６及びディスク・
ドライブ制御装置５８は、別々の装置として示される
が、これらの装置の機能は一般にコスト削減のために、
１つの多目的プロセッサ内で実現され得る。
回路５７と協働して、ボイス・コイル・モータ３９を制
御し、データをディスク２４に読み書きするとき、アク
チュエータ・アーム２８及びトランスジューサ２７を、
指示されたトラック５０及びセクタ５２位置に移動す
る。サーボ・プロセッサ５６は、ディスク・ドライブ制
御装置５８にゆるく結合される。ディスク・ドライブ制
御装置５８は通常、データ記憶ディスク２４との間のデ
ータの転送を調整する制御回路及びソフトウェアを含
む。図１では、サーボ・プロセッサ５６及びディスク・
ドライブ制御装置５８は、別々の装置として示される
が、これらの装置の機能は一般にコスト削減のために、
１つの多目的プロセッサ内で実現され得る。
【００３０】図３及び図４を参照すると、データ記憶媒
体から獲得されるリードバック信号の相対振幅を測定す
る振幅測定回路の実施例が示される。図３及び図４に示
される回路は、図１及び図２に関連して上述したシステ
ムの読取りチャネル回路内に統合され得る。図３及び図
４に示される振幅測定回路は、ここで述べる他の回路実
施例及び振幅測定及び利得特徴化方法と同様、一般に様
々なディスク・ドライブ・システム及びデータ記憶シス
テム内で実現され得る。
体から獲得されるリードバック信号の相対振幅を測定す
る振幅測定回路の実施例が示される。図３及び図４に示
される回路は、図１及び図２に関連して上述したシステ
ムの読取りチャネル回路内に統合され得る。図３及び図
４に示される振幅測定回路は、ここで述べる他の回路実
施例及び振幅測定及び利得特徴化方法と同様、一般に様
々なディスク・ドライブ・システム及びデータ記憶シス
テム内で実現され得る。
【００３１】図３及び図４は、読取り／書込みヘッド７
１の読取り素子を用いて、データ記憶ディスク７３から
導出される情報信号を処理する多数の構成要素を示す。
ディスク７３の表面から獲得される情報信号は、一般
に、ディスク上に記憶されたデータまたはサーボ情報を
表すが、他のタイプの情報も含み得る。ディスク７３上
に記憶される情報は一般に、一連の同心または蛇行トラ
ック上の磁気遷移の形式である。読取り／書込みヘッド
は磁気抵抗（ＭＲ）読取り素子、巨大磁気抵抗読取り素
子、薄膜読取り素子、または他のタイプの読取りトラン
スジューサを含み得る。データ記憶ディスク７３が光学
情報を記憶し、読取り／書込みヘッド７１が光学読取り
素子を含んでもよい。
１の読取り素子を用いて、データ記憶ディスク７３から
導出される情報信号を処理する多数の構成要素を示す。
ディスク７３の表面から獲得される情報信号は、一般
に、ディスク上に記憶されたデータまたはサーボ情報を
表すが、他のタイプの情報も含み得る。ディスク７３上
に記憶される情報は一般に、一連の同心または蛇行トラ
ック上の磁気遷移の形式である。読取り／書込みヘッド
は磁気抵抗（ＭＲ）読取り素子、巨大磁気抵抗読取り素
子、薄膜読取り素子、または他のタイプの読取りトラン
スジューサを含み得る。データ記憶ディスク７３が光学
情報を記憶し、読取り／書込みヘッド７１が光学読取り
素子を含んでもよい。
【００３２】読取り／書込みヘッド７１の読取りトラン
スジューサに誘起された情報信号は、一般に、アーム・
エレクトロニクス（ＡＥ）回路またはモジュール７２な
どの前置増幅回路に伝達される。ＡＥモジュール７２
は、読取り／書込みヘッド７１から伝達されたリードバ
ック信号を、通常マイクロボルト範囲からミリボルト範
囲に増幅する。増幅されたリードバック信号は、ＡＥモ
ジュール７２からリードバック振幅測定回路７５に伝達
される。リードバック振幅測定回路７５は、好適には読
取りチャネル内に統合されるが、必ずしもそれが必要な
わけではない。リードバック振幅測定回路７５の様々な
構成要素は、一般に、読取りチャネル・アプリケーショ
ンにおいて使用される構成要素である。こうした構成要
素は、本発明の原理に従い相対リードバック信号振幅測
定を提供する、他の回路要素にも結合され得る。
スジューサに誘起された情報信号は、一般に、アーム・
エレクトロニクス（ＡＥ）回路またはモジュール７２な
どの前置増幅回路に伝達される。ＡＥモジュール７２
は、読取り／書込みヘッド７１から伝達されたリードバ
ック信号を、通常マイクロボルト範囲からミリボルト範
囲に増幅する。増幅されたリードバック信号は、ＡＥモ
ジュール７２からリードバック振幅測定回路７５に伝達
される。リードバック振幅測定回路７５は、好適には読
取りチャネル内に統合されるが、必ずしもそれが必要な
わけではない。リードバック振幅測定回路７５の様々な
構成要素は、一般に、読取りチャネル・アプリケーショ
ンにおいて使用される構成要素である。こうした構成要
素は、本発明の原理に従い相対リードバック信号振幅測
定を提供する、他の回路要素にも結合され得る。
【００３３】図３及び図４の実施例によれば、リードバ
ック信号振幅測定回路７５が可変利得増幅器（ＶＧＡ）
７６を含み、これが１つ以上の信号導体７４を通じて、
ＡＥモジュール７２に結合される。可変利得増幅器は、
電圧制御信号などの制御信号に応答して利得を変化する
増幅器として知られる。ＶＧＡ７６は連続時間フィルタ
（ＣＴＦ）７８に結合され、それを通じてリードバック
信号が伝達され、フィルタリングされる。ＣＴＦ７８か
ら出力されるリードバック信号は、１つ以上の信号導体
７９に沿って、下流の回路に伝達される。
ック信号振幅測定回路７５が可変利得増幅器（ＶＧＡ）
７６を含み、これが１つ以上の信号導体７４を通じて、
ＡＥモジュール７２に結合される。可変利得増幅器は、
電圧制御信号などの制御信号に応答して利得を変化する
増幅器として知られる。ＶＧＡ７６は連続時間フィルタ
（ＣＴＦ）７８に結合され、それを通じてリードバック
信号が伝達され、フィルタリングされる。ＣＴＦ７８か
ら出力されるリードバック信号は、１つ以上の信号導体
７９に沿って、下流の回路に伝達される。
【００３４】好適な実施例では、ＶＧＡ７６は、ＡＥモ
ジュール７２から受信されるリードバック信号の振幅を
正規化するために使用される。例えば、ＶＧＡ７６の出
力におけるリードバック信号振幅は、８００ｍＶ
dpp（ピーク・ツー・ピーク）に正規化される。ＶＧＡ
７６及びＣＴＦ７８の両方を含む実施例では、対象とな
る正規化された振幅は、ＶＧＡ７６及びＣＴＦ７８の組
み合わせに関連付けられる振幅である。
ジュール７２から受信されるリードバック信号の振幅を
正規化するために使用される。例えば、ＶＧＡ７６の出
力におけるリードバック信号振幅は、８００ｍＶ
dpp（ピーク・ツー・ピーク）に正規化される。ＶＧＡ
７６及びＣＴＦ７８の両方を含む実施例では、対象とな
る正規化された振幅は、ＶＧＡ７６及びＣＴＦ７８の組
み合わせに関連付けられる振幅である。
【００３５】図３及び図４に示される回路構成によれ
ば、ＶＧＡ利得制御バッファ８０が制御電圧信号を生成
し、これが１つ以上の導体７７に沿ってＶＧＡ７６に伝
達され、ＶＧＡ７６の利得を調整する。利得制御バッフ
ァ８０は、データ利得コンデンサ８４及びサーボ利得コ
ンデンサ８６を含む。利得コンデンサ８４、８６のそれ
ぞれに生成される電圧は、統合された自動利得制御電圧
を表し、これはリードバック信号振幅を直接反映するも
のではない。複雑でない実施例では、利得制御バッファ
８０はマルチプレクサを表すとも考えられる。
ば、ＶＧＡ利得制御バッファ８０が制御電圧信号を生成
し、これが１つ以上の導体７７に沿ってＶＧＡ７６に伝
達され、ＶＧＡ７６の利得を調整する。利得制御バッフ
ァ８０は、データ利得コンデンサ８４及びサーボ利得コ
ンデンサ８６を含む。利得コンデンサ８４、８６のそれ
ぞれに生成される電圧は、統合された自動利得制御電圧
を表し、これはリードバック信号振幅を直接反映するも
のではない。複雑でない実施例では、利得制御バッファ
８０はマルチプレクサを表すとも考えられる。
【００３６】利得制御バッファ８０のセンス出力８７
は、データまたはサーボ利得コンデンサ８４、８６のい
ずれか一方に生成される電圧に等しい、センス出力電圧
を提供する。遊休動作モードまたは読取り動作モードの
間、データ利得コンデンサ８４に生成される電圧に等し
い電圧が、利得制御バッファ８０のセンス出力８７に提
供される。サーボ動作モードの間、センス出力電圧はサ
ーボ利得コンデンサ８６に生成される電圧に等しい。利
得制御バッファ８０はそれ自体、読取りチャネルの動作
状態に応じて、データ及びサーボ利得コンデンサ８４、
８６の間で選択し得る。
は、データまたはサーボ利得コンデンサ８４、８６のい
ずれか一方に生成される電圧に等しい、センス出力電圧
を提供する。遊休動作モードまたは読取り動作モードの
間、データ利得コンデンサ８４に生成される電圧に等し
い電圧が、利得制御バッファ８０のセンス出力８７に提
供される。サーボ動作モードの間、センス出力電圧はサ
ーボ利得コンデンサ８６に生成される電圧に等しい。利
得制御バッファ８０はそれ自体、読取りチャネルの動作
状態に応じて、データ及びサーボ利得コンデンサ８４、
８６の間で選択し得る。
【００３７】利得制御バッファ８０のセンス出力８７に
提供されるセンス電圧は、比較器８２の入力に伝達され
る。Ｎビット利得デジタル−アナログ変換器（ＤＡＣ）
８８が、比較器８２の第２の入力に結合される。比較器
８２は、利得制御バッファ８０から受信されるセンス電
圧を、利得ＤＡＣ８８により生成される制御電圧と比較
する。比較器８２の出力は制御論理回路９０に結合され
る。比較器８２は、そのそれぞれの入力に印加されるセ
ンス電圧及び制御電圧の大きさに応じて、"１"（ハイ）
または"０"（ロウ）の出力論理信号を生成する。
提供されるセンス電圧は、比較器８２の入力に伝達され
る。Ｎビット利得デジタル−アナログ変換器（ＤＡＣ）
８８が、比較器８２の第２の入力に結合される。比較器
８２は、利得制御バッファ８０から受信されるセンス電
圧を、利得ＤＡＣ８８により生成される制御電圧と比較
する。比較器８２の出力は制御論理回路９０に結合され
る。比較器８２は、そのそれぞれの入力に印加されるセ
ンス電圧及び制御電圧の大きさに応じて、"１"（ハイ）
または"０"（ロウ）の出力論理信号を生成する。
【００３８】比較器８２のそれぞれの入力に印加される
センス電圧及び制御電圧が等しくない場合、制御論理回
路９２は導体８５を通じて、デジタル・ワードを利得Ｄ
ＡＣ８８に送信する。利得ＤＡＣ８８は、制御論理回路
９０から受信されるデジタル・ワードに応答して、関連
制御電圧を生成し、これが比較器８２に伝送されて、利
得制御バッファ８０により生成されるセンス電圧と比較
される。センス電圧及び利得ＤＡＣ８８により送信され
る制御電圧が等しい場合、比較器８２の出力は論理状態
を切り替える。
センス電圧及び制御電圧が等しくない場合、制御論理回
路９２は導体８５を通じて、デジタル・ワードを利得Ｄ
ＡＣ８８に送信する。利得ＤＡＣ８８は、制御論理回路
９０から受信されるデジタル・ワードに応答して、関連
制御電圧を生成し、これが比較器８２に伝送されて、利
得制御バッファ８０により生成されるセンス電圧と比較
される。センス電圧及び利得ＤＡＣ８８により送信され
る制御電圧が等しい場合、比較器８２の出力は論理状態
を切り替える。
【００３９】制御論理回路９０は、比較器８２の出力に
おいて発生する論理状態遷移に応答して、利得ＤＡＣ８
８へのデジタル・ワードの伝送を終了する。センス電圧
と制御電圧との一致をもたらした最も最近伝送されたデ
ジタル・ワードは、利得制御バッファ８０のセンス出力
８７の電圧、すなわちデータまたはサーボ利得コンデン
サ８４、８６の選択された方に生成されたコンデンサ電
圧を表す。利得コンデンサ制御電圧を表すデジタル・ワ
ードは、対応する相対リードバック信号振幅に関連付け
られ、これが制御論理回路９０の出力９２に提供され得
る。
おいて発生する論理状態遷移に応答して、利得ＤＡＣ８
８へのデジタル・ワードの伝送を終了する。センス電圧
と制御電圧との一致をもたらした最も最近伝送されたデ
ジタル・ワードは、利得制御バッファ８０のセンス出力
８７の電圧、すなわちデータまたはサーボ利得コンデン
サ８４、８６の選択された方に生成されたコンデンサ電
圧を表す。利得コンデンサ制御電圧を表すデジタル・ワ
ードは、対応する相対リードバック信号振幅に関連付け
られ、これが制御論理回路９０の出力９２に提供され得
る。
【００４０】図３及び図４に示される回路を用いて、リ
ードバック信号の相対振幅を測定するプロシージャに関
する追加の詳細について、図５を参照しながら述べるこ
とにする。リードバック信号振幅測定プロシージャは、
通常、ディスク制御装置から要求を受信することにより
開始する（ステップ１００）。前述のように、振幅測定
はディスク・ドライブ・システムの任意の動作モードの
間に実行され得る。振幅測定が読取りモードまたは遊休
モードの間に実行される場合、データ利得コンデンサ８
４が選択される（ステップ１０２）。振幅測定がサーボ
・モードの間に実行される場合、サーボ利得コンデンサ
８６が選択される（ステップ１０４）。
ードバック信号の相対振幅を測定するプロシージャに関
する追加の詳細について、図５を参照しながら述べるこ
とにする。リードバック信号振幅測定プロシージャは、
通常、ディスク制御装置から要求を受信することにより
開始する（ステップ１００）。前述のように、振幅測定
はディスク・ドライブ・システムの任意の動作モードの
間に実行され得る。振幅測定が読取りモードまたは遊休
モードの間に実行される場合、データ利得コンデンサ８
４が選択される（ステップ１０２）。振幅測定がサーボ
・モードの間に実行される場合、サーボ利得コンデンサ
８６が選択される（ステップ１０４）。
【００４１】選択された利得コンデンサに生成した電圧
に等価な電圧が、利得制御バッファ８０のセンス出力８
７に提供される。選択された利得コンデンサの電圧に対
応するセンス電圧は、比較器８２によりセンスされる
（ステップ１０６）。制御論理回路９０が、利得ＤＡＣ
８８に関連付けられる出力または制御電圧に対応する初
期デジタル・ワードを選択する（ステップ１０８）。デ
ジタル・ワードは利得ＤＡＣ８８に送信される（ステッ
プ１０９）。利得ＤＡＣ８８は、制御論理回路９０から
受信されるデジタル・ワードに応答して、その出力に制
御電圧を生成する（ステップ１１０）。比較器８２は、
利得制御バッファ８０から受信されるセンス電圧を、利
得ＤＡＣ８８から受信される制御電圧と比較する（ステ
ップ１１１）。
に等価な電圧が、利得制御バッファ８０のセンス出力８
７に提供される。選択された利得コンデンサの電圧に対
応するセンス電圧は、比較器８２によりセンスされる
（ステップ１０６）。制御論理回路９０が、利得ＤＡＣ
８８に関連付けられる出力または制御電圧に対応する初
期デジタル・ワードを選択する（ステップ１０８）。デ
ジタル・ワードは利得ＤＡＣ８８に送信される（ステッ
プ１０９）。利得ＤＡＣ８８は、制御論理回路９０から
受信されるデジタル・ワードに応答して、その出力に制
御電圧を生成する（ステップ１１０）。比較器８２は、
利得制御バッファ８０から受信されるセンス電圧を、利
得ＤＡＣ８８から受信される制御電圧と比較する（ステ
ップ１１１）。
【００４２】利得ＤＡＣ制御電圧がセンス電圧に等しく
ない場合（ステップ１１２）、制御論理回路９０は別の
デジタル・ワードを選択する（ステップ１１４）。制御
論理回路９０は次のデジタル・ワードを選択するとき、
逐次近似または他の方法を使用し得る。次のデジタル・
ワードが利得ＤＡＣ８８に送信され、比較器８２に送信
される制御電圧を調整する。この比較プロセスは、利得
ＤＡＣ制御電圧８３が、利得制御バッファ８０のセンス
出力８７に提供されるセンス電圧に一致するまで、継続
する。
ない場合（ステップ１１２）、制御論理回路９０は別の
デジタル・ワードを選択する（ステップ１１４）。制御
論理回路９０は次のデジタル・ワードを選択するとき、
逐次近似または他の方法を使用し得る。次のデジタル・
ワードが利得ＤＡＣ８８に送信され、比較器８２に送信
される制御電圧を調整する。この比較プロセスは、利得
ＤＡＣ制御電圧８３が、利得制御バッファ８０のセンス
出力８７に提供されるセンス電圧に一致するまで、継続
する。
【００４３】センス電圧及び制御電圧が等価なことに応
答して、最後に選択されたデジタル・ワードに関連付け
られる相対リードバック信号振幅が、制御論理回路９０
から読出され（ステップ１１６）、出力９２に提供され
る。振幅測定ルーチンはその後終了されるが（ステップ
１１８）、続く振幅測定要求の受信に際して再開され得
る（ステップ１００）。
答して、最後に選択されたデジタル・ワードに関連付け
られる相対リードバック信号振幅が、制御論理回路９０
から読出され（ステップ１１６）、出力９２に提供され
る。振幅測定ルーチンはその後終了されるが（ステップ
１１８）、続く振幅測定要求の受信に際して再開され得
る（ステップ１００）。
【００４４】本発明の１実施例によれば、制御論理回路
９０は、多数のＮビット・デジタル・ワードを対応する
数の相対リードバック信号振幅値に関連付ける。Ｎビッ
ト・デジタル・ワードの各々に対して利得ＤＡＣ８８の
出力に生成される制御電圧などの、様々な情報が関連付
けられる。各Ｎビット・デジタル・ワードに関連付けら
れる他の情報には、相対振幅信号データ及びＶＧＡ利得
値が含まれる。下記の表１は、制御論理回路９０により
生成可能なタイプの多数のＮビット・デジタル・ワード
に対して生成される、シミュレート化データ値を表す。
下記の表１で提供されるデータは、リードバック信号振
幅値の測定を容易にするために使用され得るタイプのデ
ータを表すことがわかる。
９０は、多数のＮビット・デジタル・ワードを対応する
数の相対リードバック信号振幅値に関連付ける。Ｎビッ
ト・デジタル・ワードの各々に対して利得ＤＡＣ８８の
出力に生成される制御電圧などの、様々な情報が関連付
けられる。各Ｎビット・デジタル・ワードに関連付けら
れる他の情報には、相対振幅信号データ及びＶＧＡ利得
値が含まれる。下記の表１は、制御論理回路９０により
生成可能なタイプの多数のＮビット・デジタル・ワード
に対して生成される、シミュレート化データ値を表す。
下記の表１で提供されるデータは、リードバック信号振
幅値の測定を容易にするために使用され得るタイプのデ
ータを表すことがわかる。
【表１】
【００４５】表１に示されるような増幅器制御電圧の範
囲は、一般にＶＧＡ７６に入力される期待電圧信号の範
囲に及ぶ。上記の表１は、−４００ｍＶ乃至＋４００ｍ
Ｖの範囲に及ぶ制御電圧を示し、これはリードバック信
号を８００ｍＶpp（ピーク・ツー・ピーク）に正規化す
るＶＧＡの動作利得範囲に対応する。表１は更に、８ビ
ット・デジタル・ワードの使用を表し、これは３ｍＶ単
位の増分に値する制御電圧分解能を提供する（すなわち
最下位ビット（ＬＳＢ）＝３ｍＶ）。
囲は、一般にＶＧＡ７６に入力される期待電圧信号の範
囲に及ぶ。上記の表１は、−４００ｍＶ乃至＋４００ｍ
Ｖの範囲に及ぶ制御電圧を示し、これはリードバック信
号を８００ｍＶpp（ピーク・ツー・ピーク）に正規化す
るＶＧＡの動作利得範囲に対応する。表１は更に、８ビ
ット・デジタル・ワードの使用を表し、これは３ｍＶ単
位の増分に値する制御電圧分解能を提供する（すなわち
最下位ビット（ＬＳＢ）＝３ｍＶ）。
【００４６】各８ビット・デジタル・ワードには、相対
リードバック信号振幅値が関連付けられる。この値は、
ＡＥモジュール７２または他の前置増幅器により処理さ
れ増幅されたリードバック信号振幅を反映する。表１に
示される相対リードバック信号振幅値は、特定の読取り
チャネル設計から、或いは特定の読取りチャネルの経験
的な評価を通じて、生成され得る。
リードバック信号振幅値が関連付けられる。この値は、
ＡＥモジュール７２または他の前置増幅器により処理さ
れ増幅されたリードバック信号振幅を反映する。表１に
示される相対リードバック信号振幅値は、特定の読取り
チャネル設計から、或いは特定の読取りチャネルの経験
的な評価を通じて、生成され得る。
【００４７】図３乃至図５、及び表１に関連して上述し
た回路及び方法は、ＶＧＡ７６に入力される、換言する
と、読取り／書込みヘッド７１からリードバック信号を
受信するＡＥモジュール７２または他の前置増幅器から
出力される、リードバック信号の相対振幅の測定を提供
する。前述のように、相対リードバック信号振幅測定
は、関連する読取りトランスジューサまたは読取りチャ
ネル回路の振幅特性の変化を識別する上で有用である。
例えば、振幅測定の結果、ＧＭＲ読取りトランスジュー
サに関連付けられる振幅値が低減する場合、これは一般
にトランスジューサの切迫した故障を示す。相対リード
バック信号振幅のこうした損失または偏差は、様々なタ
イプの読取りトランスジューサの予測故障分析方法の一
部として使用され得る。
た回路及び方法は、ＶＧＡ７６に入力される、換言する
と、読取り／書込みヘッド７１からリードバック信号を
受信するＡＥモジュール７２または他の前置増幅器から
出力される、リードバック信号の相対振幅の測定を提供
する。前述のように、相対リードバック信号振幅測定
は、関連する読取りトランスジューサまたは読取りチャ
ネル回路の振幅特性の変化を識別する上で有用である。
例えば、振幅測定の結果、ＧＭＲ読取りトランスジュー
サに関連付けられる振幅値が低減する場合、これは一般
にトランスジューサの切迫した故障を示す。相対リード
バック信号振幅のこうした損失または偏差は、様々なタ
イプの読取りトランスジューサの予測故障分析方法の一
部として使用され得る。
【００４８】相対リードバック信号振幅の測定は、多く
のアプリケーションにおいて極めて有効であるが、ＶＧ
Ａ７６またはＶＧＡ７６／ＣＴＦ７８の組み合わせの絶
対利得を正確に定量化することが望ましい。絶対ＶＧＡ
利得の決定に関連する大きな問題は、温度及びプロセス
・シフトの作用であり、これらは制御電圧と絶対ＶＧＡ
利得間の相関を低減させる。理想的には、ＶＧＡ７６の
利得は対数目盛りグラフ上に制御電圧の関数としてプロ
ットしたとき、図６に示される直線１２０のような直線
である。しなしながら、実際には、ＶＧＡ利得は制御電
圧、温度及びプロセス・シフトの関数として変化し、対
数目盛り上にプロットすると、弧状の曲線１２２、１２
４となる。
のアプリケーションにおいて極めて有効であるが、ＶＧ
Ａ７６またはＶＧＡ７６／ＣＴＦ７８の組み合わせの絶
対利得を正確に定量化することが望ましい。絶対ＶＧＡ
利得の決定に関連する大きな問題は、温度及びプロセス
・シフトの作用であり、これらは制御電圧と絶対ＶＧＡ
利得間の相関を低減させる。理想的には、ＶＧＡ７６の
利得は対数目盛りグラフ上に制御電圧の関数としてプロ
ットしたとき、図６に示される直線１２０のような直線
である。しなしながら、実際には、ＶＧＡ利得は制御電
圧、温度及びプロセス・シフトの関数として変化し、対
数目盛り上にプロットすると、弧状の曲線１２２、１２
４となる。
【００４９】例えば温度は、データ率、動作モード、及
び特定のシステムが動作する環境に応じて、所与のチャ
ネル構成要素内で変化する。従って、所与のチャネル構
成要素において、温度が変化するとき、同一の電圧が異
なる利得を生成し得る。プロセス・シフトは、異なる読
取りチャネル・モジュール間の利得に影響する。従っ
て、同一の制御電圧が異なる読取りチャネル・モジュー
ル間で、異なる利得値を生成し得る。また利得曲線の屈
曲の度合いが、ＶＧＡ利得と制御電圧間の相関に、別の
変数を追加する。これらの全ての要因が、制御電圧と絶
対利得間の相関を低減させる。
び特定のシステムが動作する環境に応じて、所与のチャ
ネル構成要素内で変化する。従って、所与のチャネル構
成要素において、温度が変化するとき、同一の電圧が異
なる利得を生成し得る。プロセス・シフトは、異なる読
取りチャネル・モジュール間の利得に影響する。従っ
て、同一の制御電圧が異なる読取りチャネル・モジュー
ル間で、異なる利得値を生成し得る。また利得曲線の屈
曲の度合いが、ＶＧＡ利得と制御電圧間の相関に、別の
変数を追加する。これらの全ての要因が、制御電圧と絶
対利得間の相関を低減させる。
【００５０】制御電圧を用いて、絶対ＶＧＡ利得を正確
に予測するために、この利得関係または利得曲線が特徴
化されなければならない。最低限、利得曲線は、最小及
び最大利得設定などの２つの異なる所定の利得設定にお
いて、特徴化され得る。より好適には、ＶＧＡ利得が例
えば８個の所定の利得設定など、多数の異なる所定の利
得設定において特徴化され得る。８個の異なる所定の利
得設定におけるＶＧＡ利得の特徴化は、ＶＧＡの特定の
利得設定を表すデジタル８ビット・ワードの生成を可能
にする。ＶＧＡ利得は、任意の数の異なる所定の利得設
定（すなわちＮ個の所定の利得設定）において特徴化さ
れ、それらが近似サイズのデジタル・ワード（すなわち
Ｎビット・デジタル・ワード）を生成するために使用さ
れることがわかる。
に予測するために、この利得関係または利得曲線が特徴
化されなければならない。最低限、利得曲線は、最小及
び最大利得設定などの２つの異なる所定の利得設定にお
いて、特徴化され得る。より好適には、ＶＧＡ利得が例
えば８個の所定の利得設定など、多数の異なる所定の利
得設定において特徴化され得る。８個の異なる所定の利
得設定におけるＶＧＡ利得の特徴化は、ＶＧＡの特定の
利得設定を表すデジタル８ビット・ワードの生成を可能
にする。ＶＧＡ利得は、任意の数の異なる所定の利得設
定（すなわちＮ個の所定の利得設定）において特徴化さ
れ、それらが近似サイズのデジタル・ワード（すなわち
Ｎビット・デジタル・ワード）を生成するために使用さ
れることがわかる。
【００５１】図７に示されるグラフに関して、ＶＧＡの
利得は８個の異なる利得値において特徴化される。特徴
化される特定の利得値は、一般に、特定の読取りチャネ
ル設計に従い、設計者により選択される。所与の読取り
チャネル設計において生成される、８個の所定のＶＧＡ
利得値を確立すると、所定のＶＧＡ利得値の各々に対す
るＶＧＡ制御電圧を決定するために、利得特徴化ルーチ
ンが開始される。
利得は８個の異なる利得値において特徴化される。特徴
化される特定の利得値は、一般に、特定の読取りチャネ
ル設計に従い、設計者により選択される。所与の読取り
チャネル設計において生成される、８個の所定のＶＧＡ
利得値を確立すると、所定のＶＧＡ利得値の各々に対す
るＶＧＡ制御電圧を決定するために、利得特徴化ルーチ
ンが開始される。
【００５２】前述のように、ＶＧＡは、ＡＥモジュール
または他の前置増幅器から受信されるリードバック信号
振幅の正規化を提供する。ＶＧＡ／ＣＴＦ回路の出力に
おいて、正規化振幅目標が８００ｍＶdppの実施例で
は、ＶＧＡに入力されるリードバック信号の絶対振幅
は、８００ｍＶをＶＧＡ利得により除算することによ
り、次のように計算される。
または他の前置増幅器から受信されるリードバック信号
振幅の正規化を提供する。ＶＧＡ／ＣＴＦ回路の出力に
おいて、正規化振幅目標が８００ｍＶdppの実施例で
は、ＶＧＡに入力されるリードバック信号の絶対振幅
は、８００ｍＶをＶＧＡ利得により除算することによ
り、次のように計算される。
【数１】 入力振幅＝８００ｍＶdpp／Ｇａｉｎ（Ｖ／Ｖ）＝８００ｍＶdpp×１０-(Gain (dB)/20) （１）
【００５３】ここで、Ｇａｉｎ（ｄＢ）は、本発明の原
理に従う利得特徴化プロシージャの実行後計算される、
ＶＧＡまたはＶＧＡ／ＣＴＦ回路の絶対利得を表す。
理に従う利得特徴化プロシージャの実行後計算される、
ＶＧＡまたはＶＧＡ／ＣＴＦ回路の絶対利得を表す。
【００５４】図８及び図９を参照すると、リードバック
信号振幅測定回路の別の実施例が示され、これはＡＥモ
ジュールまたは他の前置増幅器から受信されるリードバ
ック信号の絶対振幅のＶＧＡ利得特徴化、及び測定の両
方を提供する。この実施例によれば、読取りトランスジ
ューサ７１からリードバック信号を受信するＡＥモジュ
ール１３２が、マルチプレクサ１３４に結合される。更
にマルチプレクサ１３４には、ＤＣ基準電圧源１３６が
結合される。マルチプレクサ１３４はＶＧＡ１３８に結
合される。
信号振幅測定回路の別の実施例が示され、これはＡＥモ
ジュールまたは他の前置増幅器から受信されるリードバ
ック信号の絶対振幅のＶＧＡ利得特徴化、及び測定の両
方を提供する。この実施例によれば、読取りトランスジ
ューサ７１からリードバック信号を受信するＡＥモジュ
ール１３２が、マルチプレクサ１３４に結合される。更
にマルチプレクサ１３４には、ＤＣ基準電圧源１３６が
結合される。マルチプレクサ１３４はＶＧＡ１３８に結
合される。
【００５５】比較器１４６は、ＣＴＦ１４０の出力に結
合される入力と、別のＤＣ基準電圧源１４４に結合され
る別の入力とを有する。比較器１４６は制御論理回路１
５２に結合される。ＶＧＡ１３８はＶＧＡ利得制御バッ
ファ１４２に結合される。利得制御バッファ１４２は、
比較器１４８の入力に結合されるドライブ／センス・ポ
ート１４５を含む。図において、個々の回路要素として
示される構成要素は、１つ以上の多目的要素内に統合さ
れてもよい。例えば、図８乃至図９、及び図１０乃至図
１１に示されるＮビット利得ＤＡＣ１５０は、ＶＧＡ利
得制御バッファ１４２内に統合され得る。
合される入力と、別のＤＣ基準電圧源１４４に結合され
る別の入力とを有する。比較器１４６は制御論理回路１
５２に結合される。ＶＧＡ１３８はＶＧＡ利得制御バッ
ファ１４２に結合される。利得制御バッファ１４２は、
比較器１４８の入力に結合されるドライブ／センス・ポ
ート１４５を含む。図において、個々の回路要素として
示される構成要素は、１つ以上の多目的要素内に統合さ
れてもよい。例えば、図８乃至図９、及び図１０乃至図
１１に示されるＮビット利得ＤＡＣ１５０は、ＶＧＡ利
得制御バッファ１４２内に統合され得る。
【００５６】Ｎビット利得ＤＡＣ１５０はスイッチ１５
１の切り替えにより、比較器１４８の入力またはドライ
ブ／センス・ポート１４５のいずれかに、選択的に結合
される。スイッチ１５１が、利得ＤＡＣ１５０の出力を
利得制御バッファ１４２のドライブ／センス・ポート１
４５に結合する構成では、利得特徴化プロシージャの間
に、制御電圧がドライブ／センス・ポート１４５を介し
て、ＶＧＡ１３８に伝達される。
１の切り替えにより、比較器１４８の入力またはドライ
ブ／センス・ポート１４５のいずれかに、選択的に結合
される。スイッチ１５１が、利得ＤＡＣ１５０の出力を
利得制御バッファ１４２のドライブ／センス・ポート１
４５に結合する構成では、利得特徴化プロシージャの間
に、制御電圧がドライブ／センス・ポート１４５を介し
て、ＶＧＡ１３８に伝達される。
【００５７】ＤＣ基準電圧源１３６は、マルチプレクサ
１３４を介してＶＧＡ１３８への入力として、多数の異
なる所定のＤＣ基準電圧を生成する。所定のＤＣ基準電
圧設定の数は、好適には特徴化されるＶＧＡ利得値の数
に対応する。例えば、下記の表２を参照して、所定のＶ
ＧＡ利得値Ｇ0乃至Ｇ7の各々は、対応する有効ＶＧＡ入
力電圧値に関連付けられる。
１３４を介してＶＧＡ１３８への入力として、多数の異
なる所定のＤＣ基準電圧を生成する。所定のＤＣ基準電
圧設定の数は、好適には特徴化されるＶＧＡ利得値の数
に対応する。例えば、下記の表２を参照して、所定のＶ
ＧＡ利得値Ｇ0乃至Ｇ7の各々は、対応する有効ＶＧＡ入
力電圧値に関連付けられる。
【表２】
【００５８】表２を参照すると、例えば所定ＶＧＡ利得
値Ｇ0＝８．４８ｄＢは、３００．０ｍＶdppの関連する
有効ＶＧＡ入力電圧を有する。また所定ＶＧＡ利得値Ｇ
7＝２６．５５ｄＢは、３７．５ｍＶdppの関連する有効
ＶＧＡ入力電圧を有する。ＡＥモジュール１３２の出力
において、約３０乃至３００ｍＶdppのリードバック信
号振幅が期待される読取りチャネルでは、ＤＣ基準電圧
源１３６は、約１５ｍＶ乃至１５０ｍＶの範囲内のＤＣ
基準電圧を生成する。
値Ｇ0＝８．４８ｄＢは、３００．０ｍＶdppの関連する
有効ＶＧＡ入力電圧を有する。また所定ＶＧＡ利得値Ｇ
7＝２６．５５ｄＢは、３７．５ｍＶdppの関連する有効
ＶＧＡ入力電圧を有する。ＡＥモジュール１３２の出力
において、約３０乃至３００ｍＶdppのリードバック信
号振幅が期待される読取りチャネルでは、ＤＣ基準電圧
源１３６は、約１５ｍＶ乃至１５０ｍＶの範囲内のＤＣ
基準電圧を生成する。
【００５９】比較器１４６はその第１の入力において、
ＤＣ基準電圧源１４４から基準電圧を受信する。ＣＴＦ
１４０の出力は、出力比較器１４６の別の入力に結合さ
れる。ＤＣ基準電圧源１３６により生成され、マルチプ
レクサ１３４を介してＶＧＡ１３８に供給される各ＤＣ
基準電圧に対して、利得特徴化プロシージャは、出力Ｃ
ＴＦ１４０における電圧信号の振幅が比較器１４６に入
力されるＤＣ基準電圧に一致するまで、ＶＧＡまたはＶ
ＧＡ／ＣＴＦ利得の変更を実行する。図１０乃至図１１
に示される別の実施例は、マルチプレクサ／スイッチ回
路１５４を用いて、拡張された機能及び制御を提供す
る。マルチプレクサ／スイッチ回路１５４の使用は、１
つの比較器１５６による全ての比較操作を可能にする。
ＤＣ基準電圧源１４４から基準電圧を受信する。ＣＴＦ
１４０の出力は、出力比較器１４６の別の入力に結合さ
れる。ＤＣ基準電圧源１３６により生成され、マルチプ
レクサ１３４を介してＶＧＡ１３８に供給される各ＤＣ
基準電圧に対して、利得特徴化プロシージャは、出力Ｃ
ＴＦ１４０における電圧信号の振幅が比較器１４６に入
力されるＤＣ基準電圧に一致するまで、ＶＧＡまたはＶ
ＧＡ／ＣＴＦ利得の変更を実行する。図１０乃至図１１
に示される別の実施例は、マルチプレクサ／スイッチ回
路１５４を用いて、拡張された機能及び制御を提供す
る。マルチプレクサ／スイッチ回路１５４の使用は、１
つの比較器１５６による全ての比較操作を可能にする。
【００６０】本発明の原理に従う利得特徴化プロシージ
ャに関する追加の詳細が、図１２乃至図１６に示され
る。図１２乃至図１３に関して、例えばディスク・ドラ
イブ制御装置からの要求の受信に際してＶＧＡ利得特徴
化プロシージャが開始される（ステップ１６２）。最初
に、図８乃至図１１に示される制御論理回路１５２、ま
たは他の論理／メモリ装置が、上記の表２に示される情
報に類似の情報を記憶する（ステップ１６０）。そうし
た情報には、所定のＶＧＡ利得値Ｇ0乃至ＧN-1が含まれ
る。ＶＧＡ利得値の１つが、特徴化のために選択される
（ステップ１６４）。選択されたＶＧＡ利得値に関連付
けられるＤＣ基準電圧が、ＶＧＡ１３８に入力される
（ステップ１６６）。
ャに関する追加の詳細が、図１２乃至図１６に示され
る。図１２乃至図１３に関して、例えばディスク・ドラ
イブ制御装置からの要求の受信に際してＶＧＡ利得特徴
化プロシージャが開始される（ステップ１６２）。最初
に、図８乃至図１１に示される制御論理回路１５２、ま
たは他の論理／メモリ装置が、上記の表２に示される情
報に類似の情報を記憶する（ステップ１６０）。そうし
た情報には、所定のＶＧＡ利得値Ｇ0乃至ＧN-1が含まれ
る。ＶＧＡ利得値の１つが、特徴化のために選択される
（ステップ１６４）。選択されたＶＧＡ利得値に関連付
けられるＤＣ基準電圧が、ＶＧＡ１３８に入力される
（ステップ１６６）。
【００６１】デジタル・ワード（Ｎビット）が選択され
（ステップ１６８）、選択されたデジタル・ワードに関
連付けられる制御電圧が、Ｎビット利得ＤＡＣ１５０か
らドライブ／センス・ポート１４５及び閉スイッチ１５
１を介して、利得制御バッファ１４２に送信される。Ｖ
ＧＡ１３８／ＣＴＦ１４０の出力の電圧ＶVppが、所定
の正規化された電圧振幅ＶNppと比較される（ステップ
１７２）。後者はＤＣ基準電圧源１４４により確立さ
れ、比較器１４６／１５６に入力される。電圧Ｖ Vppが
電圧振幅ＶNppに等しくない場合（ステップ１７４）、
別のデジタル・ワードが選択され（ステップ１６８）、
関連制御電圧が利得制御バッファ１４２のドライブ／セ
ンス・ポート１４５に供給される。比較器１４６／１５
６は再度、電圧ＶVppとＶNppとを比較する。
（ステップ１６８）、選択されたデジタル・ワードに関
連付けられる制御電圧が、Ｎビット利得ＤＡＣ１５０か
らドライブ／センス・ポート１４５及び閉スイッチ１５
１を介して、利得制御バッファ１４２に送信される。Ｖ
ＧＡ１３８／ＣＴＦ１４０の出力の電圧ＶVppが、所定
の正規化された電圧振幅ＶNppと比較される（ステップ
１７２）。後者はＤＣ基準電圧源１４４により確立さ
れ、比較器１４６／１５６に入力される。電圧Ｖ Vppが
電圧振幅ＶNppに等しくない場合（ステップ１７４）、
別のデジタル・ワードが選択され（ステップ１６８）、
関連制御電圧が利得制御バッファ１４２のドライブ／セ
ンス・ポート１４５に供給される。比較器１４６／１５
６は再度、電圧ＶVppとＶNppとを比較する。
【００６２】デジタル・ワード選択（ステップ１６８）
及び比較（ステップ１７２／１７４）の操作は、電圧Ｖ
Vppが電圧ＶNppに一致するまで継続され、その時点で、
最も最近使用された（すなわち最後に使用された）ＤＡ
Ｃ制御電圧が、選択されたＶＧＡ利得値に相当するもの
として記憶される（ステップ１７６）。追加のＶＧＡ利
得値が特徴化される場合（ステップ１７８）、図１２乃
至図１３に示される利得特徴化ステップ１６４乃至１７
６が繰り返され、利得特徴化プロシージャは最終的にス
テップ１８０で終了する。
及び比較（ステップ１７２／１７４）の操作は、電圧Ｖ
Vppが電圧ＶNppに一致するまで継続され、その時点で、
最も最近使用された（すなわち最後に使用された）ＤＡ
Ｃ制御電圧が、選択されたＶＧＡ利得値に相当するもの
として記憶される（ステップ１７６）。追加のＶＧＡ利
得値が特徴化される場合（ステップ１７８）、図１２乃
至図１３に示される利得特徴化ステップ１６４乃至１７
６が繰り返され、利得特徴化プロシージャは最終的にス
テップ１８０で終了する。
【００６３】図１４乃至図１５は、ＶＧＡ１３８及びＣ
ＴＦ１４０要素に関連付けられるＤＣオフセットの影響
を無効にする、ＶＧＡ利得特徴化ルーチンの別の実施例
を示す。本実施例に従い、ＤＣ基準電圧はＶＧＡ／ＣＴ
Ｆループ利得を特徴化するために使用されるので、ＶＧ
Ａ及びＣＴＦ回路要素１３８、１４０に関連付けられる
ＤＣオフセットが問題となる。ＶＧＡ／ＣＴＦ要素１３
８、１４０がＣＴＦ出力において、例えば±１００ｍＶ
のオフセットを有する場合、ＣＴＦ１４０の出力におい
て約４００ｍＶppＤＣのＶＧＡ利得を特徴化するとき、
大きな誤差が生じ得る。このＤＣオフセットは、反対の
極性の各ＤＣ基準電圧をＶＧＡ１３８に供給し、２つの
ＶＧＡ利得特徴化ルーチンを実行することにより、効果
的に無効にされ得る。２つの結果のＤＡＣ制御電圧の平
均が、所与のＶＧＡ利得値に関連付けられるものとして
使用され得る。
ＴＦ１４０要素に関連付けられるＤＣオフセットの影響
を無効にする、ＶＧＡ利得特徴化ルーチンの別の実施例
を示す。本実施例に従い、ＤＣ基準電圧はＶＧＡ／ＣＴ
Ｆループ利得を特徴化するために使用されるので、ＶＧ
Ａ及びＣＴＦ回路要素１３８、１４０に関連付けられる
ＤＣオフセットが問題となる。ＶＧＡ／ＣＴＦ要素１３
８、１４０がＣＴＦ出力において、例えば±１００ｍＶ
のオフセットを有する場合、ＣＴＦ１４０の出力におい
て約４００ｍＶppＤＣのＶＧＡ利得を特徴化するとき、
大きな誤差が生じ得る。このＤＣオフセットは、反対の
極性の各ＤＣ基準電圧をＶＧＡ１３８に供給し、２つの
ＶＧＡ利得特徴化ルーチンを実行することにより、効果
的に無効にされ得る。２つの結果のＤＡＣ制御電圧の平
均が、所与のＶＧＡ利得値に関連付けられるものとして
使用され得る。
【００６４】この実施例に従い、ＶＧＡ利得特徴化プロ
シージャが、複数の所定のＶＧＡ利得値（ステップ２０
０）に対して開始されると仮定すると（ステップ２０
２）、ＶＧＡ利得値の１つが特徴化のために選択される
（ステップ２０４）。選択されたＶＧＡ利得値に関連付
けられる正の極性の基準電圧信号が選択され（ステップ
２０６）、ＶＧＡ１３８の入力に供給される（ステップ
２０８）。デジタル・ワードが最初に制御論理回路１５
２により選択され（ステップ２１０）、選択されたデジ
タル・ワードに関連付けられる制御電圧が、Ｎビット利
得ＤＡＣ１５０から、利得制御バッファ１４２のドライ
ブ／センス・ポート１４５に送信される。
シージャが、複数の所定のＶＧＡ利得値（ステップ２０
０）に対して開始されると仮定すると（ステップ２０
２）、ＶＧＡ利得値の１つが特徴化のために選択される
（ステップ２０４）。選択されたＶＧＡ利得値に関連付
けられる正の極性の基準電圧信号が選択され（ステップ
２０６）、ＶＧＡ１３８の入力に供給される（ステップ
２０８）。デジタル・ワードが最初に制御論理回路１５
２により選択され（ステップ２１０）、選択されたデジ
タル・ワードに関連付けられる制御電圧が、Ｎビット利
得ＤＡＣ１５０から、利得制御バッファ１４２のドライ
ブ／センス・ポート１４５に送信される。
【００６５】比較器１４６／１５６は、ＣＴＦ１４０の
出力のピーク電圧ＶVpを、ＤＣ基準電圧源１４４により
確立された所定の正規化されたピーク振幅ＶNpと比較す
る。電圧ＶVp及びＶNpが等しくない場合（ステップ２１
６）、別のデジタル・ワードが選択され（ステップ２１
０）、関連付けられる制御電圧がＶＧＡ制御バッファ１
４２に供給される（ステップ２１２）。電圧ＶVp及びＶ
Npが等しいとき（ステップ２１６）、関連付けられるＤ
ＡＣ制御電圧が電圧値Ｖposとして記憶される（ステッ
プ２２０）。
出力のピーク電圧ＶVpを、ＤＣ基準電圧源１４４により
確立された所定の正規化されたピーク振幅ＶNpと比較す
る。電圧ＶVp及びＶNpが等しくない場合（ステップ２１
６）、別のデジタル・ワードが選択され（ステップ２１
０）、関連付けられる制御電圧がＶＧＡ制御バッファ１
４２に供給される（ステップ２１２）。電圧ＶVp及びＶ
Npが等しいとき（ステップ２１６）、関連付けられるＤ
ＡＣ制御電圧が電圧値Ｖposとして記憶される（ステッ
プ２２０）。
【００６６】選択ＶＧＡ利得値に関連付けられる負の極
性の選択基準信号（ステップ２２２）が、ＶＧＡ１３８
の入力に供給される（ステップ２０８）。デジタル・ワ
ードが制御論理回路１５２により選択され（ステップ２
１０）、対応する制御電圧が利得制御バッファ１４２の
ドライブ／センス・ポート１４５に供給される。比較器
１４６／１５６が、ＣＴＦ１４０の出力のピーク電圧Ｖ
Vpを、所定の正規化されたピーク振幅ＶNpと比較する。
これらが等しくない場合（ステップ２１６）、ステップ
２１０乃至２１４が繰り返される。等しい場合（ステッ
プ２１６）、アプリケーション制御電圧が電圧値Ｖneg
として記憶される（ステップ２２４）。
性の選択基準信号（ステップ２２２）が、ＶＧＡ１３８
の入力に供給される（ステップ２０８）。デジタル・ワ
ードが制御論理回路１５２により選択され（ステップ２
１０）、対応する制御電圧が利得制御バッファ１４２の
ドライブ／センス・ポート１４５に供給される。比較器
１４６／１５６が、ＣＴＦ１４０の出力のピーク電圧Ｖ
Vpを、所定の正規化されたピーク振幅ＶNpと比較する。
これらが等しくない場合（ステップ２１６）、ステップ
２１０乃至２１４が繰り返される。等しい場合（ステッ
プ２１６）、アプリケーション制御電圧が電圧値Ｖneg
として記憶される（ステップ２２４）。
【００６７】選択ＶＧＡ利得値に関連付けられる正負の
極性の基準信号に関連付けられるＤＡＣ制御電圧値を決
定後、平均制御電圧値（すなわち（Ｖpos＋Ｖneg）／
２）が計算され、選択ＶＧＡ利得値に関連付けられる有
効な制御電圧として記憶される（ステップ２２６）。下
記の表３は、本発明の実施例を実現するために記憶され
得る様々なデータを示す。
極性の基準信号に関連付けられるＤＡＣ制御電圧値を決
定後、平均制御電圧値（すなわち（Ｖpos＋Ｖneg）／
２）が計算され、選択ＶＧＡ利得値に関連付けられる有
効な制御電圧として記憶される（ステップ２２６）。下
記の表３は、本発明の実施例を実現するために記憶され
得る様々なデータを示す。
【表３】
【００６８】利得特徴化ステップ２０４乃至２２６は、
利得特徴化プロシージャ２３０の終了まで、対象となる
追加の各ＶＧＡ利得値に対して繰り返される。最低限２
つの、好適には３つ以上の所定の利得曲線値において、
ＶＧＡループ利得を特徴化した後、図１６に示されるよ
うに、絶対リードバック信号振幅測定プロシージャが開
始される（ステップ２４２）。
利得特徴化プロシージャ２３０の終了まで、対象となる
追加の各ＶＧＡ利得値に対して繰り返される。最低限２
つの、好適には３つ以上の所定の利得曲線値において、
ＶＧＡループ利得を特徴化した後、図１６に示されるよ
うに、絶対リードバック信号振幅測定プロシージャが開
始される（ステップ２４２）。
【００６９】図１６は、ＶＧＡ利得特徴化プロシージャ
２４０の実行に続く、絶対リードバック信号振幅測定の
実行に関連付けられる様々なプロセス・ステップを示
す。一般に振幅測定要求に応答して、絶対リードバック
信号振幅測定が開始される（ステップ２４２）。相対リ
ードバック信号振幅測定は、図５に関連して前述したア
プローチに従い実行され、ドライブ／センス・ポート１
４５にセンス電圧Ｖampの値が獲得される（ステップ２
４４）。
２４０の実行に続く、絶対リードバック信号振幅測定の
実行に関連付けられる様々なプロセス・ステップを示
す。一般に振幅測定要求に応答して、絶対リードバック
信号振幅測定が開始される（ステップ２４２）。相対リ
ードバック信号振幅測定は、図５に関連して前述したア
プローチに従い実行され、ドライブ／センス・ポート１
４５にセンス電圧Ｖampの値が獲得される（ステップ２
４４）。
【００７０】振幅測定（ステップ２４４）の実行に際し
て、図８乃至図１１に示されるスイッチ１５１が、ＶＧ
Ａ利得特徴化の間に要求される閉状態から、開状態に遷
移する。データまたはサーボ利得コンデンサ１４１、１
４３のいずれかにかかる電圧が、前述のようにドライブ
／センス・ポート１４５に生成される。Ｖampの値が記
憶され、ＶＧＡ利得特徴化の間に確立された制御電圧値
と比較される（ステップ２４６）。制御論理回路１５２
が、電圧Ｖampと最も近い制御電圧値を決定する（ステ
ップ２４８）。
て、図８乃至図１１に示されるスイッチ１５１が、ＶＧ
Ａ利得特徴化の間に要求される閉状態から、開状態に遷
移する。データまたはサーボ利得コンデンサ１４１、１
４３のいずれかにかかる電圧が、前述のようにドライブ
／センス・ポート１４５に生成される。Ｖampの値が記
憶され、ＶＧＡ利得特徴化の間に確立された制御電圧値
と比較される（ステップ２４６）。制御論理回路１５２
が、電圧Ｖampと最も近い制御電圧値を決定する（ステ
ップ２４８）。
【００７１】例えば、上記の表３を参照して、制御論理
回路１５２は、Ｖampが制御電圧値Ｖ4avg及びＶ3avgに
最も近いと決定する。ｄＢで測定されるＶＧＡループ利
得が、Ｖampの値と有効制御電圧値とを用いて、次のよ
うに計算される（ステップ２５０）。
回路１５２は、Ｖampが制御電圧値Ｖ4avg及びＶ3avgに
最も近いと決定する。ｄＢで測定されるＶＧＡループ利
得が、Ｖampの値と有効制御電圧値とを用いて、次のよ
うに計算される（ステップ２５０）。
【数２】 Ｇａｉｎ（ｄＢ）＝｛（Ｇ4−Ｇ3）／（Ｖ4avg−Ｖ3avg）｝（Ｖamp−Ｖ3avg ）＋Ｇ3 （２）
【００７２】上記の式（２）において、電圧Ｖampの値
は、制御電圧値Ｖ3avg及びＶ4avgの間にあると仮定され
る。上記の式（２）は、ｄＢ利得対制御電圧（すなわち
８ビット・ワード＝Ｖamp）としてプロットするとき、
ＶＧＡ利得曲線に適用される直線近似式を表す。上記の
式（２）として与えられる利得式は、多くの可能な近似
アプローチの１つを表すものであり、多項式近似または
非線形近似法などの他の曲線近似技術も使用され得る。
は、制御電圧値Ｖ3avg及びＶ4avgの間にあると仮定され
る。上記の式（２）は、ｄＢ利得対制御電圧（すなわち
８ビット・ワード＝Ｖamp）としてプロットするとき、
ＶＧＡ利得曲線に適用される直線近似式を表す。上記の
式（２）として与えられる利得式は、多くの可能な近似
アプローチの１つを表すものであり、多項式近似または
非線形近似法などの他の曲線近似技術も使用され得る。
【００７３】上記の式（２）により計算される利得のｄ
Ｂ値が、絶対リードバック信号振幅を計算するために、
次のように使用される。
Ｂ値が、絶対リードバック信号振幅を計算するために、
次のように使用される。
【数３】 Ｖinput＝８００ｍＶｘ１０-(Gain(dB)/20) （３）
【００７４】ここで、８００ｍＶは、ＶＧＡ１３８また
はＶＧＡ／ＣＴＦ１３８、１４０の出力において、ＶＧ
Ａ１３８により保持される所定の正規化振幅を表し、Ｖ
inpu tの値は、ＡＥモジュール１３２（すなわち前置増
幅器）からＶＧＡ１３８に伝達されるリードバック信号
の絶対振幅を表す。
はＶＧＡ／ＣＴＦ１３８、１４０の出力において、ＶＧ
Ａ１３８により保持される所定の正規化振幅を表し、Ｖ
inpu tの値は、ＡＥモジュール１３２（すなわち前置増
幅器）からＶＧＡ１３８に伝達されるリードバック信号
の絶対振幅を表す。
【００７５】上記の式（２）及び式（３）を用いて、絶
対リードバック信号振幅を決定するために、少なくとも
２つのＶＧＡ利得値が特徴化されなければならない。Ｖ
ＧＡ利得曲線上の最低２個以上のポイントを特徴化する
と、絶対リードバック信号振幅測定の精度が向上する。
一旦ＶＧＡ利得特徴化プロシージャが完了すると、任意
の回数の絶対振幅測定及び計算が実行され得る。
対リードバック信号振幅を決定するために、少なくとも
２つのＶＧＡ利得値が特徴化されなければならない。Ｖ
ＧＡ利得曲線上の最低２個以上のポイントを特徴化する
と、絶対リードバック信号振幅測定の精度が向上する。
一旦ＶＧＡ利得特徴化プロシージャが完了すると、任意
の回数の絶対振幅測定及び計算が実行され得る。
【００７６】以上、本発明の様々な実施例について述べ
てきたが、これらは本発明をここで開示された正にその
形態に制限するものではない。例えば、ＶＧＡの自動利
得制御（ＡＧＣ）ループの特徴化に関連して、ＤＣ基準
電圧信号の代わりに、ＡＣ基準電圧信号が使用され得
る。上述の教示を鑑み、多くの変更及び変形が可能であ
る。
てきたが、これらは本発明をここで開示された正にその
形態に制限するものではない。例えば、ＶＧＡの自動利
得制御（ＡＧＣ）ループの特徴化に関連して、ＤＣ基準
電圧信号の代わりに、ＡＣ基準電圧信号が使用され得
る。上述の教示を鑑み、多くの変更及び変形が可能であ
る。
【００７７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７８】（１）データ記憶媒体から獲得され、利得
変更増幅器に入力されるリードバック信号の振幅を、読
取りチャネル内で測定する方法であって、前記増幅器の
利得に関連付けられる電圧信号をセンスするステップ
と、制御電圧信号を表すデジタル・ワード値を選択する
ステップと、前記センス電圧信号を前記制御電圧信号と
比較するステップと、前記センス電圧信号が実質的に前
記制御電圧信号に一致するまで、前記選択及び比較する
ステップを繰り返すステップとを含み、前記センス電圧
信号に実質的に等しい、前記制御電圧信号に関連付けら
れる前記デジタル・ワード値が、前記リードバック信号
の相対振幅を表す、方法。 （２）前記センス電圧信号に実質的に等しい、前記制御
電圧信号に関連付けられる前記デジタル・ワード値、す
なわち前記リードバック信号の前記相対振幅を読出すス
テップを含む、前記（１)記載の方法。 （３）前記デジタル・ワード値を選択するステップが、
逐次近似法を用いて前記デジタル・ワード値を選択する
ステップを含む、前記（１)記載の方法。 （４）前記センスするステップが、前記読取りチャネル
が読取り動作モード、遊休動作モードまたはサーボ動作
モードのときに実行される、前記（１)記載の方法。 （５）前記測定方法が振幅測定要求に応答して開始され
る、前記（１)記載の方法。 （６）前記増幅器の利得に関連付けられる電圧信号をセ
ンスするステップが、自動利得制御（ＡＧＣ）ループ電
圧信号をセンスするステップを含む、前記（１)記載の
方法。 （７）前記増幅器の利得に関連付けられる電圧信号をセ
ンスするステップが、統合ＡＧＣループ電圧信号をセン
スするステップを含む、前記（１)記載の方法。 （８）前記増幅器の利得に関連付けられる電圧信号をセ
ンスする以前に、前記増幅器の利得特性を決定するステ
ップを含み、前記センス電圧信号に実質的に等しい、前
記制御電圧信号に関連付けられる前記デジタル・ワード
値が、前記リードバック信号の絶対振幅を表す、前記
（１)記載の方法。 （９）前記増幅器の利得特性を決定するステップが、そ
れぞれが所定の利得値に関連付けられる複数の基準電圧
信号の各々を、前記増幅器の信号入力に供給するステッ
プと、前記増幅器の前記信号入力に供給される前記複数
の基準電圧信号の各々に対して、前記増幅器により生成
される出力電圧信号が、所定の前記基準電圧信号に実質
的に一致するまで、選択的に前記制御電圧信号を前記増
幅器に供給するステップとを含む、前記（８)記載の方
法。 （１０）データ記憶媒体から獲得されるリードバック信
号の振幅を、読取りチャネル内で測定する回路であっ
て、前記リードバック信号を受信する利得変更増幅器
と、前記増幅器に結合される制御電圧信号出力と、前記
増幅器の利得に関連付けられるセンス電圧信号が生成さ
れるセンス出力とを有するマルチプレクサと、入出力を
有するデジタル−アナログ変換器（ＤＡＣ）と、ＤＡＣ
の入力に結合され、制御電圧信号を表すデジタル・ワー
ド値を前記ＤＡＣに送信する制御回路と、前記マルチプ
レクサの前記センス出力に結合される第１の入力と、前
記ＤＡＣの出力に結合される第２の入力と、出力とを有
し、前記第１の入力に生成される前記センス電圧信号
を、前記第２の入力に生成される前記制御電圧信号と比
較する比較器とを含み、前記制御電圧信号が前記センス
電圧信号に実質的に一致するまで、前記制御回路が前記
デジタル・ワード値を前記ＤＡＣに送信し、前記センス
電圧信号に実質的に等しい、前記制御電圧信号に関連付
けられる前記デジタル・ワード値が、前記リードバック
信号の相対振幅を表す、回路。 （１１）前記利得変更増幅器が可変利得増幅器を含む、
前記（１０)記載の回路。 （１２）前記ＤＡＣが前記増幅器に結合される利得制御
バッファと一体に構成される、前記（１０)記載の回
路。 （１３）前記利得変更増幅器が連続時間フィルタを含
む、前記（１０)記載の回路。 （１４）前記ＤＡＣがＮビット利得ＤＡＣを含む、前記
（１０)記載の回路。 （１５）前記利得変更増幅器が前記リードバック信号を
所定の振幅に増幅する、前記（１０)記載の回路。 （１６）前記比較器が、前記制御電圧信号と前記センス
電圧信号間の実質的な一致の検出に応答して、前記比較
器の出力から前記制御回路に伝達される論理信号を生成
する、前記（１０)記載の回路。 （１７）前記制御回路が、該制御回路の内部または外部
にあって、前記デジタル・ワード値を記憶するメモリに
結合される、前記（１０)記載の回路。 （１８）データ記憶ディスクと、読取りチャネルに結合
される読取りトランスジューサを含むデータ転送ヘッド
と、前記ヘッドと前記ディスク間の相対移動を提供する
アクチュエータと、前記読取りトランスジューサを用い
て、前記データ記憶ディスクから獲得されるリードバッ
ク信号の振幅を測定するための、前記読取りチャネルと
一体の回路とを含むデータ記憶システムであって、前記
回路が、前記リードバック信号を受信する利得変更増幅
器と、前記増幅器に結合される制御電圧信号出力と、前
記増幅器の利得に関連付けられるセンス電圧信号が生成
されるセンス出力とを有するマルチプレクサと、入出力
を有するデジタル−アナログ変換器（ＤＡＣ）と、ＤＡ
Ｃの入力に結合され、制御電圧信号を表すデジタル・ワ
ード値を前記ＤＡＣに送信する制御回路と、前記マルチ
プレクサの前記センス出力に結合される第１の入力と、
前記ＤＡＣの出力に結合される第２の入力と、出力とを
有し、前記第１の入力に生成される前記センス電圧信号
を、前記第２の入力に生成される前記制御電圧信号と比
較する比較器とを含み、前記制御電圧信号が前記センス
電圧信号に実質的に一致するまで、前記制御回路が前記
デジタル・ワード値を前記ＤＡＣに送信し、前記センス
電圧信号に実質的に等しい、前記制御電圧信号に関連付
けられる前記デジタル・ワード値が、前記リードバック
信号の相対振幅を表す、データ記憶システム。 （１９）前記読取りトランスジューサ及び前記利得変更
増幅器に結合され、前記利得変更増幅器への入力以前
に、前記リードバック信号を増幅する前置増幅器を含
む、前記（１８)記載のシステム。 （２０）前記利得変更増幅器が連続時間フィルタに結合
される、前記（１８)記載のシステム。 （２１）前記利得変更増幅器が可変利得増幅器を含む、
前記（１８)記載のシステム。 （２２）前記ＤＡＣが前記増幅器に結合される利得制御
バッファと一体に構成される、前記（１８)記載のシス
テム。 （２３）データ記憶媒体から獲得されるリードバック信
号の振幅を測定し、回路の利得特性を決定する回路であ
って、前記リードバック信号を受信する入力と、出力
と、制御入力とを含む可変利得増幅器と、前記増幅器の
利得に関連付けられるセンス電圧信号が生成される入出
力インタフェースと、前記増幅器の前記制御入力に結合
される出力とを含むバッファと、前記バッファの前記入
出力インタフェースに結合される第１の入力と、第２の
入力と、出力とを有する第１の比較器と、入出力を含
み、該出力が前記バッファの前記入出力インタフェース
と、前記第１の比較器の前記第１の入力との間で選択的
に結合されるデジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの入力及び前記第１の比較器の出力に結合さ
れ、前記ＤＡＣを前記バッファの前記入出力インタフェ
ースに選択的に結合して、前記増幅器の利得特性を決定
するか、前記ＤＡＣを前記第１の比較器の前記第２の入
力に結合して、前記リードバック信号の振幅を測定する
制御回路とを含む、回路。 （２４）前記制御回路が前記増幅器利得特性を決定する
とき、それぞれが所定の利得値及び制御電圧に関連付け
られる複数のデジタル・ワードを前記ＤＡＣに伝達す
る、前記（２３)記載の回路。 （２５）前記増幅器の出力に結合される第１の入力と、
所定の振幅の基準電圧を生成する第２の基準電圧源に結
合される第２の入力と、前記制御回路に結合される出力
とを含み、前記増幅器により生成される出力信号を前記
基準電圧と比較する第２の比較器を含み、前記増幅器出
力信号が前記所定の基準電圧振幅に実質的に一致するま
で、前記制御回路が前記デジタル・ワードを前記ＤＡＣ
に送信する、前記（２４)記載の回路。 （２６）前記第１の比較器の前記第１の入力に結合され
る第１の出力と、前記第１の比較器の前記第２の入力に
結合される第２の出力と、前記入出力インタフェースに
結合される第１の入力と、前記ＤＡＣの出力に結合され
る第２の入力とを含むマルチプレクサを含む、前記（２
３)記載の回路。 （２７）前記マルチプレクサが、前記増幅器の出力に結
合される第３の入力と、基準電圧源に結合される第４の
入力とを含み、前記リードバック信号の振幅を測定する
とき、前記第１及び第２のマルチプレクサ入力を、前記
第１の比較器の前記第１及び第２の入力に結合し、前記
増幅器の利得特性を決定するとき、前記第３及び第４の
マルチプレクサ入力を、前記第１の比較器の前記第１及
び第２の入力に結合する、前記（２６)記載の回路。 （２８）前記制御回路に結合され、前記デジタル・ワー
ド及び関連付けられる所定の利得値及び制御電圧を記憶
するメモリを含む、前記（２４)記載の回路。 （２９）前記増幅器の入力に選択的に結合される第１の
基準電圧源を含み、前記第１の基準電圧源が、それぞれ
が所定の利得値に関連付けられる複数の基準電圧信号の
選択された１つを前記増幅器に供給し、前記増幅器利得
特性を決定する、前記（２３)記載の回路。 （３０）前記比較器が、前記第１の比較器入力に生成さ
れる前記センス電圧信号を、前記第２の入力に生成され
る前記制御電圧信号と比較し、前記制御電圧信号が前記
センス電圧信号に実質的に一致するまで、前記制御回路
が前記デジタル・ワード値を前記ＤＡＣに送信し、前記
センス電圧信号に実質的に等しい、前記制御電圧信号に
関連付けられる前記デジタル・ワード値が、前記リード
バック信号の絶対振幅を表す、前記（２３)記載の回
路。 （３１）前記センス電圧信号が統合自動利得制御（ＡＧ
Ｃ）ループ電圧である、前記（２３)記載の回路。 （３２）前記増幅器が連続時間フィルタを含む、前記
（２３)記載の回路。 （３３）データ記憶媒体から獲得されるリードバック信
号の振幅を測定する回路の利得特性を決定する回路であ
って、前記リードバック信号を受信する入力と、出力
と、制御入力とを含む可変利得増幅器と、入出力インタ
フェースと、前記増幅器の前記制御入力に結合される出
力とを含むバッファと、前記増幅器の前記出力に結合さ
れる第１の入力と、所定の振幅の基準電圧を生成する第
１の基準電圧源に結合される第２の入力と、出力とを有
する比較器と、前記バッファの前記入出力インタフェー
スに結合される出力と、入力とを含むデジタル−アナロ
グ変換器（ＤＡＣ）と、前記ＤＡＣの入力及び前記比較
器の出力に結合され、それぞれが所定の利得値及び制御
電圧に関連付けられる複数のデジタル・ワードを前記Ｄ
ＡＣに伝達し、前記増幅器利得特性を決定する制御回路
とを含む、回路。 （３４）前記比較器が前記増幅器により生成される出力
信号を前記基準電圧と比較し、前記増幅器出力信号が前
記基準電圧に実質的に一致するまで、前記制御回路が前
記デジタル・ワードを前記ＤＡＣに送信する、前記（３
３)記載の回路。 （３５）前記制御回路に結合され、前記デジタル・ワー
ド及び関連付けられる所定の利得値及び制御電圧を記憶
するメモリを含む、前記（３３)記載の回路。 （３６）前記増幅器の入力に結合される第２の基準電圧
源を含み、前記第２の基準電圧源が、それぞれが所定の
利得値に関連付けられる複数の基準電圧信号の選択され
た１つを前記増幅器に供給し、前記増幅器利得特性を決
定する、前記（３３)記載の回路。 （３７）前記増幅器が連続時間フィルタを含む、前記
（３３)記載の回路。 （３８）データ記憶ディスクと、読取りチャネルに結合
される読取りトランスジューサを含むデータ転送ヘッド
と、前記ヘッドと前記ディスク間の相対移動を提供する
アクチュエータと、前記データ記憶ディスクから獲得さ
れるリードバック信号の振幅を測定し、回路の利得特性
を決定する回路とを含むデータ記憶システムであって、
前記回路が、前記リードバック信号を受信する入力と、
出力と、制御入力とを含む可変利得増幅器と、前記増幅
器の利得に関連付けられるセンス電圧信号が生成される
入出力インタフェースと、前記増幅器の前記制御入力に
結合される出力とを含むバッファと、前記バッファの前
記入出力インタフェースに結合される第１の入力と、第
２の入力と、出力とを有する第１の比較器と、入出力を
含み、該出力が前記バッファの前記入出力インタフェー
スと、前記第１の比較器の前記第１の入力との間で選択
的に結合されるデジタル−アナログ変換器（ＤＡＣ）
と、前記ＤＡＣの入力及び前記第１の比較器の出力に結
合され、前記ＤＡＣを前記バッファの前記入出力インタ
フェースに選択的に結合して、前記増幅器の利得特性を
決定するか、前記ＤＡＣを前記第１の比較器の前記第２
の入力に結合して、前記リードバック信号の振幅を測定
する制御回路とを含む、データ記憶システム。 （３９）前記制御回路が前記増幅器利得特性を決定する
とき、それぞれが所定の利得値及び制御電圧に関連付け
られる複数のデジタル・ワードを前記ＤＡＣに伝達す
る、前記（３８)記載のシステム。 （４０）前記増幅器の出力に結合される第１の入力と、
所定の振幅の基準電圧を生成する第２の基準電圧源に結
合される第２の入力と、前記制御回路に結合される出力
とを含み、前記増幅器により生成される出力信号を前記
基準電圧と比較する第２の比較器を含み、前記増幅器出
力信号が前記基準電圧に実質的に一致するまで、前記制
御回路が前記デジタル・ワードを前記ＤＡＣに送信す
る、前記（３８)記載のシステム。 （４１）前記増幅器の入力に選択的に結合される第１の
基準電圧源を含み、前記第１の基準電圧源が、それぞれ
が所定の利得値に関連付けられる複数の基準電圧信号の
選択された１つを前記増幅器に供給し、前記増幅器利得
特性を決定する、前記（３８)記載のシステム。 （４２）前記比較器が、前記第１の比較器入力に生成さ
れる前記センス電圧信号を、前記第２の入力に生成され
る前記制御電圧信号と比較し、前記制御電圧信号が前記
センス電圧信号に実質的に一致するまで、前記制御回路
が前記デジタル・ワード値を前記ＤＡＣに送信し、前記
センス電圧信号に実質的に等しい、前記制御電圧信号に
関連付けられる前記デジタル・ワード値が、前記リード
バック信号の絶対振幅を表す、前記（３８)記載のシス
テム。
変更増幅器に入力されるリードバック信号の振幅を、読
取りチャネル内で測定する方法であって、前記増幅器の
利得に関連付けられる電圧信号をセンスするステップ
と、制御電圧信号を表すデジタル・ワード値を選択する
ステップと、前記センス電圧信号を前記制御電圧信号と
比較するステップと、前記センス電圧信号が実質的に前
記制御電圧信号に一致するまで、前記選択及び比較する
ステップを繰り返すステップとを含み、前記センス電圧
信号に実質的に等しい、前記制御電圧信号に関連付けら
れる前記デジタル・ワード値が、前記リードバック信号
の相対振幅を表す、方法。 （２）前記センス電圧信号に実質的に等しい、前記制御
電圧信号に関連付けられる前記デジタル・ワード値、す
なわち前記リードバック信号の前記相対振幅を読出すス
テップを含む、前記（１)記載の方法。 （３）前記デジタル・ワード値を選択するステップが、
逐次近似法を用いて前記デジタル・ワード値を選択する
ステップを含む、前記（１)記載の方法。 （４）前記センスするステップが、前記読取りチャネル
が読取り動作モード、遊休動作モードまたはサーボ動作
モードのときに実行される、前記（１)記載の方法。 （５）前記測定方法が振幅測定要求に応答して開始され
る、前記（１)記載の方法。 （６）前記増幅器の利得に関連付けられる電圧信号をセ
ンスするステップが、自動利得制御（ＡＧＣ）ループ電
圧信号をセンスするステップを含む、前記（１)記載の
方法。 （７）前記増幅器の利得に関連付けられる電圧信号をセ
ンスするステップが、統合ＡＧＣループ電圧信号をセン
スするステップを含む、前記（１)記載の方法。 （８）前記増幅器の利得に関連付けられる電圧信号をセ
ンスする以前に、前記増幅器の利得特性を決定するステ
ップを含み、前記センス電圧信号に実質的に等しい、前
記制御電圧信号に関連付けられる前記デジタル・ワード
値が、前記リードバック信号の絶対振幅を表す、前記
（１)記載の方法。 （９）前記増幅器の利得特性を決定するステップが、そ
れぞれが所定の利得値に関連付けられる複数の基準電圧
信号の各々を、前記増幅器の信号入力に供給するステッ
プと、前記増幅器の前記信号入力に供給される前記複数
の基準電圧信号の各々に対して、前記増幅器により生成
される出力電圧信号が、所定の前記基準電圧信号に実質
的に一致するまで、選択的に前記制御電圧信号を前記増
幅器に供給するステップとを含む、前記（８)記載の方
法。 （１０）データ記憶媒体から獲得されるリードバック信
号の振幅を、読取りチャネル内で測定する回路であっ
て、前記リードバック信号を受信する利得変更増幅器
と、前記増幅器に結合される制御電圧信号出力と、前記
増幅器の利得に関連付けられるセンス電圧信号が生成さ
れるセンス出力とを有するマルチプレクサと、入出力を
有するデジタル−アナログ変換器（ＤＡＣ）と、ＤＡＣ
の入力に結合され、制御電圧信号を表すデジタル・ワー
ド値を前記ＤＡＣに送信する制御回路と、前記マルチプ
レクサの前記センス出力に結合される第１の入力と、前
記ＤＡＣの出力に結合される第２の入力と、出力とを有
し、前記第１の入力に生成される前記センス電圧信号
を、前記第２の入力に生成される前記制御電圧信号と比
較する比較器とを含み、前記制御電圧信号が前記センス
電圧信号に実質的に一致するまで、前記制御回路が前記
デジタル・ワード値を前記ＤＡＣに送信し、前記センス
電圧信号に実質的に等しい、前記制御電圧信号に関連付
けられる前記デジタル・ワード値が、前記リードバック
信号の相対振幅を表す、回路。 （１１）前記利得変更増幅器が可変利得増幅器を含む、
前記（１０)記載の回路。 （１２）前記ＤＡＣが前記増幅器に結合される利得制御
バッファと一体に構成される、前記（１０)記載の回
路。 （１３）前記利得変更増幅器が連続時間フィルタを含
む、前記（１０)記載の回路。 （１４）前記ＤＡＣがＮビット利得ＤＡＣを含む、前記
（１０)記載の回路。 （１５）前記利得変更増幅器が前記リードバック信号を
所定の振幅に増幅する、前記（１０)記載の回路。 （１６）前記比較器が、前記制御電圧信号と前記センス
電圧信号間の実質的な一致の検出に応答して、前記比較
器の出力から前記制御回路に伝達される論理信号を生成
する、前記（１０)記載の回路。 （１７）前記制御回路が、該制御回路の内部または外部
にあって、前記デジタル・ワード値を記憶するメモリに
結合される、前記（１０)記載の回路。 （１８）データ記憶ディスクと、読取りチャネルに結合
される読取りトランスジューサを含むデータ転送ヘッド
と、前記ヘッドと前記ディスク間の相対移動を提供する
アクチュエータと、前記読取りトランスジューサを用い
て、前記データ記憶ディスクから獲得されるリードバッ
ク信号の振幅を測定するための、前記読取りチャネルと
一体の回路とを含むデータ記憶システムであって、前記
回路が、前記リードバック信号を受信する利得変更増幅
器と、前記増幅器に結合される制御電圧信号出力と、前
記増幅器の利得に関連付けられるセンス電圧信号が生成
されるセンス出力とを有するマルチプレクサと、入出力
を有するデジタル−アナログ変換器（ＤＡＣ）と、ＤＡ
Ｃの入力に結合され、制御電圧信号を表すデジタル・ワ
ード値を前記ＤＡＣに送信する制御回路と、前記マルチ
プレクサの前記センス出力に結合される第１の入力と、
前記ＤＡＣの出力に結合される第２の入力と、出力とを
有し、前記第１の入力に生成される前記センス電圧信号
を、前記第２の入力に生成される前記制御電圧信号と比
較する比較器とを含み、前記制御電圧信号が前記センス
電圧信号に実質的に一致するまで、前記制御回路が前記
デジタル・ワード値を前記ＤＡＣに送信し、前記センス
電圧信号に実質的に等しい、前記制御電圧信号に関連付
けられる前記デジタル・ワード値が、前記リードバック
信号の相対振幅を表す、データ記憶システム。 （１９）前記読取りトランスジューサ及び前記利得変更
増幅器に結合され、前記利得変更増幅器への入力以前
に、前記リードバック信号を増幅する前置増幅器を含
む、前記（１８)記載のシステム。 （２０）前記利得変更増幅器が連続時間フィルタに結合
される、前記（１８)記載のシステム。 （２１）前記利得変更増幅器が可変利得増幅器を含む、
前記（１８)記載のシステム。 （２２）前記ＤＡＣが前記増幅器に結合される利得制御
バッファと一体に構成される、前記（１８)記載のシス
テム。 （２３）データ記憶媒体から獲得されるリードバック信
号の振幅を測定し、回路の利得特性を決定する回路であ
って、前記リードバック信号を受信する入力と、出力
と、制御入力とを含む可変利得増幅器と、前記増幅器の
利得に関連付けられるセンス電圧信号が生成される入出
力インタフェースと、前記増幅器の前記制御入力に結合
される出力とを含むバッファと、前記バッファの前記入
出力インタフェースに結合される第１の入力と、第２の
入力と、出力とを有する第１の比較器と、入出力を含
み、該出力が前記バッファの前記入出力インタフェース
と、前記第１の比較器の前記第１の入力との間で選択的
に結合されるデジタル−アナログ変換器（ＤＡＣ）と、
前記ＤＡＣの入力及び前記第１の比較器の出力に結合さ
れ、前記ＤＡＣを前記バッファの前記入出力インタフェ
ースに選択的に結合して、前記増幅器の利得特性を決定
するか、前記ＤＡＣを前記第１の比較器の前記第２の入
力に結合して、前記リードバック信号の振幅を測定する
制御回路とを含む、回路。 （２４）前記制御回路が前記増幅器利得特性を決定する
とき、それぞれが所定の利得値及び制御電圧に関連付け
られる複数のデジタル・ワードを前記ＤＡＣに伝達す
る、前記（２３)記載の回路。 （２５）前記増幅器の出力に結合される第１の入力と、
所定の振幅の基準電圧を生成する第２の基準電圧源に結
合される第２の入力と、前記制御回路に結合される出力
とを含み、前記増幅器により生成される出力信号を前記
基準電圧と比較する第２の比較器を含み、前記増幅器出
力信号が前記所定の基準電圧振幅に実質的に一致するま
で、前記制御回路が前記デジタル・ワードを前記ＤＡＣ
に送信する、前記（２４)記載の回路。 （２６）前記第１の比較器の前記第１の入力に結合され
る第１の出力と、前記第１の比較器の前記第２の入力に
結合される第２の出力と、前記入出力インタフェースに
結合される第１の入力と、前記ＤＡＣの出力に結合され
る第２の入力とを含むマルチプレクサを含む、前記（２
３)記載の回路。 （２７）前記マルチプレクサが、前記増幅器の出力に結
合される第３の入力と、基準電圧源に結合される第４の
入力とを含み、前記リードバック信号の振幅を測定する
とき、前記第１及び第２のマルチプレクサ入力を、前記
第１の比較器の前記第１及び第２の入力に結合し、前記
増幅器の利得特性を決定するとき、前記第３及び第４の
マルチプレクサ入力を、前記第１の比較器の前記第１及
び第２の入力に結合する、前記（２６)記載の回路。 （２８）前記制御回路に結合され、前記デジタル・ワー
ド及び関連付けられる所定の利得値及び制御電圧を記憶
するメモリを含む、前記（２４)記載の回路。 （２９）前記増幅器の入力に選択的に結合される第１の
基準電圧源を含み、前記第１の基準電圧源が、それぞれ
が所定の利得値に関連付けられる複数の基準電圧信号の
選択された１つを前記増幅器に供給し、前記増幅器利得
特性を決定する、前記（２３)記載の回路。 （３０）前記比較器が、前記第１の比較器入力に生成さ
れる前記センス電圧信号を、前記第２の入力に生成され
る前記制御電圧信号と比較し、前記制御電圧信号が前記
センス電圧信号に実質的に一致するまで、前記制御回路
が前記デジタル・ワード値を前記ＤＡＣに送信し、前記
センス電圧信号に実質的に等しい、前記制御電圧信号に
関連付けられる前記デジタル・ワード値が、前記リード
バック信号の絶対振幅を表す、前記（２３)記載の回
路。 （３１）前記センス電圧信号が統合自動利得制御（ＡＧ
Ｃ）ループ電圧である、前記（２３)記載の回路。 （３２）前記増幅器が連続時間フィルタを含む、前記
（２３)記載の回路。 （３３）データ記憶媒体から獲得されるリードバック信
号の振幅を測定する回路の利得特性を決定する回路であ
って、前記リードバック信号を受信する入力と、出力
と、制御入力とを含む可変利得増幅器と、入出力インタ
フェースと、前記増幅器の前記制御入力に結合される出
力とを含むバッファと、前記増幅器の前記出力に結合さ
れる第１の入力と、所定の振幅の基準電圧を生成する第
１の基準電圧源に結合される第２の入力と、出力とを有
する比較器と、前記バッファの前記入出力インタフェー
スに結合される出力と、入力とを含むデジタル−アナロ
グ変換器（ＤＡＣ）と、前記ＤＡＣの入力及び前記比較
器の出力に結合され、それぞれが所定の利得値及び制御
電圧に関連付けられる複数のデジタル・ワードを前記Ｄ
ＡＣに伝達し、前記増幅器利得特性を決定する制御回路
とを含む、回路。 （３４）前記比較器が前記増幅器により生成される出力
信号を前記基準電圧と比較し、前記増幅器出力信号が前
記基準電圧に実質的に一致するまで、前記制御回路が前
記デジタル・ワードを前記ＤＡＣに送信する、前記（３
３)記載の回路。 （３５）前記制御回路に結合され、前記デジタル・ワー
ド及び関連付けられる所定の利得値及び制御電圧を記憶
するメモリを含む、前記（３３)記載の回路。 （３６）前記増幅器の入力に結合される第２の基準電圧
源を含み、前記第２の基準電圧源が、それぞれが所定の
利得値に関連付けられる複数の基準電圧信号の選択され
た１つを前記増幅器に供給し、前記増幅器利得特性を決
定する、前記（３３)記載の回路。 （３７）前記増幅器が連続時間フィルタを含む、前記
（３３)記載の回路。 （３８）データ記憶ディスクと、読取りチャネルに結合
される読取りトランスジューサを含むデータ転送ヘッド
と、前記ヘッドと前記ディスク間の相対移動を提供する
アクチュエータと、前記データ記憶ディスクから獲得さ
れるリードバック信号の振幅を測定し、回路の利得特性
を決定する回路とを含むデータ記憶システムであって、
前記回路が、前記リードバック信号を受信する入力と、
出力と、制御入力とを含む可変利得増幅器と、前記増幅
器の利得に関連付けられるセンス電圧信号が生成される
入出力インタフェースと、前記増幅器の前記制御入力に
結合される出力とを含むバッファと、前記バッファの前
記入出力インタフェースに結合される第１の入力と、第
２の入力と、出力とを有する第１の比較器と、入出力を
含み、該出力が前記バッファの前記入出力インタフェー
スと、前記第１の比較器の前記第１の入力との間で選択
的に結合されるデジタル−アナログ変換器（ＤＡＣ）
と、前記ＤＡＣの入力及び前記第１の比較器の出力に結
合され、前記ＤＡＣを前記バッファの前記入出力インタ
フェースに選択的に結合して、前記増幅器の利得特性を
決定するか、前記ＤＡＣを前記第１の比較器の前記第２
の入力に結合して、前記リードバック信号の振幅を測定
する制御回路とを含む、データ記憶システム。 （３９）前記制御回路が前記増幅器利得特性を決定する
とき、それぞれが所定の利得値及び制御電圧に関連付け
られる複数のデジタル・ワードを前記ＤＡＣに伝達す
る、前記（３８)記載のシステム。 （４０）前記増幅器の出力に結合される第１の入力と、
所定の振幅の基準電圧を生成する第２の基準電圧源に結
合される第２の入力と、前記制御回路に結合される出力
とを含み、前記増幅器により生成される出力信号を前記
基準電圧と比較する第２の比較器を含み、前記増幅器出
力信号が前記基準電圧に実質的に一致するまで、前記制
御回路が前記デジタル・ワードを前記ＤＡＣに送信す
る、前記（３８)記載のシステム。 （４１）前記増幅器の入力に選択的に結合される第１の
基準電圧源を含み、前記第１の基準電圧源が、それぞれ
が所定の利得値に関連付けられる複数の基準電圧信号の
選択された１つを前記増幅器に供給し、前記増幅器利得
特性を決定する、前記（３８)記載のシステム。 （４２）前記比較器が、前記第１の比較器入力に生成さ
れる前記センス電圧信号を、前記第２の入力に生成され
る前記制御電圧信号と比較し、前記制御電圧信号が前記
センス電圧信号に実質的に一致するまで、前記制御回路
が前記デジタル・ワード値を前記ＤＡＣに送信し、前記
センス電圧信号に実質的に等しい、前記制御電圧信号に
関連付けられる前記デジタル・ワード値が、前記リード
バック信号の絶対振幅を表す、前記（３８)記載のシス
テム。
【図１】上部ハウジング・カバーが除去されたディスク
・ドライブ・システムの上から見た斜視図である。
・ドライブ・システムの上から見た斜視図である。
【図２】複数のデータ記憶ディスクを含むディスク・ド
ライブ・システムの側面図である。
ライブ・システムの側面図である。
【図３】本発明の実施例に従い、相対リードバック信号
振幅測定を行う回路を含む読取りチャネル回路のブロッ
ク図である。
振幅測定を行う回路を含む読取りチャネル回路のブロッ
ク図である。
【図４】本発明の実施例に従い、相対リードバック信号
振幅測定を行う回路を含む読取りチャネル回路のブロッ
ク図である。
振幅測定を行う回路を含む読取りチャネル回路のブロッ
ク図である。
【図５】本発明に従い相対リードバック信号振幅測定を
行う方法に関連付けられる様々なステップをフロー図形
式で示す図である。
行う方法に関連付けられる様々なステップをフロー図形
式で示す図である。
【図６】制御電圧の関数としての理想及び実際のＶＧＡ
利得曲線のプロットを対数目盛り上で示す図である。
利得曲線のプロットを対数目盛り上で示す図である。
【図７】本発明の原理に従い特徴化された図６に示され
る利得曲線を示す図である。
る利得曲線を示す図である。
【図８】本発明の実施例に従う、ＶＧＡ利得特徴化及び
絶対リードバック信号振幅測定回路のシステム・ブロッ
ク図である。
絶対リードバック信号振幅測定回路のシステム・ブロッ
ク図である。
【図９】本発明の実施例に従う、ＶＧＡ利得特徴化及び
絶対リードバック信号振幅測定回路のシステム・ブロッ
ク図である。
絶対リードバック信号振幅測定回路のシステム・ブロッ
ク図である。
【図１０】ＶＧＡ利得特徴化及び絶対リードバック信号
振幅測定回路の別の実施例のブロック図である。
振幅測定回路の別の実施例のブロック図である。
【図１１】ＶＧＡ利得特徴化及び絶対リードバック信号
振幅測定回路の別の実施例のブロック図である。
振幅測定回路の別の実施例のブロック図である。
【図１２】本発明の実施例に従うＶＧＡ利得特徴化プロ
シージャに関連付けられる様々なプロセス・ステップを
フロー図形式で示す図である。
シージャに関連付けられる様々なプロセス・ステップを
フロー図形式で示す図である。
【図１３】本発明の実施例に従うＶＧＡ利得特徴化プロ
シージャに関連付けられる様々なプロセス・ステップを
フロー図形式で示す図である。
シージャに関連付けられる様々なプロセス・ステップを
フロー図形式で示す図である。
【図１４】ＶＧＡ利得特徴化プロシージャの別の実施例
に関連付けられる様々なプロセス・ステップを示す図で
ある。
に関連付けられる様々なプロセス・ステップを示す図で
ある。
【図１５】ＶＧＡ利得特徴化プロシージャの別の実施例
に関連付けられる様々なプロセス・ステップを示す図で
ある。
に関連付けられる様々なプロセス・ステップを示す図で
ある。
【図１６】ＶＧＡ利得特徴化プロシージャの実行に続
き、絶対リードバック信号振幅の計算に関連付けられる
様々なプロセス・ステップを示す図である。
き、絶対リードバック信号振幅の計算に関連付けられる
様々なプロセス・ステップを示す図である。
２０ ディスク・ドライブ・システム ２４、７３ データ記憶ディスク ２５ ロード・ビーム ２６ スピンドル・モータ ２７ トランスジューサ ２８ アクチュエータ・アーム ３０ アクチュエータ ３２ 静止アクチュエータ・シャフト ３４ コイル・フレーム ３５ スライダ・アセンブリ ３６ コイル・アセンブリ ３８ 永久磁石構造 ３９ アクチュエータ・ボイス・コイル・モータ ４０、４２ マグネット・アセンブリ ４４ ギャップ ４６ 電源 ５０ トラック ５２ セクタ ５６ サーボ・プロセッサ ５７ 読取りチャネル回路 ５８ ディスク・ドライブ制御装置 ７１ 読取り／書込みヘッド ７２ アーム・エレクトロニクス（ＡＥ）回路またはモ
ジュール ７４、７９ 信号導体 ７５ リードバック振幅測定回路 ７６、１３８ 可変利得増幅器（ＶＧＡ） ７７、８５ 導体 ７８、１４０ 連続時間フィルタ（ＣＴＦ） ８０、１４２ ＶＧＡ利得制御バッファ ８２、１４６、１４８ 比較器 ８４、１４１ データ利得コンデンサ ８６、１４３ サーボ利得コンデンサ ８７ センス出力 ８８、１５０ Ｎビット利得デジタル−アナログ変換器
（ＤＡＣ） ９０、９２、１５２ 制御論理回路 １２０ 直線 １２２、１２４ 弧状の曲線 １３２ ＡＥモジュール １３４ マルチプレクサ １３６、１４４ ＤＣ基準電圧源 １４５ ドライブ／センス・ポート １５１ スイッチ １５４ マルチプレクサ／スイッチ回路 ２３０ 利得特徴化プロシージャ ２４０ ＶＧＡ利得特徴化プロシージャ
ジュール ７４、７９ 信号導体 ７５ リードバック振幅測定回路 ７６、１３８ 可変利得増幅器（ＶＧＡ） ７７、８５ 導体 ７８、１４０ 連続時間フィルタ（ＣＴＦ） ８０、１４２ ＶＧＡ利得制御バッファ ８２、１４６、１４８ 比較器 ８４、１４１ データ利得コンデンサ ８６、１４３ サーボ利得コンデンサ ８７ センス出力 ８８、１５０ Ｎビット利得デジタル−アナログ変換器
（ＤＡＣ） ９０、９２、１５２ 制御論理回路 １２０ 直線 １２２、１２４ 弧状の曲線 １３２ ＡＥモジュール １３４ マルチプレクサ １３６、１４４ ＤＣ基準電圧源 １４５ ドライブ／センス・ポート １５１ スイッチ １５４ マルチプレクサ／スイッチ回路 ２３０ 利得特徴化プロシージャ ２４０ ＶＧＡ利得特徴化プロシージャ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リック・アレン・フィルポット アメリカ合衆国55901−2100、ミネソタ州 ロチェスター、ノース・ウエスト、スタン リー・レーン 2310 (72)発明者 グレゴリー・スコット・ウィン アメリカ合衆国80525、コロラド州フォー ト・コリンズ、レッド・クラウド・コート 2743
Claims (42)
- 【請求項１】データ記憶媒体から獲得され、利得変更増
幅器に入力されるリードバック信号の振幅を、読取りチ
ャネル内で測定する方法であって、 前記増幅器の利得に関連付けられる電圧信号をセンスす
るステップと、 制御電圧信号を表すデジタル・ワード値を選択するステ
ップと、 前記センス電圧信号を前記制御電圧信号と比較するステ
ップと、 前記センス電圧信号が実質的に前記制御電圧信号に一致
するまで、前記選択及び比較するステップを繰り返すス
テップとを含み、前記センス電圧信号に実質的に等し
い、前記制御電圧信号に関連付けられる前記デジタル・
ワード値が、前記リードバック信号の相対振幅を表す、
方法。 - 【請求項２】前記センス電圧信号に実質的に等しい、前
記制御電圧信号に関連付けられる前記デジタル・ワード
値、すなわち前記リードバック信号の前記相対振幅を読
出すステップを含む、請求項１記載の方法。 - 【請求項３】前記デジタル・ワード値を選択するステッ
プが、逐次近似法を用いて前記デジタル・ワード値を選
択するステップを含む、請求項１記載の方法。 - 【請求項４】前記センスするステップが、前記読取りチ
ャネルが読取り動作モード、遊休動作モードまたはサー
ボ動作モードのときに実行される、請求項１記載の方
法。 - 【請求項５】前記測定方法が振幅測定要求に応答して開
始される、請求項１記載の方法。 - 【請求項６】前記増幅器の利得に関連付けられる電圧信
号をセンスするステップが、自動利得制御（ＡＧＣ）ル
ープ電圧信号をセンスするステップを含む、請求項１記
載の方法。 - 【請求項７】前記増幅器の利得に関連付けられる電圧信
号をセンスするステップが、統合ＡＧＣループ電圧信号
をセンスするステップを含む、請求項１記載の方法。 - 【請求項８】前記増幅器の利得に関連付けられる電圧信
号をセンスする以前に、前記増幅器の利得特性を決定す
るステップを含み、前記センス電圧信号に実質的に等し
い、前記制御電圧信号に関連付けられる前記デジタル・
ワード値が、前記リードバック信号の絶対振幅を表す、
請求項１記載の方法。 - 【請求項９】前記増幅器の利得特性を決定するステップ
が、 それぞれが所定の利得値に関連付けられる複数の基準電
圧信号の各々を、前記増幅器の信号入力に供給するステ
ップと、 前記増幅器の前記信号入力に供給される前記複数の基準
電圧信号の各々に対して、前記増幅器により生成される
出力電圧信号が、所定の前記基準電圧信号に実質的に一
致するまで、選択的に前記制御電圧信号を前記増幅器に
供給するステップとを含む、請求項８記載の方法。 - 【請求項１０】データ記憶媒体から獲得されるリードバ
ック信号の振幅を、読取りチャネル内で測定する回路で
あって、 前記リードバック信号を受信する利得変更増幅器と、 前記増幅器に結合される制御電圧信号出力と、前記増幅
器の利得に関連付けられるセンス電圧信号が生成される
センス出力とを有するマルチプレクサと、 入出力を有するデジタル−アナログ変換器（ＤＡＣ）
と、 ＤＡＣの入力に結合され、制御電圧信号を表すデジタル
・ワード値を前記ＤＡＣに送信する制御回路と、 前記マルチプレクサの前記センス出力に結合される第１
の入力と、前記ＤＡＣの出力に結合される第２の入力
と、出力とを有し、前記第１の入力に生成される前記セ
ンス電圧信号を、前記第２の入力に生成される前記制御
電圧信号と比較する比較器とを含み、前記制御電圧信号
が前記センス電圧信号に実質的に一致するまで、前記制
御回路が前記デジタル・ワード値を前記ＤＡＣに送信
し、前記センス電圧信号に実質的に等しい、前記制御電
圧信号に関連付けられる前記デジタル・ワード値が、前
記リードバック信号の相対振幅を表す、回路。 - 【請求項１１】前記利得変更増幅器が可変利得増幅器を
含む、請求項１０記載の回路。 - 【請求項１２】前記ＤＡＣが前記増幅器に結合される利
得制御バッファと一体に構成される、請求項１０記載の
回路。 - 【請求項１３】前記利得変更増幅器が連続時間フィルタ
を含む、請求項１０記載の回路。 - 【請求項１４】前記ＤＡＣがＮビット利得ＤＡＣを含
む、請求項１０記載の回路。 - 【請求項１５】前記利得変更増幅器が前記リードバック
信号を所定の振幅に増幅する、請求項１０記載の回路。 - 【請求項１６】前記比較器が、前記制御電圧信号と前記
センス電圧信号間の実質的な一致の検出に応答して、前
記比較器の出力から前記制御回路に伝達される論理信号
を生成する、請求項１０記載の回路。 - 【請求項１７】前記制御回路が、該制御回路の内部また
は外部にあって、前記デジタル・ワード値を記憶するメ
モリに結合される、請求項１０記載の回路。 - 【請求項１８】データ記憶ディスクと、 読取りチャネルに結合される読取りトランスジューサを
含むデータ転送ヘッドと、 前記ヘッドと前記ディスク間の相対移動を提供するアク
チュエータと、 前記読取りトランスジューサを用いて、前記データ記憶
ディスクから獲得されるリードバック信号の振幅を測定
するための、前記読取りチャネルと一体の回路とを含む
データ記憶システムであって、前記回路が、 前記リードバック信号を受信する利得変更増幅器と、 前記増幅器に結合される制御電圧信号出力と、前記増幅
器の利得に関連付けられるセンス電圧信号が生成される
センス出力とを有するマルチプレクサと、 入出力を有するデジタル−アナログ変換器（ＤＡＣ）
と、 ＤＡＣの入力に結合され、制御電圧信号を表すデジタル
・ワード値を前記ＤＡＣに送信する制御回路と、 前記マルチプレクサの前記センス出力に結合される第１
の入力と、前記ＤＡＣの出力に結合される第２の入力
と、出力とを有し、前記第１の入力に生成される前記セ
ンス電圧信号を、前記第２の入力に生成される前記制御
電圧信号と比較する比較器とを含み、前記制御電圧信号
が前記センス電圧信号に実質的に一致するまで、前記制
御回路が前記デジタル・ワード値を前記ＤＡＣに送信
し、前記センス電圧信号に実質的に等しい、前記制御電
圧信号に関連付けられる前記デジタル・ワード値が、前
記リードバック信号の相対振幅を表す、データ記憶シス
テム。 - 【請求項１９】前記読取りトランスジューサ及び前記利
得変更増幅器に結合され、前記利得変更増幅器への入力
以前に、前記リードバック信号を増幅する前置増幅器を
含む、請求項１８記載のシステム。 - 【請求項２０】前記利得変更増幅器が連続時間フィルタ
に結合される、請求項１８記載のシステム。 - 【請求項２１】前記利得変更増幅器が可変利得増幅器を
含む、請求項１８記載のシステム。 - 【請求項２２】前記ＤＡＣが前記増幅器に結合される利
得制御バッファと一体に構成される、請求項１８記載の
システム。 - 【請求項２３】データ記憶媒体から獲得されるリードバ
ック信号の振幅を測定し、回路の利得特性を決定する回
路であって、 前記リードバック信号を受信する入力と、出力と、制御
入力とを含む可変利得増幅器と、 前記増幅器の利得に関連付けられるセンス電圧信号が生
成される入出力インタフェースと、前記増幅器の前記制
御入力に結合される出力とを含むバッファと、 前記バッファの前記入出力インタフェースに結合される
第１の入力と、第２の入力と、出力とを有する第１の比
較器と、 入出力を含み、該出力が前記バッファの前記入出力イン
タフェースと、前記第１の比較器の前記第１の入力との
間で選択的に結合されるデジタル−アナログ変換器（Ｄ
ＡＣ）と、 前記ＤＡＣの入力及び前記第１の比較器の出力に結合さ
れ、前記ＤＡＣを前記バッファの前記入出力インタフェ
ースに選択的に結合して、前記増幅器の利得特性を決定
するか、前記ＤＡＣを前記第１の比較器の前記第２の入
力に結合して、前記リードバック信号の振幅を測定する
制御回路とを含む、回路。 - 【請求項２４】前記制御回路が前記増幅器利得特性を決
定するとき、それぞれが所定の利得値及び制御電圧に関
連付けられる複数のデジタル・ワードを前記ＤＡＣに伝
達する、請求項２３記載の回路。 - 【請求項２５】前記増幅器の出力に結合される第１の入
力と、所定の振幅の基準電圧を生成する第２の基準電圧
源に結合される第２の入力と、前記制御回路に結合され
る出力とを含み、前記増幅器により生成される出力信号
を前記基準電圧と比較する第２の比較器を含み、前記増
幅器出力信号が前記所定の基準電圧振幅に実質的に一致
するまで、前記制御回路が前記デジタル・ワードを前記
ＤＡＣに送信する、請求項２４記載の回路。 - 【請求項２６】前記第１の比較器の前記第１の入力に結
合される第１の出力と、前記第１の比較器の前記第２の
入力に結合される第２の出力と、前記入出力インタフェ
ースに結合される第１の入力と、前記ＤＡＣの出力に結
合される第２の入力とを含むマルチプレクサを含む、請
求項２３記載の回路。 - 【請求項２７】前記マルチプレクサが、前記増幅器の出
力に結合される第３の入力と、基準電圧源に結合される
第４の入力とを含み、前記リードバック信号の振幅を測
定するとき、前記第１及び第２のマルチプレクサ入力
を、前記第１の比較器の前記第１及び第２の入力に結合
し、前記増幅器の利得特性を決定するとき、前記第３及
び第４のマルチプレクサ入力を、前記第１の比較器の前
記第１及び第２の入力に結合する、請求項２６記載の回
路。 - 【請求項２８】前記制御回路に結合され、前記デジタル
・ワード及び関連付けられる所定の利得値及び制御電圧
を記憶するメモリを含む、請求項２４記載の回路。 - 【請求項２９】前記増幅器の入力に選択的に結合される
第１の基準電圧源を含み、前記第１の基準電圧源が、そ
れぞれが所定の利得値に関連付けられる複数の基準電圧
信号の選択された１つを前記増幅器に供給し、前記増幅
器利得特性を決定する、請求項２３記載の回路。 - 【請求項３０】前記比較器が、前記第１の比較器入力に
生成される前記センス電圧信号を、前記第２の入力に生
成される前記制御電圧信号と比較し、 前記制御電圧信号が前記センス電圧信号に実質的に一致
するまで、前記制御回路が前記デジタル・ワード値を前
記ＤＡＣに送信し、前記センス電圧信号に実質的に等し
い、前記制御電圧信号に関連付けられる前記デジタル・
ワード値が、前記リードバック信号の絶対振幅を表す、
請求項２３記載の回路。 - 【請求項３１】前記センス電圧信号が統合自動利得制御
（ＡＧＣ）ループ電圧である、請求項２３記載の回路。 - 【請求項３２】前記増幅器が連続時間フィルタを含む、
請求項２３記載の回路。 - 【請求項３３】データ記憶媒体から獲得されるリードバ
ック信号の振幅を測定する回路の利得特性を決定する回
路であって、 前記リードバック信号を受信する入力と、出力と、制御
入力とを含む可変利得増幅器と、 入出力インタフェースと、前記増幅器の前記制御入力に
結合される出力とを含むバッファと、 前記増幅器の前記出力に結合される第１の入力と、所定
の振幅の基準電圧を生成する第１の基準電圧源に結合さ
れる第２の入力と、出力とを有する比較器と、 前記バッファの前記入出力インタフェースに結合される
出力と、入力とを含むデジタル−アナログ変換器（ＤＡ
Ｃ）と、 前記ＤＡＣの入力及び前記比較器の出力に結合され、そ
れぞれが所定の利得値及び制御電圧に関連付けられる複
数のデジタル・ワードを前記ＤＡＣに伝達し、前記増幅
器利得特性を決定する制御回路とを含む、回路。 - 【請求項３４】前記比較器が前記増幅器により生成され
る出力信号を前記基準電圧と比較し、前記増幅器出力信
号が前記基準電圧に実質的に一致するまで、前記制御回
路が前記デジタル・ワードを前記ＤＡＣに送信する、請
求項３３記載の回路。 - 【請求項３５】前記制御回路に結合され、前記デジタル
・ワード及び関連付けられる所定の利得値及び制御電圧
を記憶するメモリを含む、請求項３３記載の回路。 - 【請求項３６】前記増幅器の入力に結合される第２の基
準電圧源を含み、前記第２の基準電圧源が、それぞれが
所定の利得値に関連付けられる複数の基準電圧信号の選
択された１つを前記増幅器に供給し、前記増幅器利得特
性を決定する、請求項３３記載の回路。 - 【請求項３７】前記増幅器が連続時間フィルタを含む、
請求項３３記載の回路。 - 【請求項３８】データ記憶ディスクと、 読取りチャネルに結合される読取りトランスジューサを
含むデータ転送ヘッドと、 前記ヘッドと前記ディスク間の相対移動を提供するアク
チュエータと、 前記データ記憶ディスクから獲得されるリードバック信
号の振幅を測定し、回路の利得特性を決定する回路とを
含むデータ記憶システムであって、前記回路が、 前記リードバック信号を受信する入力と、出力と、制御
入力とを含む可変利得増幅器と、 前記増幅器の利得に関連付けられるセンス電圧信号が生
成される入出力インタフェースと、前記増幅器の前記制
御入力に結合される出力とを含むバッファと、 前記バッファの前記入出力インタフェースに結合される
第１の入力と、第２の入力と、出力とを有する第１の比
較器と、 入出力を含み、該出力が前記バッファの前記入出力イン
タフェースと、前記第１の比較器の前記第１の入力との
間で選択的に結合されるデジタル−アナログ変換器（Ｄ
ＡＣ）と、 前記ＤＡＣの入力及び前記第１の比較器の出力に結合さ
れ、前記ＤＡＣを前記バッファの前記入出力インタフェ
ースに選択的に結合して、前記増幅器の利得特性を決定
するか、前記ＤＡＣを前記第１の比較器の前記第２の入
力に結合して、前記リードバック信号の振幅を測定する
制御回路とを含む、データ記憶システム。 - 【請求項３９】前記制御回路が前記増幅器利得特性を決
定するとき、それぞれが所定の利得値及び制御電圧に関
連付けられる複数のデジタル・ワードを前記ＤＡＣに伝
達する、請求項３８記載のシステム。 - 【請求項４０】前記増幅器の出力に結合される第１の入
力と、所定の振幅の基準電圧を生成する第２の基準電圧
源に結合される第２の入力と、前記制御回路に結合され
る出力とを含み、前記増幅器により生成される出力信号
を前記基準電圧と比較する第２の比較器を含み、前記増
幅器出力信号が前記基準電圧に実質的に一致するまで、
前記制御回路が前記デジタル・ワードを前記ＤＡＣに送
信する、請求項３８記載のシステム。 - 【請求項４１】前記増幅器の入力に選択的に結合される
第１の基準電圧源を含み、前記第１の基準電圧源が、そ
れぞれが所定の利得値に関連付けられる複数の基準電圧
信号の選択された１つを前記増幅器に供給し、前記増幅
器利得特性を決定する、請求項３８記載のシステム。 - 【請求項４２】前記比較器が、前記第１の比較器入力に
生成される前記センス電圧信号を、前記第２の入力に生
成される前記制御電圧信号と比較し、 前記制御電圧信号が前記センス電圧信号に実質的に一致
するまで、前記制御回路が前記デジタル・ワード値を前
記ＤＡＣに送信し、前記センス電圧信号に実質的に等し
い、前記制御電圧信号に関連付けられる前記デジタル・
ワード値が、前記リードバック信号の絶対振幅を表す、
請求項３８記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/157226 | 1998-09-18 | ||
| US09/157,226 US6268972B1 (en) | 1998-09-18 | 1998-09-18 | Method for measuring relative and absolute amplitudes of a signal read from a data storage medium |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000100075A true JP2000100075A (ja) | 2000-04-07 |
| JP3611752B2 JP3611752B2 (ja) | 2005-01-19 |
Family
ID=22562846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23385299A Expired - Fee Related JP3611752B2 (ja) | 1998-09-18 | 1999-08-20 | データ記憶媒体から読出される信号の相対及び絶対振幅を測定するシステム及び方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6268972B1 (ja) |
| EP (1) | EP0987706B1 (ja) |
| JP (1) | JP3611752B2 (ja) |
| KR (1) | KR100309913B1 (ja) |
| DE (1) | DE69931715T2 (ja) |
| MY (1) | MY124679A (ja) |
| SG (1) | SG80647A1 (ja) |
| TW (1) | TW504676B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6567021B1 (en) * | 2000-08-18 | 2003-05-20 | Texas Instruments Incorporated | Design-for-test circuit for successive approximation analog-to-digital converters |
| US6552865B2 (en) * | 2001-05-25 | 2003-04-22 | Infineon Technologies Ag | Diagnostic system for a read/write channel in a disk drive |
| KR100436762B1 (ko) * | 2002-01-02 | 2004-06-23 | 삼성전자주식회사 | 비선형적으로 가변되는 제어값을 출력하는자동이득조절장치 및 그의 이득조절신호 출력방법 |
| US7240250B2 (en) * | 2002-08-29 | 2007-07-03 | Seagate Technology Llc | Head degradation characterization for a data storage device |
| US6891361B2 (en) * | 2002-12-31 | 2005-05-10 | Lsi Logic Corporation | Automatic gain control (AGC) loop for characterizing continuous-time or discrete-time circuitry gain response across frequency |
| US7676282B2 (en) * | 2005-12-02 | 2010-03-09 | International Business Machines Corporation | Compression of servo control logging entries |
| US7656603B1 (en) | 2007-11-30 | 2010-02-02 | Western Digital Technologies, Inc. | Pre-programming of a preamplifier in a disk drive to improve servo-writing characteristics |
| US9177671B2 (en) | 2012-02-23 | 2015-11-03 | Apple Inc. | Memory with bit line capacitive loading |
| US8953395B2 (en) | 2012-02-23 | 2015-02-10 | Apple Inc. | Memory with variable strength sense amplifier |
| US8780657B2 (en) | 2012-03-01 | 2014-07-15 | Apple Inc. | Memory with bit line current injection |
| US8780654B2 (en) | 2012-04-10 | 2014-07-15 | Apple Inc. | Weak bit detection in a memory through variable development time |
| CN110006840B (zh) * | 2019-05-16 | 2023-09-29 | 福州大学 | 基于红外的二氧化碳传感器的读出电路及其控制方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0269756B1 (en) * | 1986-08-05 | 1991-01-09 | International Business Machines Corporation | Gain control circuitry for readback apparatus in a recording system using the partial-response, maximum-likelihood technique |
| JPH0814936B2 (ja) * | 1990-04-06 | 1996-02-14 | シャープ株式会社 | 情報再生回路 |
| US5162678A (en) | 1990-09-18 | 1992-11-10 | Silicon Systems, Inc. | Temperature compensation control circuit for exponential gain function of an agc amplifier |
| US5177453A (en) | 1991-07-01 | 1993-01-05 | Raytheon Company | Gain control amplifier |
| US5463603A (en) | 1992-03-18 | 1995-10-31 | Imp, Inc. | Computer disk drive integrated data path circuit optimized for handling both data and servo signals |
| US5375145A (en) * | 1992-08-27 | 1994-12-20 | Quantum Corporation | Multi-mode gain control loop for PRML class IV sampling data detection channel |
| US5321559A (en) | 1992-08-27 | 1994-06-14 | Quantum Corporation | Asynchronous peak detection of information embedded within PRML class IV sampling data detection channel |
| US5519548A (en) * | 1993-03-31 | 1996-05-21 | Hewlett-Packard Company | Using read channel noise to initialize read channel for head position calibration in a magnetic data storage device |
| US5442492A (en) * | 1993-06-29 | 1995-08-15 | International Business Machines Corporation | Data recovery procedure using DC offset and gain control for timing loop compensation for partial-response data detection |
| JP3107263B2 (ja) * | 1993-07-22 | 2000-11-06 | キヤノン株式会社 | 情報再生装置 |
| JP3208975B2 (ja) | 1993-12-28 | 2001-09-17 | 株式会社日立製作所 | アクティブフィルタ制御方式 |
| US5631891A (en) | 1994-01-05 | 1997-05-20 | Fujitsu Limited | Disk reproducing circuit with automatic gain control |
| US5491447A (en) | 1994-05-13 | 1996-02-13 | International Business Machines Corporation | Operational transconductance amplifier with independent transconductance and common mode feedback control |
| JP3199996B2 (ja) * | 1995-11-15 | 2001-08-20 | 株式会社東芝 | ディスク記録再生システム及びそのヘッド浮上変動検出方法 |
-
1998
- 1998-09-18 US US09/157,226 patent/US6268972B1/en not_active Expired - Lifetime
-
1999
- 1999-08-10 TW TW088113640A patent/TW504676B/zh active
- 1999-08-14 KR KR1019990033513A patent/KR100309913B1/ko not_active IP Right Cessation
- 1999-08-20 JP JP23385299A patent/JP3611752B2/ja not_active Expired - Fee Related
- 1999-08-25 MY MYPI99003656A patent/MY124679A/en unknown
- 1999-09-10 SG SG9904464A patent/SG80647A1/en unknown
- 1999-09-14 EP EP99307249A patent/EP0987706B1/en not_active Expired - Lifetime
- 1999-09-14 DE DE69931715T patent/DE69931715T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW504676B (en) | 2002-10-01 |
| DE69931715D1 (de) | 2006-07-20 |
| EP0987706A3 (en) | 2000-04-26 |
| EP0987706A2 (en) | 2000-03-22 |
| SG80647A1 (en) | 2001-05-22 |
| DE69931715T2 (de) | 2007-06-14 |
| EP0987706B1 (en) | 2006-06-07 |
| MY124679A (en) | 2006-06-30 |
| US6268972B1 (en) | 2001-07-31 |
| JP3611752B2 (ja) | 2005-01-19 |
| KR100309913B1 (ko) | 2001-11-01 |
| KR20000022725A (ko) | 2000-04-25 |
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| RD14 | Notification of resignation of power of sub attorney |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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|
| RD12 | Notification of acceptance of power of sub attorney |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| S111 | Request for change of ownership or part of ownership |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081029 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091029 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101029 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111029 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121029 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131029 Year of fee payment: 9 |
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