JP3611603B2 - 回路基板試験方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、回路基板のテストに関するものである。とりわけ、本発明は、自動テスト装置を利用して、プリント回路基板におけるショート、オープン、及び、接続ノードに関してデジタル方式でテストするためのシステム及び方法に関するものである。
【０００２】
【従来の技術】
自動テスト装置（ＡＴＥ）システムによって、しばしば、回路基板レベルにおける複雑なデジタル回路要素のテストが実施される。ＡＴＥシステムの一例としては、カリフォルニア州Ｐａｌｏ Ａｌｔｏのヒューレット・パッカード社から入手可能なＨＰＦＴＳ４０ファンクション・テスト・システムがある。本発明の望ましい実施例は、ＨＰＦＴＳ４０を利用して実施される。
【０００３】
ＡＴＥシステムによって実施されるテストには、ファンクション（ｆｕｎｃｔｉｏｎ）・テスト及びインサーキット（ｉｎ−ｃｉｒｃｕｉｔ）・テストがある。ファンクション・テストには、従来、テストを受ける回路基板またはプリント配線基板（ＰＷＢ）の外部入力に入力信号を加えて、ＰＷＢの外部出力からの出力信号を観測することが必要とされた。このタイプのテストは、大規模な回路の場合には極めて複雑になるので、診断は制限されることになるのが普通である。ＡＴＥシステムによるインサーキット・テスト及びファンクション・テストは、両方とも、回路基板の選択ノードを駆動し、他のノードにおける応答を観測することによって、プリント回路基板のノードについて、ショート、オープン、相互接続、または、その他の製造上の欠陥あるいは装置の欠陥のテストを可能にする。インサーキット・テストは、回路基板の内部ノードに接触可能な接触プローブの利用を必要とする。信号は、これらのプローブを介して、基板に加えられ、また、基板から受信する。詳細な診断は、インサーキット・テストによって得られる。ファンクション・テストは、通常、回路基板のエッジ・コネクタから実施される。
【０００４】
ファンクション・テスト及び従来のデジタル・インサーキット・テストは、基板に加えられる電力のテストを必要とする。しかし、電力を加えると、ショートが存在する場合、コンポーネントに損傷を与える可能性がある。従って、小電力で、ショート・テストを行い、基板が全電力にさらされる前に、ショート及び他の接続ミスを検出して、補正するのが望ましい。
【０００５】
相互接続テストは、ファンクション・テストまたはインサーキット・テストの一部として実施することが可能である。相互接続テストには、ＰＷＢ上に集積回路（ＩＣ）チップを取り付ける間に生じた問題の場所を突き止める狙いがある。相互接続テストには、ＰＷＢにおける各「ネット」または「ノード」をテストして、適正なデバイス（例えば、１つ以上のＩＣチップの入力バッファと出力バッファの両方または一方）を接続していることを確認する必要がある。「ネット」または「ノード」は、物理的導体によって形成可能な等電位表面と定義される。テストされる主たる問題は、オープンとショートである。オープンは、破壊されたピンまたは「コールド」・ハンダ接合によって生じる場合が多い。ショートは、１つのＩＣピン接続と次のＩＣピン接続との間におけるギャップの過剰なハンダ橋絡によって生じる可能性がある。
【０００６】
歴史的に、ＡＴＥシステムによるインサーキット・テスト及びファンクション・テストの両方または一方は、アナログ計器でプリント回路基板のノードを駆動することによって、プリント回路基板のノードに関するショート・テストを可能にする。アナログ計器は、低電圧を利用した、回路基板ピンまたはノードの駆動を可能にするので、正確な測定が可能になる。一般に、アナログ測定は、長い積分サイクルを利用して、実施することができるので、ノイズ・エラーの影響を受けにくい。アナログ・テストの問題は、信号スループットが低いことである。
【０００７】
デジタル・テストの場合、信号スループットが大幅に向上する。デジタル信号を利用することによって犠牲になるのは、デジタル信号の階段状特性のため、長い積分サイクルを利用して行う測定は、不可能という点にある。従って、エラーの影響が増すことになる。回路基板のファンクション・テストを実施する際に、デジタル信号を利用する試みがなされている。しかし、信号エラーの低減には、特殊な装置が必要になる。こうした特殊な装置には、フィルタ付きの減衰ドライバ及び受信機が含まれる。この特殊装置のために、テスト・システムのコスト及びサイズが増大することになる。こうした特殊装置を利用しても、デジタル・ショート・テストの満足のゆく結果は得られなかった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、自動テスト環境において、テスト信号のスループットが増し、特殊装置を必要とせず、同時に、従来のアナログ・テスト・システムに関する精度が保たれる、低電力で相互接続テストを実施するためのシステム及び方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、複数のピンまたはノードを含む回路基板に対する相互接続テストを実施するためのシステム及び方法が得られる。回路基板テスト・システムは、複数のテスト・チャネルを含むテスト・ヘッドを備えており、各テスト・チャネルは、ノードの１つと結合するように構成されている。回路基板テスト・システムには、駆動手段、受信手段、スイッチ手段、及び、駆動手段を制御するための制御手段が含まれている。駆動手段は、所定の値を有するデジタル信号を発生する。駆動手段は、信号エラーを最小限に抑えるため、較正が施される。受信手段は、駆動手段から信号を受信し、所定の値で高または低にトリップ（ｔｒｉｐ）する。受信手段は、やはり、信号エラーを最小限に抑えるため、較正が施される。各テスト手段は、スイッチ手段を備えている。スイッチ手段は、ノードをアース、すなわち、ゼロ電位に結合することができる。
【００１０】
本発明の方法は、複数のテスト・チャネルを備えた自動テスト・システムを利用して、回路基板における複数のノードの相互接続をテストするためのものである。各テスト・チャネルには、デジタル・ドライバ、デジタル受信機、アース・スイッチ、及び、回路基板における複数のノードの１つに接触するように構成されたテスト・プローブが含まれている。本発明では、第１の所定の信号電圧を精確に発生するように、各デジタル・ドライバを較正し、次に、第２の所定の信号電圧でトリップするように、各デジタル受信機を較正する。較正が済むと、本発明では、回路基板の相互接続テストを実施する。この相互接続テストは、ノードのテスト・グループを選択することと、ノード分類ライブラリからテスト・グループの分類を識別することから構成される。この分類に基づいて、テスト・グループに対し、３つのテストのうちの１つが実施される。３つのテストとは、（１）ノードが、アースすなわちゼロ電位に対して短絡しているか否かをテストするためのアース・テスト、（２）前記テスト・グループの全てのノードが、互いに接続されているか否かをテストするための接続テスト、（３）ノードが他の全てのノードから分離されているか否かをテストするための分離テストである。
【００１１】
本発明の利点は、相互接続テスト時における信号スループットの増大である。
【００１２】
【実施例】
本発明のシステム及び方法は、回路基板テストに関するものである。すなわち、本発明は、プリント回路基板におけるオープン、ショート、及び、接続ノードを検出するものである。これらの状態の全てに関するテストは、一般に、「ショート」テストと呼ばれる。
【００１３】
本発明では、回路基板のアナログ・ショート・テストとデジタル・ショート・テストのいずれかを実施可能なシステムが用いられる。アナログ・ショート・テストは、従来のアナログ・ドライバ及びデジタル受信機を利用して、実施される。デジタル・テストは、既製品のデジタル受信機及び既製品のコンポーネントで組み立てられた離散的デジタル・ドライバを利用して、実施される。本発明では、２つのテスト・システムを組み合わせて、ファンクション・テストとインサーキット・テストのいずれかにおいて利用可能な１つのシステムにする。本発明の最適利用は、外部ピンを介して、テストを受ける回路基板の大部分のノードにアクセス可能な場合に行われる。
【００１４】
図１には、望ましい実施例が機能することが可能な環境が示されている。ホスト・コンピュータ１０２が、アプリケーション・プログラムを実行する。望ましい実施例の場合、ホスト・コンピュータ１０２は、４８６シリーズのパーソナルコンピュータである。ホスト・コンピュータ１０２は、テスト・ヘッド１０５に結合することができる。テスト・ヘッドは、複数の計器１０８を制御する埋め込み型コンピュータ１０６を備えている。計器は、マルチプレクサ（ＭＵＸ）・カード１１２に結合されており、該カードは、さらに、広い電圧ピン・カード１１６に接続されている。テスト・ヘッドは、今後は被試験装置（ＤＵＴ）と呼ぶことにする、被試験回路基板に、ＤＵＴケーブル１１８を介して結合することが可能である。
【００１５】
ローカル・エリア・ネットワーク（ＬＡＮ）１０４を利用して、テスト・ヘッド１０５とホスト・コンピュータ１０２を結合することが可能である。テスト・ヘッド１０５は、２つ以上の計器１０８を互いに通信可能にする、２つ以上の相互接続ＶＸＩフレームから構成される。計器には、ＤＵＴに対するアナログ・テストの実施に利用することができる、アナログ・ドライバ及び受信機のようなアナログ装置を含むことが可能である。ホスト・コンピュータ１０２のアプリケーション・プログラムは、遠隔テスト・ヘッド１０５に特定の機能の実施を命令する動的リンク・ライブラリ（ＤＬＬ）呼び出しを実施する、インタープリタとの通信を行う。望ましい実施例の場合、テスト・ヘッドには、リアル・タイムのオペレーティング・システムを実行する、埋め込み式コンピュータ１０６として、４８６ベースのパーソナル・コンピュータが含まれている。テスト・ヘッド１０５は、ＤＵＴに出力するテスト信号を発生する。
【００１６】
埋め込み式コンピュータ１０６は、ホスト・コンピュータ１０２から命令を受信する。アナログ・テストを実施すべき場合には、埋め込み式コンピュータ１０６は、計器及びＭＵＸカードに対して、ＤＵＴのテストを命じる。デジタル・テストを実施すべき場合には、埋め込み式コンピュータ１０６は、広い電圧ピン・カード１１６にテストの実施を命令する。デジタル・テストがＤＵＴに対して実施される場合、埋め込み式コンピュータ１０６は、制御ライン２１８を介して、直接、図２に関連して後述するテスト・チャネル２１２の操作を行う。
【００１７】
図２には、テスト・ヘッド１０５がさらに詳細に示されている。ＭＵＸカード２０４、２０８は、一般に、ＤＵＴのアナログ・テスト時に利用される。望ましい実施例の場合、それぞれ、高ライン２０３及び低ライン２０５から構成される、１６個の計器ポート２０２が、計器ＭＵＸ２０４に入力される。計器ＭＵＸ２０４は、４つの計器バス２０６で信号を出力する。埋め込み式コンピュータ１０６は、制御ライン２１４を介して、どの計器の信号を計器バス２０６に送り出すべきかに関する命令を計器ＭＵＸ２０４に与える。計器バス２０６は、従って、チャネルＭＵＸ２０８を介して複数のチャネルに対して多重化される。
【００１８】
埋め込み式コンピュータ１０６は、制御ライン２１６を介して、チャネルＭＵＸ２０８からどの信号を出力するかについて制御する。チャネルＭＵＸ２０８の出力は、ＤＵＴ高ライン２１１とＤＵＴ低ライン２１０から構成される。これらの高ライン及び低ラインは、計器１０８によって発生する。高ライン及び低ラインは、アナログ・テスト時における、テスト・チャネル２１２に対する入力として利用される。
【００１９】
図３には、テスト・チャネル２１２が、さらに詳細に示されている。一般に、チャネル数は、約２４０であるが、アーキテクチャに対する小規模な拡張によって、数倍の増減が可能である。特定の回路基板、すなわち、ＤＵＴのテスト時に、埋め込み式コンピュータ１０６によって利用されるチャネル数は、回路基板においてテストを受けるノード数に等しいのが普通である。
【００２０】
図３には、各テスト・チャネル２１２の構造が、さらに詳細に示されている。遠隔テスト・ヘッド１０５には、多くのテスト・チャネル２１２を設けることが可能である。本発明の望ましい実施例の場合、プリント回路基板においてテストを受けるべき各ノードは、テスト・チャネル２１２と関連づけられている。各テスト・チャネル２１２は、デジタル・ドライバ３０２、デジタル・ドライバ３０２の出力に結合されたデジタル受信機３０４、ドライバ３０２の出力及び受信機３０４の入力をＤＵＴのノードに接続することが可能なＤＵＴリレー３０６、ＤＵＴとアースの間に結合されたアース・リレー３０８、それぞれ、チャネルＭＵＸ２０８の高ライン及び低ラインと、ＤＵＴのノードに結合された高リレー３１２及び低リレー３１０から構成される。
【００２１】
上述のように、基板が「パワー・アップ」状態にある場合には、思いがけないショートによって、回路基板に重大な損傷を及ぼす可能性がある。コンポーネントの損傷を回避するため、ショート・テストは、電力が供給された回路基板のテストが行われる前に、実施するのが望ましい。ショート・テストの場合、回路基板に加える信号は、半導体接合がオンになるのを回避するのに十分な低さであることが望ましい。駆動電圧を約２００〜２５０ミリボルト（ｍＶ）に制限することによって、半導体接合をオンにしなくても、回路基板のショート・テストを実施することが可能になる。デジタル・ドライバ３０２は、こうした精確な電圧信号を発生することができる。望ましい実施例の場合、この精確な電圧信号の振幅は、１Ｖ／ｎｓ（ボルト／ナノ秒）のエッジ速度で、２００ｍＶである。
【００２２】
テスト・チャネルは、下記のように動作する。アナログ信号を利用して、ＤＵＴをテストすべき場合には、埋め込み式コンピュータ１０６は、デジタル・ドライバ３０２をＤＵＴから分離するため、ＤＵＴリレー３０６を開く。この結果、アナログ計器は、計器ＭＵＸ２０４及びチャネルＭＵＸ２０８を介して、高ライン２１１または低ライン２１０に信号を送り出すことが可能になる。高ライン２１１及び低ライン２１０の信号に従って、高リレー３１２または低リレー３１０が、高ライン２１１または低ライン２１０をＤＵＴのノードに接続する。
【００２３】
望ましい実施例では、アナログ・テストではなく、デジタル・テストを実施する。デジタル・テストは、テスト・ヘッド１０５の埋め込み式コンピュータ１０６がデジタル・ドライバ３０２からテスト信号を発生させることによって実施される。ＤＵＴのノードにテスト信号を送るべき場合には、埋め込み式コンピュータ１０６は、ＤＵＴリレーを閉じる。埋め込み式コンピュータは、また、高リレー３１２を開いて、ＤＵＴのノードに対してアナログ信号の送信がないことを保証する。ＤＵＴのノードが、テスト・アルゴリズムが時折要求する、接地を必要とする場合、埋め込み式コンピュータは、アース・リレー３０８を閉じることによって、ノードを接地する。望ましい実施例の場合、ＤＵＴを接地するためには、低リレー３１０も閉じなければならない。本発明の代替実施例では、ＤＵＴの接地のために、低リレー３１０を閉じる必要がない。
【００２４】
本発明の望ましい実施例におけるデジタル・ドライバ３０２は、２つの高速アナログ・スイッチを備えた電圧源としてモデル化することができる。本発明の望ましい実施例では、高速カッド（ｑｕａｄ）単極単投ＣＯＭＳアナログ・スイッチである、型式番号ＨＩ２０１ＨＳのＨａｒｒｉｓスイッチを利用する。望ましい実施例の場合、デジタル・ドライバ３０２は、約６０Ωの出力インピーダンスを備えている。デジタル・ドライバ３０２は、出力インピーダンスと、ＤＵＴにおいてテストされる非接地インピーダンスとの間に分圧器を設けるため、非ゼロ出力インピーダンスを備えることが望ましい。望ましい実施例の場合、出力インピーダンスは、スイッチ及び直列抵抗器のオン・インピーダンスから構成される。ドライバ３０２の視点から、受信機３０４は、ノードと並列に配置される。従って、受信機は、ドライバの出力インピーダンスの端子間における電圧降下後の、ノード電圧を測定する位置にある。
【００２５】
受信機３０４の目的は、ドライバから出力された電圧信号を受信することにある。受信機に対する入力電圧は、ドライバの出力インピーダンスの両端間における電圧降下によって低下した、ドライバ３０２によって発生した電圧である。これは、ノードとアース間の電圧に相当する。受信機３０４は、受信機によって引き出される電流量を最小限に抑えるため、高入力インピーダンスを備えることが望ましい。ショートしきい値抵抗Ｒｓの定義によれば、ノードのインピーダンスが、このしきい値インピーダンス未満になると、そのノードは、短絡していると分類されることになる。ショートしきい値抵抗Ｒｓの典型的な値は、２０Ωである。しきい値電圧は、受信機においてＶＴＨにセットされる。これは、ノード・インピーダンスがショートしきい値インピーダンスＲｓに等しい場合に、受信機の入力に生じることになる電圧を表している。ＶＴＨは、式（１）に示す公式を利用して計算される。
【００２６】
望ましい実施例において、ＶＤＨは、２００ｍＶに等しく、Ｒｓは、２０Ωに等しく、ＲＤは、６０Ωに等しい。従って、式（１）を利用すると、ＶＴＨは、５０ｍＶに等しくなる。この意味するところは、テスト時に、受信機の入力電圧がＶＴＨすなわち５０ｍＶ未満になると、ノードは、アースに対して短絡しているとみなされるということである。
【００２７】
【数１】
【００２８】
図３に示すように、デジタル・ドライバ３０２の出力及びデジタル受信機３０４に対する入力は、両方とも、ＤＵＴリレー３０６に結合されている。ＤＵＴリレー３０６は、ドライバ３０２及び受信機３０４をＤＵＴ３１４のノードに選択的に接続するための手段を提供する。代替実施例の場合、トライ・ステート・ドライバがドライバ３０２に取って代わることが可能である。ドライバ３０２を除去すると、ＤＵＴリレーは、もはや不要になる。トライ・ステート・ドライバを回路状態にセットすることは、ＤＵＴリレーを開くことに相当する。
【００２９】
以下は、テスト・チャネル２１２がいかに機能するかの一例である。テストすべきノードの選択が行われる。このテストでは、ノードがアースに対して短絡しているか否かの判定が行われる。ノードに対してアナログ信号の送信がないことを保証するため、高リレー３１２が開かれる。埋め込み式コンピュータ１０６は、ＤＵＴリレー３０６に対して閉じるように命令する。これによって、デジタル・ドライバ３０２及びデジタル受信機３０４がＤＵＴのノードに接続される。次に、埋め込み式コンピュータ１０６は、デジタル・ドライバ３０２に命じて、ショート・テスト信号を発生させる。望ましい実施例の場合、これには、低電圧信号ＶＤＬを発生し、次に、高電圧信号ＶＤＨを発生することが必要である。整定時間が経過すると、受信機は、その入力における電圧を測定する。ノードがアースに対して短絡している場合、すなわち、受信機の入力とアースの間のインピーダンスが、しきい値インピーダンスＲｓ未満の場合、受信機の電圧は、しきい値電圧ＶＴＨ未満になるはずである。こうなるのは、出力がアースに対して接続されている場合、電圧の大部分が、デジタル・ドライバの出力インピーダンスの両端間において降下するためである。ＤＵＴのノードがアースに対して短絡していなければ、デジタル・ドライバの出力インピーダンスの両端間における電圧降下は、デジタル受信機３０４を低にトリップさせるほど大きくはなく、ノードがアースに対して短絡していないことが表示される。
【００３０】
本発明の精度を最高にするため、デジタル受信機３０４のヒステリシス値は、ショート・テストに備えて、最小に（できれば、ゼロに）するのが望ましい。デジタル・ドライバ３０２は、受信機入力電圧がＶＴＨを行き過ぎるようにさせることが可能な、高速のエッジ速度を有している。この行き過ぎが生じる場合、システムのヒステリシスが重要になる。テスト時、ノードがアースに対して短絡していない場合、受信機の入力における電圧は、ＶＴＨを超えることになる。一般的な受信機のヒステリシス値は、７５ｍＶである。従って、受信機が高状態にトリップすると、ショートが存在するということを受信機に認識させるため、受信機に−２５ｍＶ（５０ｍＶ−７５ｍＶ）の電圧を加えて、７５ｍＶのヒステリシスを補償しなければならない。ノード間のインピーダンスが０Ωの場合、短絡によって電圧がゼロになるのが最適である。理想の（理論的）ショートでさえ、７５ｍＶのヒステリシスを克服するのに十分な低さの受信機電圧は得られない。従って、受信機のエラーを減らすためには、ヒステリシスを最小限に抑えなければならない。
【００３１】
望ましい実施例では、ヒステリシスのプログラム可能な受信機を利用する。ショートのテスト時には、ヒステリシスは、ゼロにセットされる。本発明の望ましい実施例では、型式番号ＥＬ２２５２ＣＭのＥＬＡＮＴＥＣ Ｄｕａｌ ５０ＭＨＺ受信機を受信機３０４として利用する。これは、さまざまなタイプの集積チップ及び回路基板テストに利用される、標準的な既製品のピン受信機である。この受信機３０４は、ヒステリシス制御入力を備えている。このヒステリシスは、ドライバ３０２に用いられる４つの高速アナログ・スイッチの１つを通じて、受信機のヒステリシス制御入力ラインを接地することによって、ゼロにセットされる。
【００３２】
ドライバ３０２及び受信機３０４は、両方とも、本発明の働きを正確なものにするため、精密に較正しなければならない。この較正が必要なのは、本発明が低信号電圧を利用するためである。こうした定電圧は、（１）回路基板の半導体接合がオンにならないことを保証するため、（２）受信機３０４が駆動電圧に左右される、その入力の電圧を測定しなければならず、従って、ドライバ３０２による信号エラーは、受信機３０４の精度に影響を及ぼすためといったいくつかの理由から、ドライバによって精確に発生しなければならない。受信機３０４は、精確にＶＴＨでトリップすることを保証するため、精確に較正しなければならない。受信機は、小振幅の信号電圧を測定するので、電圧較正エラーは、わずかであっても、ＶＴＨのかなりのパーセンテージを占めるエラーになる可能性がある。本発明においてドライバ３０２及び受信機３０４の較正に利用される技法については、後述する。
【００３３】
ＨＰＦＴＳ４０ファンクション・テスト・システムの場合、ヒューレット・パッカード社は標準的な較正方法を有している。この標準的な較正方法では、ドライバ及び受信機を調整して、動作電圧の全範囲にわたってエラーの補償を行う。すなわち、ショート・テストと全電圧回路基板テストの両方において遭遇する電圧に対してである。ドライバの較正は、ドライバの出力電圧を１２ボルト（Ｖ）になるように、次に、−１２Ｖになるようにセットすることによって、実施される。利得及びオフセットは、測定電圧から計算される。ドライバは、この電圧範囲全体にわたって線形に動作するので、較正は、簡単な計算になる。
【００３４】
望ましい実施例における受信機の較正は、受信機に直流電圧源を印加することによって実施される。受信機のヒステリシスは、較正前にゼロにセットする必要はない。受信機ＶＴＨの基準高電圧を較正するため、入力電圧は、「受信機の低」状態が保証されるように、ヒステリシスの範囲を下回る、低に駆動される。次に、電圧を漸次上昇させることによって、受信機がトリップする電圧が求められる。次に、利得及びオフセットが計算される。
【００３５】
受信機の基準低電圧を較正するため、逆の技法が実施される。すなわち、受信機は、ヒステリシスの範囲外の、高に駆動される。次に、受信機がトリップするまで、電圧が漸次低下させられる。次に、利得及びオフセットの計算が行われる。基準高電圧のテスト前に、低に駆動し、基準低電圧のテスト前に、高に駆動することによって、ヒステリシスが処理されるので、この較正は、ヒステリシスがゼロにセットされていても正確である。利得及びオフセット値を利用して、受信機のトリップ・ポイント、すなわち、ＶＴＨへのしきい値電圧がプログラムされる。
【００３６】
信号ラインのノイズは、受信機３０４にとって問題になる可能性がある。従って、受信機３０４は、受信機の入力におけるノイズを最小限に抑えるため、ドライバ３０２に近接して配置される。
【００３７】
とりわけ、各ノードをテスト・チャネルに結合する、本発明のアーキテクチャには、電圧入力及びヒステリシスに対して、全てのテスト・チャネルを別個にプログラム可能にすることができるという点がある。これによって、テストにフレキシビリティを持たせることが可能になる。例えば、テスト・エンジニアは、いくつかのノードについてはショート・テストを実施しないことを決定することができる。代わりに、テスト・エンジニアは、これらのノードにバイアスをかけたり、あるいは、回路基板の設計が同時テストの正確な実施を可能にする場合には、他のテストを同時に実施することも可能である。
【００３８】
図４には、ＤＡＣ４０２がドライバ３０２の代わりに用いられた場合の、本発明の環境の一例が示されている。ＤＡＣは、ドライバ３０２に物理的に取って代わるものではなく、ＤＡＣは、テスト・ヘッド１０５の計器領域１０８に配置される。ＤＡＣ４０２は、例えば、分路インピーダンスのようなインピーダンスと並列な、電流源の働きをする。望ましい実施例の場合、出力インピーダンスは、２０Ωである。このインピーダンスが選択されるのは、本発明において、エラーを最小限に抑えるために選択された典型的なショートしきい値インピーダンスに等しいためである。このインピーダンスは、分路によって設けることもできるし、あるいは、ＤＡＣの出力に抵抗器を直列に追加することも可能である。ショートしきい値は、ＶＴＨの変更によって修正することが可能である（上記式（１）を参照されたい）。ＤＡＣ４０２の高及び低出力信号は、計器ＭＵＸ２０４に結合される。図２に示すように、計器ＭＵＸ２０４の出力は、チャネルＭＵＸ２０８に入力される。チャネルＭＵＸ２０８の出力は、高リレー３１２を介して、ＤＵＴに、及び、閉じると、ＤＡＣのアース基準になるアース・リレー３０８に送られる。アース・リレー３０８は、チャネルＭＵＸ２０８の低出力に結合して、ＤＡＣに隣接して接地される信号よりＤＵＴに近い接地を可能にすることも可能である。図３の状況のように、受信機３０４は、ＤＵＴリレー３１２を介して、ＤＵＴのノードに結合される。
【００３９】
図５に示すように、ＤＡＣ４０２のＴｈｅｖｅｎｉｎ等価回路５０２、すなわち、抵抗器と直列をなす電圧源を利用することも可能である。図４及び図５の両方とも、計器４０２または５０２において、あるいは、計器ＭＵＸ２０４、チャネルＭＵＸ２０８、及び、アース・リレー３０８を利用して、アースに接続することが可能である。
【００４０】
図６Ａ〜Ｆには、本発明のテスト方法が示されている。図６に詳細が示された手順を開始する前に、しきい値がセットされる。これらの値は、図３に示すハードウェアに基づくものである。ドライバ３０２は、「高に駆動する」及び「低に駆動する」能力を備えている。これによって、ノードのショート、オープン、及び、相互接続テストが可能になる。望ましい実施例の場合、ドライバの駆動高電圧ＶＤＨは、２００ｍＶである。この値は、わずかに変更することが可能であるが、前述のように、ＤＵＴリレー３０６が閉じる際の駆動高電圧によって、回路基板におけるコンポーネントの半導体接合がオンにならないことを保証するように、取り計らう必要がある。駆動低電圧ＶＤＬは、（ＶＴＨ−１．０Ｖ）にセットされる。ＶＴＨは、しきい値電圧であり、式（１）に示す公式によって決定される。上述のように、ノードがアースに対して短絡しているか否か、あるいは、別のノードに対して短絡しているか否かを確認するため、式（１）において、ＶＴＨは、受信機の電圧と比較される。式（１）において、Ｒｓは、ショートしきい値インピーダンスである。ノードとアース間または相互接続されたノード間のインピーダンスは、ショートとみなすのに、０Ωである必要はない。本発明の場合、Ｒｓは、一般に２０Ωにセットされる。この意味するところは、ノードとアース間または２つのノード間におけるインピーダンスが、２０Ω未満になる場合、ショートとみなされるということである。ＲＤは、ドライバ３０２の出力インピーダンスである。
【００４１】
図６Ａに示すように、ステップ６０２において、回路基板の全てのノードが分類される。分類は、ユーザが入力することもできるし、回路基板のＣＡＤ／ＣＡＭ設計データ・ベースを与えられたコンピュータが決定することもできるし、あるいは、学習アルゴリズムを通じて自動テスタが学習することも可能である。この分類は、回路基板の設計に基づくものであり、回路基板の全てのノードを３つの分類の１つにグループ化することが必要になる。ノードの分類は、ホスト・コンピュータのノード分類ライブラリまたはピン分類ライブラリ、または、別の便利な記憶場所に記憶される。
【００４２】
第１の分類は、ノードまたはノード・グループがアースに対して短絡しているということである。この分類要件は、アースに対する所与のノードのインピーダンスが、既定のしきい値インピーダンスＲｓ未満でなければならないということである。望ましい実施例の場合、このしきい値インピーダンスは、２０Ωである。第２の分類は、ノード・グループが、互いに相互接続されているということである。この分類要件は、グループ内の全ノードが、互いに短絡していなければならず、アースに対して短絡していてはならないということである。前述のように、ノード間のインピーダンスは、０Ωである必要はなく、本発明の場合、一般に、２０Ωにセットされる、既定のしきい値インピーダンス未満でありさえすればよい。第３の分類は、特定のノードが分離されていることである。ノードを分離するには、ノードが他のノードまたはアースに対して短絡しないようにしなければならない。全てのノードが、３つの分類の１つに当てはまることになる。しかし、ノードまたはノード・グループを２つ以上に分類することが可能な状況が生じることもあり得る。ステップ６０２は、ドライバ３０２がノードに電圧を印加する前に実施される。
【００４３】
初期設定ステップ６０４では、ドライバ３０２及び受信機３０３のセット・アップを行う。さらに、全てのアース・リレー３０８及び低リレー３１０を閉じる。全てのアース・リレー３０８及び低リレー３１０を閉じることによって、全てのノードがアースに接続される。ステップ６０６では、ステップ６０２でいっしょに分類されたノード・グループが、テスト・グループとして選択される。ステップ６０８において、テスト・グループがアースに対して短絡しているものと分類されると、ステップ６１０において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｂには、ステップ６１０が示されているが、詳細に後述する。ステップ６１２において、テスト・グループが互いに相互接続されているものと分類されると、ステップ６１４において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｃには、ステップ６１４が示されているが、詳細に後述する。テスト・グループが分離されたものと分類されると、ステップ６１６において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｅ及び図６Ｆには、ステップ６１６が示されているが、詳細に後述する。あるテスト・グループの全ノードについて、適合するテストが完了すると、ステップ６１８における判定によって、それ以上、テスト・グループが残っていないということになるまで、ステップ６０６で、別のテスト・グループの選択が行われる。全テスト・グループのテストが済むと、ステップ６２０において、テストが終了する。
【００４４】
テスト・グループにおける全てのノードが、アースに対して結合されている、すなわち、短絡しているか否かを判定するテスト６１０については、図６Ｂにおいてさらに詳細に示されている。望ましい実施例の場合、プログラム制御は、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッドの埋め込み式パーソナル・コンピュータ１０６に移行する。ステップ６２２において、全てのノード（テスト・グループに含まれないノードであっても）に対するアース・リレーを開く。
【００４５】
次に、テスト・グループの各ノード毎に、ステップ６２６〜６３４が実施される。テスト・グループ内の各ノードが別個にテストされることを保証する任意の技法を利用することが可能である。望ましい実施例の場合、カウンタ（ｉ）が利用される。テスト・グループ内に（Ｎ＋１）のノードが存在する場合、ステップ６２４において、カウンタ（ｉ）は、ゼロにセットされ、ステップ６３８において、各ノードのテスト毎に、インクリメントする。ステップ６２６において、選択ノード、すなわち、ノード（ｉ）のために、ＤＵＴリレー３０６が閉じる。
【００４６】
次に、ステップ６２８において、ショート・テストが実施される。本発明の望ましい実施例の場合、ショート・テストには、ノード（ｉ）を低に駆動し、次に、ノード（ｉ）を高に駆動することが必要である。ノード電圧は、受信機が読み取る前に、整定させることが可能である。整定時間は、ノード（ｉ）のインピーダンス・容量時間定数（ＲＣ）によって決まる。ステップ６３０において、受信機電圧ＶＲが所定のしきい値電圧ＶＴＨと比較される。受信機電圧ＶＲが所定のしきい値電圧ＶＴＨを超える場合、ノード（ｉ）はアースに対して短絡していない。従って、このノードに関するテストは失敗し、即座に、エラー表示を戻すか、あるいは、エラーを累算し、ステップ６３２に示すように、テストの完了時に、戻すことが可能である。ステップ６３４において、ノード（ｉ）のためにＤＵＴリレー３０６を開き、ステップ６３６で示すように、さらにノードが存在する場合、ステップ６３８において、別のノードが選択され、（ｉ）がインクリメントする。
【００４７】
全ノードのテストが済むと、望ましい実施例では、ステップ３４０において、全ノードに対するアース・リレー３０８を閉じ、該システムをテスト・ルーチンの呼び出し時と同じ状態のままにする。ステップ６３２において、エラーが累算される場合、ステップ６４２において、エラーが戻される。次に、制御がホスト・コンピュータに戻され、ステップ６１８で示すように、別のテスト・グループが選択される。
【００４８】
図６Ｃ及び図６Ｄには、テスト・グループの全ノードが相互接続されているか否かの判定を行うためのテスト６１４が、詳細に示されている。ステップ６４４において、全てのノードに対するアース・リレーを開く。望ましい実施例の場合、プログラム制御は、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッド１０５における埋め込み式パーソナル・コンピュータに移行する。テスト・グループには、（Ｎ＋１）のノードが存在する。ステップ６４６及び６４８において、一次ノード及び二次ノードがテスト・グループから選択される。これら２つのステップでは、また、最終的に、テスト・グループの各ノードを選択し、ステップ６５０〜６６２において、テスト・グループの他の全てのノードに対して、確実にテストすることができるように、２つのカウンタ「ｉ」及び「ｊ」がセットされる。精度を損なうことなく、同じ結果を実現する任意の技法を代用することも可能である。
【００４９】
ステップ６５０において、一次ノードである、ノード（ｉ）に対するＤＵＴリレー３０６を閉じる。次に、ステップ６５１において、ショート・テストが実施される。望ましい実施例において利用されるテストについては、既にステップ６２８において詳述した。ステップ６５２における判定によって、ＶＲがＶＴＨ未満ということになれば、ノード（ｉ）は、アースに対して短絡している。ステップ６５３では、エラー表示が行われる。ステップ６６３において、新しい一次ノードが選択され、（ｉ）がインクリメントする。ステップ６５２における判定によって、ＶＲがＶＴＨ以上であれば、ステップ６５４において、ノード（ｊ）に対するアース・リレー３０８を閉じる。次に、ステップ６５５において、ノード（ｉ）に関するショート・テストが実施される。ステップ６５６における判定によって、ＶＲがＶＴＨを超えるということになれば、ノード（ｉ）は、ノード（ｊ）に対して短絡していない。即座に、エラー表示を戻すこともできるし、あるいは、エラーを累算して、ステップ６５７に示すように、テストの完了時に戻すことも可能である。
【００５０】
ステップ６５８において、ノード（ｊ）に対するアース・リレー３０８を開く。ステップ６５９において、一次ノードに対してテストすべき二次ノードが残っているか否かの判定が行われる。まだ二次ノードが残っている場合には、ステップ６６０において、１つが選択され、カウンタ（ｊ）がインクリメントする。選択された一次ノードに関して残っている二次ノードがなくなるまで、ステップ６５０〜６５９が繰り返される。選択された一次ノードに関して残っている二次ノードがなくなると、ステップ６６１において、ノード（ｉ）に対するＤＵＴリレー３０６を開く。ステップ６６２において、テスト・グループの他の全てのノードに関してテストを終えていないノードが、テスト・グループ内に残っているか否かの判定が行われる。こうしたノードがあれば、ステップ６６３において、１つが一次ノードとして選択され、こうしたノードが残っていなくなるまで、ステップ６４８〜６６２が繰り返される。一次ノードが残っていなくなると、ステップ６６４において、全ノードに対するアース・リレー３０８を閉じ、ステップ６６５に示すように、戻されなかったエラーが、戻される。この後、制御がホスト・コンピュータ１０２に戻され、ステップ６１８に示すように、別のテスト・グループの選択が行われる。
【００５１】
図６Ｅ及び図６Ｆには、テスト・グループ内の全ノードが他の全てのノード（テスト・グループ６１６外のノードであっても）から分離されているか否かを判定するためのテストが、さらに詳細に示されている。望ましい実施例の場合、プログラム制御が、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッド１０５における埋め込み式パーソナル・コンピュータ１０６に移行する。テスト・グループには、（Ｎ＋１）のノードが存在する。ステップ６７０において、ノードの１つである、ノード（ｉ）が選択される。ステップ６７１において、ノード（ｉ）に対するアース・リレー３０８を開く。他の全てのアース・リレーは、閉じたままである。ステップ６７２において、ノード（ｉ）に対するＤＵＴリレー３０６を閉じる。他の全てのＤＵＴリレーは、開いたままである。ステップ６７３において、ショート・テストが実施される。ステップ６２８において、望ましい実施例において用いられるショート・テストがさらに詳細に示されている。
【００５２】
受信機電圧が、しきい値電圧を超えると、ノード（ｉ）は、分離されている。ステップ６７４における判定によって、ノード（ｉ）が分離されているということになると、該システムは、ノード（ｉ）に関連したテスト・チャネルのリレーをリセットする。リセットは、ステップ６９１〜６９２において、テスト・チャネルのＤＵＴリレー３０６を開き、テスト・チャネルのアース・リレー３０８を閉じることによって行われる。リレーのリセット後、ステップ６９４における判定によって、テストを受けていないノードがまだ残っている場合には、ステップ６９５において、テスト・グループから別のノードが選択され、（ｉ）がインクリメントする。
【００５３】
ステップ６７４における判定によって、受信機電圧が、しきい値電圧未満ということになると、ステップ６７５において、全てのアース・リレーを開き、ステップ６７６において、ショート・テストが実施される。ステップ６７７における判定によって、受信機電圧がしきい値電圧未満ということになると、ノード（ｉ）をアースに対して短絡させ、ステップ６７８において、こうしたエラー表示が報告されるか、あるいは、記録される。ステップ６７８が済むと、ステップ６９１において、ノード（ｉ）に関連したテスト・チャネルのＤＵＴリレーを開き、ステップ６９２において、全てのノードに対するアース・リレーを閉じ、ステップ６９４における判定によって、テスト・グループにまだノードが残っている場合には、ステップ６９５において、別のノードが選択される。
【００５４】
ステップ６７７において、テスト・ヘッドの判定によって、受信機電圧がしきい値電圧を超えるということになると、少なくとも１つのノードが、ノード（ｉ）に対して短絡している。ステップ６７９〜６８５には、問題のノードを分離する手順が示されている。ステップ６７９において、ノード（ｉ）を除く全てのノードが２つの部分集合に分割される。ステップ６８０において、これらの部分集合から作業部分集合が選択される。ステップ６８１において、テスト・ヘッドは、ノード（ｉ）が作業部分集合に対して短絡しているか否かを判定する。ステップ６８１は、作業部分集合の全ノードに対するアース・リレーを閉じることと、該部分集合に含まれない全ノードに対するアース・リレー３０８を開くことと、ノード（ｉ）に対するショート・テストを行うことから構成される。受信機電圧がしきい値電圧未満の場合、ノード（ｉ）は、作業部分集合に対して短絡している。次に、ステップ６８３において、作業部分集合に含まれるノードが１つだけでない限り、作業部分集合自体が、新しい部分集合に分割される。これら２つの新しい部分集合は、最初の部分集合、すなわち、親のレベルより１レベル低いことを特徴としている。ステップ６８０において、新しい部分集合の１つが、作業部分集合として選択される。ステップ６８１において、テスト・ヘッドは、ノード（ｉ）が新しい作業部分集合に対して短絡しているか否かを判定する。ノード（ｉ）が該作業部分集合に対して短絡している場合、作業部分集合は、再び、分割され、ステップ６８２における判定によって、作業部分集合に含まれるノードが１つだけになるまで、ノード（ｉ）に対するショートのテストが施される。この時点で、作業グループ内の単独のノードが、ノード（ｉ）に対して短絡していることが分かる。ステップ６８４において、この影響に対するエラー表示が行われる。
【００５５】
ステップ６８５の判定で、全ての部分集合のテストが済んだわけではないということになれば、ステップ６８０において、最低レベルの部分集合が作業部分集合として選択され、全ての部分集合のチェックが済むまで、プロセスが繰り返される。「親」の部分集合がノード（ｉ）に対して短絡していても、同じレベルにおける両方の部分集合がノード（ｉ）に対して短絡していない可能性がある。この状況は、ファントム・ショートとして知られている。本発明の望ましい実施例の場合、ファントム・ショートは報告されない。しかし、ステップ６７９〜６８５の部分集合分割法と同様のプロセスを利用して、ファントム・ショートの分離テストを実施することができる。こうしたファントム・ショート分離テストは、ステップ６８９において、すなわち、ステップ６８５において、全ての部分集合のテストが済んだと判定された後で、実施することが可能である。解説の２進チョップ・アルゴリズムの代わりに、他の探索またはチョップ・アルゴリズムを用いることも可能である。
【００５６】
全部分集合のテストが済むと、ステップ６９１〜６９２において、全てのアース・リレーを閉じ、ノード（ｉ）に対するＤＵＴリレーを開く。テスト・グループ内の全ノードについて、ステップ６７１〜６９２が繰り返される。ステップ６９４における判定によって、テスト・グループの全ノードのテストが済んだということになると、まだ戻されていない場合、全てのエラーがホスト・コンピュータ１０２に戻される。次に、制御がホスト・コンピュータ１０２に戻り、ステップ６１８に示すように、別のテスト・グループの選択が行われる。全てのテスト・グループの選択及びテストが済むと、ステップ６２０に示すように、テストが完了する。
【００５７】
特に、望ましい実施例に関連して、本発明を例示し、解説してきたが、当該技術の熟練者には明らかなように、本発明の精神及び範囲を逸脱することなく、その形式及び細部に各種変更を施すことが可能である。
【００５８】
以上、本発明の実施例について詳述したが、以下、本発明の各実施例毎に列挙する。
【実施例１】
それぞれ、回路基板のノードと結合するように構成されており、
既知の出力インピーダンスを有し、短絡に対応するように、既に設定されているインピーダンスの駆動時に、前記出力インピーダンスの両端間で電圧が大幅に降下するデジタル・テスト信号を発生するための駆動手段と、
前記駆動手段の出力を回路基板のノードに電気的に接続するための接続手段と、
ノードに結合され、前記接続手段をアースに選択的に結合するスイッチ手段と、
前記接続手段に電気的に接続されて、前記ノードの電圧の大きさをモニターし、前記テスト信号が前記インピーダンスの両端間において大幅に降下し、前記ノード電圧が、前記ノードがアースに対して短絡していることを表すしきい値未満になると、これを表示するための受信手段と、
テスト・チャネルに結合されて、選択されたテスト・チャネルの駆動手段によって、デジタル・テスト信号が選択されたノードに加えられるようにし、前記受信手段のモニターを行うための制御手段と、
を具備する、複数のテスト・チャネルから構成される、回路基板におけるショートのテスト・システム。
【実施例２】
前記受信手段のヒステリシス値がゼロであることを特徴とする、実施例１に記載のテスト・システム。
【実施例３】
前記デジタル・テスト信号の値が可変であり、広範囲にわたるプログラマビリティを備えていることを特徴とする、実施例１に記載のテスト・システム。
【実施例４】
前記駆動手段が、デジタル・アナログ変換器であることを特徴とする、実施例１に記載のテスト・システム。
【実施例５】
前記制御手段が、
前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値を超えると、前記第１の選択ノードがアースに結合されていないことを表示するための手段を具備した、
選択されたテスト・グループのノードが、全て、アースに結合されたか否かを判定するための手段から構成されることを特徴とする、
実施例１に記載のテスト・システム。
【実施例６】
前記制御手段に、さらに、
前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記各スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値未満になると、前記第１の選択ノードがアースに結合されていることを表示するための手段と、
前記スイッチ手段に結合されて、第２の選択ノードに関連したスイッチ手段を開くための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が前記しきい値を超えると、前記第１の選択ノードが、前記第２の選択ノードに結合されていないことを表示するための手段を具備した、
テスト・グループのノードが、全て、互いに結合されているか否かを判定するための手段が設けられていることを特徴とする、
実施例１に記載のテスト・システム。
【実施例７】
前記制御手段に、さらに、
前記各スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値未満になると、前記第１の選択ノードがアースに結合されていることを表示するための手段と、
前記受信手段に結合され、前記受信機の入力信号値が、所定のしきい値を超えると、前記第１の選択ノードが、前記テスト・グループのどのノードに対して短絡しているかを判定するための手段を具備した、
あるテスト・ノードが、他の全てのノードから分離されているか否かを判定するための手段が設けられていることを特徴とする、
実施例１に記載のテスト・システム。
【実施例８】
それぞれ、デジタル・ドライバ、デジタル受信機、アース・スイッチ、及び、回路基板上の複数のノードの１つと接触するように構成されたテスト・プローブを備える、複数のテスト・チャネルを具備した自動テスト・システムを利用して、回路基板の複数のノードの相互接続についてテストするための方法において、
（１）各デジタル・ドライバ毎に較正を施して、第１の所定の信号電圧が精確に出力されるようにするステップと、
（２）各デジタル受信機毎に較正を施して、第２の所定の信号電圧を受信すると、これを表示するようにするステップと、
（３）（ａ）テストのため、複数のノードの１つを選択するステップと、
（ｂ）ノード分類ライブラリから前記選択ノードの意図する相互接続を識別するステップと、
（ｃ）前記ノードがアースに対して短絡しているものとして分類されている場合、
（ｉ）第１のノードと第１のテスト・チャネルのテスト・プローブを接触させるステップと、
（ｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、前記第１のノードに前記第１の所定の信号電圧を印加するステップと、
（ｉｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに短絡していないことを表示しているか否かを確認するステップから構成される、
前記選択ノードに対するアース・テストを実施するステップから構成される、テスト方法。
【実施例９】
さらに、ステップ（３）の前に、
（２．１）デジタル受信機のヒステリシス値を最小限に抑えるステップが含まれることを特徴とする、
実施例８に記載のテスト方法。
【実施例１０】
前記ステップ（３）の相互接続テストに、さらに、
（ｄ）ノード分類ライブラリからテスト・グループを選択するステップと、
（ｅ）前記テスト・グループのノードが、全て、互いに接続されているものとして分類されている場合には、
（ｉ）前記テスト・グループの各ノードと、複数のテスト・チャネルからのコネクタを接触させるステップと、
（ｉｉ）各テスト・チャネルのアース・スイッチを開くステップと、
（ｉｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を第１のノードに加えるステップと、
（ｉｖ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認し、ステップ（ｉｘ）に進んで、該受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認するステップと、
（ｖ）前記テスト・グループの第２のノードに接触する、第２のテスト・チャネルのアース・スイッチを閉じるステップと、
（ｖｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノード及び前記第２のノードが互いに短絡していないことを表示しているか否かを確認するステップと、
（ｖｉｉｉ）前記第２のテスト・チャネルのアース・スイッチを開くステップと、
（ｉｘ）前記テスト・グループにおける第１のノードと第２のノードの全ての組み合わせについて、ステップ（ｅ）（ｉｉ）〜（ｅ）（ｖｉｉｉ）を繰り返すステップから構成される、
前記テスト・グループのノードに対する接続テストを実施するステップが含まれていることを特徴とする、
実施例８に記載のテスト方法。
【実施例１１】
前記ステップ（３）の相互接続テストに、さらに、
（ｄ）ノード分類ライブラリからテスト・グループを選択するステップと、
（ｅ）前記テスト・グループが、他の全てのノードから分離されたノードから構成されるものと分類されている場合には、
（ｉ）前記テスト・グループの各ノードと、複数のテスト・チャネルからのコネクタを接触させるステップと、
（ｉｉ）各テスト・チャネルのアース・スイッチを開くステップと、
（ｉｉｉ）複数のテスト・チャネルのアース・スイッチを閉じるステップと、
（ｉｖ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードが複数のノードから分離されていることを表示しているか否かを確認し、ステップ（ｅ）（ｘ）に進んで、該デジタル信号受信機が、前記第１のノードが複数のノードから分離されていることを表示しているか否かを確認するステップと、
（ｖｉ）複数のテスト・チャネルのアース・スイッチを開くステップと、
（ｖｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖｉｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認し、ステップ（ｅ）（ｘ）に進んで、該デジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認するステップと、
（ｉｘ）前記第１のノードが複数のノードのうちの１つ以上と短絡しているか否かを確認するステップと、
（ｘ）前記テスト・グループの全てのノードについて、ステップ（ｅ）（ｉ）〜（ｅ）（ｉｘ）を繰り返すステップから構成される、
前記テスト・グループに対する分離テストを実施ステップが含まれることを特徴とする、
実施例８に記載のテスト方法。
【００５９】
【発明の効果】
以上説明したように、本発明を用いることにより、相互接続テストを、高スループット、低電力で行なうことができる。また、特殊装置を必要とせず、かつ、従来のアナログ・テスト・システムに関する精度を維持することができる。
【図面の簡単な説明】
【図１】本発明を取り入れたシステムの図である。
【図２】本発明のテスト・ヘッドのさらに詳細な図である。
【図３】本発明のテスト・チャネルの詳細図である。
【図４】本発明において、電流デジタル・アナログ変換器がドライバとして用いられる場合の、テスト・ヘッドの詳細図である。
【図５】本発明においてドライバとして用いられる、Ｔｈｅｖｅｎｉｎ等価電圧源の図である。
【図６Ａ】本発明のテスト方法の流れ図である。
【図６Ｂ】本発明のテスト方法の流れ図である。
【図６Ｃ】本発明のテスト方法の流れ図である。
【図６Ｄ】本発明のテスト方法の流れ図である。
【図６Ｅ】本発明のテスト方法の流れ図である。
【図６Ｆ】本発明のテスト方法の流れ図である。
【符号の説明】
１０２；ホスト・コンピュータ
１０４：ＬＡＮ
１０５：テスト・ヘッド
１０６：埋め込み式コンピュータ
１０８：計器
１１２：ＭＵＸカード
１１６：電圧ピン・カード
Ａ１１８：ＤＵＴケーブル
２０２：計器ポート
２０３：高ライン
２０４：計器ＭＵＸカード
２０５：低ライン
２０６：計器バス
２０８：チャネルＭＵＸカード
２１０：ＤＵＴ低ライン
２１１：ＤＵＴ高ライン
３０２：デジタル・ドライバ
３０４：デジタル受信機
３０６：ＤＵＴリレー
３０８：アース・リレー
３１０：低リレー
３１２：高リレー
３１４：ＤＵＴ
【産業上の利用分野】
本発明は、回路基板のテストに関するものである。とりわけ、本発明は、自動テスト装置を利用して、プリント回路基板におけるショート、オープン、及び、接続ノードに関してデジタル方式でテストするためのシステム及び方法に関するものである。
【０００２】
【従来の技術】
自動テスト装置（ＡＴＥ）システムによって、しばしば、回路基板レベルにおける複雑なデジタル回路要素のテストが実施される。ＡＴＥシステムの一例としては、カリフォルニア州Ｐａｌｏ Ａｌｔｏのヒューレット・パッカード社から入手可能なＨＰＦＴＳ４０ファンクション・テスト・システムがある。本発明の望ましい実施例は、ＨＰＦＴＳ４０を利用して実施される。
【０００３】
ＡＴＥシステムによって実施されるテストには、ファンクション（ｆｕｎｃｔｉｏｎ）・テスト及びインサーキット（ｉｎ−ｃｉｒｃｕｉｔ）・テストがある。ファンクション・テストには、従来、テストを受ける回路基板またはプリント配線基板（ＰＷＢ）の外部入力に入力信号を加えて、ＰＷＢの外部出力からの出力信号を観測することが必要とされた。このタイプのテストは、大規模な回路の場合には極めて複雑になるので、診断は制限されることになるのが普通である。ＡＴＥシステムによるインサーキット・テスト及びファンクション・テストは、両方とも、回路基板の選択ノードを駆動し、他のノードにおける応答を観測することによって、プリント回路基板のノードについて、ショート、オープン、相互接続、または、その他の製造上の欠陥あるいは装置の欠陥のテストを可能にする。インサーキット・テストは、回路基板の内部ノードに接触可能な接触プローブの利用を必要とする。信号は、これらのプローブを介して、基板に加えられ、また、基板から受信する。詳細な診断は、インサーキット・テストによって得られる。ファンクション・テストは、通常、回路基板のエッジ・コネクタから実施される。
【０００４】
ファンクション・テスト及び従来のデジタル・インサーキット・テストは、基板に加えられる電力のテストを必要とする。しかし、電力を加えると、ショートが存在する場合、コンポーネントに損傷を与える可能性がある。従って、小電力で、ショート・テストを行い、基板が全電力にさらされる前に、ショート及び他の接続ミスを検出して、補正するのが望ましい。
【０００５】
相互接続テストは、ファンクション・テストまたはインサーキット・テストの一部として実施することが可能である。相互接続テストには、ＰＷＢ上に集積回路（ＩＣ）チップを取り付ける間に生じた問題の場所を突き止める狙いがある。相互接続テストには、ＰＷＢにおける各「ネット」または「ノード」をテストして、適正なデバイス（例えば、１つ以上のＩＣチップの入力バッファと出力バッファの両方または一方）を接続していることを確認する必要がある。「ネット」または「ノード」は、物理的導体によって形成可能な等電位表面と定義される。テストされる主たる問題は、オープンとショートである。オープンは、破壊されたピンまたは「コールド」・ハンダ接合によって生じる場合が多い。ショートは、１つのＩＣピン接続と次のＩＣピン接続との間におけるギャップの過剰なハンダ橋絡によって生じる可能性がある。
【０００６】
歴史的に、ＡＴＥシステムによるインサーキット・テスト及びファンクション・テストの両方または一方は、アナログ計器でプリント回路基板のノードを駆動することによって、プリント回路基板のノードに関するショート・テストを可能にする。アナログ計器は、低電圧を利用した、回路基板ピンまたはノードの駆動を可能にするので、正確な測定が可能になる。一般に、アナログ測定は、長い積分サイクルを利用して、実施することができるので、ノイズ・エラーの影響を受けにくい。アナログ・テストの問題は、信号スループットが低いことである。
【０００７】
デジタル・テストの場合、信号スループットが大幅に向上する。デジタル信号を利用することによって犠牲になるのは、デジタル信号の階段状特性のため、長い積分サイクルを利用して行う測定は、不可能という点にある。従って、エラーの影響が増すことになる。回路基板のファンクション・テストを実施する際に、デジタル信号を利用する試みがなされている。しかし、信号エラーの低減には、特殊な装置が必要になる。こうした特殊な装置には、フィルタ付きの減衰ドライバ及び受信機が含まれる。この特殊装置のために、テスト・システムのコスト及びサイズが増大することになる。こうした特殊装置を利用しても、デジタル・ショート・テストの満足のゆく結果は得られなかった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、自動テスト環境において、テスト信号のスループットが増し、特殊装置を必要とせず、同時に、従来のアナログ・テスト・システムに関する精度が保たれる、低電力で相互接続テストを実施するためのシステム及び方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明によれば、複数のピンまたはノードを含む回路基板に対する相互接続テストを実施するためのシステム及び方法が得られる。回路基板テスト・システムは、複数のテスト・チャネルを含むテスト・ヘッドを備えており、各テスト・チャネルは、ノードの１つと結合するように構成されている。回路基板テスト・システムには、駆動手段、受信手段、スイッチ手段、及び、駆動手段を制御するための制御手段が含まれている。駆動手段は、所定の値を有するデジタル信号を発生する。駆動手段は、信号エラーを最小限に抑えるため、較正が施される。受信手段は、駆動手段から信号を受信し、所定の値で高または低にトリップ（ｔｒｉｐ）する。受信手段は、やはり、信号エラーを最小限に抑えるため、較正が施される。各テスト手段は、スイッチ手段を備えている。スイッチ手段は、ノードをアース、すなわち、ゼロ電位に結合することができる。
【００１０】
本発明の方法は、複数のテスト・チャネルを備えた自動テスト・システムを利用して、回路基板における複数のノードの相互接続をテストするためのものである。各テスト・チャネルには、デジタル・ドライバ、デジタル受信機、アース・スイッチ、及び、回路基板における複数のノードの１つに接触するように構成されたテスト・プローブが含まれている。本発明では、第１の所定の信号電圧を精確に発生するように、各デジタル・ドライバを較正し、次に、第２の所定の信号電圧でトリップするように、各デジタル受信機を較正する。較正が済むと、本発明では、回路基板の相互接続テストを実施する。この相互接続テストは、ノードのテスト・グループを選択することと、ノード分類ライブラリからテスト・グループの分類を識別することから構成される。この分類に基づいて、テスト・グループに対し、３つのテストのうちの１つが実施される。３つのテストとは、（１）ノードが、アースすなわちゼロ電位に対して短絡しているか否かをテストするためのアース・テスト、（２）前記テスト・グループの全てのノードが、互いに接続されているか否かをテストするための接続テスト、（３）ノードが他の全てのノードから分離されているか否かをテストするための分離テストである。
【００１１】
本発明の利点は、相互接続テスト時における信号スループットの増大である。
【００１２】
【実施例】
本発明のシステム及び方法は、回路基板テストに関するものである。すなわち、本発明は、プリント回路基板におけるオープン、ショート、及び、接続ノードを検出するものである。これらの状態の全てに関するテストは、一般に、「ショート」テストと呼ばれる。
【００１３】
本発明では、回路基板のアナログ・ショート・テストとデジタル・ショート・テストのいずれかを実施可能なシステムが用いられる。アナログ・ショート・テストは、従来のアナログ・ドライバ及びデジタル受信機を利用して、実施される。デジタル・テストは、既製品のデジタル受信機及び既製品のコンポーネントで組み立てられた離散的デジタル・ドライバを利用して、実施される。本発明では、２つのテスト・システムを組み合わせて、ファンクション・テストとインサーキット・テストのいずれかにおいて利用可能な１つのシステムにする。本発明の最適利用は、外部ピンを介して、テストを受ける回路基板の大部分のノードにアクセス可能な場合に行われる。
【００１４】
図１には、望ましい実施例が機能することが可能な環境が示されている。ホスト・コンピュータ１０２が、アプリケーション・プログラムを実行する。望ましい実施例の場合、ホスト・コンピュータ１０２は、４８６シリーズのパーソナルコンピュータである。ホスト・コンピュータ１０２は、テスト・ヘッド１０５に結合することができる。テスト・ヘッドは、複数の計器１０８を制御する埋め込み型コンピュータ１０６を備えている。計器は、マルチプレクサ（ＭＵＸ）・カード１１２に結合されており、該カードは、さらに、広い電圧ピン・カード１１６に接続されている。テスト・ヘッドは、今後は被試験装置（ＤＵＴ）と呼ぶことにする、被試験回路基板に、ＤＵＴケーブル１１８を介して結合することが可能である。
【００１５】
ローカル・エリア・ネットワーク（ＬＡＮ）１０４を利用して、テスト・ヘッド１０５とホスト・コンピュータ１０２を結合することが可能である。テスト・ヘッド１０５は、２つ以上の計器１０８を互いに通信可能にする、２つ以上の相互接続ＶＸＩフレームから構成される。計器には、ＤＵＴに対するアナログ・テストの実施に利用することができる、アナログ・ドライバ及び受信機のようなアナログ装置を含むことが可能である。ホスト・コンピュータ１０２のアプリケーション・プログラムは、遠隔テスト・ヘッド１０５に特定の機能の実施を命令する動的リンク・ライブラリ（ＤＬＬ）呼び出しを実施する、インタープリタとの通信を行う。望ましい実施例の場合、テスト・ヘッドには、リアル・タイムのオペレーティング・システムを実行する、埋め込み式コンピュータ１０６として、４８６ベースのパーソナル・コンピュータが含まれている。テスト・ヘッド１０５は、ＤＵＴに出力するテスト信号を発生する。
【００１６】
埋め込み式コンピュータ１０６は、ホスト・コンピュータ１０２から命令を受信する。アナログ・テストを実施すべき場合には、埋め込み式コンピュータ１０６は、計器及びＭＵＸカードに対して、ＤＵＴのテストを命じる。デジタル・テストを実施すべき場合には、埋め込み式コンピュータ１０６は、広い電圧ピン・カード１１６にテストの実施を命令する。デジタル・テストがＤＵＴに対して実施される場合、埋め込み式コンピュータ１０６は、制御ライン２１８を介して、直接、図２に関連して後述するテスト・チャネル２１２の操作を行う。
【００１７】
図２には、テスト・ヘッド１０５がさらに詳細に示されている。ＭＵＸカード２０４、２０８は、一般に、ＤＵＴのアナログ・テスト時に利用される。望ましい実施例の場合、それぞれ、高ライン２０３及び低ライン２０５から構成される、１６個の計器ポート２０２が、計器ＭＵＸ２０４に入力される。計器ＭＵＸ２０４は、４つの計器バス２０６で信号を出力する。埋め込み式コンピュータ１０６は、制御ライン２１４を介して、どの計器の信号を計器バス２０６に送り出すべきかに関する命令を計器ＭＵＸ２０４に与える。計器バス２０６は、従って、チャネルＭＵＸ２０８を介して複数のチャネルに対して多重化される。
【００１８】
埋め込み式コンピュータ１０６は、制御ライン２１６を介して、チャネルＭＵＸ２０８からどの信号を出力するかについて制御する。チャネルＭＵＸ２０８の出力は、ＤＵＴ高ライン２１１とＤＵＴ低ライン２１０から構成される。これらの高ライン及び低ラインは、計器１０８によって発生する。高ライン及び低ラインは、アナログ・テスト時における、テスト・チャネル２１２に対する入力として利用される。
【００１９】
図３には、テスト・チャネル２１２が、さらに詳細に示されている。一般に、チャネル数は、約２４０であるが、アーキテクチャに対する小規模な拡張によって、数倍の増減が可能である。特定の回路基板、すなわち、ＤＵＴのテスト時に、埋め込み式コンピュータ１０６によって利用されるチャネル数は、回路基板においてテストを受けるノード数に等しいのが普通である。
【００２０】
図３には、各テスト・チャネル２１２の構造が、さらに詳細に示されている。遠隔テスト・ヘッド１０５には、多くのテスト・チャネル２１２を設けることが可能である。本発明の望ましい実施例の場合、プリント回路基板においてテストを受けるべき各ノードは、テスト・チャネル２１２と関連づけられている。各テスト・チャネル２１２は、デジタル・ドライバ３０２、デジタル・ドライバ３０２の出力に結合されたデジタル受信機３０４、ドライバ３０２の出力及び受信機３０４の入力をＤＵＴのノードに接続することが可能なＤＵＴリレー３０６、ＤＵＴとアースの間に結合されたアース・リレー３０８、それぞれ、チャネルＭＵＸ２０８の高ライン及び低ラインと、ＤＵＴのノードに結合された高リレー３１２及び低リレー３１０から構成される。
【００２１】
上述のように、基板が「パワー・アップ」状態にある場合には、思いがけないショートによって、回路基板に重大な損傷を及ぼす可能性がある。コンポーネントの損傷を回避するため、ショート・テストは、電力が供給された回路基板のテストが行われる前に、実施するのが望ましい。ショート・テストの場合、回路基板に加える信号は、半導体接合がオンになるのを回避するのに十分な低さであることが望ましい。駆動電圧を約２００〜２５０ミリボルト（ｍＶ）に制限することによって、半導体接合をオンにしなくても、回路基板のショート・テストを実施することが可能になる。デジタル・ドライバ３０２は、こうした精確な電圧信号を発生することができる。望ましい実施例の場合、この精確な電圧信号の振幅は、１Ｖ／ｎｓ（ボルト／ナノ秒）のエッジ速度で、２００ｍＶである。
【００２２】
テスト・チャネルは、下記のように動作する。アナログ信号を利用して、ＤＵＴをテストすべき場合には、埋め込み式コンピュータ１０６は、デジタル・ドライバ３０２をＤＵＴから分離するため、ＤＵＴリレー３０６を開く。この結果、アナログ計器は、計器ＭＵＸ２０４及びチャネルＭＵＸ２０８を介して、高ライン２１１または低ライン２１０に信号を送り出すことが可能になる。高ライン２１１及び低ライン２１０の信号に従って、高リレー３１２または低リレー３１０が、高ライン２１１または低ライン２１０をＤＵＴのノードに接続する。
【００２３】
望ましい実施例では、アナログ・テストではなく、デジタル・テストを実施する。デジタル・テストは、テスト・ヘッド１０５の埋め込み式コンピュータ１０６がデジタル・ドライバ３０２からテスト信号を発生させることによって実施される。ＤＵＴのノードにテスト信号を送るべき場合には、埋め込み式コンピュータ１０６は、ＤＵＴリレーを閉じる。埋め込み式コンピュータは、また、高リレー３１２を開いて、ＤＵＴのノードに対してアナログ信号の送信がないことを保証する。ＤＵＴのノードが、テスト・アルゴリズムが時折要求する、接地を必要とする場合、埋め込み式コンピュータは、アース・リレー３０８を閉じることによって、ノードを接地する。望ましい実施例の場合、ＤＵＴを接地するためには、低リレー３１０も閉じなければならない。本発明の代替実施例では、ＤＵＴの接地のために、低リレー３１０を閉じる必要がない。
【００２４】
本発明の望ましい実施例におけるデジタル・ドライバ３０２は、２つの高速アナログ・スイッチを備えた電圧源としてモデル化することができる。本発明の望ましい実施例では、高速カッド（ｑｕａｄ）単極単投ＣＯＭＳアナログ・スイッチである、型式番号ＨＩ２０１ＨＳのＨａｒｒｉｓスイッチを利用する。望ましい実施例の場合、デジタル・ドライバ３０２は、約６０Ωの出力インピーダンスを備えている。デジタル・ドライバ３０２は、出力インピーダンスと、ＤＵＴにおいてテストされる非接地インピーダンスとの間に分圧器を設けるため、非ゼロ出力インピーダンスを備えることが望ましい。望ましい実施例の場合、出力インピーダンスは、スイッチ及び直列抵抗器のオン・インピーダンスから構成される。ドライバ３０２の視点から、受信機３０４は、ノードと並列に配置される。従って、受信機は、ドライバの出力インピーダンスの端子間における電圧降下後の、ノード電圧を測定する位置にある。
【００２５】
受信機３０４の目的は、ドライバから出力された電圧信号を受信することにある。受信機に対する入力電圧は、ドライバの出力インピーダンスの両端間における電圧降下によって低下した、ドライバ３０２によって発生した電圧である。これは、ノードとアース間の電圧に相当する。受信機３０４は、受信機によって引き出される電流量を最小限に抑えるため、高入力インピーダンスを備えることが望ましい。ショートしきい値抵抗Ｒｓの定義によれば、ノードのインピーダンスが、このしきい値インピーダンス未満になると、そのノードは、短絡していると分類されることになる。ショートしきい値抵抗Ｒｓの典型的な値は、２０Ωである。しきい値電圧は、受信機においてＶＴＨにセットされる。これは、ノード・インピーダンスがショートしきい値インピーダンスＲｓに等しい場合に、受信機の入力に生じることになる電圧を表している。ＶＴＨは、式（１）に示す公式を利用して計算される。
【００２６】
望ましい実施例において、ＶＤＨは、２００ｍＶに等しく、Ｒｓは、２０Ωに等しく、ＲＤは、６０Ωに等しい。従って、式（１）を利用すると、ＶＴＨは、５０ｍＶに等しくなる。この意味するところは、テスト時に、受信機の入力電圧がＶＴＨすなわち５０ｍＶ未満になると、ノードは、アースに対して短絡しているとみなされるということである。
【００２７】
【数１】
図３に示すように、デジタル・ドライバ３０２の出力及びデジタル受信機３０４に対する入力は、両方とも、ＤＵＴリレー３０６に結合されている。ＤＵＴリレー３０６は、ドライバ３０２及び受信機３０４をＤＵＴ３１４のノードに選択的に接続するための手段を提供する。代替実施例の場合、トライ・ステート・ドライバがドライバ３０２に取って代わることが可能である。ドライバ３０２を除去すると、ＤＵＴリレーは、もはや不要になる。トライ・ステート・ドライバを回路状態にセットすることは、ＤＵＴリレーを開くことに相当する。
【００２９】
以下は、テスト・チャネル２１２がいかに機能するかの一例である。テストすべきノードの選択が行われる。このテストでは、ノードがアースに対して短絡しているか否かの判定が行われる。ノードに対してアナログ信号の送信がないことを保証するため、高リレー３１２が開かれる。埋め込み式コンピュータ１０６は、ＤＵＴリレー３０６に対して閉じるように命令する。これによって、デジタル・ドライバ３０２及びデジタル受信機３０４がＤＵＴのノードに接続される。次に、埋め込み式コンピュータ１０６は、デジタル・ドライバ３０２に命じて、ショート・テスト信号を発生させる。望ましい実施例の場合、これには、低電圧信号ＶＤＬを発生し、次に、高電圧信号ＶＤＨを発生することが必要である。整定時間が経過すると、受信機は、その入力における電圧を測定する。ノードがアースに対して短絡している場合、すなわち、受信機の入力とアースの間のインピーダンスが、しきい値インピーダンスＲｓ未満の場合、受信機の電圧は、しきい値電圧ＶＴＨ未満になるはずである。こうなるのは、出力がアースに対して接続されている場合、電圧の大部分が、デジタル・ドライバの出力インピーダンスの両端間において降下するためである。ＤＵＴのノードがアースに対して短絡していなければ、デジタル・ドライバの出力インピーダンスの両端間における電圧降下は、デジタル受信機３０４を低にトリップさせるほど大きくはなく、ノードがアースに対して短絡していないことが表示される。
【００３０】
本発明の精度を最高にするため、デジタル受信機３０４のヒステリシス値は、ショート・テストに備えて、最小に（できれば、ゼロに）するのが望ましい。デジタル・ドライバ３０２は、受信機入力電圧がＶＴＨを行き過ぎるようにさせることが可能な、高速のエッジ速度を有している。この行き過ぎが生じる場合、システムのヒステリシスが重要になる。テスト時、ノードがアースに対して短絡していない場合、受信機の入力における電圧は、ＶＴＨを超えることになる。一般的な受信機のヒステリシス値は、７５ｍＶである。従って、受信機が高状態にトリップすると、ショートが存在するということを受信機に認識させるため、受信機に−２５ｍＶ（５０ｍＶ−７５ｍＶ）の電圧を加えて、７５ｍＶのヒステリシスを補償しなければならない。ノード間のインピーダンスが０Ωの場合、短絡によって電圧がゼロになるのが最適である。理想の（理論的）ショートでさえ、７５ｍＶのヒステリシスを克服するのに十分な低さの受信機電圧は得られない。従って、受信機のエラーを減らすためには、ヒステリシスを最小限に抑えなければならない。
【００３１】
望ましい実施例では、ヒステリシスのプログラム可能な受信機を利用する。ショートのテスト時には、ヒステリシスは、ゼロにセットされる。本発明の望ましい実施例では、型式番号ＥＬ２２５２ＣＭのＥＬＡＮＴＥＣ Ｄｕａｌ ５０ＭＨＺ受信機を受信機３０４として利用する。これは、さまざまなタイプの集積チップ及び回路基板テストに利用される、標準的な既製品のピン受信機である。この受信機３０４は、ヒステリシス制御入力を備えている。このヒステリシスは、ドライバ３０２に用いられる４つの高速アナログ・スイッチの１つを通じて、受信機のヒステリシス制御入力ラインを接地することによって、ゼロにセットされる。
【００３２】
ドライバ３０２及び受信機３０４は、両方とも、本発明の働きを正確なものにするため、精密に較正しなければならない。この較正が必要なのは、本発明が低信号電圧を利用するためである。こうした定電圧は、（１）回路基板の半導体接合がオンにならないことを保証するため、（２）受信機３０４が駆動電圧に左右される、その入力の電圧を測定しなければならず、従って、ドライバ３０２による信号エラーは、受信機３０４の精度に影響を及ぼすためといったいくつかの理由から、ドライバによって精確に発生しなければならない。受信機３０４は、精確にＶＴＨでトリップすることを保証するため、精確に較正しなければならない。受信機は、小振幅の信号電圧を測定するので、電圧較正エラーは、わずかであっても、ＶＴＨのかなりのパーセンテージを占めるエラーになる可能性がある。本発明においてドライバ３０２及び受信機３０４の較正に利用される技法については、後述する。
【００３３】
ＨＰＦＴＳ４０ファンクション・テスト・システムの場合、ヒューレット・パッカード社は標準的な較正方法を有している。この標準的な較正方法では、ドライバ及び受信機を調整して、動作電圧の全範囲にわたってエラーの補償を行う。すなわち、ショート・テストと全電圧回路基板テストの両方において遭遇する電圧に対してである。ドライバの較正は、ドライバの出力電圧を１２ボルト（Ｖ）になるように、次に、−１２Ｖになるようにセットすることによって、実施される。利得及びオフセットは、測定電圧から計算される。ドライバは、この電圧範囲全体にわたって線形に動作するので、較正は、簡単な計算になる。
【００３４】
望ましい実施例における受信機の較正は、受信機に直流電圧源を印加することによって実施される。受信機のヒステリシスは、較正前にゼロにセットする必要はない。受信機ＶＴＨの基準高電圧を較正するため、入力電圧は、「受信機の低」状態が保証されるように、ヒステリシスの範囲を下回る、低に駆動される。次に、電圧を漸次上昇させることによって、受信機がトリップする電圧が求められる。次に、利得及びオフセットが計算される。
【００３５】
受信機の基準低電圧を較正するため、逆の技法が実施される。すなわち、受信機は、ヒステリシスの範囲外の、高に駆動される。次に、受信機がトリップするまで、電圧が漸次低下させられる。次に、利得及びオフセットの計算が行われる。基準高電圧のテスト前に、低に駆動し、基準低電圧のテスト前に、高に駆動することによって、ヒステリシスが処理されるので、この較正は、ヒステリシスがゼロにセットされていても正確である。利得及びオフセット値を利用して、受信機のトリップ・ポイント、すなわち、ＶＴＨへのしきい値電圧がプログラムされる。
【００３６】
信号ラインのノイズは、受信機３０４にとって問題になる可能性がある。従って、受信機３０４は、受信機の入力におけるノイズを最小限に抑えるため、ドライバ３０２に近接して配置される。
【００３７】
とりわけ、各ノードをテスト・チャネルに結合する、本発明のアーキテクチャには、電圧入力及びヒステリシスに対して、全てのテスト・チャネルを別個にプログラム可能にすることができるという点がある。これによって、テストにフレキシビリティを持たせることが可能になる。例えば、テスト・エンジニアは、いくつかのノードについてはショート・テストを実施しないことを決定することができる。代わりに、テスト・エンジニアは、これらのノードにバイアスをかけたり、あるいは、回路基板の設計が同時テストの正確な実施を可能にする場合には、他のテストを同時に実施することも可能である。
【００３８】
図４には、ＤＡＣ４０２がドライバ３０２の代わりに用いられた場合の、本発明の環境の一例が示されている。ＤＡＣは、ドライバ３０２に物理的に取って代わるものではなく、ＤＡＣは、テスト・ヘッド１０５の計器領域１０８に配置される。ＤＡＣ４０２は、例えば、分路インピーダンスのようなインピーダンスと並列な、電流源の働きをする。望ましい実施例の場合、出力インピーダンスは、２０Ωである。このインピーダンスが選択されるのは、本発明において、エラーを最小限に抑えるために選択された典型的なショートしきい値インピーダンスに等しいためである。このインピーダンスは、分路によって設けることもできるし、あるいは、ＤＡＣの出力に抵抗器を直列に追加することも可能である。ショートしきい値は、ＶＴＨの変更によって修正することが可能である（上記式（１）を参照されたい）。ＤＡＣ４０２の高及び低出力信号は、計器ＭＵＸ２０４に結合される。図２に示すように、計器ＭＵＸ２０４の出力は、チャネルＭＵＸ２０８に入力される。チャネルＭＵＸ２０８の出力は、高リレー３１２を介して、ＤＵＴに、及び、閉じると、ＤＡＣのアース基準になるアース・リレー３０８に送られる。アース・リレー３０８は、チャネルＭＵＸ２０８の低出力に結合して、ＤＡＣに隣接して接地される信号よりＤＵＴに近い接地を可能にすることも可能である。図３の状況のように、受信機３０４は、ＤＵＴリレー３１２を介して、ＤＵＴのノードに結合される。
【００３９】
図５に示すように、ＤＡＣ４０２のＴｈｅｖｅｎｉｎ等価回路５０２、すなわち、抵抗器と直列をなす電圧源を利用することも可能である。図４及び図５の両方とも、計器４０２または５０２において、あるいは、計器ＭＵＸ２０４、チャネルＭＵＸ２０８、及び、アース・リレー３０８を利用して、アースに接続することが可能である。
【００４０】
図６Ａ〜Ｆには、本発明のテスト方法が示されている。図６に詳細が示された手順を開始する前に、しきい値がセットされる。これらの値は、図３に示すハードウェアに基づくものである。ドライバ３０２は、「高に駆動する」及び「低に駆動する」能力を備えている。これによって、ノードのショート、オープン、及び、相互接続テストが可能になる。望ましい実施例の場合、ドライバの駆動高電圧ＶＤＨは、２００ｍＶである。この値は、わずかに変更することが可能であるが、前述のように、ＤＵＴリレー３０６が閉じる際の駆動高電圧によって、回路基板におけるコンポーネントの半導体接合がオンにならないことを保証するように、取り計らう必要がある。駆動低電圧ＶＤＬは、（ＶＴＨ−１．０Ｖ）にセットされる。ＶＴＨは、しきい値電圧であり、式（１）に示す公式によって決定される。上述のように、ノードがアースに対して短絡しているか否か、あるいは、別のノードに対して短絡しているか否かを確認するため、式（１）において、ＶＴＨは、受信機の電圧と比較される。式（１）において、Ｒｓは、ショートしきい値インピーダンスである。ノードとアース間または相互接続されたノード間のインピーダンスは、ショートとみなすのに、０Ωである必要はない。本発明の場合、Ｒｓは、一般に２０Ωにセットされる。この意味するところは、ノードとアース間または２つのノード間におけるインピーダンスが、２０Ω未満になる場合、ショートとみなされるということである。ＲＤは、ドライバ３０２の出力インピーダンスである。
【００４１】
図６Ａに示すように、ステップ６０２において、回路基板の全てのノードが分類される。分類は、ユーザが入力することもできるし、回路基板のＣＡＤ／ＣＡＭ設計データ・ベースを与えられたコンピュータが決定することもできるし、あるいは、学習アルゴリズムを通じて自動テスタが学習することも可能である。この分類は、回路基板の設計に基づくものであり、回路基板の全てのノードを３つの分類の１つにグループ化することが必要になる。ノードの分類は、ホスト・コンピュータのノード分類ライブラリまたはピン分類ライブラリ、または、別の便利な記憶場所に記憶される。
【００４２】
第１の分類は、ノードまたはノード・グループがアースに対して短絡しているということである。この分類要件は、アースに対する所与のノードのインピーダンスが、既定のしきい値インピーダンスＲｓ未満でなければならないということである。望ましい実施例の場合、このしきい値インピーダンスは、２０Ωである。第２の分類は、ノード・グループが、互いに相互接続されているということである。この分類要件は、グループ内の全ノードが、互いに短絡していなければならず、アースに対して短絡していてはならないということである。前述のように、ノード間のインピーダンスは、０Ωである必要はなく、本発明の場合、一般に、２０Ωにセットされる、既定のしきい値インピーダンス未満でありさえすればよい。第３の分類は、特定のノードが分離されていることである。ノードを分離するには、ノードが他のノードまたはアースに対して短絡しないようにしなければならない。全てのノードが、３つの分類の１つに当てはまることになる。しかし、ノードまたはノード・グループを２つ以上に分類することが可能な状況が生じることもあり得る。ステップ６０２は、ドライバ３０２がノードに電圧を印加する前に実施される。
【００４３】
初期設定ステップ６０４では、ドライバ３０２及び受信機３０３のセット・アップを行う。さらに、全てのアース・リレー３０８及び低リレー３１０を閉じる。全てのアース・リレー３０８及び低リレー３１０を閉じることによって、全てのノードがアースに接続される。ステップ６０６では、ステップ６０２でいっしょに分類されたノード・グループが、テスト・グループとして選択される。ステップ６０８において、テスト・グループがアースに対して短絡しているものと分類されると、ステップ６１０において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｂには、ステップ６１０が示されているが、詳細に後述する。ステップ６１２において、テスト・グループが互いに相互接続されているものと分類されると、ステップ６１４において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｃには、ステップ６１４が示されているが、詳細に後述する。テスト・グループが分離されたものと分類されると、ステップ６１６において、テスト・グループをテストして、こうした分類が物理的に正確であるか否かが判定される。図６Ｅ及び図６Ｆには、ステップ６１６が示されているが、詳細に後述する。あるテスト・グループの全ノードについて、適合するテストが完了すると、ステップ６１８における判定によって、それ以上、テスト・グループが残っていないということになるまで、ステップ６０６で、別のテスト・グループの選択が行われる。全テスト・グループのテストが済むと、ステップ６２０において、テストが終了する。
【００４４】
テスト・グループにおける全てのノードが、アースに対して結合されている、すなわち、短絡しているか否かを判定するテスト６１０については、図６Ｂにおいてさらに詳細に示されている。望ましい実施例の場合、プログラム制御は、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッドの埋め込み式パーソナル・コンピュータ１０６に移行する。ステップ６２２において、全てのノード（テスト・グループに含まれないノードであっても）に対するアース・リレーを開く。
【００４５】
次に、テスト・グループの各ノード毎に、ステップ６２６〜６３４が実施される。テスト・グループ内の各ノードが別個にテストされることを保証する任意の技法を利用することが可能である。望ましい実施例の場合、カウンタ（ｉ）が利用される。テスト・グループ内に（Ｎ＋１）のノードが存在する場合、ステップ６２４において、カウンタ（ｉ）は、ゼロにセットされ、ステップ６３８において、各ノードのテスト毎に、インクリメントする。ステップ６２６において、選択ノード、すなわち、ノード（ｉ）のために、ＤＵＴリレー３０６が閉じる。
【００４６】
次に、ステップ６２８において、ショート・テストが実施される。本発明の望ましい実施例の場合、ショート・テストには、ノード（ｉ）を低に駆動し、次に、ノード（ｉ）を高に駆動することが必要である。ノード電圧は、受信機が読み取る前に、整定させることが可能である。整定時間は、ノード（ｉ）のインピーダンス・容量時間定数（ＲＣ）によって決まる。ステップ６３０において、受信機電圧ＶＲが所定のしきい値電圧ＶＴＨと比較される。受信機電圧ＶＲが所定のしきい値電圧ＶＴＨを超える場合、ノード（ｉ）はアースに対して短絡していない。従って、このノードに関するテストは失敗し、即座に、エラー表示を戻すか、あるいは、エラーを累算し、ステップ６３２に示すように、テストの完了時に、戻すことが可能である。ステップ６３４において、ノード（ｉ）のためにＤＵＴリレー３０６を開き、ステップ６３６で示すように、さらにノードが存在する場合、ステップ６３８において、別のノードが選択され、（ｉ）がインクリメントする。
【００４７】
全ノードのテストが済むと、望ましい実施例では、ステップ３４０において、全ノードに対するアース・リレー３０８を閉じ、該システムをテスト・ルーチンの呼び出し時と同じ状態のままにする。ステップ６３２において、エラーが累算される場合、ステップ６４２において、エラーが戻される。次に、制御がホスト・コンピュータに戻され、ステップ６１８で示すように、別のテスト・グループが選択される。
【００４８】
図６Ｃ及び図６Ｄには、テスト・グループの全ノードが相互接続されているか否かの判定を行うためのテスト６１４が、詳細に示されている。ステップ６４４において、全てのノードに対するアース・リレーを開く。望ましい実施例の場合、プログラム制御は、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッド１０５における埋め込み式パーソナル・コンピュータに移行する。テスト・グループには、（Ｎ＋１）のノードが存在する。ステップ６４６及び６４８において、一次ノード及び二次ノードがテスト・グループから選択される。これら２つのステップでは、また、最終的に、テスト・グループの各ノードを選択し、ステップ６５０〜６６２において、テスト・グループの他の全てのノードに対して、確実にテストすることができるように、２つのカウンタ「ｉ」及び「ｊ」がセットされる。精度を損なうことなく、同じ結果を実現する任意の技法を代用することも可能である。
【００４９】
ステップ６５０において、一次ノードである、ノード（ｉ）に対するＤＵＴリレー３０６を閉じる。次に、ステップ６５１において、ショート・テストが実施される。望ましい実施例において利用されるテストについては、既にステップ６２８において詳述した。ステップ６５２における判定によって、ＶＲがＶＴＨ未満ということになれば、ノード（ｉ）は、アースに対して短絡している。ステップ６５３では、エラー表示が行われる。ステップ６６３において、新しい一次ノードが選択され、（ｉ）がインクリメントする。ステップ６５２における判定によって、ＶＲがＶＴＨ以上であれば、ステップ６５４において、ノード（ｊ）に対するアース・リレー３０８を閉じる。次に、ステップ６５５において、ノード（ｉ）に関するショート・テストが実施される。ステップ６５６における判定によって、ＶＲがＶＴＨを超えるということになれば、ノード（ｉ）は、ノード（ｊ）に対して短絡していない。即座に、エラー表示を戻すこともできるし、あるいは、エラーを累算して、ステップ６５７に示すように、テストの完了時に戻すことも可能である。
【００５０】
ステップ６５８において、ノード（ｊ）に対するアース・リレー３０８を開く。ステップ６５９において、一次ノードに対してテストすべき二次ノードが残っているか否かの判定が行われる。まだ二次ノードが残っている場合には、ステップ６６０において、１つが選択され、カウンタ（ｊ）がインクリメントする。選択された一次ノードに関して残っている二次ノードがなくなるまで、ステップ６５０〜６５９が繰り返される。選択された一次ノードに関して残っている二次ノードがなくなると、ステップ６６１において、ノード（ｉ）に対するＤＵＴリレー３０６を開く。ステップ６６２において、テスト・グループの他の全てのノードに関してテストを終えていないノードが、テスト・グループ内に残っているか否かの判定が行われる。こうしたノードがあれば、ステップ６６３において、１つが一次ノードとして選択され、こうしたノードが残っていなくなるまで、ステップ６４８〜６６２が繰り返される。一次ノードが残っていなくなると、ステップ６６４において、全ノードに対するアース・リレー３０８を閉じ、ステップ６６５に示すように、戻されなかったエラーが、戻される。この後、制御がホスト・コンピュータ１０２に戻され、ステップ６１８に示すように、別のテスト・グループの選択が行われる。
【００５１】
図６Ｅ及び図６Ｆには、テスト・グループ内の全ノードが他の全てのノード（テスト・グループ６１６外のノードであっても）から分離されているか否かを判定するためのテストが、さらに詳細に示されている。望ましい実施例の場合、プログラム制御が、ホスト・コンピュータ１０２から図１の遠隔テスト・ヘッド１０５における埋め込み式パーソナル・コンピュータ１０６に移行する。テスト・グループには、（Ｎ＋１）のノードが存在する。ステップ６７０において、ノードの１つである、ノード（ｉ）が選択される。ステップ６７１において、ノード（ｉ）に対するアース・リレー３０８を開く。他の全てのアース・リレーは、閉じたままである。ステップ６７２において、ノード（ｉ）に対するＤＵＴリレー３０６を閉じる。他の全てのＤＵＴリレーは、開いたままである。ステップ６７３において、ショート・テストが実施される。ステップ６２８において、望ましい実施例において用いられるショート・テストがさらに詳細に示されている。
【００５２】
受信機電圧が、しきい値電圧を超えると、ノード（ｉ）は、分離されている。ステップ６７４における判定によって、ノード（ｉ）が分離されているということになると、該システムは、ノード（ｉ）に関連したテスト・チャネルのリレーをリセットする。リセットは、ステップ６９１〜６９２において、テスト・チャネルのＤＵＴリレー３０６を開き、テスト・チャネルのアース・リレー３０８を閉じることによって行われる。リレーのリセット後、ステップ６９４における判定によって、テストを受けていないノードがまだ残っている場合には、ステップ６９５において、テスト・グループから別のノードが選択され、（ｉ）がインクリメントする。
【００５３】
ステップ６７４における判定によって、受信機電圧が、しきい値電圧未満ということになると、ステップ６７５において、全てのアース・リレーを開き、ステップ６７６において、ショート・テストが実施される。ステップ６７７における判定によって、受信機電圧がしきい値電圧未満ということになると、ノード（ｉ）をアースに対して短絡させ、ステップ６７８において、こうしたエラー表示が報告されるか、あるいは、記録される。ステップ６７８が済むと、ステップ６９１において、ノード（ｉ）に関連したテスト・チャネルのＤＵＴリレーを開き、ステップ６９２において、全てのノードに対するアース・リレーを閉じ、ステップ６９４における判定によって、テスト・グループにまだノードが残っている場合には、ステップ６９５において、別のノードが選択される。
【００５４】
ステップ６７７において、テスト・ヘッドの判定によって、受信機電圧がしきい値電圧を超えるということになると、少なくとも１つのノードが、ノード（ｉ）に対して短絡している。ステップ６７９〜６８５には、問題のノードを分離する手順が示されている。ステップ６７９において、ノード（ｉ）を除く全てのノードが２つの部分集合に分割される。ステップ６８０において、これらの部分集合から作業部分集合が選択される。ステップ６８１において、テスト・ヘッドは、ノード（ｉ）が作業部分集合に対して短絡しているか否かを判定する。ステップ６８１は、作業部分集合の全ノードに対するアース・リレーを閉じることと、該部分集合に含まれない全ノードに対するアース・リレー３０８を開くことと、ノード（ｉ）に対するショート・テストを行うことから構成される。受信機電圧がしきい値電圧未満の場合、ノード（ｉ）は、作業部分集合に対して短絡している。次に、ステップ６８３において、作業部分集合に含まれるノードが１つだけでない限り、作業部分集合自体が、新しい部分集合に分割される。これら２つの新しい部分集合は、最初の部分集合、すなわち、親のレベルより１レベル低いことを特徴としている。ステップ６８０において、新しい部分集合の１つが、作業部分集合として選択される。ステップ６８１において、テスト・ヘッドは、ノード（ｉ）が新しい作業部分集合に対して短絡しているか否かを判定する。ノード（ｉ）が該作業部分集合に対して短絡している場合、作業部分集合は、再び、分割され、ステップ６８２における判定によって、作業部分集合に含まれるノードが１つだけになるまで、ノード（ｉ）に対するショートのテストが施される。この時点で、作業グループ内の単独のノードが、ノード（ｉ）に対して短絡していることが分かる。ステップ６８４において、この影響に対するエラー表示が行われる。
【００５５】
ステップ６８５の判定で、全ての部分集合のテストが済んだわけではないということになれば、ステップ６８０において、最低レベルの部分集合が作業部分集合として選択され、全ての部分集合のチェックが済むまで、プロセスが繰り返される。「親」の部分集合がノード（ｉ）に対して短絡していても、同じレベルにおける両方の部分集合がノード（ｉ）に対して短絡していない可能性がある。この状況は、ファントム・ショートとして知られている。本発明の望ましい実施例の場合、ファントム・ショートは報告されない。しかし、ステップ６７９〜６８５の部分集合分割法と同様のプロセスを利用して、ファントム・ショートの分離テストを実施することができる。こうしたファントム・ショート分離テストは、ステップ６８９において、すなわち、ステップ６８５において、全ての部分集合のテストが済んだと判定された後で、実施することが可能である。解説の２進チョップ・アルゴリズムの代わりに、他の探索またはチョップ・アルゴリズムを用いることも可能である。
【００５６】
全部分集合のテストが済むと、ステップ６９１〜６９２において、全てのアース・リレーを閉じ、ノード（ｉ）に対するＤＵＴリレーを開く。テスト・グループ内の全ノードについて、ステップ６７１〜６９２が繰り返される。ステップ６９４における判定によって、テスト・グループの全ノードのテストが済んだということになると、まだ戻されていない場合、全てのエラーがホスト・コンピュータ１０２に戻される。次に、制御がホスト・コンピュータ１０２に戻り、ステップ６１８に示すように、別のテスト・グループの選択が行われる。全てのテスト・グループの選択及びテストが済むと、ステップ６２０に示すように、テストが完了する。
【００５７】
特に、望ましい実施例に関連して、本発明を例示し、解説してきたが、当該技術の熟練者には明らかなように、本発明の精神及び範囲を逸脱することなく、その形式及び細部に各種変更を施すことが可能である。
【００５８】
以上、本発明の実施例について詳述したが、以下、本発明の各実施例毎に列挙する。
【実施例１】
それぞれ、回路基板のノードと結合するように構成されており、
既知の出力インピーダンスを有し、短絡に対応するように、既に設定されているインピーダンスの駆動時に、前記出力インピーダンスの両端間で電圧が大幅に降下するデジタル・テスト信号を発生するための駆動手段と、
前記駆動手段の出力を回路基板のノードに電気的に接続するための接続手段と、
ノードに結合され、前記接続手段をアースに選択的に結合するスイッチ手段と、
前記接続手段に電気的に接続されて、前記ノードの電圧の大きさをモニターし、前記テスト信号が前記インピーダンスの両端間において大幅に降下し、前記ノード電圧が、前記ノードがアースに対して短絡していることを表すしきい値未満になると、これを表示するための受信手段と、
テスト・チャネルに結合されて、選択されたテスト・チャネルの駆動手段によって、デジタル・テスト信号が選択されたノードに加えられるようにし、前記受信手段のモニターを行うための制御手段と、
を具備する、複数のテスト・チャネルから構成される、回路基板におけるショートのテスト・システム。
【実施例２】
前記受信手段のヒステリシス値がゼロであることを特徴とする、実施例１に記載のテスト・システム。
【実施例３】
前記デジタル・テスト信号の値が可変であり、広範囲にわたるプログラマビリティを備えていることを特徴とする、実施例１に記載のテスト・システム。
【実施例４】
前記駆動手段が、デジタル・アナログ変換器であることを特徴とする、実施例１に記載のテスト・システム。
【実施例５】
前記制御手段が、
前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値を超えると、前記第１の選択ノードがアースに結合されていないことを表示するための手段を具備した、
選択されたテスト・グループのノードが、全て、アースに結合されたか否かを判定するための手段から構成されることを特徴とする、
実施例１に記載のテスト・システム。
【実施例６】
前記制御手段に、さらに、
前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記各スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値未満になると、前記第１の選択ノードがアースに結合されていることを表示するための手段と、
前記スイッチ手段に結合されて、第２の選択ノードに関連したスイッチ手段を開くための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が前記しきい値を超えると、前記第１の選択ノードが、前記第２の選択ノードに結合されていないことを表示するための手段を具備した、
テスト・グループのノードが、全て、互いに結合されているか否かを判定するための手段が設けられていることを特徴とする、
実施例１に記載のテスト・システム。
【実施例７】
前記制御手段に、さらに、
前記各スイッチ手段に結合されて、前記各スイッチ手段を開くための手段と、前記駆動手段に結合されて、第１の選択ノードに関連した選択駆動手段によって、ショート・テスト信号が生じるようにするための手段と、
前記受信手段に応答し、前記第１の選択ノード電圧が、前記しきい値未満になると、前記第１の選択ノードがアースに結合されていることを表示するための手段と、
前記受信手段に結合され、前記受信機の入力信号値が、所定のしきい値を超えると、前記第１の選択ノードが、前記テスト・グループのどのノードに対して短絡しているかを判定するための手段を具備した、
あるテスト・ノードが、他の全てのノードから分離されているか否かを判定するための手段が設けられていることを特徴とする、
実施例１に記載のテスト・システム。
【実施例８】
それぞれ、デジタル・ドライバ、デジタル受信機、アース・スイッチ、及び、回路基板上の複数のノードの１つと接触するように構成されたテスト・プローブを備える、複数のテスト・チャネルを具備した自動テスト・システムを利用して、回路基板の複数のノードの相互接続についてテストするための方法において、
（１）各デジタル・ドライバ毎に較正を施して、第１の所定の信号電圧が精確に出力されるようにするステップと、
（２）各デジタル受信機毎に較正を施して、第２の所定の信号電圧を受信すると、これを表示するようにするステップと、
（３）（ａ）テストのため、複数のノードの１つを選択するステップと、
（ｂ）ノード分類ライブラリから前記選択ノードの意図する相互接続を識別するステップと、
（ｃ）前記ノードがアースに対して短絡しているものとして分類されている場合、
（ｉ）第１のノードと第１のテスト・チャネルのテスト・プローブを接触させるステップと、
（ｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、前記第１のノードに前記第１の所定の信号電圧を印加するステップと、
（ｉｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに短絡していないことを表示しているか否かを確認するステップから構成される、
前記選択ノードに対するアース・テストを実施するステップから構成される、テスト方法。
【実施例９】
さらに、ステップ（３）の前に、
（２．１）デジタル受信機のヒステリシス値を最小限に抑えるステップが含まれることを特徴とする、
実施例８に記載のテスト方法。
【実施例１０】
前記ステップ（３）の相互接続テストに、さらに、
（ｄ）ノード分類ライブラリからテスト・グループを選択するステップと、
（ｅ）前記テスト・グループのノードが、全て、互いに接続されているものとして分類されている場合には、
（ｉ）前記テスト・グループの各ノードと、複数のテスト・チャネルからのコネクタを接触させるステップと、
（ｉｉ）各テスト・チャネルのアース・スイッチを開くステップと、
（ｉｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を第１のノードに加えるステップと、
（ｉｖ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認し、ステップ（ｉｘ）に進んで、該受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認するステップと、
（ｖ）前記テスト・グループの第２のノードに接触する、第２のテスト・チャネルのアース・スイッチを閉じるステップと、
（ｖｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノード及び前記第２のノードが互いに短絡していないことを表示しているか否かを確認するステップと、
（ｖｉｉｉ）前記第２のテスト・チャネルのアース・スイッチを開くステップと、
（ｉｘ）前記テスト・グループにおける第１のノードと第２のノードの全ての組み合わせについて、ステップ（ｅ）（ｉｉ）〜（ｅ）（ｖｉｉｉ）を繰り返すステップから構成される、
前記テスト・グループのノードに対する接続テストを実施するステップが含まれていることを特徴とする、
実施例８に記載のテスト方法。
【実施例１１】
前記ステップ（３）の相互接続テストに、さらに、
（ｄ）ノード分類ライブラリからテスト・グループを選択するステップと、
（ｅ）前記テスト・グループが、他の全てのノードから分離されたノードから構成されるものと分類されている場合には、
（ｉ）前記テスト・グループの各ノードと、複数のテスト・チャネルからのコネクタを接触させるステップと、
（ｉｉ）各テスト・チャネルのアース・スイッチを開くステップと、
（ｉｉｉ）複数のテスト・チャネルのアース・スイッチを閉じるステップと、
（ｉｖ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードが複数のノードから分離されていることを表示しているか否かを確認し、ステップ（ｅ）（ｘ）に進んで、該デジタル信号受信機が、前記第１のノードが複数のノードから分離されていることを表示しているか否かを確認するステップと、
（ｖｉ）複数のテスト・チャネルのアース・スイッチを開くステップと、
（ｖｉｉ）前記第１のテスト・チャネルのデジタル・ドライバを介して、精確なテスト信号を前記第１のノードに加えるステップと、
（ｖｉｉｉ）前記第１のテスト・チャネルのデジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認し、ステップ（ｅ）（ｘ）に進んで、該デジタル信号受信機が、前記第１のノードがアースに対して短絡していることを表示しているか否かを確認するステップと、
（ｉｘ）前記第１のノードが複数のノードのうちの１つ以上と短絡しているか否かを確認するステップと、
（ｘ）前記テスト・グループの全てのノードについて、ステップ（ｅ）（ｉ）〜（ｅ）（ｉｘ）を繰り返すステップから構成される、
前記テスト・グループに対する分離テストを実施ステップが含まれることを特徴とする、
実施例８に記載のテスト方法。
【００５９】
【発明の効果】
以上説明したように、本発明を用いることにより、相互接続テストを、高スループット、低電力で行なうことができる。また、特殊装置を必要とせず、かつ、従来のアナログ・テスト・システムに関する精度を維持することができる。
【図面の簡単な説明】
【図１】本発明を取り入れたシステムの図である。
【図２】本発明のテスト・ヘッドのさらに詳細な図である。
【図３】本発明のテスト・チャネルの詳細図である。
【図４】本発明において、電流デジタル・アナログ変換器がドライバとして用いられる場合の、テスト・ヘッドの詳細図である。
【図５】本発明においてドライバとして用いられる、Ｔｈｅｖｅｎｉｎ等価電圧源の図である。
【図６Ａ】本発明のテスト方法の流れ図である。
【図６Ｂ】本発明のテスト方法の流れ図である。
【図６Ｃ】本発明のテスト方法の流れ図である。
【図６Ｄ】本発明のテスト方法の流れ図である。
【図６Ｅ】本発明のテスト方法の流れ図である。
【図６Ｆ】本発明のテスト方法の流れ図である。
【符号の説明】
１０２；ホスト・コンピュータ
１０４：ＬＡＮ
１０５：テスト・ヘッド
１０６：埋め込み式コンピュータ
１０８：計器
１１２：ＭＵＸカード
１１６：電圧ピン・カード
Ａ１１８：ＤＵＴケーブル
２０２：計器ポート
２０３：高ライン
２０４：計器ＭＵＸカード
２０５：低ライン
２０６：計器バス
２０８：チャネルＭＵＸカード
２１０：ＤＵＴ低ライン
２１１：ＤＵＴ高ライン
３０２：デジタル・ドライバ
３０４：デジタル受信機
３０６：ＤＵＴリレー
３０８：アース・リレー
３１０：低リレー
３１２：高リレー
３１４：ＤＵＴ
Claims (7)
- 複数のテスト・チャネルを備える自動テストシステムを用いて複数のノードを有する回路基板におけるノード相互接続をテストする回路基板試験方法であって、複数のテスト・チャネルの各々は、第１の入力及び第１の出力を有するデジタル・ドライバと、第２の出力及び、第１の出力に結合される第２の入力を有するデジタル受信機と、第１の出力及び第２の入力に結合され、第１の出力及び第２の入力をアースに選択的に結合するように構成されたアース・スイッチと、第１の出力及び第２の入力に結合され、第１の出力及び第２の入力をノードに結合するように構成されたテスト・プローブとを備えており、前記方法が、
（１）複数のノードの各ノードを、各ノードの意図された相互接続に基づき１つ以上の部分集合に分類するステップであり、前記１つ以上の部分集合は、
（ａ）前記意図された相互接続がアースへの接続であるノードの第１の部分集合と、
（ｂ）前記意図された相互接続が複数のノードの少なくとも１つの他のノードへの接続であるノードの第２の部分集合と、
（ｃ）前記意図された相互接続がアースへの接続でも複数のノードの他のいずれかへの接続でもないノードの第３の部分集合と
を含むものである、前記分類するステップと、
（２）複数のテスト・ノード・グループのうちの１つを選択するステップと、前記テスト・ノード・グループの各々は、前記テスト・ノード・グループの各々における全部のノードが同一の意図された相互接続を有するように前記ノードの部分集合の１つと関連づけられており、
（３）前記関連づけられたノードの部分集合が第１のノードの部分集合である時には前記選択されたテスト・ノード・グループの全部のノードに対してアースに対するショート・テストを実行するステップと、
（４）前記関連づけられたノードの部分集合が第２のノードの部分集合である時には前記選択されたテスト・ノード・グループの前記ノードの全部のペアの組合せに対して接続テストを実行するステップと、
（５）前記関連づけられたノードの部分集合が第３のノードの部分集合である時には前記選択されたテスト・ノード・グループの全部のノードに対して分離テストを実行するステップと
を含む回路基板試験方法。 - （６）前記ステップ（３）の前に、複数のテスト・チャネルの各々を初期化するステップであり、前記初期化するステップは、
（ａ）回路基板への当該テスト信号の印加が回路基板に存在する半導体接合をオンにさせないように十分に低い電圧を有するテスト信号を出力するようにデジタル・ドライバを較正するステップと、
（ｂ）所定のしきい値電圧が第２の入力に生じた時を指示するようにデジタル受信機を較正するステップと
を含むものである、前記初期化するステップ
をさらに含むことを特徴とする請求項１記載の回路基板試験方法。 - 前記ステップ（３）の前記アースに対するショート・テストが、
（ａ）複数のノードの選択されたノードにデジタル・ドライバによってテスト信号を印加するステップと、
（ｂ）前記テスト信号の印加後、所定量の時間に、前記選択されたノードのノード電圧をデジタル受信機によって読取るステップと、
（ｃ）デジタル受信機によって前記ノード電圧を所定のしきい値電圧と比較するステップと、
（ｄ）前記ノード電圧としきい値電圧との前記比較に基づき、前記選択されたノードがアースに結合されていないことを指示するステップと
を含むことを特徴とする請求項１記載の回路基板試験方法。 - 前記所定量の時間が前記選択されたノードのインピーダンス・キャパシタンス時定数の関数である、請求項３記載の回路基板試験方法。
- 前記ステップ（４）の前記接続テストが、
（ａ）第１の選択されたノード及び第２の選択されたノードを、複数のテスト・チャネルのそれぞれ第１及び第２のテスト・チャネルに結合するステップと、
（ｂ）前記第１の選択されたノードがアースに接続されているかを判定するステップと、
（ｃ）前記第２の選択されたノードをアースに接続するステップと、
（ｄ）前記第１のテスト・チャネルのデジタル・ドライバによってテスト信号を前記第１の選択されたノードに印加するステップと、
（ｅ）前記第１の選択されたノード及び前記第２の選択されたノードが接続されているかを判定するためにステップ（ｂ）を繰り返すステップと
を含むことを特徴とする請求項１記載の回路基板試験方法。 - 前記ステップ（５）の前記分離テストが、
（ａ）前記選択されたテスト・ノード・グループの各ノードを前記複数のテスト・チャネルのいずれか１つに結合するステップと、
（ｂ）前記選択されたテスト・ノード・グループの残りの全部のノードを接地させる間に、前記第１の選択されたノードに結合された第１のテスト・チャネルのデジタル・ドライバによって前記第１の選択されたノードにテスト信号を印加するステップと、
（ｃ）前記第１の選択されたノードが前記選択されたテスト・ノード・グループの前記残りの全部のノードから分離されていることを前記第１のテスト・チャネルのデジタル受信機が指示するかどうかを判定するステップと、
（ｄ）前記第１の選択されたノードが分離されていないことをステップ（ｃ）が指示した場合に前記選択されたテスト・ノード・グループの前記残りの全部のノードをアースから分離する間にステップ（ｂ）及び（ｃ）を繰り返し、それによって前記ノードがアースに直接接続されているかどうかを判定するステップと、
（ｅ）前記選択されたノードがアースに直接短絡されていることをステップ（ｄ）が指示した場合に前記選択されたテスト・ノード・グループの前記ノードの 全部についてステップ（ａ）から（ｄ）を繰り返すステップと、
（ｆ）ノードが接続されている前記残りのノードの前記ノードの全部が識別されるまで、前記選択されたテスト・ノード・グループの前記残りの全部のノードのしだいに小さくなるグループについてステップ（ｄ）を繰り返すステップと
を含むことを特徴とする請求項１記載の回路基板試験方法。 - 前記分類がホスト・コンピュータに記憶されたノード分類ライブラリから得られる、請求項１記載の回路基板試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/114,592 US5504432A (en) | 1993-08-31 | 1993-08-31 | System and method for detecting short, opens and connected pins on a printed circuit board using automatic test equipment |
| US114,592 | 1993-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0783988A JPH0783988A (ja) | 1995-03-31 |
| JP3611603B2 true JP3611603B2 (ja) | 2005-01-19 |
Family
ID=22356197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23063794A Expired - Fee Related JP3611603B2 (ja) | 1993-08-31 | 1994-08-31 | 回路基板試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (5) | US5504432A (ja) |
| JP (1) | JP3611603B2 (ja) |
| DE (1) | DE4417573C2 (ja) |
| GB (1) | GB2281403B (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5422891A (en) * | 1993-07-23 | 1995-06-06 | Rutgers University | Robust delay fault built-in self-testing method and apparatus |
| US5504432A (en) * | 1993-08-31 | 1996-04-02 | Hewlett-Packard Company | System and method for detecting short, opens and connected pins on a printed circuit board using automatic test equipment |
| JP3163909B2 (ja) * | 1994-08-19 | 2001-05-08 | 株式会社富士通ゼネラル | 安全試験の自動化装置 |
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-
1993
- 1993-08-31 US US08/114,592 patent/US5504432A/en not_active Expired - Fee Related
-
1994
- 1994-05-19 DE DE4417573A patent/DE4417573C2/de not_active Expired - Fee Related
- 1994-08-31 GB GB9417482A patent/GB2281403B/en not_active Expired - Fee Related
- 1994-08-31 JP JP23063794A patent/JP3611603B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-17 US US08/559,905 patent/US5977775A/en not_active Expired - Fee Related
-
1999
- 1999-07-25 US US09/360,443 patent/US6051979A/en not_active Expired - Fee Related
- 1999-07-26 US US09/361,368 patent/US6191570B1/en not_active Expired - Fee Related
- 1999-07-26 US US09/361,369 patent/US6291978B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6291978B1 (en) | 2001-09-18 |
| US6191570B1 (en) | 2001-02-20 |
| US5504432A (en) | 1996-04-02 |
| US6051979A (en) | 2000-04-18 |
| DE4417573A1 (de) | 1995-03-09 |
| GB9417482D0 (en) | 1994-10-19 |
| GB2281403A (en) | 1995-03-01 |
| JPH0783988A (ja) | 1995-03-31 |
| DE4417573C2 (de) | 1999-07-29 |
| US5977775A (en) | 1999-11-02 |
| GB2281403B (en) | 1997-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040930 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041020 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |