JP3604632B2 - 入力制御機能を有したデータ担体 - Google Patents

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Description

【０００１】
本発明は、少なくとも１つの送／受信アンテナを備え、該アンテナに後置接続された、少なくとも１つの回路ユニットへの給電電圧供給のための整流回路を有し、回路ユニットの給電端子に電圧制御回路が並列に接続されている、データ担体、特にチップカードに関するものである。
【０００２】
この種のデータ担体は、ＷＯ ９７／０８６５１ 明細書から公知である。この公知のデータ担体は組込み型チップカードであり、その内部電子回路はコンタクトフィールドと集積されたコイルを介して作動される。アンテナコイルを介した無接触駆動モードでは、内部回路の駆動のために必要なエネルギがコイルによって受取られた電磁界によって供給される。その際このように得られたエネルギは、非常に変動が大きく、これはデータ担体ないしチップカードと、エネルギ供給するリード／ライトステーションとの間の間隔に依存している。
【０００３】
しかしながらこのことは、データ担体の所望の機能に対してはいつでも所要のエネルギを供給しなければならないので問題となる。改良されている回路では、エネルギ供給の悪化が誤機能を招く前にその機能自体を終了する。
【０００４】
無接触型のデータ担体の回路は、通常は次のように構想されている。すなわち所要の最大到達範囲のもとで提供された出力で間に合うように構想されている。リード／ライトステーションに対するデータ担体ないしチップカードの間隔距離が僅かな場合には、いずれにしても過剰な出力が得られる。これは並列形電圧調整器からピックアップされ無駄に失われる。
【０００５】
本発明の課題は、冒頭に述べたような形式のデータ担体において、目下の出力供給に可及的に最適に適応化されるよに改善を行うことである。
【０００６】
前記課題は本発明により、電圧制御回路が出力側を有しており、該出力側からは電圧制御回路の制御信号に比例した信号がタップ可能であり、前記出力側は制御可能なクロック信号発生器の制御入力側に接続されており、該クロック信号発生器は、少なくとも１つの回路ユニットに対してクロック信号を供給するように構成されて解決される。本発明の別の有利な実施例は従属請求項に記載されている。
【０００７】
本発明が基礎とする見識は、電気的ないし電子的な回路の入力がクロック周波数に依存し、特にクロック周波数の増加と共に増大することにある。本発明によれば、クロック信号発生器が制御可能に構成されており、そのため制御信号によってクロック信号の周波数が変更可能である。この制御信号は並列制御器の制御信号から得られる。特に過剰電流に比例する信号はクロック信号周波数の制御に対する尺度として利用される。このことは有利には、電流ミラー回路を用いて行うことができる。クロック信号発生器は、本発明の有利な構成例では電圧制御された発振器として実現される。
【０００８】
次に本発明を図面に基づき以下の明細書で詳細に説明する。この場合、
図１は、本発明によるデータ担体、例えばチップカードとして構成され得るデータ担体の主要な構成部の基本原理図である。
【０００９】
エネルギの受入れとデータの交換のために、アンテナコイルＳＰが設けられており、その端部は整流回路ＧＲに接続されている。この整流回路ＧＲは、その出力端子から給電電圧ＶＤＤ，ＶＳＳを給電線路１，２に接続された回路Ｓ１，Ｓｉのために供給する。この前記符号“ｉ”はこの場合２〜ｎまでの間の数であり、データ担体内にいくつの回路が設けられているかに依存している。整流回路ＧＲから供給される給電電圧ＶＤＤ，ＶＳＳの安定化のために、回路Ｓ１，Ｓｉに対して並列に制御回路ＲＳが接続されている。
【００１０】
この制御回路ＲＳは、図示の例では電圧検出器として作用する分圧器Ｒ１，Ｒ２によって形成されており、その中央タップは制御増幅器ＲＶを介して球電電津ＶＤＤ，ＶＳＳ間に設けられた第１のトランジスタＴ１のゲート端子に接続されている。給電電圧の増加のもとで第１のトランジスタＴ１は導通制御され、それによって比較的多くの電流成分が第１のトランジスタＴ１をとって導出される。このようにして給電電圧ＶＤＤは一定の値に維持される。
【００１１】
制御回路ＲＳは別の実施例では（図には示されていないが）閾値検出器を含んでいてもよい。この閾値検出器は、給電電圧ＶＤＤが最小許容値以下に低下した場合に信号を送出し、それによって全ての回路Ｓ１，Ｓｉが遮断される。
【００１２】
図に示されている本発明によるデータ担体は、さらに制御可能に構成されたクロック信号発生器ＴＳＧを有しており、その出力側から供給されるクロック信号Ｃ１の周波数はその制御入力側に印加された制御信号のレベルに依存している。
【００１３】
この制御信号はここにおいて本発明により制御回路ＲＳの制御信号に比例している。これに対して図示の例では、第１のトランジスタＴ１が電流ミラー回路の一部として構成されている。この電流ミラー回路の第２のトランジスタＴ２は、第１のトランジスタＴ１を通って流れる過剰電流に比例した信号をそのドレイン端子から供給する。この信号はクロック信号発生器ＴＳＧに供給される。この場合、第２のトランジスタＴ２のドレイン端子は、クロック信号発生器ＴＳＧの制御入力側に接続されている。
【００１４】
本発明は、図示の実施例に限定されるものではない。例えば所要のエネルギの受け入れのためにあるいはデータの交換のために、図示のアンテナコイルＳＰの代わりにその他の任意の適切なアンテナが用いられてもよい。特にマイクロ波アンテナも考えられ得る。
【００１５】
また図示の簡単な制御回路ＲＳの代わりに、当業者になじみのある所望の目的に応じた適切な並列制御回路が用いられてもよい。
【００１６】
回路Ｓ１，Ｓｉは、例えばプロセッサか論理回路であってもよく、また任意の形態のメモリであってもよい。特に全ての回路は固有の半導体チップ上に集積化可能である。但しこれらの回路は複数のチップに分散させてもよい。
【図面の簡単な説明】
【図１】本発明によるデータ担体、例えばチップカードとして構成され得るデータ担体の主要な構成部の基本原理図である。

Claims (3)

  1. 少なくとも１つの送／受信アンテナ（ＳＰ）を備え、該アンテナに後置接続された、少なくとも１つの回路ユニット（Ｓ１，Ｓｉ）への給電電圧（ＶＤＤ，ＶＳＳ）供給のための整流回路（ＧＲ）を有し、前記回路ユニット（Ｓ１，Ｓｉ）の給電端子に電圧制御回路（ＲＳ）が並列に接続されている、データ担体、例えばチップカードにおいて、
    前記電圧制御回路（ＲＳ）は出力側を有しており、該出力側からは電圧制御回路（ＲＳ）の制御信号に比例した信号がタップ可能であり、前記出力側は制御可能なクロック信号発生器（ＴＳＧ）の制御入力側に接続されており、該クロック信号発生器（ＴＳＧ）は、少なくとも１つの回路ユニット（Ｓ１，Ｓｉ）に対してクロック信号（Ｃ１）を供給するように構成されていることを特徴とするデータ担体。
  2. 前記電圧制御回路（ＲＳ）は、給電電圧端子の間に設けられた第１のトランジスタ（Ｔ１）と共に形成されており、該第１のトランジスタ（Ｔ１）は第２のトランジスタ（Ｔ２）と共に電流ミラー回路を形成しており、該電流ミラー回路の出力端子は、クロック信号発生器（ＴＳＧ）の制御入力側に接続されている、請求項１記載のデータ担体。
  3. 前記クロック信号発生器（ＴＳＧ）は、電圧制御された発振器である、請求項１または２記載のデータ担体。
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