JP3602184B2 - Atmスイッチ装置の回線接続装置のための回路装置 - Google Patents
Atmスイッチ装置の回線接続装置のための回路装置 Download PDFInfo
- Publication number
- JP3602184B2 JP3602184B2 JP5287895A JP5287895A JP3602184B2 JP 3602184 B2 JP3602184 B2 JP 3602184B2 JP 5287895 A JP5287895 A JP 5287895A JP 5287895 A JP5287895 A JP 5287895A JP 3602184 B2 JP3602184 B2 JP 3602184B2
- Authority
- JP
- Japan
- Prior art keywords
- virtual path
- information
- identifier
- identifier information
- virtual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
- H04L49/309—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L45/00—Routing or path finding of packets in data switching networks
- H04L45/74—Address processing for routing
- H04L45/745—Address table lookup; Address filtering
- H04L45/7453—Address table lookup; Address filtering using hashing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/20—Support for services
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/25—Routing or path finding in a switch fabric
- H04L49/256—Routing or path finding in ATM switching fabrics
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3009—Header conversion, routing tables or routing tags
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5619—Network Node Interface, e.g. tandem connections, transit switching
- H04L2012/5624—Path aspects, e.g. path bundling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【産業上の利用分野】
本発明は、ATMで動作するスイッチ装置に所属する回線接続装置に、バーチャルパス識別子とバーチャルチャネル識別子とから成る識別子情報を有するそれぞれ1つのヘッダを前置した通信セルをそれぞれ供給し、これによりそれぞれの通信セルに1つの所定バーチャルパスとその中の1つの所定バーチャルチャネルとを割当て、回線接続装置が、連想記憶装置CAMとこれに後置接続されている書込み/読出し記憶装置とを有する記憶装置をそれぞれ1つ有し、それぞれの通信セルのヘッダの識別子情報を連想記憶装置に供給し、記憶されている識別子情報とのマッチング(一致)が存在する場合には書込み/読出し記憶装置に、このマッチングに相応する記憶アドレス信号を供給し、この記憶アドレス信号に基づいて書込み/読出し記憶装置が、その都度の通信セルを更に伝送するのに必要な情報を送出するATMスイッチ装置の回線接続装置のための回路装置に関する。
【0002】
【従来の技術】
この形式の回路装置は、ヨーロッパ特許出願第0500238号明細書から公知である。この文献には、回線接続装置の中にとりわけ連想記憶装置が設けられ、この連想記憶装置を、論理アドレスから物理アドレスへの変換のために、バーチャルパスの中を走行するバーチャルチャネルを異なって処理するために識別子情報を評価することはあまり入念に行わずにバーチャルパス識別子のみに関するマッチング又はバーチャルチャネル識別子のみに関するマッチング又はバーチャルパス識別子及びバーチャルチャネル識別子に関するマッチングが検査されるようにプログラミングすることもある。
【0003】
【発明が解決しようとする課題】
本発明の課題は、請求項1の上位概念に記載のATMスイッチ装置の回線接続装置のための回路装置を、連想記憶装置に供給される識別子情報に異なる記憶アドレスを選択的に割当て、ひいては書込み/読出し記憶装置の中に記憶されておりそれぞれの通信セルを更に導く異なる情報を選択的に割当てるためにはいかに形成するかを示すことにある。
【0004】
【課題を解決するための手段】
上記課題は本発明により、バーチャルパスの中を走行するバーチャルチャネルに、連想記憶装置の中で、アクティブなバーチャルパス識別子を有するバーチャルパス個別の識別子情報を割当て、付加的に、それぞれのバーチャルパスから分離されるそれぞれのバーチャルチャネルに対して、アクティブなバーチャルパス識別子とバーチャルチャネル識別子とを有するバーチャルチャネル個別の識別子情報を、バーチャルチャネル個別の前記識別子情報を所属のバーチャルパス個別の識別子情報に対して優先させる第1のマーキング情報と一緒に連想記憶装置に記憶し、連想記憶装置をこれが、バーチャルパス個別の識別子情報とのマッチングと第1のマーキング情報により優先されバーチャルチャネル個別の識別子情報とのマッチングとが同時に存在する場合にはバーチャルチャネル個別の前記識別子情報に割当てられている第1の記憶アドレスを出力し、これに対してバーチャルパス個別の識別子情報とのマッチングが存在する場合にはバーチャルパス個別の前記識別子情報に割当てられている第2の記憶アドレスを出力するように構成することにより解決される。
【0005】
本発明の利点は、連想記憶装置に記憶されている1つ又は複数の識別子情報を優先する第1の優先処理によりあるバーチャルパスの所定バーチャルチャネルの通信セルをこのバーチャルパスから分岐できる、すなわち1つ又は複数の前記バーチャルチャネルを、バーチャルパスのために定められている経路とは異なる経路を介してさらに導くことができることにある。これに対して、バーチャルパスのその他のバーチャルチャネルにおいては、1つの共通の経路が定められている。
【0006】
本発明の1つの有利な実施例が請求項2に記載されている。この実施例の利点は、第1の優先処理の代わりに又はこの優先処理に加えて行う第2の優先処理、すなわち連想記憶装置に記憶されている1つ又は複数の識別子情報を優先する優先処理により、所属のバーチャルパス識別子の所定数の高い桁のビットにより識別される所定バーチャルパス群の所定バーチャルパスをこのバーチャルパス群から分岐し、ひいてはバーチャルパス群の経路とは異なる経路を介してさらに導くことができることにある。
【0007】
【実施例】
次に本発明を実施例に基づき図を用いて詳細に説明する。
【0008】
図1にATM(非同期転送モード)で動作するスイッチ装置KEが示され、スイッチ装置KEには多数の入線EL1〜ELn及び多数の出線AL1〜ALnが接続されている。これらの線は例えば、加入者線であることもあり、別のスイッチ装置への接続線であることもある。ATMではこれらの入線及び出線を介して通信セルが伝送され、通信セルはそれぞれ1つの外部ヘッダと、有効情報を有する1つの情報部とを有する。それぞれの外部ヘッダの中には、それぞれのバーチャルパスを識別するバーチャルパス識別子(VPI)とこのバーチャルパスの中のバーチャルチャネルを識別するバーチャルチャネル識別子(VCI)とから成る識別子情報が含まれる。
【0009】
前述の入線EL1〜ELnのそれぞれには、1つの別個の回線接続装置が割当てられている。これらの回線接続装置は、それぞれの前記割当てに応じて入線に対してAU1〜AUnにより示されている。通信セルが到来するとそれぞれの回線接続装置によりその外部ヘッダが、とりわけその外部ヘッダの中にある識別子情報に関して評価される。その際、本実施例では、この識別子情報に対応する内部ヘッダが発生され、この内部ヘッダの中にはとりわけ、スイッチ装置KEの回線接続装置に接続されているスイッチ網SNを通る経路を定める経路情報が存在する。この内部ヘッダは、それぞれの通信セルに前置される。これは、いわゆるセルフルーチング原理としても知られている。しかしこの代わりに択一的に、それぞれの回線接続装置が、通信セルのそれまでの外部ヘッダを翻訳する、すなわち新外部ヘッダにより置換するだけのこともあり、これは、翻訳方式として知られている。この場合、外部ヘッダの中にあるその都度の識別子情報にとって重要な内部の又は新外部のヘッダは例えば、スイッチ装置KEに所属しスイッチ網SNも制御する中央制御装置CPにより準備され、これは、スイッチ装置KEが自動交換装置の場合にはその都度のバーチャルチャネルの形成過程中に行われ、スイッチ装置KEがクロスコネクトの場合にはその都度のバーチャルチャネルの設定後に行われる。
【0010】
前述の機能を実現するために、回線接続装置AU1〜AUnのそれぞれは、回線接続装置AU1において示されているように、ヘッダ処理装置HTUと、連想記憶装置(内容アドレス記憶装置)CAM及びこれに接続されている書込み/読出し記憶装置RAMを有する記憶装置とを有する。連想記憶装置CAMは、通信セルが到来すると、この通信セルの中にある前述の識別子情報(VPI/VCI)を受取り、識別子情報(VPI/VCI)に割当てられている記憶アドレスにより、所属の書込み/読出し記憶装置RAMにアクセスする。次いで書込み/読出し記憶装置RAMは、ヘッダ処理装置HTUに、記憶アドレスによりアクセスされた記憶場所に記憶されている内部ヘッダ又は新外部ヘッダを供給し、この内部ヘッダ又は新外部ヘッダは、その都度の通信セルに前置されるか、又はそれまでの外部ヘッダを置換する。
【0011】
図2に示されているように本実施例では、バーチャルパスの中のバーチャルチャネルのうちから所定のチャネルを分岐でき、分岐チャネルは、バーチャルパスにより定められている経路から外れた経路を介して導かれる。図2では回線接続装置AU1を介して、バーチャルチャネルVCC1〜VCC5に所属するバーチャルパスVPCが走行している。バーチャルチャネルVCC2〜VCC4は更に、バーチャルパスVPCの中を一緒にスイッチ網SNと、出側の回線接続装置AAU1とを介して導かれている。これに対してバーチャルチャネルVCC1及びVCC5は、バーチャルパスから分岐され、スイッチ網SNと出側の回線接続装置AAU2又はAAU3を介して導かれている。
【0012】
図3の実施例ではバーチャルパスVPCにはバーチャルパス識別子VPI=Aが割当てられ、バーチャルチャネルVCCIにはバーチャルチャネル識別子VCI=1が割当てられ、バーチャルチャネルVCC5にはバーチャルチャネル識別子VCI=5が割当てられている。前述の分岐を実現するために、連想記憶装置CAMの3つの記憶領域の中に3つの識別子情報が書込まれる、すなわちバーチャルチャネルVCC1のための識別子情報VPI=A+VCI=1と、バーチャルチャネルVCC5のための識別子情報VPI=A+VCI=5と、その他のバーチャルチャネルVCC2,...,VCC4のための識別子情報VPI=Aである。これらの識別子情報には、例えば優先順位ビットVVCIの形のそれぞれ1つのマーキング情報が割当てられている。この優先順位の例えば論理レベル1等の第1の論理レベルにより、それぞれの識別子情報が完全であるすなわちVPI+VCIが有効であることが指示される。これに対して第2の論理レベルすなわち優先順位ビットVVCIの論理レベル0により、それぞれの識別子情報のバーチャルパス識別子VPIのみが有効である、すなわち所属のバーチャルチャネル識別子VCIはマスキングされていることが指示される。バーチャルチャネルVCC1及びVCC5の識別子情報においては、それぞれ所属の優先順位ビットVVCIが論理値1にセットされる。これに対して、その他のバーチャルチャネルVCC2,...,VCC4に共通の所属の識別子情報においては、所属の優先順位ビットVVCIは論理値0にセットされる。
【0013】
図1の示されているヘッダ処理装置に通信セルが到来すると、所属のヘッダの中の識別子情報VPI及びVCIは、所属の連想記憶装置CAMに探索語として供給される。次いでこの記憶装置は、対応する記憶されている識別子情報の存在に関して探索される。このような同一の識別子情報ひいてはマッチング(一致)が存在する場合、同一の識別子情報が発見された記憶アドレスが指示される。例えば図3では、バーチャルチャネルVCC1の通信セルが存在する場合には記憶アドレスADRa1が出力され、バーチャルチャネルVCC5の通信セルが存在する場合には記憶アドレスADRa3が出力され、その他のバーチャルチャネルVCC2,...,VCC4の通信セルが存在する場合には記憶アドレスADRa2が出力される。これらの記憶アドレスにより、連想記憶装置CAMに後置接続されている書込み/読出し記憶装置RAM(図1)がアクセスされる。それぞれの記憶アドレスにおいて、前述の内部ヘッダ又は新外部ヘッダが記憶され、この内部ヘッダ又は新外部ヘッダは、アクセスされてヘッダ処理装置HTUに供給される。
【0014】
前述のように連想記憶装置CAMが、バーチャルチャネルVCC1及びVCC5のための識別子情報を探索する場合に付加的に、その他のバーチャルチャネルのための記憶されている識別子情報とのマッチングが検出される、何故ならばこの識別子情報の中にはバーチャルチャネル識別子部がマスキングされているからである。しかし、これにより得られる多重マッチングを抑圧するためにバーチャルチャネルVCC1およびVCC5のための識別子情報は、割当てられている優先順位ビットVVCIに起因して、その他のバーチャルチャネルVCC2,...,VCC4に対するマスキング状態のバーチャルチャネル部を有する記憶されている識別子情報に対して優先される。この優先により、バーチャルチャネルVCC1又はVCC5において、前述のアドレスADRa1又はADRa3のみが出力される。この優先を制御する想記憶装置CAMの1つの構成を次に図4を用いて説明する。
【0015】
図4には、図1に関連して述べた連想記憶装置CAMの1つの構成が示されており、本発明の理解に必要な回路部分のみが示されている。図4において連想記憶装置CAMは、1〜nのアレイ行を有するCAMアレイCARを有する。これらのアレイ行のそれぞれは、探索語のビット桁数に等しい数のセルから成る。従って、本実施例では1つのアレイ行のセル数は、識別子情報VPI+VCIのビット桁数に等しい。1つのアレイ行のセルは、それぞれ1つの内蔵比較器を有するそれぞれ1つのメモリセルから成る。それぞれの比較器は、連想記憶装置CAMに供給された探索語のビット桁と、記憶されている語との間のビット比較を行う、すなわち本実施例では、供給された識別子情報が、それぞれのアレイ行に記憶されている識別子情報とビットに比較される。この場合にそれぞれの比較器は、所属のビット桁に一致すなわちマッチングが存在するかどうかを指示する。しかし、1つのアレイ行の比較器は、すべてのビット桁において一致が存在する場合にのみ1つの共通のマッチング線TRを介してマッチングが指示されるように互いに接続されている。
【0016】
その上、アレイ行のそれぞれには、前述の優先順位ビットVVCIを記憶しており制御線VVCIに接続されているそれぞれ1つの記憶素子が所属する。
【0017】
CAMアレイCARには、個別に個々のアレイ行に対して共通のマッチング線TRと、優先順位ビットを伝送する制御線VVCIとがつながっている優先順位論理回路装置PLが後置接続されている。1つのアレイ行のマッチング線と制御線とは、それぞれ1つの行に個別の論理結合回路装置VK1,..,VKnにつながっている。これらの論理結合回路装置VK1,..,VKnは、これらのマッチング線及び制御線とに接続されている第1のAND素子を有しており、第1のAND素子の出力側はOR素子の入力側に接続つながっている。更に、すべての論理結合回路装置VK1,...,VKnの第1のAND素子の出力側は、優先順位線Pを介して互いに接続されている。付加的に、論理結合回路装置のそれぞれは、3つの入力側を有する第2のAND素子を有し、これらの入力側のうちの2つは、反転入力側として形成されている。これらの反転入力側のうちの第1の反転入力側は、優先順位線Pに接続され、第2の反転入力側は、優先順位ビットを伝送する所属の制御線VVCIに接続されている。この第2のAND素子の出力側は、前述のOR素子の別の入力側に接続されている。
【0018】
優先順位線Pを介して互いに接続されている論理結合回路装置VK1,...,VKnにより、優先順位ビットVVCI=1を有する記憶されている語すなわち本実施例ではVVCI=1を有する記憶されている識別子情報においてマッチングが存在する場合、OR素子の出力側からのみ、マッチングを指示するマッチング信号が出力される。その他の論理結合回路装置は、それぞれ所属のOR素子の出力側から、前述のマッチング信号からずれている論理レベルが出力されるように優先順位線Pを介して制御される。このようにして前述の多重マッチングの指示は阻止される。これに対して、優先順位ビットVVCI=0を有するマッチングのみが存在する場合、当該の論理結合回路装置によりマッチング信号が指示される。
【0019】
すべての論理結合回路装置VK1,...,VKnは、それぞれに所属のOR素子を介してマッチング論理結合回路MLに接続されている。マッチング論理結合回路MLは、これらのOR素子から出力される信号レベルを比較し、マッチング信号が存在する場合にはこのマッチング信号に相応する記憶アドレスを図1の書込み/読出し記憶装置RAMに送出する。前述のようにこの記憶アドレスは、連想記憶装置CAMに記憶され探索語すなわちこの実施例では識別子情報が発見された記憶アドレスに相応する。
【0020】
図5及び図6には、バーチャルパスVPC=AとVPC=BとVPC=Cとから成り回線接続装置AU1を介して導かれたバーチャルパス群VPG=GからバーチャルパスVPC=Cが分離され、付加的にバーチャルパスVPC=AからバーチャルチャネルVCI=1及びVCI=5が分離され、バーチャルパスVPC=BからバーチャルチャネルVCI=3が分離され、バーチャルパスVPC=CからバーチャルチャネルVCI=4が分離される1例が示されている。このために、図4に関連して説明したように連想記憶装置CAMの中に相応する識別子情報が入力される。図3の例とのただ1つの相違点は、分離されるバーチャルパスVPC=Cと前述の分離されるバーチャルチャネルとのための識別子情報以外に、一緒にさらに伝送されるバーチャルパス群VPG=Gのための識別子情報が連想記憶装置CAMの中に記憶されていることにある。この場合、分離されるバーチャルパスVPIのための識別子情報の中で所属のバーチャルチャネル識別子部VCIは、所属の優先順位ビットVVCI=0をセットすることによりマスキングされる。バーチャルパス群VPG=Gの識別子情報においては、所属のバーチャルチャネル識別子部VCIもバーチャルパス識別子の一部VPIもマスキングされる。この場合、バーチャルパス識別子のより高い桁のマスキングされていないビットによりバーチャルパス群VPG=Gは定められていることを前提としている。この場合、バーチャルパス群のマスキングは、図4に示されているCAMアレイCARのアレイ行のそれぞれに割当てられている別の1つの優先順位ビットVVPGを用いて行われる。この優先順位ビットVVPG例えば、希望したマスキングにおいてVVPG=1にセットされる。
【0021】
図5及び図6で採用されている分離を規則通りに行うことができるように、図4に示されている優先順位回路装置PLの論理結合回路装置VK1,...,VKnに、CAMアレイCARのそれぞれ対応するアレイ行から前述のマッチング線TR及び制御線VVCI以外に、優先順位ビットVVPGを伝送する制御線VVPGもつながっている。論理結合回路装置はそれぞれ、優先順位ビットVVCI=1を優先順位ビットVVPG=1に比して高い優先順位のビットとして評価する。従って、優先順位ビットVVCI=1とのマッチングが存在する場合(個々のバーチャルチャネルを分離する場合)、それぞれの論理結合回路装置から1つのマッチング信号がマッチング論理結合回路装置MLに送出され、同時に、その他の論理結合回路装置のマッチング信号の送出が阻止される。同様に、優先順位ビットVVCI=0及びVVPG=1とのマッチングが存在する場合、それぞれの論理結合回路装置からのみそれぞれ1つのマッチング信号が送出され、これに対して、その他の論理結合回路装置は、このようなマッチング信号の送出を阻止される。
【0022】
論理結合回路装置VK1,...,VKnの図5及び図6に関連して説明した例のための可能な実施例が、図7に示されている。この図では論理結合回路装置は、それぞれ3つのAND素子を有する。これらのAND素子のうちの第1のAND素子の非反転入力側は、マッチング線TR及び制御線VVCIに接続され、出力側は、優先順位線PR1を介してその他の論理結合回路装置のAND素子に接続されている。
【0023】
それぞれの論理結合回路装置の第2のAND素子の非反転入力側は、マッチング線に接続され、3つの反転入力側は制御線VVCIと優先順位線PR1と制御線VVPGに接続されている。このAND素子の出力側は、その他の論理結合回路装置の第2のAND素子と一緒に優先順位線PR2に接続されている。
【0024】
それぞれの論理結合回路装置の残りの第3のAND素子の非反転入力側は、マッチング線TR及びVVPGに接続されている。これに対して3つの反転入力側は、優先順位線PR1及び優先順位線PR2及び制御線VVCIに接続されている。
【0025】
それぞれの論理結合回路装置の3つのAND素子の出力側は、それぞれ1つのOR素子につながっている。
【0026】
以上、2つの例に基づいて、いかにして、連想記憶装置CAMへの入力の優先順位を異なってつけることにより、これらの供給される探索情報(識別子情報)が異なる記憶アドレスに割当てることができるかを説明した。連想記憶装置への入力を相応して定め、優先順位論理結合回路装置PLをそれに相応して定めることにより、個々の入力のための優先順位をさらに複雑に入り組んで定め、これにより、前述の例を越えて、連想記憶装置に供給される探索情報を異なる記憶アドレスに割当てることができる。
【0027】
さらに、論理結合回路装置VK1,...,VKnの前述の論理結合機能は、図4及び図7に示されている論理結合素子とは異なる論理結合素子を用いても実現できることを指摘する。優先順位論理結合回路装置PLは直接にマッチング論理結合回路装置MLの中に集積できる。
【図面の簡単な説明】
【図1】本発明が利用されるスイッチ装置のブロック回路図である。
【図2】本発明の原理の第1の例の概念図である。
【図3】本発明の原理の第1の例の概念図である。
【図4】図1に略示されている回線接続装置の中に設けられている連想記憶装置の可能な構成を示すブロック回路図である。
【図5】本発明の原理の別の例の概念図である。
【図6】本発明の原理の図5と同一の例の概念図である。
【図7】図5及び図6に示されている例における連想記憶装置の可能な構成のブロック回路図である。
【符号の説明】
AAU1〜AAU3 回線接続装置
AL1〜An 入力線
AU1〜AUn 回線接続装置
CAM 連想記憶装置
EL1〜ELn 入力線
HTU ヘッダ処理装置
KE スイッチ装置
PL 優先順位論理結合回路装置
PR1〜PR2 優先順位線
RAM 書込み/読出し記憶装置
SN スイッチ網
TR マッチング線
VCC1〜VCC5 バーチャルチャネル
VCI バーチャルチャネル識別子
VPI バーチャルパス識別子
VPG バーチャルパス群
VK1〜VKn 論理結合回路装置
VVCI 優先順位ビット
VVPG 優先順位ビット
Claims (3)
- ATMで動作するスイッチ装置に所属する回線接続装置(AU1,...,AUn)に、バーチャルパス識別子(VPI)とバーチャルチャネル識別子(VCI)とから成る識別子情報(VPI/VCI)を有するそれぞれ1つのヘッダを前置した通信セルをそれぞれ供給し、これによりそれぞれの通信セルに1つの所定バーチャルパスとその中の1つの所定バーチャルチャネルとを割当て、
前記回線接続装置(AU1,...,AUn)が、連想記憶装置CAMとこれに後置接続されている書込み/読出し記憶装置(RAM)とを有する記憶装置をそれぞれ1つ有し、それぞれの通信セルのヘッダの識別子情報を前記連想記憶装置(CAM)に供給し、記憶されている識別子情報とのマッチング(一致)が存在する場合には書込み/読出し記憶装置に、このマッチングに相応する記憶アドレス信号を供給し、この記憶アドレス信号に基づいて書込み/読出し記憶装置(RAM)が、その都度の通信セルを更に伝送するのに必要な情報を送出するATMスイッチ装置の回線接続装置のための回路装置において、
バーチャルパスの中を走行するバーチャルチャネルに、前記連想記憶装置(CAM)の中で、アクティブなバーチャルパス識別子(VPI)を有するバーチャルパス個別の識別子情報(VPI/VCI)を割当て、
付加的に、それぞれのバーチャルパスから分離されるそれぞれのバーチャルチャネルに対して、アクティブなバーチャルパス識別子(VPI)とバーチャルチャネル識別子(VCI)とを有するバーチャルチャネル個別の識別子情報を、バーチャルチャネル個別の前記識別子情報を所属のバーチャルパス個別の識別子情報に対して優先させる第1のマーキング情報と一緒に連想記憶装置(CAM)に記憶し、
前記連想記憶装置(CAM)をこれが、バーチャルパス個別の識別子情報とのマッチングと第1のマーキング情報により優先されバーチャルチャネル個別識別子情報とのマッチングとが同時に存在する場合にはバーチャルチャネル個別の前記識別子情報に割当てられている第1の記憶アドレスを出力し、これに対してバーチャルパス個別の識別子情報とのマッチングのみが存在する場合にはバーチャルパス個別の前記識別子情報に割当てられている第2の記憶アドレスを出力するように構成することを特徴とするATMスイッチ装置の回線接続装置のための回路装置。 - 1つのバーチャルパス識別子(VPI)の所定数の高い桁のビットにより定められているバーチャルパス群の中を走行するバーチャルパスに、連想記憶装置(CAM)の中で、バーチャルパス識別子のバーチャルパス群を定めるビットがアクティブにされている群個別の識別子情報(VPI/VCI)を割当て、
付加的に、それぞれのバーチャルパス群から分離されるそれぞれのバーチャルパスに対して、アクティブなバーチャルパス識別子(VPI)を有するバーチャルパス個別の識別子情報を、所属の群個別の識別子情報に対してバーチャルパス個別の識別子情報を優先させるマーキング情報であって、第1のマーキング情報に比して低い優先順位を有する第2のマーキング情報と一緒に前記連想記憶装置(CAM)に記憶し、
前記連想記憶装置(CAM)をこれが、群個別の識別子情報とのマッチングと第2のマーキング情報により優先されたバーチャルパス個別識別子情報とのマッチングとが同時に存在する場合には、バーチャルパス個別の識別子情報に割当てられている記憶アドレスを出力し、群個別の識別子情報とのマッチングのみが存在する場合には群個別の前記識別子情報に割当てられ前述の記憶アドレスとは異なる記憶アドレスを出力することを特徴とする請求項1に記載のATMスイッチ装置の回線接続装置のための回路装置。 - 連想記憶装置(CAM)の中に、異なる優先順位の識別子情報とのマッチングが同時に存在する場合にそれぞれより高い優先順位のマッチングのみを評価する評価手段(PL)を設けることを特徴とする請求項1又は請求項2に記載のATMスイッチ装置の回線接続装置のための回路装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4411377 | 1994-03-31 | ||
DE4411377.3 | 1994-03-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07283825A JPH07283825A (ja) | 1995-10-27 |
JP3602184B2 true JP3602184B2 (ja) | 2004-12-15 |
Family
ID=6514442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5287895A Expired - Fee Related JP3602184B2 (ja) | 1994-03-31 | 1995-03-13 | Atmスイッチ装置の回線接続装置のための回路装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5515370A (ja) |
EP (1) | EP0675617B1 (ja) |
JP (1) | JP3602184B2 (ja) |
AT (1) | ATE209415T1 (ja) |
DE (1) | DE59509856D1 (ja) |
Families Citing this family (58)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0969839A (ja) * | 1995-08-31 | 1997-03-11 | Fujitsu Ltd | Atm交換機及びatm交換機におけるvpi・vciの管理方法 |
EP0781008A1 (en) * | 1995-12-20 | 1997-06-25 | International Business Machines Corporation | Method and system for combining connections over ATM network |
US5905726A (en) * | 1996-05-21 | 1999-05-18 | Cisco Technology, Inc. | Broadband communication system having a virtual circuit space switch |
JPH1023037A (ja) * | 1996-07-05 | 1998-01-23 | Nec Corp | トラヒックシェーピング方式 |
DE19638174A1 (de) | 1996-09-18 | 1998-03-26 | Siemens Ag | Verfahren, durch welches Sätzen von verschiedene Parameter repräsentierenden Werten Adressen zuweisbar sind |
JP3134810B2 (ja) | 1997-06-09 | 2001-02-13 | 日本電気株式会社 | 帯域制御方法および帯域制御方式 |
JP3003779B2 (ja) * | 1997-06-24 | 2000-01-31 | 日本電気株式会社 | 通信システム |
US6097724A (en) * | 1997-08-15 | 2000-08-01 | Lucent Technologies Inc. | Ram-based associative content-addressable memory device, method of operation thereof and ATM communication switching system employing the same |
US6728249B2 (en) | 1998-06-27 | 2004-04-27 | Intel Corporation | System and method for performing cut-through forwarding in an ATM network supporting LAN emulation |
US6735773B1 (en) | 1998-06-27 | 2004-05-11 | Intel Corporation | Method and apparatus for issuing commands to a network processor configured to provide a plurality of APIs |
US6724767B1 (en) | 1998-06-27 | 2004-04-20 | Intel Corporation | Two-dimensional queuing/de-queuing methods and systems for implementing the same |
US6604136B1 (en) | 1998-06-27 | 2003-08-05 | Intel Corporation | Application programming interfaces and methods enabling a host to interface with a network processor |
US6311212B1 (en) * | 1998-06-27 | 2001-10-30 | Intel Corporation | Systems and methods for on-chip storage of virtual connection descriptors |
US6603768B1 (en) | 1998-06-27 | 2003-08-05 | Intel Corporation | Multi-protocol conversion assistance method and system for a network accelerator |
US6657959B1 (en) | 1998-06-27 | 2003-12-02 | Intel Corporation | Systems and methods for implementing ABR with guaranteed MCR |
US6658002B1 (en) | 1998-06-30 | 2003-12-02 | Cisco Technology, Inc. | Logical operation unit for packet processing |
US6389506B1 (en) | 1998-08-07 | 2002-05-14 | Cisco Technology, Inc. | Block mask ternary cam |
US6560610B1 (en) | 1999-08-10 | 2003-05-06 | Washington University | Data structure using a tree bitmap and method for rapid classification of data in a database |
US6944709B2 (en) * | 1999-09-23 | 2005-09-13 | Netlogic Microsystems, Inc. | Content addressable memory with block-programmable mask write mode, word width and priority |
US6934795B2 (en) * | 1999-09-23 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with programmable word width and programmable priority |
US6526474B1 (en) | 1999-10-25 | 2003-02-25 | Cisco Technology, Inc. | Content addressable memory (CAM) with accesses to multiple CAM arrays used to generate result for various matching sizes |
US6725326B1 (en) | 2000-08-15 | 2004-04-20 | Cisco Technology, Inc. | Techniques for efficient memory management for longest prefix match problems |
US6606681B1 (en) | 2001-02-23 | 2003-08-12 | Cisco Systems, Inc. | Optimized content addressable memory (CAM) |
US6910097B1 (en) | 2001-04-09 | 2005-06-21 | Netlogic Microsystems, Inc. | Classless interdomain routing using binary content addressable memory |
US6862281B1 (en) | 2001-05-10 | 2005-03-01 | Cisco Technology, Inc. | L4 lookup implementation using efficient CAM organization |
US7002965B1 (en) | 2001-05-21 | 2006-02-21 | Cisco Technology, Inc. | Method and apparatus for using ternary and binary content-addressable memory stages to classify packets |
US7260673B1 (en) | 2001-07-20 | 2007-08-21 | Cisco Technology, Inc. | Method and apparatus for verifying the integrity of a content-addressable memory result |
US7065083B1 (en) | 2001-10-04 | 2006-06-20 | Cisco Technology, Inc. | Method and apparatus for dynamically generating lookup words for content-addressable memories |
US6775737B1 (en) | 2001-10-09 | 2004-08-10 | Cisco Technology, Inc. | Method and apparatus for allocating and using range identifiers as input values to content-addressable memories |
US6715029B1 (en) | 2002-01-07 | 2004-03-30 | Cisco Technology, Inc. | Method and apparatus for possibly decreasing the number of associative memory entries by supplementing an associative memory result with discriminator bits from an original set of information |
US6970971B1 (en) * | 2002-01-08 | 2005-11-29 | Cisco Technology, Inc. | Method and apparatus for mapping prefixes and values of a hierarchical space to other representations |
US6961808B1 (en) | 2002-01-08 | 2005-11-01 | Cisco Technology, Inc. | Method and apparatus for implementing and using multiple virtual portions of physical associative memories |
US6934796B1 (en) | 2002-02-01 | 2005-08-23 | Netlogic Microsystems, Inc. | Content addressable memory with hashing function |
US7382637B1 (en) | 2002-02-01 | 2008-06-03 | Netlogic Microsystems, Inc. | Block-writable content addressable memory device |
US6876559B1 (en) | 2002-02-01 | 2005-04-05 | Netlogic Microsystems, Inc. | Block-writable content addressable memory device |
US6697276B1 (en) | 2002-02-01 | 2004-02-24 | Netlogic Microsystems, Inc. | Content addressable memory device |
US6871262B1 (en) | 2002-02-14 | 2005-03-22 | Cisco Technology, Inc. | Method and apparatus for matching a string with multiple lookups using a single associative memory |
US7336660B2 (en) * | 2002-05-31 | 2008-02-26 | Cisco Technology, Inc. | Method and apparatus for processing packets based on information extracted from the packets and context indications such as but not limited to input interface characteristics |
US7558775B1 (en) | 2002-06-08 | 2009-07-07 | Cisco Technology, Inc. | Methods and apparatus for maintaining sets of ranges typically using an associative memory and for using these ranges to identify a matching range based on a query point or query range and to maintain sorted elements for use such as in providing priority queue operations |
US7299317B1 (en) | 2002-06-08 | 2007-11-20 | Cisco Technology, Inc. | Assigning prefixes to associative memory classes based on a value of a last bit of each prefix and their use including but not limited to locating a prefix and for maintaining a Patricia tree data structure |
US7313667B1 (en) | 2002-08-05 | 2007-12-25 | Cisco Technology, Inc. | Methods and apparatus for mapping fields of entries into new values and combining these mapped values into mapped entries for use in lookup operations such as for packet processing |
US7028136B1 (en) | 2002-08-10 | 2006-04-11 | Cisco Technology, Inc. | Managing idle time and performing lookup operations to adapt to refresh requirements or operational rates of the particular associative memory or other devices used to implement the system |
US7103708B2 (en) * | 2002-08-10 | 2006-09-05 | Cisco Technology, Inc. | Performing lookup operations using associative memories optionally including modifying a search key in generating a lookup word and possibly forcing a no-hit indication in response to matching a particular entry |
US7082492B2 (en) * | 2002-08-10 | 2006-07-25 | Cisco Technology, Inc. | Associative memory entries with force no-hit and priority indications of particular use in implementing policy maps in communication devices |
EP1530763B1 (en) * | 2002-08-10 | 2018-04-18 | Cisco Technology, Inc. | Associative memory with enhanced capabilities |
US7689485B2 (en) * | 2002-08-10 | 2010-03-30 | Cisco Technology, Inc. | Generating accounting data based on access control list entries |
US7177978B2 (en) * | 2002-08-10 | 2007-02-13 | Cisco Technology, Inc. | Generating and merging lookup results to apply multiple features |
US7441074B1 (en) | 2002-08-10 | 2008-10-21 | Cisco Technology, Inc. | Methods and apparatus for distributing entries among lookup units and selectively enabling less than all of the lookup units when performing a lookup operation |
US7065609B2 (en) * | 2002-08-10 | 2006-06-20 | Cisco Technology, Inc. | Performing lookup operations using associative memories optionally including selectively determining which associative memory blocks to use in identifying a result and possibly propagating error indications |
US7349382B2 (en) * | 2002-08-10 | 2008-03-25 | Cisco Technology, Inc. | Reverse path forwarding protection of packets using automated population of access control lists based on a forwarding information base |
US6717946B1 (en) | 2002-10-31 | 2004-04-06 | Cisco Technology Inc. | Methods and apparatus for mapping ranges of values into unique values of particular use for range matching operations using an associative memory |
US7941605B1 (en) | 2002-11-01 | 2011-05-10 | Cisco Technology, Inc | Methods and apparatus for generating a result based on a lookup result from a lookup operation using an associative memory and processing based on a discriminator portion of a lookup word |
US7024515B1 (en) | 2002-11-15 | 2006-04-04 | Cisco Technology, Inc. | Methods and apparatus for performing continue actions using an associative memory which might be particularly useful for implementing access control list and quality of service features |
US6944710B2 (en) * | 2002-12-30 | 2005-09-13 | Micron Technology, Inc. | Multiple category CAM |
US7496035B1 (en) | 2003-01-31 | 2009-02-24 | Cisco Technology, Inc. | Methods and apparatus for defining flow types and instances thereof such as for identifying packets corresponding to instances of the flow types |
JP3949696B2 (ja) * | 2003-08-20 | 2007-07-25 | 日本電信電話株式会社 | プロトコル高速化装置 |
US7706302B2 (en) * | 2004-09-14 | 2010-04-27 | Alcatel Lucent | Optimization of routing forwarding database in a network processor |
CN101005461B (zh) * | 2007-01-16 | 2010-06-16 | 中兴通讯股份有限公司 | 一种IPv6路由表查找、转发的方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2892689B2 (ja) * | 1989-07-05 | 1999-05-17 | 株式会社日立製作所 | パケット通信網およびパケット交換機 |
JPH03104451A (ja) * | 1989-09-19 | 1991-05-01 | Fujitsu Ltd | 多段リンク交換システムのルート切替え方式 |
EP0453607B1 (de) * | 1990-04-27 | 1994-09-07 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zur Reduzierung des Verlustes von Nachrichtenpaketen, die über eine Paketvermittlungseinrichtung übertragen werden |
GB2253118B (en) * | 1991-02-20 | 1995-04-12 | Roke Manor Research | Improvements in or relating to asynchronous transfer mode switching system |
EP0528087A1 (de) * | 1991-08-19 | 1993-02-24 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Übermittlung von STM-vermittelten Nachrichten über ATM-Vermittlungsstellen |
DE69132536T2 (de) * | 1991-08-21 | 2001-10-04 | Ibm | Verbindungslose ATM-Datendienste |
JPH05122240A (ja) * | 1991-10-24 | 1993-05-18 | Fujitsu Ltd | Atm伝送におけるvpi,vci割り当て方式 |
EP0552384B1 (fr) * | 1991-12-23 | 2001-11-21 | Alcatel | Procédé pour réduire le nombre de bits d'un mot binaire représentant une suite d'adresses |
-
1995
- 1995-03-08 US US08/400,955 patent/US5515370A/en not_active Expired - Fee Related
- 1995-03-13 JP JP5287895A patent/JP3602184B2/ja not_active Expired - Fee Related
- 1995-03-16 EP EP95103882A patent/EP0675617B1/de not_active Expired - Lifetime
- 1995-03-16 AT AT95103882T patent/ATE209415T1/de not_active IP Right Cessation
- 1995-03-16 DE DE59509856T patent/DE59509856D1/de not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5515370A (en) | 1996-05-07 |
EP0675617A1 (de) | 1995-10-04 |
JPH07283825A (ja) | 1995-10-27 |
DE59509856D1 (de) | 2002-01-03 |
ATE209415T1 (de) | 2001-12-15 |
EP0675617B1 (de) | 2001-11-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3602184B2 (ja) | Atmスイッチ装置の回線接続装置のための回路装置 | |
US6546011B1 (en) | ATM cell switching system | |
AU637250B2 (en) | Traffic shaping method and circuit | |
KR100265151B1 (ko) | Atm 스위칭 방법 및 장치 | |
US5214639A (en) | Communication switching element and method for transmitting variable length cells | |
US5463621A (en) | Fast connection setup interfaces using pre-assigned virtual channel identifiers | |
US5535197A (en) | Shared buffer switching module | |
US5436893A (en) | ATM cell switch suitable for multicast switching | |
US4797880A (en) | Non-blocking, self-routing packet switch | |
US5991297A (en) | Independently sizable memory pages for a plurality of connection ID types in a network switch | |
EP1045558B1 (en) | Very wide memory TDM switching system | |
US5504743A (en) | Message routing | |
US5434855A (en) | Method and apparatus for selective interleaving in a cell-switched network | |
EP0502436B1 (en) | ATM cell switching system | |
US6055234A (en) | ATM switching control method and ATM switch having shared cell memory | |
US6731628B1 (en) | Circuit-switched network | |
US20010038636A1 (en) | Integrated high speed switch router using a multiport architecture | |
US20010028652A1 (en) | ATM cell switching system | |
US6671274B1 (en) | Link list operable to increase memory bandwidth in a transmission system | |
US6330240B1 (en) | ATM cell switching system | |
EP0870414B1 (en) | Fifo storage and shared buffer switching device for connection networks in atm architectural and applications | |
USRE36751E (en) | ATM switching system connectable to I/O links having different transmission rates | |
CA2430943A1 (en) | Method and device for multiplexing data packets | |
JPH09307560A (ja) | 通話路スイッチ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040617 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040729 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040825 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040922 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |