JP3600174B2

JP3600174B2 - Semiconductor device manufacturing method and semiconductor device

Info

Publication number: JP3600174B2
Application number: JP2001073514A
Authority: JP
Inventors: 智久水野; 信一高木; 直治杉山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-17
Filing date: 2001-03-15
Publication date: 2004-12-08
Anticipated expiration: 2021-03-15
Also published as: JP2001332745A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法及び半導体装置に関する。
【０００２】
【従来の技術】
現在の半導体素子の中核的存在であるシリコンＭＯＳ電界効果トランジスタは、素子寸法の微細化、特にゲート長の縮小によって高密度集積化と駆動力の増大を同時に達成してきた。しかしながら近い将来、従来のトレンドに従った素子の微細化は物理的、経済的な壁にぶつかることが指摘されている。そこで今後は微細化以外の手法による高速化、低消費電力化の技術を確立する必要がある。
【０００３】
そこで近年Ｓｉ基板上に形成された緩和ＳｉＧｅを下地にし、この上に薄く形成された歪Ｓｉ層を形成した半導体基板を用いた電界効果型トランジスタが提案されている。この電界効果型トランジスタは、前記歪Ｓｉ層においてキャリアが高移動度特性を示すため、これをチャネル領域として使用することによって高速かつ低消費電力化を図ることができる。
【０００４】
一方、電界効果トランジスタの短チャネル効果抑制のためのチャネル不純物の高濃度化はソース／ドレイン拡散層の寄生容量の増大を招く。この寄生容量の低減のために、シリコンウエハ上にシリコン酸化膜を具備しさらに前記シリコン酸化膜上に半導体層を具備するＳＯＩ構造を有する半導体基板を使用が有効であることが知られている。
【０００５】
そこで前記ＳＯＩ構造と歪Ｓｉ層とを兼ね備えた半導体基板を用いたＭＯＳ電界効果トランジスタが、特開平９−３２１３０７号公報に記載されている。
【０００６】
図６を用いて、特開平９−３２１３０７号公報に記載された従来の半導体装置の製造方法及びその構造について説明する。
【０００７】
図６に示すように、Ｓｉウエハ１上に、Ｇｅ濃度が徐々に大きくなるように傾斜させながら傾斜ＳｉＧｅ層２を形成する。次に、この傾斜ＳｉＧｅ層２上に、応力を十分に緩和する程度に厚く応力緩和ＳｉＧｅ層３（Ｇｅ濃度２０ａｔｍ％）を形成する。
【０００８】
この後、応力緩和ＳｉＧｅ層３中に酸素をイオン注入し、高温でアニール（１３５０℃）して、応力緩和ＳｉＧｅ層３中に埋め込み酸化膜４を作製する。
【０００９】
次に、応力緩和ＳｉＧｅ層３上に薄くＳｉをエピタキシャル成長することで歪Ｓｉ層５を形成する。
【００１０】
さらにこのような構造の半導体基板に、歪Ｓｉ層５をチャネル領域とする電界効果トランジスタを作成し半導体装置を得ていた。
【００１１】
このような半導体装置において、歪Ｓｉ層５におけるキャリアの移動度をより向上させるには、歪Ｓｉ層５に、より大きな歪を入れることが有効である。
【００１２】
図６の構造において歪Ｓｉ層５に大きな歪みを入れるためには、応力緩和ＳｉＧｅ層３のＧｅの濃度をより大きくし、Ｓｉとの格子定数の差を大きくしなければならないことが知られている。
【００１３】
一方、ＳＯＩ構造の効果を十分に得るために均一な連続した高品質な埋め込み酸化膜４を形成する必要がある。そのためには、酸素をイオン注入した後に、高温アニール（１３５０℃）することが必要である。
【００１４】
しかしながらＳｉＧｅはＧｅ濃度が大きくなるとその融点が降下する性質がある。このため応力緩和ＳｉＧｅ層のＧｅ濃度を２０ａｔｍ％よりも大きくした場合、前記高温アニールを行うと、ＳｉＧｅ層の融解や、酸素やＧｅの揮発が生じる。結果として均一な連続した高品質の埋め込み酸化膜４が形成できない。
【００１５】
また、上記構成の半導体装置は高電圧を印加したときの耐圧特性の向上が求められていた。
【００１６】
本発明は、上記問題点に鑑みてなされたものである。
【００１７】
【発明が解決しようとする課題】
本発明の目的は、表面の歪みＳｉ層に大きな歪が入るように、ＳｉＧｅ層のＧｅ濃度を大きくし、かつ高品質な埋め込み酸化膜を有する半導体基板を作成し、この半導体基板を用いることによりソース／ドレイン拡散層の寄生容量を低減し、高速かつ低消費電力の半導体装置を実現することにある。
【００１８】
また、本発明の目的は耐圧特性の高い向上する半導体装置を提供する。
【００１９】
【課題を解決するための手段】
本発明は、
基板上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層中に酸素をイオン注入後、基板をアニールして酸化膜を形成する工程と、
前記第１のＳｉＧｅ層上に前記第１のＳｉＧｅ層よりＧｅ濃度が高い第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上に歪Ｓｉ層を形成する工程と、
前記歪Ｓｉ層をチャネル領域とする電界効果トランジスタを形成する工程とを行うことを特徴とする半導体装置の製造方法である。
【００２０】
また、本発明は、ベース基板と、前記ベース基板上に形成された酸化膜と、前記酸化膜上に形成された第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上に形成された前記第１のＳｉＧｅ層よりもＧｅ濃度の高い第２のＳｉＧｅ層及び、前記第２のＳｉＧｅ層上に形成された歪Ｓｉ層を備える半導体基板及び、前記半導体基板上に形成された電界効果トランジスタとを備える半導体装置であって、
前記電界効果トランジスタは、前記歪Ｓｉ層にあるチャネル領域と、前記歪Ｓｉ層に前記チャネル領域を挟んで互いに離間して設けられたソース領域及びドレイン領域と、前記チャネル領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備え、前記ソース領域又はドレイン領域は前記第１のＳｉＧｅ層に達していることを特徴とする半導体装置である。
【００２１】
本発明の製造方法においては、まずＧｅ濃度の低い第１のＳｉＧｅ層に埋め込み酸化膜を形成する。前記埋め込み酸化膜は第１のＳｉＧｅ層のＧｅ濃度が低濃度であるため、高温にてアニールを施してもＳｉＧｅ層の融解や、酸素やＧｅの揮発が生じない。そのため均一で連続した良好な埋め込み酸化膜が得られる。引き続き第１のＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉＧｅ層を成長させ、この上に歪Ｓｉ層を形成する。それにより歪Ｓｉ層の結晶格子に、大きな歪が印加される。
【００２２】
また、本発明の半導体装置は、前記第１のＳｉＧｅ層上にＧｅ濃度の高い第２のＳｉＧｅ層を有し、この第２のＳｉＧｅ層上に歪Ｓｉ層が形成されている。そのため前記歪Ｓｉ層は大きな歪が印加されている。さらにＧｅ濃度の低い第１のＳｉＧｅ層は、Ｇｅ濃度の高い第２のＳｉＧｅ層に比べてバンドギャップが大きい。したがって、ソース／ドレイン領域界面におけるｐｎ接合界面が第１のＳｉＧｅ層に面する構成にした電界効果トランジスタでは、ゲート電極に高電圧を印加した場合でも前記ｐｎ接合における空乏層ののびが大きくなり、耐圧特性が高くなる。
【００２３】
【発明の実施の形態】
図１〜図３は本実施例の半導体装置の製造工程を説明する断面図である。図４は本実施例の半導体装置を説明する断面図である。
【００２４】
まず半導体基板の製造方法を説明する。
【００２５】
図１に示すように、Ｓｉウエハ１１上にＧｅ濃度が０ａｔｍ％から１０ａｔｍ％まで徐々に大きくなる傾斜ＳｉＧｅ層１２を厚さ０．８μｍエピタキシャル成長した。
【００２６】
次に、傾斜ＳｉＧｅ層１２上に連続して、Ｇｅ濃度が１０ａｔｍ％と一定の第１のＳｉＧｅ層１３を厚さ１μｍエピタキシャル成長した。
【００２７】
次に、第１のＳｉＧｅ層１３中に、４×１０^１７ｃｍ^−２のドーズ量、加速エネルギー１８０ｋｅＶの条件でＯイオンをイオン注入し、１３５０℃で６時間アニールした。それにより第１のＳｉＧｅ層１３の表面から３５０ｎｍから４５０ｎｍまでの位置にかけて厚さ１００ｎｍの埋め込み酸化膜１４を形成した。この埋め込み酸化膜の形成範囲は上記方法で酸素イオンが高密度且つ高精度に注入できる範囲であった。
【００２８】
次に、図２に示すように、第１のＳｉＧｅ層１３をエッチングして薄膜化することが望ましい。
【００２９】
本実施例では第１のＳｉＧｅ層１３を表面から３００ｎｍエッチングし、埋め込み酸化膜１４上に、５０ｎｍの第１のＳｉＧｅ層１５を残した。エッチングする際は第１のＳｉＧｅ層の一部をエッチングし、第１のＳｉＧｅ層を残留させる必要がある。第１のＳｉＧｅ層を全てエッチングすると、後工程において結晶性の高い第２のＳｉＧｅ層をエピタキシャル成長できない。
【００３０】
次に、第１のＳｉＧｅ層１５上に、Ｇｅ濃度３０ａｔｍ％の第２のＳｉＧｅ層１６を厚さ１５０ｎｍエピタキシャル成長させ、単結晶層を形成した。
【００３１】
次にＳｉ層をエピタキシャル成長によって厚さ２０ｎｍの単結晶層を形成することによって、歪Ｓｉ層１７を形成した。
【００３２】
以上のようにして本発明の実施例に係る半導体基板が得られた。
【００３３】
本実施例に係る半導体基板は歪Ｓｉ層１７直下の第２のＳｉＧｅ層１６は、Ｇｅ濃度が３０ａｔｍ％と大きいので、歪Ｓｉ層１７に十分に歪を印加できる。また埋め込み酸化膜１４を形成するための第１のＳｉＧｅ層１３は、Ｇｅ濃度が１０ａｔｍ％と低いために、融点が十分高いので、良好な埋め込み酸化膜を形成するための高温アニールが可能である。
【００３４】
次に、このようにして得られた歪Ｓｉ層１７を表面に有する半導体基板に対して電界効果トランジスタを形成した。
【００３５】
図３に示すように、上記半導体基板を、８００℃、ドライ雰囲気中で熱酸化してゲート絶縁膜１８となるシリコン酸化膜を厚さ３ｎｍ形成した。次に、このゲート酸化膜１８上に、ｎタイプ多結晶Ｓｉを厚さ２００ｎｍ堆積し、パターニングすることによって、ゲート電極１９を形成した。
【００３６】
次に、図４に示すように、ゲート電極１９をマスクとして、Ａｓイオンを第２のＳｉＧｅ層１６と第１のＳｉＧｅ層１５の界面までイオン注入し、ソース領域及びドレイン領域２０を形成した。ソース領域、ドレイン領域２０の各々の界面は第１のＳｉＧｅ層１３中又は第１のＳｉＧｅ層１３と第２のＳｉＧｅ層１６との界面に位置している。すなわちソース領域及びドレイン領域２０の界面は第１のＳｉＧｅ層１３に達している。それにより半導体装置の耐圧特性を高くすることになる。ソース領域、ドレイン領域２０の各々の界面は第１のＳｉＧｅ層１３中又は第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６との界面に存在していても良い。
【００３７】
この電界効果トランジスタのチャネル領域は歪Ｓｉ層１７に存在する。
【００３８】
このようにして、本発明の実施例に係る半導体基板上にＭＯＳ型電界効果トランジスタが完成した。
【００３９】
なお、本発明の実施例において、均一な連続した良質な酸化膜を得るため、酸素イオン注入後のアニール温度は１２８０℃以上であることが望ましい。また酸素イオン注入後の前記アニール温度は１３５０℃以下であることが望ましい。
【００４０】
図５は、ＳｉＧｅのＧｅ濃度と融点の関係を示すグラフである。
【００４１】
図５に示すように、第１のＳｉＧｅ層１３の融点温度（実線）を、埋め込み酸化膜１４が形成できる最低限のアニール温度１２８０℃以上に設定するために、少なくともＧｅ濃度を２０ａｔｍ％以下とすることが望ましい。また、第１のＳｉＧｅ層のＧｅ濃度は１ａｔｍ％以上とすることが、第２のＳｉＧｅ層の格子整合を取る上で望ましい。
【００４２】
本発明の実施例の効果を得るためにより望ましい第１のＳｉＧｅ層のＧｅ濃度は５ａｔｍ以上％１５ａｔｍ％以下である。
【００４３】
一方、第２のＳｉＧｅ層１６は少なくともＧｅ濃度が第１のＳｉＧｅ層のＧｅ濃度より大きければ、歪Ｓｉ層１７により大きい歪を与えることができる。また、各層間の歪の整合性を取るため、第２のＳｉＧｅ層１６のＧｅ濃度は９０ａｔｍ％以下であることが望ましい。
【００４４】
本発明の実施例の効果を得るためにより望ましい第２のＳｉＧｅ層のＧｅ濃度は１５ａｔｍ以上％８０ａｔｍ％以下である。より好ましくは、２０ａｔｍ％以上８０ａｔｍ％以下である。
【００４５】
また、第１のＳｉＧｅ層と格子整合を図り、且つ歪Ｓｉ層１７により大きな歪を与えるために第２のＳｉＧｅ層１６のＧｅ濃度を、第１のＳｉＧｅ層のＧｅ濃度より高い濃度、例えば１５ａｔｍ％から９０ａｔｍ％までの範囲で膜厚方向に変化させた傾斜組成としても良い。このとき第２のＳｉＧｅ層１６のＧｅ濃度は歪Ｓｉ層１７側を高くする。
【００４６】
本発明において、埋め込み酸化膜１４上の第１のＳｉＧｅ層１５の膜厚は格子緩和させるために１ｎｍ以上４００ｎｍ以下であることが望ましい。
【００４７】
第２のＳｉＧｅ層の膜厚は格子緩和させるために１ｎｍ以上４００ｎｍ以下であることが望ましい。
【００４８】
また、歪Ｓｉ層１７により大きな歪を導入するためには、第２のＳｉＧｅ層１６は、埋め込み酸化膜上の第１のＳｉＧｅ層１５よりもその膜厚が大きいことが望ましい。第２のＳｉＧｅ層の膜厚と、埋め込み酸化膜上の第１のＳｉＧｅ層の膜厚の比（埋め込み酸化膜上の第１のＳｉＧｅ層の膜厚／第２のＳｉＧｅ層の膜厚）は１以下であることが望ましい。
【００４９】
本発明の実施例に係る半導体基板の歪Ｓｉ層１７にかかる応力を計算により求める。
【００５０】
先ず、簡単化するために歪Ｓｉ層１７と埋め込み酸化膜１４の応力を無視する。歪Ｓｉ層１７にかかる応力は、第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６の応力バランスから決定される。第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６の厚さを、それぞれＴ２及びＴ３、完全緩和時の格子定数をａ２及びａ３とし、応力バランスした時のｘｙ平面の格子定数をａとする。このとき第２のＳｉＧｅ層１６の圧縮力と第１のＳｉＧｅ層１５の張力のバランスは、
（ａ３−ａ）Ｔ３＝（ａ−ａ２）Ｔ２
である。これより
ａ＝（ａ３Ｔ３＋ａ２Ｔ２）／（Ｔ２＋Ｔ３）（１）
となる。また、ＳｉＧｅの格子定数はＧｅ濃度ｘに比例すると仮定でき、
ａ（ｘ）＝（ａＧｅ−ａＳｉ）ｘ＋ａＳｉ
である。
【００５１】
ここで、ａＧｅ及びａＳｉはＧｅ及びＳｉの通常の格子定数である。
【００５２】
従って、（１）は
ａ＝［（ａＧｅ−ａＳｉ）（ｘ３Ｔ３＋ｘ２Ｔ２）＋（Ｔ２＋Ｔ３）ａＳｉ］／（Ｔ２＋Ｔ３）（１）‘
Ｔ２＝Ｔ３の場合は、
ａ＝（ａＧｅ−ａＳｉ）（ｘ２＋ｘ３）／２＋ａＳｉ（１）’’
となり、歪Ｓｉ層１７のｘｙ平面の格子定数が、第１のＳｉＧｅ層１５と第２のＳｉＧｅ層１６のＧｅ濃度の平均値に等しくなる応力がかかることになる。
【００５３】
従って、ｘ３＞ｘ２より、Ｇｅ濃度が異なる二層のＳｉＧｅ層によって、歪Ｓｉ層には常に第１のＳｉＧｅ単層より大きな歪みを入れることが可能となる。
例えば、上記実施例では、実効的にｘ＝０．２の時の歪みをＳｉに導入できる。
【００５４】
【発明の効果】
以上のように、本発明の半導体装置の製造方法により、良質な埋め込み酸化膜と大きな歪みＳｉ層を有する半導体基板上に電界効果トランジスタが形成でき、高速かつ低消費電力の半導体装置を実現できる。
【００５５】
また、本発明の半導体装置は、大きな歪みＳｉ層を有する半導体基板上に電界効果トランジスタが形成されており、高速かつ低消費電力の半導体装置を実現できる。また、Ｇｅ濃度の低い第１のＳｉＧｅ層は、Ｇｅ濃度の高い第２のＳｉＧｅ層に比べてバンドギャップが大きい。したがって、ソース／ドレイン領域界面におけるｐｎ接合界面が第１のＳｉＧｅ層に達する場合、前記ｐｎ接合の耐圧特性が高くなる。
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図２】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図３】本発明の実施例の半導体装置の製造工程を説明する断面図。
【図４】本発明の実施例の半導体装置の断面図。
【図５】ＳｉＧｅのＧｅ濃度と融点の関係を示すグラフ。
【図６】従来の半導体基板の断面図。
【符号の説明】
１・・・Ｓｉウエハ
２・・・傾斜ＳｉＧｅ層
３・・・応力緩和ＳｉＧｅ層
４・・・埋め込み酸化膜
５・・・歪Ｓｉ層
１１・・・Ｓｉウエハ
１２・・・傾斜ＳｉＧｅ層
１３・・・第１のＳｉＧｅ層
１４・・・埋め込み酸化膜
１５・・・第１のＳｉＧｅ層
１６・・・第２のＳｉＧｅ層
１７・・・歪Ｓｉ層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device.
[0002]
[Prior art]
2. Description of the Related Art Silicon MOS field-effect transistors, which are at the core of current semiconductor devices, have simultaneously achieved high-density integration and increase in driving force by miniaturization of device dimensions, particularly, reduction in gate length. However, in the near future, it is pointed out that miniaturization of the device according to the conventional trend will meet physical and economic barriers. Therefore, in the future, it is necessary to establish a technique for speeding up and reducing power consumption by a method other than the miniaturization.
[0003]
Therefore, in recent years, a field effect transistor using a semiconductor substrate having a relaxed SiGe formed on a Si substrate as a base and a thin strained Si layer formed thereon has been proposed. In this field-effect transistor, since carriers exhibit high mobility characteristics in the strained Si layer, high speed and low power consumption can be achieved by using this as a channel region.
[0004]
On the other hand, increasing the concentration of channel impurities for suppressing the short channel effect of the field effect transistor causes an increase in the parasitic capacitance of the source / drain diffusion layers. It is known that it is effective to use a semiconductor substrate having an SOI structure in which a silicon oxide film is provided on a silicon wafer and a semiconductor layer is provided on the silicon oxide film in order to reduce the parasitic capacitance.
[0005]
Therefore, a MOS field effect transistor using a semiconductor substrate having both the SOI structure and the strained Si layer is described in JP-A-9-321307.
[0006]
A method of manufacturing a conventional semiconductor device and its structure described in Japanese Patent Application Laid-Open No. 9-321307 will be described with reference to FIG.
[0007]
As shown in FIG. 6, an inclined SiGe layer 2 is formed on a Si wafer 1 while being inclined so that the Ge concentration gradually increases. Next, a stress-relaxed SiGe layer 3 (Ge concentration 20 atm%) is formed on the inclined SiGe layer 2 so as to be thick enough to relieve stress.
[0008]
Thereafter, oxygen is ion-implanted into the stress-relaxed SiGe layer 3 and annealed (1350 ° C.) at a high temperature to form a buried oxide film 4 in the stress-relaxed SiGe layer 3.
[0009]
Next, a strained Si layer 5 is formed by epitaxially growing Si thinly on the stress relaxation SiGe layer 3.
[0010]
Further, a field effect transistor using the strained Si layer 5 as a channel region is formed on a semiconductor substrate having such a structure, thereby obtaining a semiconductor device.
[0011]
In such a semiconductor device, in order to further improve the mobility of carriers in the strained Si layer 5, it is effective to apply a larger strain to the strained Si layer 5.
[0012]
It is known that in order to apply a large strain to the strained Si layer 5 in the structure of FIG. 6, it is necessary to increase the Ge concentration in the stress relaxation SiGe layer 3 and increase the difference in lattice constant from Si. I have.
[0013]
On the other hand, in order to sufficiently obtain the effect of the SOI structure, it is necessary to form a uniform and continuous high-quality buried oxide film 4. For that purpose, it is necessary to perform high-temperature annealing (1350 ° C.) after ion implantation of oxygen.
[0014]
However, SiGe has a property that its melting point decreases as the Ge concentration increases. Therefore, when the Ge concentration of the stress-relaxed SiGe layer is higher than 20 atm%, the high-temperature annealing causes melting of the SiGe layer and volatilization of oxygen and Ge. As a result, a uniform continuous high-quality buried oxide film 4 cannot be formed.
[0015]
In addition, the semiconductor device having the above configuration is required to have improved withstand voltage characteristics when a high voltage is applied.
[0016]
The present invention has been made in view of the above problems.
[0017]
[Problems to be solved by the invention]
An object of the present invention is to increase the Ge concentration of the SiGe layer and create a semiconductor substrate having a high-quality buried oxide film so that a large strain is introduced into the strained Si layer on the surface, and to use this semiconductor substrate. It is an object of the present invention to reduce the parasitic capacitance of the source / drain diffusion layers and realize a high-speed and low-power semiconductor device.
[0018]
Another object of the present invention is to provide an improved semiconductor device having high withstand voltage characteristics.
[0019]
[Means for Solving the Problems]
The present invention
Forming a first SiGe layer on the substrate;
A step of forming an oxide film by annealing the substrate after ion implantation of oxygen into the first SiGe layer;
Forming a second SiGe layer having a higher Ge concentration than the first SiGe layer on the first SiGe layer;
Forming a strained Si layer on the second SiGe layer;
Forming a field effect transistor using the strained Si layer as a channel region.
[0020]
Further, the present invention provides a base substrate, an oxide film formed on the base substrate, a first SiGe layer formed on the oxide film, and a second SiGe layer formed on the first SiGe layer. A second SiGe layer having a higher Ge concentration than the first SiGe layer, a semiconductor substrate including a strained Si layer formed on the second SiGe layer, and a field-effect transistor formed on the semiconductor substrate. A semiconductor device comprising:
The field effect transistor includes a channel region in the strained Si layer, a source region and a drain region provided in the strained Si layer with the channel region interposed therebetween, and a gate provided on the channel region. A semiconductor device comprising: an insulating film; and a gate electrode provided on the gate insulating film, wherein the source region or the drain region reaches the first SiGe layer.
[0021]
In the manufacturing method of the present invention, first, a buried oxide film is formed in the first SiGe layer having a low Ge concentration. Since the buried oxide film has a low Ge concentration in the first SiGe layer, even if annealing is performed at a high temperature, melting of the SiGe layer and volatilization of oxygen and Ge do not occur. Therefore, a uniform and continuous good buried oxide film can be obtained. Subsequently, a second SiGe layer having a high Ge concentration is grown on the first SiGe layer, and a strained Si layer is formed thereon. As a result, a large strain is applied to the crystal lattice of the strained Si layer.
[0022]
Further, the semiconductor device of the present invention has a second SiGe layer having a high Ge concentration on the first SiGe layer, and a strained Si layer is formed on the second SiGe layer. Therefore, a large strain is applied to the strained Si layer. Further, the first SiGe layer having a low Ge concentration has a larger band gap than the second SiGe layer having a high Ge concentration. Therefore, in a field effect transistor in which the pn junction interface at the source / drain region interface faces the first SiGe layer, even when a high voltage is applied to the gate electrode, the extension of the depletion layer at the pn junction increases, The withstand voltage characteristics are increased.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
1 to 3 are cross-sectional views illustrating the steps of manufacturing the semiconductor device of the present embodiment. FIG. 4 is a cross-sectional view illustrating the semiconductor device of the present embodiment.
[0024]
First, a method for manufacturing a semiconductor substrate will be described.
[0025]
As shown in FIG. 1, a graded SiGe layer 12 having a Ge concentration gradually increasing from 0 atm% to 10 atm% was epitaxially grown on a Si wafer 11 to a thickness of 0.8 μm.
[0026]
Next, a 1 μm-thick first SiGe layer 13 having a constant Ge concentration of 10 atm% was continuously grown on the inclined SiGe layer 12.
[0027]
Next, O ions were implanted into the first SiGe layer 13 under the conditions of a dose of 4 × 10 ¹⁷ cm ⁻² and an acceleration energy of 180 keV, followed by annealing at 1350 ° C. for 6 hours. Thereby, a buried oxide film 14 having a thickness of 100 nm was formed from the surface of the first SiGe layer 13 to a position from 350 nm to 450 nm. The range of formation of the buried oxide film was such that oxygen ions could be implanted with high density and high precision by the above method.
[0028]
Next, as shown in FIG. 2, it is desirable that the first SiGe layer 13 be etched to be thin.
[0029]
In this embodiment, the first SiGe layer 13 is etched by 300 nm from the surface, and the first SiGe layer 15 of 50 nm is left on the buried oxide film 14. At the time of etching, it is necessary to etch a part of the first SiGe layer and leave the first SiGe layer. When the entire first SiGe layer is etched, the second SiGe layer having high crystallinity cannot be epitaxially grown in a later step.
[0030]
Next, a second SiGe layer 16 having a Ge concentration of 30 atm% was epitaxially grown on the first SiGe layer 15 to a thickness of 150 nm to form a single crystal layer.
[0031]
Next, a strained Si layer 17 was formed by forming a single-crystal layer having a thickness of 20 nm by epitaxial growth of the Si layer.
[0032]
As described above, the semiconductor substrate according to the example of the present invention was obtained.
[0033]
In the semiconductor substrate according to the present embodiment, the second SiGe layer 16 immediately below the strained Si layer 17 has a high Ge concentration of 30 atm%, so that sufficient strain can be applied to the strained Si layer 17. The first SiGe layer 13 for forming the buried oxide film 14 has a sufficiently high melting point because the Ge concentration is as low as 10 atm%, so that high-temperature annealing for forming a good buried oxide film is possible. .
[0034]
Next, a field-effect transistor was formed on the semiconductor substrate having the strained Si layer 17 thus obtained on the surface.
[0035]
As shown in FIG. 3, the semiconductor substrate was thermally oxidized at 800 ° C. in a dry atmosphere to form a silicon oxide film to be the gate insulating film 18 with a thickness of 3 nm. Next, a 200 nm-thick n-type polycrystalline Si was deposited on the gate oxide film 18 and patterned to form a gate electrode 19.
[0036]
Next, as shown in FIG. 4, using the gate electrode 19 as a mask, As ions were ion-implanted up to the interface between the second SiGe layer 16 and the first SiGe layer 15 to form a source region and a drain region 20. The interface between the source region and the drain region 20 is located in the first SiGe layer 13 or at the interface between the first SiGe layer 13 and the second SiGe layer 16. That is, the interface between the source region and the drain region 20 reaches the first SiGe layer 13. Thereby, the breakdown voltage characteristics of the semiconductor device are improved. Each interface of the source region and the drain region 20 may be present in the first SiGe layer 13 or at the interface between the first SiGe layer 15 and the second SiGe layer 16.
[0037]
The channel region of this field effect transistor exists in the strained Si layer 17.
[0038]
Thus, the MOS field effect transistor was completed on the semiconductor substrate according to the example of the present invention.
[0039]
In the embodiment of the present invention, the annealing temperature after the oxygen ion implantation is desirably 1280 ° C. or higher in order to obtain a uniform and high-quality oxide film. The annealing temperature after oxygen ion implantation is desirably 1350 ° C. or lower.
[0040]
FIG. 5 is a graph showing the relationship between the Ge concentration and the melting point of SiGe.
[0041]
As shown in FIG. 5, in order to set the melting point temperature (solid line) of the first SiGe layer 13 to a minimum annealing temperature of 1280 ° C. or higher at which the buried oxide film 14 can be formed, at least the Ge concentration is set to 20 atm% or lower. It is desirable to do. In addition, the Ge concentration of the first SiGe layer is desirably 1 atm% or more in order to achieve lattice matching of the second SiGe layer.
[0042]
The Ge concentration of the first SiGe layer, which is more desirable for obtaining the effect of the embodiment of the present invention, is 5 atm% or more and 15 atm% or less.
[0043]
On the other hand, if the Ge concentration of the second SiGe layer 16 is at least higher than the Ge concentration of the first SiGe layer, a larger strain can be applied to the strained Si layer 17. In addition, in order to maintain the consistency of the strain between the layers, the Ge concentration of the second SiGe layer 16 is desirably 90 atm% or less.
[0044]
The Ge concentration of the second SiGe layer, which is more desirable for obtaining the effect of the embodiment of the present invention, is 15 atm or more and 80 atm% or less. More preferably, it is 20 atm% or more and 80 atm% or less.
[0045]
Further, in order to achieve lattice matching with the first SiGe layer and to give a larger strain to the strained Si layer 17, the Ge concentration of the second SiGe layer 16 is set higher than the Ge concentration of the first SiGe layer, for example, 15 atm. % To 90 atm% in the film thickness direction. At this time, the Ge concentration of the second SiGe layer 16 is higher on the strained Si layer 17 side.
[0046]
In the present invention, the thickness of the first SiGe layer 15 on the buried oxide film 14 is preferably 1 nm or more and 400 nm or less in order to relax the lattice.
[0047]
The thickness of the second SiGe layer is desirably 1 nm or more and 400 nm or less in order to relax the lattice.
[0048]
Further, in order to introduce a larger strain into the strained Si layer 17, it is desirable that the second SiGe layer 16 be larger in thickness than the first SiGe layer 15 on the buried oxide film. A thickness of the second SiGe layer, the first SiGe layer thickness ratio (of the first SiGe layer on the buried oxide film thickness / second film thickness of the SiGe layer) of the buried oxide film It is desirably 1 or less .
[0049]
The stress applied to the strained Si layer 17 of the semiconductor substrate according to the embodiment of the present invention is obtained by calculation.
[0050]
First, for simplicity, the stress of the strained Si layer 17 and the buried oxide film 14 is ignored. The stress applied to the strained Si layer 17 is determined based on the stress balance between the first SiGe layer 15 and the second SiGe layer 16. The thicknesses of the first SiGe layer 15 and the second SiGe layer 16 are T2 and T3, the lattice constants at the time of complete relaxation are a2 and a3, and the lattice constant on the xy plane when stress is balanced is a. At this time, the balance between the compressive force of the second SiGe layer 16 and the tension of the first SiGe layer 15 is
(A3-a) T3 = (a-a2) T2
It is. From this, a = (a3T3 + a2T2) / (T2 + T3) (1)
It becomes. Also, it can be assumed that the lattice constant of SiGe is proportional to the Ge concentration x,
a (x) = (aGe-aSi) x + aSi
It is.
[0051]
Here, aGe and aSi are ordinary lattice constants of Ge and Si.
[0052]
Therefore, (1) is a = [(aGe-aSi) (x3T3 + x2T2) + (T2 + T3) aSi] / (T2 + T3) (1) '
When T2 = T3,
a = (aGe−aSi) (x2 + x3) / 2 + aSi (1) ″
Thus, a stress is applied so that the lattice constant of the strained Si layer 17 on the xy plane is equal to the average value of the Ge concentration of the first SiGe layer 15 and the second SiGe layer 16.
[0053]
Therefore, because of x3> x2, the strain of the strained Si layer can always be larger than that of the first SiGe single layer by the two SiGe layers having different Ge concentrations.
For example, in the above embodiment, the strain when x = 0.2 can be effectively introduced into Si.
[0054]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, a field-effect transistor can be formed on a semiconductor substrate having a high-quality buried oxide film and a large strained Si layer, and a high-speed and low power consumption semiconductor device can be realized.
[0055]
Further, in the semiconductor device of the present invention, a field-effect transistor is formed on a semiconductor substrate having a large strained Si layer, and a semiconductor device with high speed and low power consumption can be realized. In addition, the first SiGe layer having a low Ge concentration has a larger band gap than the second SiGe layer having a high Ge concentration. Therefore, when the pn junction interface at the source / drain region interface reaches the first SiGe layer, the breakdown voltage characteristics of the pn junction increase.
[Brief description of the drawings]
FIG. 1 is a sectional view illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
FIG. 3 is a sectional view illustrating a manufacturing process of the semiconductor device according to the embodiment of the present invention.
FIG. 4 is a sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a graph showing the relationship between the Ge concentration and the melting point of SiGe.
FIG. 6 is a cross-sectional view of a conventional semiconductor substrate.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Si wafer 2 ... Gradient SiGe layer 3 ... Stress relaxation SiGe layer 4 ... Buried oxide film 5 ... Strained Si layer 11 ... Si wafer 12 ... Gradient SiGe layer 13 ... ..First SiGe layer 14 buried oxide film 15 first SiGe layer 16 second SiGe layer 17 strained Si layer

Claims

Forming a first SiGe layer on the substrate;
A step of forming an oxide film by annealing the substrate after ion implantation of oxygen into the first SiGe layer;
Forming a second SiGe layer having a higher Ge concentration than the first SiGe layer on the first SiGe layer;
Forming a strained Si layer on the second SiGe layer;
Forming a field effect transistor using the strained Si layer as a channel region.

2. The method according to claim 1, further comprising, after the step of forming the oxide film, a step of partially removing a surface of the first SiGe layer.

2. The method according to claim 1, wherein the Ge concentration of the first SiGe layer is 1 atm or more and 20 atm% or less.

2. The method according to claim 1, wherein the Ge concentration of the second SiGe layer is higher than the Ge concentration of the first SiGe layer and is 90 atm% or less.

2. The method according to claim 1, wherein (the thickness of the first SiGe layer on the oxide film / the thickness of the second SiGe layer) is 1 or less .

The film thickness of the first SiGe layer on the oxide film is in a range from 1 nm to 400 nm, and the film thickness of the second SiGe layer is in a range from 1 nm to 400 nm. 2. The method for manufacturing a semiconductor device according to claim 1.

The method according to claim 1, wherein the substrate is a stacked body including a silicon wafer and a SiGe layer having a Ge concentration inclined in a film thickness direction.

A base substrate, an oxide film formed on the base substrate, a first SiGe layer formed on the oxide film, and a first SiGe layer formed on the first SiGe layer. A semiconductor device comprising: a second SiGe layer having a high Ge concentration; a semiconductor substrate including a strained Si layer formed on the second SiGe layer; and a field-effect transistor formed on the semiconductor substrate. The field effect transistor is provided on the channel region in the strained Si layer, a source region and a drain region provided in the strained Si layer so as to be separated from each other across the channel region, and provided on the channel region. A gate insulating film; and a gate electrode provided on the gate insulating film, wherein the source region or the drain region reaches the first SiGe layer. Conductor device.

9. The semiconductor device according to claim 8, wherein the interface between the source region and the drain region is in the first SiGe layer or at the interface with the first SiGe layer and the second SiGe layer.

9. The semiconductor device according to claim 8, wherein the Ge concentration of the first SiGe layer is 1 atm or more and 20 atm% or less.

9. The semiconductor device according to claim 8, wherein the Ge concentration of the second SiGe layer is higher than the Ge concentration of the first SiGe layer and is 90 atm% or less.