KR100460201B1 - Manufacturing method of a virtual substrate for SiGe/Si hetero-junction field-effect transistor - Google Patents
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Abstract
본 발명은 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 및 그 기판에 관한 것으로, 실리콘 에피층, 완충층 및 실리콘 캡층을 갖는 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판에서 완충층을 형성하는 방법에 있어서, 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층을 형성하는 단계, 실시간으로 열처리를 행하는 단계 및 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제2 실리콘 게르마늄 층을 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, CVD 방법을 이용하여 실리콘 게르마늄의 완충층을 형성하므로 양산이 가능한 효과를 갖고, 실시간 열처리를 통해 얇은 두께의 완충층을 형성하므로 소자의 높이가 낮아지고 공정 시간이 짧아지며 결함의 표면전파가 없이 표면이 매끄러운 기판을 형성할 수 있는 효과를 갖는다.The present invention relates to a method for forming a substrate for producing a SiGe / Si heterojunction field effect transistor, and to a method for forming a buffer layer in a substrate for producing a SiGe / Si heterojunction field effect transistor having a silicon epilayer, a buffer layer, and a silicon cap layer. Forming a first silicon germanium layer made of silicon germanium and having a germanium composition having a gradient, performing a heat treatment in real time, and forming a second silicon germanium layer made of silicon germanium and having a constant germanium composition. Characterized in that. Therefore, the formation of a buffer layer of silicon germanium by the CVD method has the effect that can be mass-produced, and by forming a thin buffer layer through the real-time heat treatment, the height of the device is lowered, the process time is shortened and the surface without defect surface propagation This has the effect of forming a smooth substrate.
Description
본 발명은 SiGe/Si 이종 접합 전계 효과 트랜지스터(hFET, hetero-junction field-effect transistor)에 관한 것으로서, 특히 SiGe/Si 이종 접합 전계 효과 트랜지스터를 제조하기 위한 기판을 형성할 때 완충층을 두어 응력을 완화하게 하는 전계 효과 트랜지스터 제조용 기판의 형성 방법 및 그 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a SiGe / Si heterojunction field-effect transistor (hFET), in particular a buffer layer for relieving stress when forming a substrate for fabricating a SiGe / Si heterojunction field-effect transistor. A method of forming a substrate for producing a field effect transistor and a substrate thereof.
전계 효과 트랜지스터는 바이폴라(bipolar) 트랜지스터가 pn접합을 통과하는 캐리어의 작용을 이용하는 전류 제어형인데 비해 전자 흐름을 전극으로 제어하는 전압 제어형이다. 전계 효과 트랜지스터의 전극은 소스(source), 게이트(gate) 및 드레인(drain)으로 이루어지는데 게이트에 가하는 제어 전압의 크기에 따라서 공핍층의 확산이 달라지며, 그 때문에 채널(channel)의 폭이 달라져서 드레인 전류가 제어되는 원리로 작동된다. 이러한 전계 효과 트랜지스터는 n채널형과 p채널형으로 나눌 수 있고, 금속판을 절연물의 박층을 거쳐서 부착하여 반도체 중의 캐리어를 제어하도록 한 MOSFET(metal oxide semiconductor field-effect transistor)이 대표적이다. 그 이외에 JFET(junction field-effect transistor)이나 MESFET(metal semiconductor field-effect transistor) 등이 있다.A field effect transistor is a voltage controlled type in which a bipolar transistor is a current controlled type using the action of a carrier passing through a pn junction, whereas an electron flow is controlled by an electrode. The electrode of the field effect transistor is composed of a source, a gate, and a drain. The diffusion of the depletion layer varies according to the magnitude of the control voltage applied to the gate, and thus, the width of the channel is changed. It operates on the principle that the drain current is controlled. Such field effect transistors can be divided into n-channel type and p-channel type, and a typical metal oxide semiconductor field-effect transistor (MOSFET) is formed by attaching a metal plate through a thin layer of an insulator to control carriers in the semiconductor. In addition, there are a junction field-effect transistor (JFET) and a metal semiconductor field-effect transistor (MESFET).
이종 접합이란 두가지 반도체 물질, 예를 들어, 실리콘과 게르마늄으로 형성된 접합을 말하며, 접합의 양쪽이 동종물질로 구성된 동종 접합과 구별된다. 이 때, MOSFET에서 SiGe/Si의 이종 접합을 갖는 MOS는 일반 Si MOS보다 전자나홀(hole)의 운반자의 이동도가 향상된다. 이는, 응력을 받은 Si 채널에서 양자 우물이 생겨 입자 산란이 줄어들고 응력장(strain field)이 생성되어 전도를 도와주기 때문이다.Heterojunction refers to a junction formed of two semiconductor materials, for example silicon and germanium, and is distinguished from a homogeneous junction composed of homogeneous materials on both sides of the junction. At this time, the MOS having a heterojunction of SiGe / Si in the MOSFET improves the mobility of electron-hole carriers than the general Si MOS. This is because quantum wells are generated in the stressed Si channel, which reduces particle scattering and creates a stress field, which assists in conduction.
이러한 SiGe/Si 이종 접합 전계 효과 트랜지스터를 제조하기 위한 기판에서 완충층은 운반자의 산란없이 고이동도 및 고속의 소자를 구현하기 위해 충분히 이완되어야 하고, 따라서 완충층은 소자의 전도도와 주파수 특성을 좌우하는 중요한 역할을 하게된다. 특히 n 타입의 소자에서는 잔류응력 상태의 실리콘 에피층이 전도 채널이 되고, 실리콘 게르마늄(SiGe) 층은 충분히 응력 완화가 발생하여 가상의 기판 역할을 해야 한다. SiGe의 격자 상수는 Si의 격자 상수보다 크기 때문에, SiGe 가상 기판(virtual substrate)은 SiGe/Si 이종 접합의 소자를 만들 때 실제 기판 Si 위에 성장시켜 격자 상수를 넓혀주는 역할을 한다. 이렇게 격자 상수가 넓혀진 SiGe 완충층이 임시의 기판 역할을 하기 때문에 가상 기판이란 용어를 쓴다. 여기에 Si 채널을 얇게 성장시키면 Si은 SiGe 가상 기판의 넓은 격자 상수에 억지로 맞춰져서 늘어나 있는 상태가 되고 응력을 받게 된다. 이렇게 일부러 응력을 가해주면 전자의 이동도가 증가하고 양자 우물이 생성되어 이동도가 향상된다.In a substrate for manufacturing such a SiGe / Si heterojunction field effect transistor, the buffer layer must be sufficiently relaxed to realize a high mobility and high speed device without scattering carriers, and thus the buffer layer is an important factor that determines the conductivity and frequency characteristics of the device. It will play a role. In particular, in the n-type device, the silicon epi layer in the residual stress state becomes a conducting channel, and the silicon germanium (SiGe) layer has sufficient stress relaxation to act as a virtual substrate. Since the lattice constants of SiGe are larger than the lattice constants of Si, SiGe virtual substrates serve to widen the lattice constants by growing on the actual substrate Si when making devices of SiGe / Si heterojunctions. Since the SiGe buffer layer having a wider lattice constant serves as a temporary substrate, the term virtual substrate is used. Thinner growth of the Si channel forces Si to be forced to the wide lattice constant of the SiGe virtual substrate, resulting in an elongated state and stress. This intentional stress increases the mobility of the electrons and creates a quantum well to improve mobility.
그러므로, 완충층이 가져야 하는 조건은 응력완화가 충분히 발생하여 격자상수가 커야하고, 계면에서 발생한 전위가 표면으로 전파되지 않고 기판쪽으로 전파되어야 하며, 능동 소자가 성장 될 수 있도록 표면이 단차가 없이 매끈해야 하고, 두께가 두껍지 않아야 한다. 완충층의 두께가 두꺼우면 소자의 높이가 높아지며 공정 시간이 길어지는 문제점이 발생하기 때문이다. 일례로 완충층에 차이를 두었을때 소자의 채널 전도도가 2-3배 정도까지 차이가 남을 보여주기도 하였다.Therefore, the condition that the buffer layer should have is that stress relaxation should occur sufficiently so that the lattice constant should be large, dislocations generated at the interface should propagate toward the substrate rather than propagate to the surface, and the surface must be smooth without step so that the active element can grow. It should not be thick. If the buffer layer is thick, the height of the device is high and the process time is long. For example, when the buffer layer is different, the channel conductivity of the device may be up to 2-3 times.
본 발명이 이루고자 하는 기술적 과제는, 양산 가능한 방법으로 두께가 얇고 소자의 특성이 우수한 완충층을 갖는 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for forming a substrate for producing a SiGe / Si heterojunction field effect transistor having a buffer layer having a thin thickness and excellent device characteristics by a mass production method.
본 발명이 이루고자 하는 다른 기술적 과제는, 양산 가능한 방법으로 두께가 얇고 소자의 특성이 우수한 완충층을 갖는 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판을 제공하는데 있다.Another object of the present invention is to provide a substrate for producing a SiGe / Si heterojunction field effect transistor having a buffer layer having a thin thickness and excellent device characteristics by a mass production method.
도 1은 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 바람직한 일 실시예를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a preferred embodiment of a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention.
도 2는 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판을 제조하기 위한 열처리 조건을 설명하기 위한 그래프이다.2 is a graph for explaining heat treatment conditions for manufacturing a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention.
도 3은 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 다른 실시예를 설명하기 위한 단면도이다.3 is a cross-sectional view for explaining another embodiment of a substrate for manufacturing a SiGe / Si heterojunction field effect transistor according to the present invention.
도 4는 열처리 시간에 따른 응력 완화의 정도를 보여주는 그래프이다.4 is a graph showing the degree of stress relaxation according to the heat treatment time.
도 5는 비례 상수 R에 따른 응력 완화의 정도를 보여주는 그래프이다.5 is a graph showing the degree of stress relaxation according to the proportional constant R.
도 6은 비례 상수 R이 1.5일 때 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 전자현미경 단면 사진이다.6 is an electron microscope cross-sectional photograph of a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention when the proportional constant R is 1.5.
도 7은 비례 상수 R이 0일 때 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 전자현미경 단면 사진이다.7 is an electron microscope cross-sectional photograph of a substrate for preparing a SiGe / Si heterojunction field effect transistor when the proportional constant R is 0. FIG.
도 8은 도 6의 60 부분에 대한 전자현미경 평면사진이다.FIG. 8 is an electron microscope top view of portion 60 of FIG. 6.
도 9는 도 6의 62 부분에 대한 전자현미경 평면사진이다.FIG. 9 is an electron microscope top view of the portion 62 of FIG. 6.
상기 과제를 이루기 위해 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법은, 실리콘 에피층, 완충층 및 실리콘 캡층을 갖는 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판에서 완충층을 형성하는 방법에 있어서, 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층을 형성하는 단계, 실시간으로 열처리를 행하는 단계 및 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제2 실리콘 게르마늄 층을 형성하는 단계를 구비하는 것이 바람직하다.In order to achieve the above object, a method of forming a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention is a method of forming a buffer layer in a substrate for producing a SiGe / Si heterojunction field effect transistor having a silicon epi layer, a buffer layer, and a silicon cap layer. Forming a first silicon germanium layer made of silicon germanium and having a germanium composition having a gradient, performing a heat treatment in real time, and forming a second silicon germanium layer made of silicon germanium and having a constant germanium composition. It is preferable to provide.
상기 다른 과제를 이루기 위해 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판은, 실리콘 에피층, 완충층 및 실리콘 캡층을 갖는 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판에 있어서, 완충층은 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층 및 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제2 실리콘 게르마늄 층으로 구성되고, 제2 실리콘 게르마늄 층의 두께와 제1 실리콘 게르마늄 층의 두께의 합은 일정하고, 제2 실리콘 게르마늄 층의 두께와 제1 실리콘 게르마늄 층의 두께의 비는 0.5에서 3 사이인 것이 바람직하다.In order to achieve the above another object, a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention is a substrate for producing a SiGe / Si heterojunction field effect transistor having a silicon epi layer, a buffer layer, and a silicon cap layer, wherein the buffer layer is made of silicon germanium. A first silicon germanium layer consisting of a first germanium layer having a gradient and a germanium composition and a silicon germanium, the second germanium layer having a constant germanium composition, and the sum of the thickness of the second silicon germanium layer and the thickness of the first silicon germanium layer It is preferable that the ratio of the thickness of the second silicon germanium layer to the thickness of the first silicon germanium layer is between 0.5 and 3.
이하, 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 및 그 기판의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a method of forming a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention and an embodiment of the substrate will be described as follows with reference to the accompanying drawings.
도 1은 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 바람직한 일 실시예를 설명하기 위한 단면도로서, 실리콘 에피층(10), 제1 실리콘 게르마늄 층(12), 제2 실리콘 게르마늄 층(14) 및 실리콘 캡(cap)층(16)으로 이루어진다. 제 1 실리콘 게르마늄 층(12)과 제 2 실리콘 게르마늄 층(14) 사이에는 열처리가 이루어진다.1 is a cross-sectional view illustrating a preferred embodiment of a substrate for manufacturing a SiGe / Si heterojunction field effect transistor according to the present invention, wherein the silicon epi layer 10, the first silicon germanium layer 12, and the second silicon germanium layer are illustrated in FIG. 14 and a silicon cap layer 16. Heat treatment is performed between the first silicon germanium layer 12 and the second silicon germanium layer 14.
도 2는 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판을 제조하기 위한 열처리 조건을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고 세로축은 온도를 나타낸다.2 is a graph for explaining heat treatment conditions for manufacturing a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention, in which the horizontal axis represents time and the vertical axis represents temperature.
먼저, 실리콘 에피층(10) 위에 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층(12)을 형성한다. 여기서 실리콘 에피층(10)은 5nm 내지 15nm 정도의 두께로 CVD(chemical vapor deposition) 방법을 이용하여 형성될 수 있다. CVD는 기판의 표면에 서로 다른 성질을 갖는 기체-고체, 기체-액체의 화학 반응을 이용하여 층을 생성하는 공정으로서, 제1 실리콘 게르마늄 층(12)도 CVD 방법을 이용하여 형성되며, RPCVD(reduced pressure chemical vapor deposition) 방법을 이용할 수 도 있다. 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층(12)은 상기 CVD 공정시 게르마늄 소스의 유량을 점차로 증가시키면서 형성할 수 있다. 실리콘 에피층(10) 위에 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층(12)을 형성하는 이유는 실리콘과 게르마늄의 격자상수 차이로 인하여 게르마늄 조성이 기울기를 갖지 않고 바로 실리콘 에피층과 맞닿으면 격자의 불일치로 인하여 고밀도의 전위가 생성되기 때문이다. 이러한 층의 역할은 후속 열처리에 대하여 결함의 펴면 전파의 장벽 역할을 하여 우수한 표면 형상을 유지하고 격자를 단계별로 서서히 넓혀주어 우수한 소자 특성을 구현 가능하게 한다.First, a first silicon germanium layer 12 made of silicon germanium and having a gradient in germanium composition is formed on the silicon epi layer 10. Here, the silicon epi layer 10 may be formed using a chemical vapor deposition (CVD) method to a thickness of about 5 nm to 15 nm. CVD is a process of generating a layer by using a gas-solid, gas-liquid chemical reaction having different properties on the surface of the substrate, the first silicon germanium layer 12 is also formed by using a CVD method, RPCVD ( Reduced pressure chemical vapor deposition may also be used. The first silicon germanium layer 12 having a germanium composition inclination may be formed while gradually increasing the flow rate of the germanium source during the CVD process. The reason for forming the first silicon germanium layer 12 having a germanium composition inclination on the silicon epitaxial layer 10 is that when the germanium composition does not have an inclination but directly contacts the silicon epilayer due to the lattice constant difference between silicon and germanium This is because a high density of dislocations is generated due to the lattice mismatch. The role of this layer is to serve as a barrier to propagation of defects for subsequent heat treatment to maintain good surface shape and to gradually widen the lattice step by step to enable excellent device characteristics.
이어서, 실시간(in-situ)으로 열처리를 행한다. 실시간 열처리란 증착된 시편을 진공이 잡혀있는 챔버(chamber)에서 꺼내지 않고, 챔버 안에서 증착 후 열처리를 하는 것을 말한다. 일반적으로 열처리는 시편을 일단 꺼내었다가 노(furnace)속에 다시 넣은 것인데, 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법에 있어서는 증착 도중에 열처리를 하고, 다시 그 위에 증착을 하기 때문에 실시간으로 하지 않고 성장 중간에 챔버 밖으로 꺼내어 열처리하면 대기에 노출되어 오염될 가능성이 있기 때문이다.Subsequently, heat treatment is performed in real time. Real-time heat treatment refers to the heat treatment after deposition in the chamber, without taking out the deposited specimen from the chamber (chamber) where the vacuum is held. In general, the heat treatment is to remove the specimen once and put it back into the furnace (furnace). In the method for forming a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention, the heat treatment is performed during the deposition, and then the deposition is performed again. This is because if it is taken out of the chamber in the middle of growth without heat in real time, it may be exposed to the air and be contaminated.
열처리는 제1 온도에서 제1 온도보다 높은 제2 온도로 상승시켜 소정 시간 동안 유지한 후 다시 제1 온도로 하강시키는 방법을 이용한다. 도 2를 참조하면,열처리는 T1의 저온에서 a분 동안 T2의 고온으로 상승시키고, (b-a)분 동안 T2의 온도를 유지하다가 (c-b)분 동안 다시 저온의 T1으로 온도를 하강시키는 방법으로 이루어진다. 이때, 제1 온도인 T1은 600℃ 내지 700℃ 정도의 온도이고, 제2 온도인 T2는 800℃ 내지 1000℃의 온도로 구현할 수 있다. 열처리시 고온에서 유지시키는 소정 시간인 (b-a)의 시간은 1 내지 10 분 정도로 구현 할 수 있으나, 열처리 시간에 따른 응력 완화의 정도를 보여주는 그래프인 도 4를 참조하면, 3분 이상일 때 충분한 응력 완화를 얻을 수 있음을 알 수 있다.The heat treatment uses a method of increasing the temperature from the first temperature to a second temperature higher than the first temperature, maintaining the predetermined temperature for a predetermined time, and then lowering the temperature to the first temperature again. 2, the heat treatment is raised to a high temperature of T 2 for a minute at a low temperature T 1, (ba) minutes (cb) while maintaining the temperature of T 2 minutes, again lowering the temperature to a lower temperature T 1 for a while It is done in a way. In this case, the first temperature T 1 may be a temperature of about 600 ° C. to 700 ° C., and the second temperature T 2 may be implemented at a temperature of 800 ° C. to 1000 ° C. The time of (ba), which is a predetermined time to be maintained at a high temperature during heat treatment, may be implemented as about 1 to 10 minutes, but referring to FIG. It can be seen that can be obtained.
즉, 도 4를 참조하면, t1은 열처리 시간이 1분 일때를 나타내고, t2, t3및 t4는 열처리 시간이 각각 3분, 5분 및 7분 일때를 나타낸다. 열처리 시간인 (b-a)의 시간이 1분 일 때 응력 완화는 53% 이나, (b-a)의 시간이 3분, 5분 및 7분 일때 응력 완화는 80%, 83% 및 83% 를 보인다. 응력완화의 %가 의미하는 것은 100%일 때 Si0.8Ge0.2의 격자만큼 박막의 격자상수가 넓어지는 것을 기준으로 응력완화가 어느 정도 일어났는지를 나타내 주는 척도이다. 이러한 열처리는 더 이상의 위로의 결함 전파가 이루어지지 않고 우수한 특성의 제 2 실리콘 게르마늄 층을 유지시키는데 필수 불가결하며 온도와 시간의 조절로 완충층의 특성을 향상시키고, 더 나아가 소자의 특성도 좌우한다.That is, referring to FIG. 4, t 1 indicates when the heat treatment time is 1 minute, and t 2 , t 3, and t 4 indicate when the heat treatment time is 3 minutes, 5 minutes, and 7 minutes, respectively. The stress relaxation is 53% when the time of heat treatment time (ba) is 1 minute, but the stress relaxation is 80%, 83% and 83% when time of (ba) is 3 minutes, 5 minutes and 7 minutes. The% of stress relaxation means a measure of how much stress relaxation occurred based on the lattice constant of the thin film being widened by the lattice of Si 0.8 Ge 0.2 at 100%. This heat treatment is indispensable to maintain a second silicon germanium layer of excellent properties without further propagating defect propagation, and the temperature and time control improves the characteristics of the buffer layer and further influences the device characteristics.
열처리를 한 후에, 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제2 실리콘 게르마늄 층(14)을 형성한다. 열처리 후 게르마늄의 조성이 일정한 층을 형성하는 이유는 일정층이 열처리 후의 안정성을 유지하는 역할을 하고, 일정층위에 MOS소자의 채널 또는 다른 능동 영역이 증착되므로 충분히 격자 상수가 넓은 조성 일정층이 생성되어야 에너지 밴드갭 사이의 양자 우물이 제대로 형성되기 때문이다. 제2 실리콘 게르마늄 층(14)은 제1 실리콘 게르마늄 층(12)과 같이 CVD 또는 RPCVD 방법을 이용하여 형성할 수 있다.After the heat treatment, a second silicon germanium layer 14 made of silicon germanium and having a constant germanium composition is formed. The reason why the germanium composition is formed after the heat treatment is that a certain layer serves to maintain stability after the heat treatment, and a constant layer having a sufficiently large lattice constant is generated because a channel or other active region of the MOS device is deposited on the predetermined layer. This is because the quantum wells between the energy bandgaps must be formed properly. The second silicon germanium layer 14 may be formed using a CVD or RPCVD method like the first silicon germanium layer 12.
제2 실리콘 게르마늄 층(14)을 형성한 후에는 실리콘 캡(cap)층(16)을 10nm 내지 20nm의 두께로 성장시킨다. 따라서, SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 가상기판에서 제1 실리콘 게르마늄 층(12)과 제2 실리콘 게르마늄 층(14)은 완충층이 된다. 이 때, 도 1을 참조하면, 제2 실리콘 게르마늄 층(14)은 제1 실리콘 게르마늄 층(12) 위에 형성되는데 제1 실리콘 게르마늄 층(12)과 제2 실리콘 게르마늄 층(14)의 두께의 합은 일정하고 두께의 비는 0.5에서 3 사이가 된다. 즉, 제1 실리콘 게르마늄 층의 두께를 L1이라 하고 제2 실리콘 게르마늄 층의 두께를 L2라고 하면 수학식 1 과 같이 이들의 합은 일정하게 유지하고, 수학식 2 와 같이 이들의 비인 R은 0.5 와 3 사이에서 변화시킨다.After the second silicon germanium layer 14 is formed, the silicon cap layer 16 is grown to a thickness of 10 nm to 20 nm. Therefore, in the virtual substrate for manufacturing a SiGe / Si heterojunction field effect transistor, the first silicon germanium layer 12 and the second silicon germanium layer 14 become buffer layers. In this case, referring to FIG. 1, the second silicon germanium layer 14 is formed on the first silicon germanium layer 12, and the sum of the thicknesses of the first silicon germanium layer 12 and the second silicon germanium layer 14 is performed. Is constant and the thickness ratio is between 0.5 and 3. That is, when the thickness of the first silicon germanium layer is L 1 and the thickness of the second silicon germanium layer is L 2 , the sum thereof is kept constant as in Equation 1, and R, which is their ratio as in Equation 2, is Change between 0.5 and 3.
수학식 1에서 A는 임의의 상수가 되는데, A는 보통 150nm내지 250nm의 사이이다. A가 250nm이상이 되면 완충층의 두께가 너무 두꺼워져서 소자의 높이가 높아지고 공정 시간이 길어지는 문제점이 있다.In Equation 1, A is an arbitrary constant, and A is usually between 150 nm and 250 nm. When A is 250 nm or more, the thickness of the buffer layer becomes so thick that the height of the device is high and the process time is long.
수학식 2에서 R은 전위의 전파 경향에 큰 영향을 미치는 인자인데, 비례 상수 R에 따른 응력완화의 정도를 보여주는 그래프인 도 5을 참조하면, A가 190nm일때 네가지 R값에 따른 응력완화의 정도를 알 수 있다. 즉, 도 5a를 참조하면 R이 0.12일 때는 31%의 응력완화가 이루어지고, 도 5b를 참조하면 R이 0.36일 때 65%의 응력완화가 이루어지고, 도 5c를 참조하면 R이 0.9일 때 80%의 응력완화가 이루어지고, 도 5d를 참조하면 R이 2.8일 때는 94%의 응력완화가 이루어짐을 알 수 있다.In Equation 2, R is a factor that greatly affects the propagation tendency of dislocations. Referring to FIG. 5, which is a graph showing the degree of stress relaxation according to the proportional constant R, the degree of stress relaxation according to four R values when A is 190 nm. It can be seen. That is, referring to FIG. 5A, when R is 0.12, 31% of stress relaxation occurs. Referring to FIG. 5B, when R is 0.36, 65% of stress relaxation occurs. Referring to FIG. 5C, when R is 0.9. The stress relaxation of 80% is achieved, and referring to Figure 5d it can be seen that the stress relaxation of 94% is achieved when R is 2.8.
이하, 비례 상수 R에 따른 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 단면을 첨부한 도면들을 참조하여 설명한다.Hereinafter, a cross section of a substrate for manufacturing a SiGe / Si heterojunction field effect transistor according to a proportionality constant R will be described with reference to the accompanying drawings.
도 6은 비례 상수 R이 1.5일 때 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 전자현미경 단면 사진이고, 도 7은 비례 상수 R이 '0'일 때 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 전자현미경 단면 사진이다. 도 7을 참조하면, R이 '0'인 경우는 조성의 기울기층이 없는 경우인데, Si 과 SiGe의 계면 사이에서 생성된 전위가 표면까지 전파되었고 표면도 매끈하지 않아 약간의 단차를 가지고 있음을 알 수 있다. 그러나, R이 '1.5'인 도 6을 참조하면, 매끈한 표면과 더불어 전위가 아래쪽으로 전파함을 알 수 있다.6 is an electron microscope cross-sectional photograph of a SiGe / Si heterojunction field effect transistor according to the present invention when the proportional constant R is 1.5, and FIG. 7 is a SiGe / Si heterojunction field effect when the proportional constant R is '0'. An electron microscope cross section photograph of a substrate for transistor production. Referring to FIG. 7, when R is '0', there is no gradient layer of composition, and the dislocation generated between the interface between Si and SiGe propagates to the surface and the surface is not smooth, and thus has a slight step. Able to know. However, referring to FIG. 6 where R is '1.5', it can be seen that dislocations propagate downwards with a smooth surface.
도 8은 도 6의 60 부분에 대한 전자현미경 평면사진인데 도 8을 참조하면, R이 '1.5'인 경우의 60 부분은 전위가 발견되지 않았다. 반면에, 도 6의 62 부분에 대한 전자현미경 평면사진인 도 9을 참조하면, R이 '1.5'인 경우의 62 부분은 전위가 그물망을 형성하면서 분포되어 있다. 따라서, R이 '1.5'인 경우의 완충층은 소자에의 적용이 가능하다.FIG. 8 is an electron microscope plane photograph of the portion 60 of FIG. 6. Referring to FIG. 8, no potential was found in the portion 60 when R was 1.5. On the other hand, referring to FIG. 9, which is an electron microscope planar photograph of the portion 62 of FIG. 6, the portion 62 when R is '1.5' is distributed while dislocations form a mesh. Therefore, the buffer layer when R is "1.5" can be applied to an element.
이하, 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 및 그 기판의 다른 실시예를 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a method of forming a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention and another embodiment of the substrate will be described as follows.
도 3은 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 가상기판의 다른 실시예를 설명하기 위한 단면도로서, 실리콘 에피층(30), 제1 실리콘 게르마늄 층(32), 제2 실리콘 게르마늄 층(34), 제3 실리콘 게르마늄 층(36), 제4 실리콘 게르마늄 층(38) 및 실리콘 캡층(40)으로 이루어진다.3 is a cross-sectional view for explaining another embodiment of a virtual substrate for fabricating a SiGe / Si heterojunction field effect transistor according to the present invention, wherein the silicon epitaxial layer 30, the first silicon germanium layer 32, and the second silicon germanium layer are illustrated in FIG. 34, the third silicon germanium layer 36, the fourth silicon germanium layer 38, and the silicon cap layer 40.
먼저, 실리콘 에피층(30) 위에 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제1 실리콘 게르마늄 층(32)을 목표하는 게르마늄 조성의 절반만큼 만 성장시킨다. 이 때, 게르마늄 조성의 절반이라 함은 전체 목표하는 게르마늄 조성이 x% 라 할때 제1 실리콘 게르마늄 층에서는 (x/2)% 만큼 성장시키는 것을 의미한다. 그 후, 열처리를 행하고 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제2 실리콘 게르마늄 층(34)을 형성한다. 이 때, 제1 실리콘 게르마늄 층(32) 및 제2 실리콘 게르마늄 층(34)을 성장시키는 방법은 도 1을 참조하여 설명하였던 방법과 동일한 방법으로 행하고, 열처리도 도2 를 참조하여 설명하였던 방법과 동일한 방법으로 행한다.First, the first silicon germanium layer 32 made of silicon germanium and having a gradient in germanium on the silicon epitaxial layer 30 is grown by only half of the target germanium composition. At this time, the half of the germanium composition means that when the total target germanium composition is x%, it is grown by (x / 2)% in the first silicon germanium layer. Thereafter, heat treatment is performed to form a second silicon germanium layer 34 made of silicon germanium and having a constant germanium composition. At this time, the method of growing the first silicon germanium layer 32 and the second silicon germanium layer 34 is performed in the same manner as described with reference to FIG. 1, and the heat treatment diagram described with reference to FIG. Do the same.
그 후, 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 기울기를 갖는 제3 실리콘 게르마늄 층(36)을 다시 성장시켜 목표하는 게르마늄 조성의 나머지 절반을성장시키고 열처리를 행한다. 이 때, 게르마늄 조성의 나머지 절반이라 함은 목표하는 게르마늄 조성이 x% 라 할 때 전술한 바와 같이 제1 실리콘 게르마늄 층(32)에서 (x/2)% 만큼만 성장시켰다고 하면, 제3 실리콘 게르마늄 층(36)이 나머지 (x/2)% 에서 x% 로 증가시키는 것을 의미한다.Thereafter, the third silicon germanium layer 36 made of silicon germanium and having a gradient in germanium is grown again to grow the other half of the target germanium composition and perform heat treatment. At this time, the other half of the germanium composition, when the target germanium composition is x%, as described above, the third silicon germanium layer is grown by only (x / 2)% in the first silicon germanium layer 32 as described above. (36) means increase from the remaining (x / 2)% to x%.
제3 실리콘 게르마늄 층(36)을 형성한 후, 실리콘 게르마늄으로 이루어지고 게르마늄 조성이 일정한 제4 실리콘 게르마늄 층(38)을 성장시킨다. 제3 실리콘 게르마늄 층(36) 및 제4 실리콘 게르마늄 층(38)은 제1 실리콘 게르마늄 층(32) 및 제2 실리콘 게르마늄 층(34)을 형성하는 방법과 동일한 방법으로 행한다. 따라서, 도 3에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 가상기판의 완충층(32,34,36 및 38)은 보다 얇은 두께 까지 완충층을 성장시킬 수 있다는 장점이 있으나, 좀 더 복잡한 구조가 되어 공정 시간이 길어지는 단점도 있다.After forming the third silicon germanium layer 36, a fourth silicon germanium layer 38 made of silicon germanium and having a germanium composition is grown. The third silicon germanium layer 36 and the fourth silicon germanium layer 38 are performed in the same manner as the method of forming the first silicon germanium layer 32 and the second silicon germanium layer 34. Accordingly, the buffer layers 32, 34, 36, and 38 of the virtual substrate for manufacturing a SiGe / Si heterojunction field effect transistor shown in FIG. 3 have the advantage that the buffer layers can be grown to a thinner thickness, but the process becomes more complicated. There is also a disadvantage in that it takes longer.
이상에서 설명한 바와 같이, 본 발명에 의한 SiGe/Si 이종 접합 전계 효과 트랜지스터 제조용 기판의 형성 방법 및 그 기판은 CVD 방법을 이용하여 실리콘 게르마늄의 완충층을 형성하므로 양산이 가능한 효과를 갖고, 실시간 열처리를 통해 얇은 두께의 완충층을 형성하므로 소자의 높이가 낮아지고 공정 시간이 짧아지며 결함의 표면전파가 없이 표면이 매끄러운 기판을 형성할 수 있는 효과를 갖는다.As described above, the method for forming a substrate for producing a SiGe / Si heterojunction field effect transistor according to the present invention and the substrate form a buffer layer of silicon germanium using the CVD method, and thus have a mass production effect. Since a thin buffer layer is formed, the height of the device is lowered, the process time is shortened, and a surface having a smooth surface can be formed without the surface propagation of defects.
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