JP2001217430A - Method of manufacturing semiconductor substrate and semiconductor substrate manufactured thereby - Google Patents

Method of manufacturing semiconductor substrate and semiconductor substrate manufactured thereby

Info

Publication number
JP2001217430A
JP2001217430A JP2000357158A JP2000357158A JP2001217430A JP 2001217430 A JP2001217430 A JP 2001217430A JP 2000357158 A JP2000357158 A JP 2000357158A JP 2000357158 A JP2000357158 A JP 2000357158A JP 2001217430 A JP2001217430 A JP 2001217430A
Authority
JP
Grant status
Application
Patent type
Prior art keywords
layer
substrate
strain
crystal
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000357158A
Other languages
Japanese (ja)
Other versions
JP3607194B2 (en )
Inventor
Shinichi Takagi
Koji Usuda
宏治 臼田
信一 高木
Original Assignee
Toshiba Corp
株式会社東芝
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date

Links

Abstract

PROBLEM TO BE SOLVED: To provide a substrate and its forming method wherein, in a strain layer/stain-applied crystal layer structure, the crystallinity deterioration of the strain layer due to crystal defects caused in the starin-applied crystal layer structure is reduced and the strain layer/strain-applied crystal layer structure is formed with a thin film on an insulation layer. SOLUTION: An insulation layer on a Si substrate and an SiGe layer on another Si substrate are bonded, using the semiconductor laminating technique, and the Si substrate at the SiGe layer side is removed by polishing, etc.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、半導体装置、半導体装置の製造方法、半導体基板、とりわけ歪みSi層を活性領域とする半導体装置、半導体装置の製造方法、半導体基板に関する。 BACKGROUND OF THE INVENTION The present invention relates to a semiconductor device, a method of manufacturing a semiconductor device, a semiconductor substrate, especially a semiconductor device using a strained Si layer as an active region, a method of manufacturing a semiconductor device, a semiconductor substrate.

【0002】 [0002]

【従来の技術】Si半導体素子、とりわけMOSFET BACKGROUND ART Si semiconductor element, especially MOSFET
トランジスタの性能は、大規模集積回路(LSI)の進歩と共に年々向上している。 The performance of the transistor, is improving year by year along with the progress of large-scale integrated circuit (LSI). しかしながら、近年リソグラフィ技術の微細化への限界、Siの理論的移動度へのキャリア移動度への接近などが指摘され、MOSFET However, in recent years limit to miniaturization of lithography, such as access to the carrier mobility of the theoretical mobility of Si has been pointed out, MOSFET
のさらなる高性能化への困難さが増している。 It has increased the difficulty of the higher performance of.

【0003】また、一般に半導体素子の高性能化への施策として、例えばSiよりも理論的移動度の速いGaA [0003] As generally measures the performance of semiconductor devices, for example, fast-theoretical mobility than Si GaA
s半導体結晶やSiC半導体結晶などのSiとは異なる結晶を用いてより高性能化を実現する方法が検討されている。 How to realize higher performance by using a different crystal from the Si, such as s semiconductor crystal and SiC semiconductor crystal has been studied.

【0004】しかしながらGaAs半導体結晶やSiC [0004] However GaAs semiconductor crystal and SiC
結晶では、現在多く用いられているSiデバイスの製造プロセスとの混在が困難であるため、素子開発に多大な時間と労力が必要であり、実際に大量生産を行う場合には製造ラインの完全な見直しや置き換えが要求される。 The crystals, because of mixed and manufacturing processes of Si devices currently used often is difficult, it requires a great deal of time and effort element development, in the case of actually performing the mass production complete production line review and replacement is required.

【0005】そこで、現在多く用いられているSiデバイス製造プロセス技術や製造装置のノウハウを生かしつつ、より短い開発期間、より低い投資効率で実現可能な高性能Si系半導体素子の開発が切望されている。 [0005] Accordingly, while utilizing the expertise of Si device fabrication process technology and manufacturing equipment that are currently used often, shorter development times, been desired to develop a high-performance Si-based semiconductor device capable of realizing a lower investment efficiency there.

【0006】このために、Siの電子移動度を向上させSi−MOSFETを高性能化する研究が行われている。 [0006] For this, studies performance of Si-MOSFET improves electron mobility of Si has been performed. Siの移動度を向上させる方法のひとつとしてSi Si as one of the methods to improve the mobility of the Si
層に歪みを印加する技術が注目されている。 Technology for applying a distortion attention has been drawn to a layer. 一般に半導体層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため電子移動度の向上が期待できる。 In general, applying a strain to the semiconductor layer, the band structure changes, improvement in electron mobility due to scattering of carriers in the channel is suppressed can be expected.

【0007】具体的には、Si基板上にSiよりも格子定数の大きな材料からなる混晶層、例えばGeを20% [0007] Specifically, the mixed crystal layer made of a material having a large lattice constant than Si on a Si substrate, for example, a Ge 20%
含むSiGe混晶層(以下、単にSiGe層という)を格子緩和するように厚く(数μm)形成し、この格子緩和SiGe層上に薄いSi層(数nm)を形成すると、 SiGe mixed crystal layer containing (hereinafter, simply referred to as SiGe layer) when the thicker (a few [mu] m) formed as lattice relaxation, to form the lattice-relaxed SiGe layer on a thin Si layer (a few nm),
SiGeとSiの格子定数の差によって歪みのかかった歪Si層が形成される。 Strained Si layer took distortion by differences in the lattice constant of the SiGe and Si are formed.

【0008】このような歪Si層をMOSFETのチャネルに用いると、歪みのないSi層をチャネルに用いた場合の約1.76倍と大幅な電子移動度の向上を達成できることが報告されている(J.Welser, J. [0008] The use of such strained Si layer in a channel of the MOSFET, it has been reported that the increase of about 1.76 fold and substantial electron mobility in the case of using an Si layer without distortion in the channel can be achieved (J.Welser, J.
L. L. Hoyl,S. Hoyl, S. Tagkagi, and J. Tagkagi, and J.
F. F. Gibbons,IEDM 94−373)。 Gibbons, IEDM 94-373).

【0009】また、Siの電子移動度を向上させる別の方法として、MOSFETのチャネル長をより短くする短チャネル化の方法がある。 Further, as another method of improving the electron mobility of the Si, there is a method of short channel to shorten the channel length of the MOSFET. しかしながら短チャネル化をすすめると浮遊容量の影響が大きくなるため、期待通りに電子移動度を向上することが困難になる。 However, since the influence of the stray capacitance promote short channel increases, it becomes difficult to improve the electron mobility as expected.

【0010】これを解決するため、Si基板上に絶縁膜を介してSi層を形成したSOI(silicon o [0010] To solve this, SOI forming a Si layer via an insulating film on a Si substrate (Silicon o
n insulator)層中にチャネル層を設ける構造が注目されている。 n Insulator) layer providing the channel layer in the structure has attracted attention. この構造では絶縁膜により完全にアイソレーションされるので、浮遊容量の低減や素子分離が容易となり、さらなる低消費電力化、高集積化が実現すると期待されている。 Since this structure is completely isolation by the insulating film, it is easy to reduce or isolation of stray capacitance, further reduction in power consumption, it is expected that high integration can be realized.

【0011】そこで電子移動度の向上を期待できる歪S [0011] Therefore, the strain S can be expected to improve the electron mobility
i層を、浮遊容量の低減や素子分離が容易となるSOI The i layer, SOI made easily reduced and the isolation of the stray capacitance
構造に適用した半導体素子構造に適用する試みがされてきた。 Attempts to apply to apply the semiconductor device structure has been a structure. 図1を参照しこの構造について説明する。 Referring to Figure 1 and will be described the structure.

【0012】先ず、図1Aに示すように、予めSi基板1上にSiO 2絶縁膜2と10nm〜30nmのSOI [0012] First, as shown in FIG. 1A, the SiO 2 insulating film 2 and the 10nm~30nm on in advance the Si substrate 1 SOI
層3が形成されたSOI基板を準備し、このSOI基板上にSiより格子定数の大きいGe濃度20%のSiG Preparing a SOI substrate layer 3 is formed, SiG large Ge concentration 20% in lattice constant from Si on the SOI substrate
e層4をSOI層3よりも十分厚く形成する。 Formed sufficiently thicker than the SOI layer 3 the e layer 4.

【0013】次に、図1Bに示すように、窒素雰囲気中で1100℃のアニールを1時間施すことによってSi [0013] Then, Si by 1B, the applied 1 hour annealing 1100 ° C. in a nitrogen atmosphere
Ge層4からSOI層3に印加された引っ張り歪み(S A Ge layer 4 is applied to the SOI layer 3 tensile strain (S
TRAIN)によって、SOI層3が塑性変形し格子緩和する。 By TRAIN), SOI layer 3 is lattice relaxation plastically deformed. 同時にSiGe層4も格子緩和する。 Simultaneously SiGe layer 4 is also lattice relaxation. この塑性変形によってSOI層3中には貫通転位やミスフィット転位などの転位33が発生する。 Dislocations 33 such as threading dislocations and misfit dislocations are generated in the SOI layer 3 by the plastic deformation.

【0014】次に、格子緩和SiGe層4上に薄膜のS [0014] Next, S of the thin film on the lattice-relaxed SiGe layer 4
iを形成することによって、引っ張り歪みを有する歪S By forming the i, distortion has a tensile strain S
i層5を形成できる。 i layer 5 can be formed.

【0015】従来SOI層3中に発生する転位33の大部分は、格子緩和したSOI層3中に生じ、かつこの層中に閉じこめられるため、格子緩和SiGe層4中には伝搬しないと考えられてきた。 [0015] Most of the dislocations 33 occur prior SOI layer 3 is caused in the SOI layer 3 lattice relaxation, and because it is confined to this layer, is believed not to propagate to the lattice-relaxed SiGe layer 4 to have.

【0016】しかしながら、格子緩和のために窒素雰囲気中で1時間1100℃の条件でアニールを施すと1個/10μm 2程度の密度で、SiGe層4の表面にも伝播し、この欠陥が歪Si層5の結晶性を劣化させることが分かった。 [0016] However, at a density of about 1/10 [mu] m 2 when subjected to annealing under the conditions of 1 hour 1100 ° C. in a nitrogen atmosphere for lattice relaxation, also propagate to the surface of the SiGe layer 4, the defect strained Si It was found to degrade the crystallinity of the layer 5. この後の歪Si層5にMOSFET等の半導体素子を形成するのであるが、歪Si層5の結晶性の劣化は半導体素子の特性を大きく劣化させる可能性がある。 Although the strained Si layer 5 after this is to form a semiconductor device such as a MOSFET, crystallinity degradation of the strained Si layer 5 is likely to significantly degrade the characteristics of the semiconductor device. このことは半導体素子が微細化されるほど顕著になると予想される。 This semiconductor device is expected to become significant enough to be miniaturized.

【0017】また、SiGe層4を格子緩和させるときに生じた欠陥は、この後のゲート、電極などの形成プロセスやイオンドーピング後の結晶性回復アニールなどの高温処理過程でも増幅する場合があり、さらに歪Si層5の結晶性を劣化させる可能性がある。 Further, defects caused when for a SiGe layer 4 lattice relaxation, the gate after this, may also be amplified by high-temperature treatment processes such as crystalline recovery annealing after the formation process or an ion doping, such as an electrode, It has the potential to further degrade the crystallinity of the strained Si layer 5.

【0018】SOI層3に発生し格子緩和させるための転位33をSiGe表面に伝播させないためにはSiG [0018] The dislocation 33 for causing the generated SOI layer 3 lattice relaxation in order not to propagate the SiGe surface SiG
e層4を数μm以上形成しなければならない。 It must form several μm or more e layer 4.

【0019】しかしながら浮遊容量の影響を抑えるといったSOI基板構造の効果を十分に発揮するためにはS [0019] However, the effect of the SOI substrate structure such as minimize the effects of stray capacitance in order to fully exhibit the S
iO 2絶縁層2からチャネル層である歪Si層5までの厚みを極力抑えることが必要である。 it is necessary to suppress the thickness from iO 2 insulating layer 2 to the strained Si layer 5 is a channel layer as possible. したがって数μm Accordingly, the number μm
のSiGe層4を形成しなければならないこの方法ではSOI基板構造の効果を十分発揮できない。 Can not sufficiently exhibit the effect of the SOI substrate structure in this way to SiGe layer 4 must be formed.

【0020】 [0020]

【発明が解決しようとする課題】上述したように、従来の方法では、SOI基板上に形成されるチャネル層となる歪Si層を備えた半導体デバイスは、欠陥を抑えるためにはSOI基板絶縁膜上の膜厚が厚くなり、SOI基板絶縁膜上の膜厚を薄く形成すれば欠陥が増幅するという問題を有している。 As described above [0005] In the conventional method, a semiconductor device having a strained Si layer serving as a channel layer formed on the SOI substrate, the SOI substrate insulating film in order to suppress the defect the thickness of the upper is thick, defects if thin a film thickness on SOI substrate insulating film has the problem of amplification.

【0021】そこで本発明は、SOI基板絶縁層上の膜厚の薄膜化およびチャネル層となる歪層の欠陥の低減を両立でき、十分な歪みをチャネル層に印加し、より高性能な半導体素子を低コストに形成できる半導体装置、半導体基板の製造方法、半導体基板を提供することを目的とする。 [0021] The present invention can achieve both a reduction in the defects in the strained layer as a thin film and the channel layer of a thickness of the SOI substrate insulating layer, applying a sufficient strain in the channel layer, higher-performance semiconductor device the semiconductor device capable of forming a low cost, a method of manufacturing a semiconductor substrate, and an object thereof is to provide a semiconductor substrate.

【0022】 [0022]

【課題を解決するための手段】上記目的を達成するために、本発明は、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に実質的に接して形成され格子緩和したアンドープの第1の半導体層と、前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪みを有する第2の半導体層と、前記第2の半導体層上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜直下の前記第2の半導体層の表面に形成されたチャネル領域と、少なくとも前記第2の半導体領域に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域とを具備することを特徴とする半導体装置である。 To achieve the above object of the Invention The present invention includes a substrate, an insulating film formed on the substrate, and substantially are in contact with form lattice relaxation on the insulating film a first semiconductor layer of undoped, and a second semiconductor layer having and tensile lattice strain smaller than the lattice constant of the first formed in the semiconductor layer on the lattice constant of the first semiconductor layer, said first a gate insulating film selectively formed on the second semiconductor layer, the gate insulating and gate electrode formed on the membrane, the gate insulating film and the second channel region formed in a surface of the semiconductor layer immediately below When a semiconductor device is characterized in that it comprises at least the second semiconductor region, the source and drain regions formed apart from each other via the channel region.

【0023】また、本発明は、基板表面に絶縁膜を形成する工程と、第1の半導体層が第2の半導体層上に形成された積層層を有する積層基板を形成する工程と、前記基板と前記積層基板とを前記絶縁膜及び前記第1の半導体層を合わせるように張り合わせる工程と、前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層基板を除去し、格子緩和された前記第1の半導体層と、引っ張り格子歪みを印加させた前記第2の半導体層との積層構造を形成する工程と、前記積層構造にトランジスタを形成することを特徴とする半導体装置の製造方法である。 Further, the present invention includes the steps of forming a step of forming an insulating film on the substrate surface, a laminated substrate where the first semiconductor layer has a laminated layer formed on the second semiconductor layer, said substrate wherein the step of laminating the multilayer substrate to match the insulating film and the first semiconductor layer, said first semiconductor layer and the second of said multilayer substrate so that the at least a portion remains in the semiconductor layer and removal of the features and the lattice-relaxed first semiconductor layer, forming a layered structure with the obtained by applying a lattice strain tensile second semiconductor layer, forming a transistor in said laminated structure it is a manufacturing method of a semiconductor device according to.

【0024】また、本発明は、基板の表面に絶縁膜を形成する工程と、半導体基板の表面に第1の半導体層を形成する工程と、前記絶縁膜及び前記第1の半導体層を合わせるように前記基板と前記半導体基板を張り合わせる工程と、前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、前記第1の半導体層上に第2の半導体層を積層し前記第2の半導体層に引っ張り格子歪みを印加させた積層構造を形成する工程と、前記積層構造にトランジスタを形成することを特徴とする半導体装置の製造方法である。 Further, the present invention is to adapt the step of forming an insulating film on the surface of the substrate, forming a first semiconductor layer on a surface of the semiconductor substrate, the insulating film and the first semiconductor layer wherein the step of laminating the substrate and the semiconductor substrate, the first comprising the steps of the semiconductor layer causes the lattice relaxation and the removing the semiconductor substrate such that at least remain the first semiconductor layer, said first semiconductor layer on the in step a, the method of manufacturing a semiconductor device and forming a transistor on the laminated structure forming the second semiconductor layer and the multilayer laminated structure in which applied the lattice strain tensile to said second semiconductor layer is there.

【0025】また、本発明は、基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された格子緩和したアンドープの第1の半導体層と、前記第1の半導体層上に形成された引っ張り格子歪みを有する第2の半導体層とを具備する半導体基板である。 Further, the present invention includes a substrate and the insulating film formed on a substrate, wherein the first semiconductor layer of undoped lattice-relaxed formed on the insulating film, said first semiconductor layer a semiconductor substrate having a second semiconductor layer having a lattice strain tensile formed.

【0026】本発明において前記第2の半導体層の格子定数は第1の半導体層の格子定数よりも小さいものを使用する。 The lattice constant of the second semiconductor layer in the present invention to use a smaller than the lattice constant of the first semiconductor layer. 第1の半導体層として代表的な材料は、SiG Exemplary materials used as the first semiconductor layer, SiG
eであり、第2の半導体層として代表的な材料はSiである。 A e, typical materials as the second semiconductor layer is Si.

【0027】ところで、SiとGeの共有結合半径は、 [0027] By the way, the covalent radius of Si and Ge is,
それぞれ1.17および1.22である。 Respectively 1.17 and 1.22.

【0028】通常のエピタキシャル成長技術でSi基板上でSiGe層とSi層をこの順で積層すると、図2A [0028] If on the Si substrate by conventional epitaxial growth techniques laminating SiGe layer and the Si layer in this order, 2A
に示すようにSiGe層4′の格子は下のSi層3の格子に整合して縦長に変形し、SiGe層4′に図の縦方向の引っ張り歪が生じる。 SiGe layer 4 as shown in the 'lattice is deformed vertically in alignment with the Si layer 3 of the grid of the lower, SiGe layer 4' longitudinal tensile strain of figure occurs. このようなSiGe層4′上に形成されたSi層5′は十分な引っ張り歪が加わらない。 Such SiGe layer 4 'Si layer 5 formed on' the not applied enough tensile strain.

【0029】また例えば特開平11−121377号公報にはB(ホウ素)の共有結合半径が0.88であることを利用してSiGe層にドーパント濃度の10 20 〜1 Further 10 20-1 dopant concentration in the SiGe layer by utilizing the fact for example in JP-A-11-121377 is a covalent bond radius 0.88 B (boron)
21原子/cm 3のBを添加させたものである。 0 21 is obtained by addition of atoms / cm 3 of B. この技術はSOI基板作成時の水素剥離法においてカット後のCMPを不要にするものである。 This technique is intended to eliminate the need for CMP after cut in a hydrogen separation method when creating SOI substrate. 図2Bはこの技術における格子整合を模式的に示したものであり、Si層にB Figure 2B is a lattice matching in the art that shown schematically, B to Si layer
添加SiGe層4´´が積層されており、さらにSi層5´を積層する。 Added and SiGe layer 4'' are laminated, and further laminating a Si layer 5 '. B添加SiGe層4´´はエッチングストッパとして使用されるもので後で除去される。 B added SiGe layer 4'' Later is removed in those used as an etching stopper. 上記の文献ではSi層5´をデバイス層とすることができるとしているがこのSi層は工程中においてSiGe SiGe in the above literature and can be a device layer of Si layer 5 'This Si layer during the process
(B)層4´´から熱拡散されるBを含有し残留圧縮歪を有することになる。 Containing B is thermally diffused from the layer (B) 4'' will have a residual compressive strain. このデバイス層としてのSi層5 Si layer 5 as the device layer
´には歪は加わらない。 Not applied strain in '.

【0030】また、デバイス層として歪Si層を形成するためには前述の図1A及び図1BのようにしてSi/ Further, in order to form a strained Si layer as a device layer as in Figure 1A and 1B described above Si /
SiGe/Siの3層構造を形成する方法によっても達成できるが、Si層5に転位33が伝播するという問題があった。 Can be achieved by a method of forming a three-layer structure of SiGe / Si, dislocations 33 is disadvantageously propagate the Si layer 5. 本発明の半導体装置及び半導体基板では図2 In the semiconductor device and the semiconductor substrate of the present invention FIG. 2
Cに示すように格子緩和されたSiGe層4をシリコン酸化膜上2上に実質的に接して形成し、その上にSi層5を張り合わせ法などにより形成する。 The SiGe layer 4 lattice relaxation as shown in C substantially contact formed on the silicon oxide film 2 is formed by a method bonding the Si layer 5 thereon. このときSi層5には格子緩和SiGe層4により、図の横方向に十分な引っ張り歪が生じる。 The lattice-relaxed SiGe layer 4 on the Si layer 5 at this time, resulting a sufficient tensile strain in the lateral direction in FIG. また、図2Aに示すような転位33が生じたSOI層3も持たないため、歪Si層5の結晶性を劣化させるという問題点も生じない。 Further, since the dislocation 33 as shown in FIG. 2A it does not have even SOI layer 3 caused, no problem that deteriorates the crystallinity of the strained Si layer 5.

【0031】また、本発明の製造方法は、SiGe層を格子緩和させるために従来技術のような高温アニール工程を用いる必要がない。 Further, the production method of the present invention does not require the use of high-temperature annealing process as in the prior art in order to lattice relaxation of the SiGe layer. このため高温アニールより貫通転位などがSOI層に導入されこれらがチャネルを形成する歪Siデバイス層に到達して阻止特性を劣化させることがない。 Therefore such threading dislocation from the high-temperature annealing is introduced into the SOI layer thereof does not deteriorate the blocking characteristics reaches the strained Si device layer to form a channel. したがって本発明ではSiGe層の厚さを従来技術より薄くすることができ、絶縁層上のSiGe Thus the present invention can be thinner than the prior art the thickness of the SiGe layer, SiGe on insulator layer
層、Si層の合計厚さを従来の約2/3程度にまで薄膜化することが可能になる。 Layers, it is possible to thin the total thickness of the Si layer to about 2/3 of the conventional. 従ってSOI構造の効果を失わずに、欠陥のない高品質で十分な歪みを半導体デバイス層に印加できる。 Therefore, without losing the effect of the SOI structure, it can apply sufficient strain to the semiconductor device layer with no defect quality.

【0032】本発明において、第1の半導体層の厚さは80nm以下、第2の半導体層の膜厚は10nm以上5 [0032] In the present invention, the thickness of the first semiconductor layer is 80nm or less, the thickness of the second semiconductor layer is 10nm or more 5
0nm以下、第1の半導体層及び第2の半導体層の合計の総厚さが100nm以下であることが望ましい。 0nm or less and the total overall thickness of the first semiconductor layer and the second semiconductor layer is 100nm or less. それにより欠陥のない良好な歪半導体膜を形成できる。 Thereby forming a good strain semiconductor film without defects.

【0033】本発明の半導体装置及び半導体基板において、第2の半導体層はSi、第1の半導体層は、第2の半導体層側のGe組成が100%未満、第2の半導体層と反対側が0%より大であるSiGe層であるが望ましい。 [0033] In the semiconductor device and the semiconductor substrate of the present invention, the second semiconductor layer is Si, the first semiconductor layer, the second semiconductor layer side Ge composition is less than 100% of the opposite side to the second semiconductor layer is a SiGe layer is larger than 0% is desirable. さらに望ましくは第2の半導体層がSiであり、第1 More preferably a second semiconductor layer Si, first
の半導体層は少なくとも第2の半導体層側のGe組成が30atm%より大きいSiGe層であることが望ましい。 The semiconductor layer is preferably Ge composition of at least the second semiconductor layer side is 30 atm% greater than SiGe layer.

【0034】また、本発明において、第1の半導体層を傾斜組成として第1の半導体層の格子間距離を厚さ方向に不均一としてもよい。 Further, in the present invention, the distance between lattices of the first semiconductor layer a first semiconductor layer as a gradient composition in the thickness direction may be non-uniform. 例えば第1の半導体層の、第2 For example the first semiconductor layer, a second
の半導体層側のGe組成が30atm%より大であるS S Ge composition of the semiconductor layer side is larger than 30 atm%
iGe層であり、第2の半導体層と反対側のGe組成が30atm%未満であることが望ましい。 A iGe layer, it is desirable that the opposite side of the Ge composition and the second semiconductor layer is less than 30 atm%.

【0035】 [0035]

【発明の実施の形態】以下、図面を参照しながら、本発明の実施の形態(以下、実施形態という)を説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, with reference to the accompanying drawings, embodiments of the present invention (hereinafter, referred to as embodiments) will be described a.

【0036】(第1の実施形態)図3は本発明の第1の実施例に係る半導体基板の製造方法を説明するための半導体基板の断面図である。 [0036] (First Embodiment) FIG. 3 is a cross-sectional view of a semiconductor substrate for explaining the method of manufacturing a semiconductor substrate according to a first embodiment of the present invention.

【0037】先ず、図3Aに示すように、Si基板1上に予めSi酸化膜2を形成する。 [0037] First, as shown in FIG. 3A, to form a pre-Si oxide film 2 on the Si substrate 1. Si酸化膜2は、dr Si oxide film 2, dr
y酸化膜、wet酸化膜等の熱酸化膜やCVD(Che y oxide film, a thermal oxide film, such as a wet oxide film or CVD (Che
mical Vapor Deposition)膜、 mical Vapor Deposition) film,
溶液処理によるwet酸化膜など広く用いられる方法で形成できる。 It can be formed by a method widely used, such as wet oxidation film by solution processing.

【0038】次に、図3Bに示すように、別のSi基板21上に予めSiGe層4を形成する。 Next, as shown in FIG. 3B, formed in advance SiGe layer 4 on another Si substrate 21. SiGe層4は基本的にはアンドープとされる。 SiGe layer 4 is basically undoped. またSiGe層4は少なくともSi基板21側のGe組成が100%未満、表面側のGe組成が0%より大きいことが必要である。 The SiGe layer 4 is Ge composition of at least the Si substrate 21 side is less than 100%, it is necessary that the Ge composition of the surface side is larger than 0%. さらにSiGe層4は高性能化のために30atm%より大、少なくともSi基板21側のGe組成を30atm Furthermore greater than 30 atm% for the SiGe layer 4 is high performance, 30 atm the Ge composition of at least the Si substrate 21 side
%より大とすることが望ましい。 % It is desirable that the larger than. Ge組成を30atm 30atm the Ge composition
%より大きくすると、歪Si層における電子移動度を高くすることができるからである。 When more than% is because it is possible to increase the electron mobility in the strained Si layer. 一方、SiGe層4のGe組成は80atm%以下であることが望ましい。 On the other hand, it is desirable that the Ge composition of the SiGe layer 4 is less than 80 atm%.

【0039】SiGe層4は、CVD(Chemica The SiGe layer 4, CVD (Chemica
l Vapor Deposition)、MBE(M l Vapor Deposition), MBE (M
olecular Beam Epitaxy)、スパッタープロセスなどにより形成することができる。 olecular Beam Epitaxy), can be formed by a sputtering process. Si Si
Ge層4をCVDで形成する場合は、Siの原材料ガスとGeの原材料ガスを、例えば550℃に加熱したSi When forming the Ge layer 4 by CVD was heated raw material gas and the Ge raw material gas of Si, for example, 550 ° C. Si
基板21上に導入して積層する。 Laminating introduced on the substrate 21.

【0040】次に、Si酸化膜2の上面2sとSiGe Next, the upper surface 2s and the SiGe Si oxide film 2
層4の上面4sを合わせて、基板1と21を張り合わせる。 The combined upper surface 4s of the layer 4 is laminated to the substrate 1 and 21. 張り合わせ方法の一例としては、数百度(例えば4 An example of a lamination method, several hundred degrees (e.g. 4
00〜700℃)程度の事前アニールと、張り合わせ面を強固にするための高温アニール(例えば、窒素中、1 00-700 ° C.) of about pre annealing and high temperature for intensifying bonding surface anneal (e.g., in nitrogen, 1
100℃、1時間)が施される。 100 ° C., 1 hour) is performed. この工程ではSiGe SiGe in this process
層4を格子緩和させていないので転位の発生はない。 No generation of dislocation because not to lattice relaxation layer 4.

【0041】次に、図3Cに示すようにSi基板21を剥離する。 Next, peeling the Si substrate 21 as shown in FIG. 3C. このときSi基板21から受けていた圧縮歪が開放されSiGe層4が格子緩和される。 In this case Si compressive strain which has been received from the substrate 21 is opened SiGe layer 4 is lattice relaxation.

【0042】このときSi基板21の表面のSi層5をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層5に引っ張り歪が導入される。 [0042] As this time Si Si layer 5 SiGe layer 4 when to leave very thinly on the surface of the substrate 21 is lattice relaxation, tensile strain in the Si layer 5 is introduced. こうすることで転位やピットや突起のない良好な歪Si層5 Good with no dislocation and pits and projections in this way a strained Si layer 5
を形成できる。 A can be formed.

【0043】このようにしてSi基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2 [0043] The Si substrate 1 in this manner, the Si oxide film 2 formed on the Si substrate 1, the Si oxide film 2
上に張り合わせにより形成された格子緩和SiGe層4 Lattice-relaxed SiGe layer is formed by laminating the above 4
と、この格子緩和SiGe層4上に形成された歪Si層5からなる半導体基板が形成される。 When a semiconductor substrate made of strained Si layer 5 formed on the lattice-relaxed SiGe layer 4 is formed.

【0044】Si酸化膜2と格子緩和SiGe層4とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 [0044] The Si oxide film 2 and the lattice-relaxed SiGe layer 4 may be preferably from 0~5nm to Its interface is substantially in direct contact have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.

【0045】研磨或いは剥離工程をSiGe層4までおよぼして、先ずSiGe層4を格子緩和させ、次にMB [0045] The polishing or peeling process by exerted until SiGe layer 4, first, the SiGe layer 4 is lattice relaxation, then MB
EやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層5を形成することも可能である。 It is also possible to form a strained Si layer 5 by extremely thin regrown silicon layer by E or CVD.

【0046】このように予めSiGe層4が形成されていたSi基板21を除去することによってSiGe層4 [0046] SiGe layer 4 by removing the Si substrate 21 in this way has been previously SiGe layer 4 is formed
を格子緩和させるには10nm以上80nm以下、このSiGe層4に形成される歪Si層5の膜厚は10以上50nm以下、SiGe層4と歪Si層5の総厚さが3 The 10nm or 80nm or less in order lattice relaxation, the thickness of the strained Si layer 5 formed on the SiGe layer 4 is 10 or more 50nm or less, the total thickness of the SiGe layer 4 and the strained Si layer 5 3
0以上100nm以下であることが望ましい。 It is desirably 0 or 100nm or less. それにより欠陥のない良好な歪半導体膜を形成できる。 Thereby forming a good strain semiconductor film without defects.

【0047】また、Si基板21の除去あるいは薄膜化は、研磨、例えば薬液や研磨剤を用いて厚みを薄くする化学研磨や化学機械研磨、また薄膜化後の厚みの均一性を改善できるPACE(plasma assiste Further, removal or thinning of the Si substrate 21 is polished, for example, to reduce the thickness by using a chemical or abrasive chemical polishing or chemical mechanical polishing, and can improve the uniformity of the thickness of the thinned PACE ( plasma assiste
d chemical dry etching)法などを用いればよい。 d chemical dry etching) or the like may be used method. また事前にSiGe層4またはSi The pre-SiGe layer 4 or Si
基板21に水素を注入し、その後水素を注入した面から剥離する水素剥離法やSi基板21を酸化後HF溶液などで剥離する薄膜化法などを用いてもよい。 Hydrogen was implanted into the substrate 21, then hydrogen hydrogen separation method and the Si substrate 21 is peeled from the implanted surface or the like may be used thinning method for peeling oxide or the like after the HF solution.

【0048】本発明では、張り合わせ工程前のSi基板21上に、例えば50nmと十分に薄いSiGe薄膜4 [0048] In the present invention, on the bonding step prior to the Si substrate 21, for example, 50nm and sufficiently thin SiGe film 4
を形成した場合は、SiGe層4が圧縮歪みを印加された層として存在する。 When forming the present as a layer SiGe layer 4 is applied the compressive strain. しかしながらこの圧縮されたSi However, this compressed Si
Ge層4は、張り合わせ後、Si基板21を薄膜化あるいは剥離することによってSi基板21からSiGe層4への歪み印加効果が薄れる。 Ge layer 4, after lamination, distortion effects of applying the Si substrate 21 from the Si substrate 21 by a thin film or peeling the SiGe layer 4 weakens. こうしてSiGe層4は歪みを開放することができる。 Thus SiGe layer 4 is able to release the distortion. その結果、本発明の目的であるSiデバイス層へ歪みを印加するストレッサーとしての機能を発揮する。 As a result, to function as stressor for applying the desired strain to the Si device layer which is the present invention.

【0049】Si基板21を除去する際の位置は、Si The position when removing the Si substrate 21, Si
基板21の厚み、結晶性などのプロセスの仕様によって異なる。 The thickness of the substrate 21 varies depending on the specifications of the process, such as crystallinity. この時、例えば溶液エッチング、あるいは水素注入後の剥離工程を用いた場合は、剥離後の表面に荒れが生じることがある。 In this case, for example, in the case of using a solution etching or hydrogen injection after the separation step, there may be a roughened surface after peeling occurs. 特にPACE法ではプロセスに起因の欠陥が表面から導入されることもある。 Especially in PACE method sometimes defective due to the process are introduced from the surface.

【0050】これらの場合は、薄膜化後に例えば水素、 [0050] In these cases, after thinning, for example, hydrogen,
アルゴン、窒素、酸素などの雰囲気中にてアニールを施して、Si基板21の結晶表面あるいは結晶内部の回復を行う工程を付加すると、より均一で高品質な薄膜プロセスが実現する。 Argon, nitrogen, and annealed in an atmosphere such as oxygen, adding a step of performing crystal surface or inside the crystal recovery of the Si substrate 21, a high-quality thin-film process is implemented by more uniform.

【0051】Si基板1やSi基板21は、CZ、F [0051] Si substrate 1 and the Si substrate 21, CZ, F
Z、MCZ基板などが用いられる。 Z, etc. MCZ substrate is used. 特に、Si基板21 In particular, Si substrate 21
を薄膜化あるいは剥離後にその表面をそのままSiデバイス層として利用する場合は、結晶性向上のために酸素析出の少ないFZ基板の適用が効果的である。 If the utilized directly as Si device layer the surface after thinning or peeling, the application of less FZ substrate oxygen precipitation for crystallinity improvement is effective.

【0052】また、Si基板21中の不純物の密度や種類を選択することによって、所望の抵抗値をSi基板2 [0052] Also, by selecting the density and type of impurities in the Si substrate 21, a desired resistance value Si substrate 2
1の表面に事前に作り込むことも可能である。 It is also possible to fabricate prior to the first surface.

【0053】以上のようにして形成された所望の厚みの歪Siデバイス層5を有するSOI構造は、図1に示す半導体基板と比べて、Si酸化膜絶縁層2上の合計厚みを2/3程度にまで薄くすることが可能である。 [0053] The SOI structure having a strained Si device layer 5 having a desired thickness which is formed as described above, as compared to the semiconductor substrate shown in FIG. 1, the total thickness of the Si oxide film insulating layer 2 2/3 it is possible to reduce to a degree. また、 Also,
SiGe層4表面に現れる転位密度は、10%以上低減し、より高品質な歪Siデバイス層5を形成できる。 Dislocation density appearing in the SiGe layer 4 surface, and reduced by 10% or more, it is possible to form a strained Si device layer 5 of higher quality.

【0054】図12は上述の歪シリコン層5に形成されたMISFET(MOSFET)の断面図である。 [0054] FIG. 12 is a sectional view of the formed in the strained silicon layer 5 above MISFET (MOSFET). このMISFETは以下のようにして形成される。 This MISFET is formed as follows. まず歪S First, the strain S
i層5の表面を熱酸化して10nm程度の薄いゲート酸化膜101が形成される。 The surface of the i layer 5 thin gate oxide film 101 of about 10nm is thermally oxidized is formed. 次に閾値電圧調整用のたとえばn型不純物イオンがゲート酸化膜101を介してチャネル領域に注入され、n型チャネル領域が形成される。 Then, for example, n-type impurity ions for adjusting a threshold voltage are implanted into the channel region through the gate oxide film 101, n-type channel region is formed.

【0055】次にゲート酸化膜101上にゲート電極1 [0055] Next the gate electrode 1 on the gate oxide film 101
02となるポリシリコン膜2を減圧CVD法により形成した後、このポリシリコン膜をRIE(Reactiv After 02 to become a polysilicon film 2 is formed by low pressure CVD, this polysilicon film RIE (Reactiv
eIon Etching)によりパターンニングして、ゲート電極102が形成される。 Eion Etching) and patterned by, the gate electrode 102 is formed.

【0056】次にゲート電極102をマスクにして、リンイオンなどのn型不純物イオンを選択的に注入した後、例えば800℃程度のアニール処理を施すことにより、n型ソース領域103、n型ドレイン領域104がゲート電極102に自己整合的に形成される。 [0056] Next, the gate electrode 102 as a mask, after selectively implanting n-type impurity ions such as phosphorus ions, for example by annealing of about 800 ° C., n-type source region 103, n-type drain region 104 is a self-aligned manner to the gate electrode 102. このようにしてnチャネル型MISFETが形成されるが、不純物をp型に変更することによりpチャネル型MISFE While such n-channel type MISFET in the is formed, p-channel type MISFE by changing the impurity into the p-type
Tも同様にして形成できる。 T can also be formed in a similar manner.

【0057】上記のように形成されたMISFETは、 [0057] formed MISFET as described above,
歪Si層中に形成されているので、チャネル領域における電子散乱が抑制され電子移動度が向上する。 Because it is formed in the strained Si layer, the electron mobility electron scattering in the channel region is suppressed can be improved. またMI The MI
SFETは厚さ100nm以下の薄いSOI層に形成されているので、電子移動度の向上に加えて寄生容量も低減される。 Since SFET is formed below a thin SOI layer thickness of 100 nm, the parasitic capacitance is also reduced in addition to the improvement of the electron mobility. この結果駆動力に優れたMISFETを得ることができる。 Excellent MISFET to the result the driving force can be obtained.

【0058】(第2の実施形態)図4は本発明の第2の実施例に係る半導体基板の製造方法を示す断面図である。 [0058] (Second Embodiment) FIG. 4 is a sectional view showing a method of manufacturing a semiconductor substrate according to a second embodiment of the present invention.

【0059】本実施例においては、Si基板21上にエピタキシャルSi層6を形成後、SiGe層4を積層し、このSiGe層4上にSi酸化膜9を形成したものが張り合わせ基板の一方として使用される。 [0059] In this embodiment uses, after the formation of the epitaxial Si layer 6 on the Si substrate 21, the SiGe layer 4 is laminated, as one is bonded substrate obtained by forming an Si oxide film 9 on the SiGe layer 4 It is.

【0060】先ず、図4Aに示すように、Si基板1上に予め第1の実施例と同様にSi酸化膜2を形成する。 [0060] First, as shown in FIG. 4A, similarly to the previously first embodiment on the Si substrate 1 to form an Si oxide film 2.

【0061】次に図4Bに示すようにあらかじめ別のS [0061] Next, as shown in FIG. 4B advance another S
i基板21上に素子形成層となるSi層6がエピタキシャル法により形成され、このSi層6上に第1の実施例と同様にSiGe層4が形成される。 Si layer 6 serving as the element formation layer on the i-substrate 21 is formed by an epitaxial method, similarly to the first embodiment SiGe layer 4 is formed on the Si layer 6. SiGe層4は基本的にはアンドープとされる。 SiGe layer 4 is basically undoped. またSiGe層4は少なくともSi層6側のGe組成が100%未満、Si層6 The Ge composition of the SiGe layer 4 is at least Si layer 6 side is less than 100%, the Si layer 6
とは反対側のGe組成が0%より大であることが必要である。 It is necessary that the Ge composition of the opposite side is larger than 0% and. さらにSiGe層4は、高性能化のために少なくともSi層6側、より望ましくは全体のGe組成を30 Further SiGe layer 4 is at least Si layer 6 side for high performance, and more preferably the entire Ge composition 30
atm%より大とすることが望ましい。 It is desirable that the large than atm%. Ge組成を30 The Ge composition 30
atm%より大きくすると、歪Si層における電子移動度を高くすることができるからである。 Increasing than atm%, it is because it is possible to increase the electron mobility in the strained Si layer. 一方、SiGe On the other hand, SiGe
層4のGe組成は80atm%以下であることが望ましい。 It is desirable Ge composition of the layer 4 is less than 80 atm%.

【0062】さらにこの後SiGe層4上にSi酸化膜9を形成する。 [0062] further formed Si oxide film 9 Then on the SiGe layer 4.

【0063】次に、図4Cに示すように、Si酸化膜2 Next, as shown in FIG. 4C, Si oxide film 2
の上面2sとSi酸化膜9の上面9sと合わせて、2つのSi基板1及び21を実施例1と同様に張り合わせる。 Of together with the upper surface 2s and the upper surface 9s of the Si oxide film 9 is laminated two Si substrates 1 and 21 in the same manner as in Example 1. この結果図4Cに示すように、Si酸化膜2とSi As a result, as shown in FIG 4C, Si oxide film 2 and the Si
酸化膜9が一体化してSi酸化膜12となる。 The Si oxide film 12 by an oxide film 9 is integrated. 張り合わせ後はSi基板12の剥離が行われる。 After lamination the release of the Si substrate 12 is performed.

【0064】張り合わせ後に、水素注入によって剥離を行う場合はSi層6とSi基板21の界面もしくは、S [0064] After lamination, the interface of the Si layer 6 and the Si substrate 21 in the case of performing peeling by hydrogen implantation or, S
i層6側に水素を注入後、Si基板21が剥離される。 After injecting hydrogen into i layer 6 side, Si substrate 21 is peeled off.
このようにすることでSi基板21から受けていた圧縮歪が開放されSiGe層4が格子緩和されると同時に素子形成層となるSi層6に歪が導入される。 Such distortion is introduced into the Si layer 6 Si compressive strain which has been received from the substrate 21 is opened SiGe layer 4 is simultaneously an element formation layer when it is lattice-relaxed by the.

【0065】このようにして、Si基板1と、このSi [0065] In this way, the Si substrate 1, the Si
基板1上に形成されたSi酸化膜12と、このSi酸化膜12上に張り合わせにより形成された格子緩和SiG A Si oxide film 12 formed on the substrate 1, the lattice relaxation SiG formed by bonding on the Si oxide film 12
e層4と、この格子緩和SiGe層4上に形成された歪Si層6からなる半導体基板が形成される。 And e layer 4, a semiconductor substrate made of strained Si layer 6 formed on the lattice-relaxed SiGe layer 4 is formed.

【0066】このようにして形成された歪Si層6は、 [0066] strained Si layer 6 formed in this way,
CZ基板中に含まれる酸素析出や不純物が少なく、所望の抵抗値を有する理想的な薄膜層が実現する。 Oxygen precipitation and few impurities contained in the CZ substrate, an ideal thin film layer having a desired resistance value is realized.

【0067】Si酸化膜2と格子緩和SiGe層4とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 [0067] The Si oxide film 2 and the lattice-relaxed SiGe layer 4 may be preferably from 0~5nm to Its interface is substantially in direct contact have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.

【0068】第2の実施例では、予め素子形成層となるSi層6を所望の電気特性を示すように形成できるので再成長過程を必要としない。 [0068] In the second embodiment, it does not require a re-growth process since the Si layer 6 serving as a pre element formation layer can be formed to exhibit desired electrical characteristics. また、SiGe層4を形成した後に、さらにシリコン酸化膜9を形成し、酸化膜2 Further, after forming the SiGe layer 4, further forming a silicon oxide film 9, the oxide film 2
と9同士を張り合わせすることによって、よりSiGe By bonding the 9 together when more SiGe
層4に与える影響を低減できる。 It is possible to reduce the influence on the layer 4.

【0069】また、清浄雰囲気中にてプロセスが連続に進行する場合以外で、例えば大気中を介してプロセスを行う場合は、SiGe層4の上に酸化膜が形成されている場合が想定され、意図せずに図4B中のシリコン酸化膜9の形成されることもある。 [0069] Further, other than when the process in a clean atmosphere progresses continuously, the case of performing the process through the example in the air, if the oxide film on the SiGe layer 4 is formed is assumed, or it may be formed of a silicon oxide film 9 in Fig. 4B unintentionally.

【0070】以後、第1の実施例と同様に図12に示すMISFETが歪Si層に形成される。 [0070] Thereafter, MISFET illustrated in FIG. 12 as in the first embodiment is formed in the strained Si layer. 第2の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the second embodiment.

【0071】(第3の実施形態)図5は本発明の第3の実施例に係る半導体基板の製造方法を段階的に示す半導体基板の断面図である。 [0071] (Third Embodiment) FIG. 5 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate in stages according to the third embodiment of the present invention.

【0072】第3の実施例は、図5Cに示すSiGe層7が膜厚方向に組成の分布を有することである。 [0072] The third embodiment is that the SiGe layer 7 shown in FIG. 5C has a distribution of composition in the film thickness direction. 即ち図6に示すようにSiGe層7中のGe濃度がSi基板1 That concentration of Ge Si substrate 1 in the SiGe layer 7 as shown in FIG. 6
側にて低濃度、歪Si層8側にて高濃度になるように結晶成長が行われる。 Low density, crystal growth so that the high concentration in the strained Si layer 8 side is performed on the side. これによりSiGe層7の格子間距離を厚さ方向に不均一となる。 Thus the non-uniform grid spacing of the SiGe layer 7 in the thickness direction.

【0073】このときSi基板1側のGe組成が0%より高く、Si層8側のGe組成が100%未満であることが必要である。 [0073] In this case the Si substrate 1 side of the Ge composition is higher than 0%, it is necessary that the Ge composition of the Si layer 8 side is less than 100%. 具体的にはSi基板1側のGe濃度が0atm%より高く30atm%以下で、歪Si層8側のGe濃度が30atm%より大きく100atm%未満、より好ましくは80atm%以下であるようにSi In detail the following high 30 atm% Ge concentration of the Si substrate 1 side than 0 atm%, the strained Si layer the Ge concentration of 8 side is less than 30 atm% greater than 100 atm%, and more preferably such that less 80 atm% Si
Ge層7中のGe組成を制御することが望ましい。 It is desirable to control the Ge composition in the Ge layer 7.

【0074】このようにSiGe層7の組成を制御することによって、Si酸化膜2とSiGe層7の界面から発生した転位はSiGe層7中をループが形成するように進行し、SiGe層7と歪Si層8の界面には届かない。 [0074] By thus controlling the composition of the SiGe layer 7, dislocations generated from the interface of the Si oxide film 2 and the SiGe layer 7 proceeds the SiGe layer 7 middle so that the loop is formed, the SiGe layer 7 It does not reach the interface between the strained Si layer 8. よってより良好な歪Si層8を提供できる。 Thus it provides a better strained Si layer 8.

【0075】以下半導体基板の製造方法を説明する。 [0075] illustrating a manufacturing method of the following semiconductor substrate.

【0076】先ず、図5Aに示すように、Si基板1上に第1の実施形態と同様に予めSi酸化膜2を形成する。 [0076] First, as shown in FIG. 5A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.

【0077】次に、図5B及び図6に示すように、Si [0077] Next, as shown in FIGS. 5B and 6, Si
基板21上にSiGe層7を形成する。 Forming the SiGe layer 7 on the substrate 21. このときのGe Ge at this time
組成は、上記したようSi基板21からGe組成が徐々に少なくなるように制御した。 The composition was controlled so that the Ge composition is gradually reduced from the Si substrate 21 as described above.

【0078】次に、Si酸化膜2の上面2sとSiGe [0078] Next, the upper surface 2s and the SiGe Si oxide film 2
層7の上面7sを合わせるように、2つのSi基板と2 To match the upper surface 7s of the layer 7, the two Si substrates and 2
1を第1の実施例と同様に張り合わせる。 Laminating a 1 in the same manner as in the first embodiment.

【0079】次に、第1の実施例と同様にSi基板21 [0079] Then, as in the first embodiment Si substrate 21
を剥離し、SiGe層7を格子緩和させる。 It is removed, and thereby the SiGe layer 7 lattice relaxation.

【0080】このときSi基板21の表面のSi層をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層8に引っ張り歪が導入される。 [0080] As this time Si Si layer SiGe layer 4 when to leave very thinly on the surface of the substrate 21 is lattice relaxation, tensile strain in the Si layer 8 is introduced. こうすることで転位やピットや突起のない良好な歪Si層8を形成できる。 It can form dislocations and pits and no projections good strain Si layer 8 in this way.

【0081】このようにして、Si基板1と、このSi [0081] In this way, the Si substrate 1, the Si
基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成されGeの組成が徐々に変化した格子緩和SiGe層7と、この格子緩和SiGe The Si oxide film 2 formed on substrate 1, a lattice-relaxed SiGe layer 7 composition gradually changes in the Ge is formed by bonding on the Si oxide film 2, the lattice-relaxed SiGe
層7上に形成された歪Si層8からなる半導体基板が形成される。 The semiconductor substrate is formed consisting of the strained Si layer 8 formed on the layer 7.

【0082】Si酸化膜2と格子緩和SiGe層7とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 [0082] The Si oxide film 2 and the lattice-relaxed SiGe layer 7 may be preferably from 0~5nm to Its interface is substantially in direct contact have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.

【0083】研磨或いは剥離工程をSiGe層7までおよぼして、先ずSiGe層7を格子緩和させ、次にMB [0083] The polishing or peeling process by exerted until SiGe layer 7, first, the SiGe layer 7 is lattice relaxation, then MB
EやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層8を形成することも可能である。 It is also possible to form a strained Si layer 8 by extremely thin regrown silicon layer by E or CVD.

【0084】また、本実施例では、SiGe層7中のG [0084] In this embodiment, G in the SiGe layer 7
e濃度は、Si酸化膜2に近いほど低いため、Si酸化膜2とSiGe層7の界面で発生した欠陥はSi酸化膜2側に閉じこめられて、張り合わせ後のSiGe層7の歪Si層8との界面は格子緩和したSiGe層が得られる。 e concentration is lower the closer to the Si oxide film 2, the Si oxide film 2 and defects generated at the interface between the SiGe layer 7 is confined in the Si oxide film 2 side, strained Si of the SiGe layer 7 after bonding layer 8 the interface between the SiGe layer is lattice relaxation is obtained. それにより良好に緩和したSiGe層7の上に、引っ張り歪みを有する歪Si層8が形成される。 Whereby on the well-relaxed SiGe layer 7, the strained Si layer 8 having a tensile strain is formed.

【0085】また、図中の各層の厚み、アニール温度、 [0085] Further, the thickness of each layer in the figure, the annealing temperature,
アニール時間、張り合わせ後に剥離あるいは研磨で残すSi基板層21の厚みなどの差異によって、緩和の程度が異なり、プロセス条件によっては、圧縮比歪みを有するあるいは歪みの無いSiデバイス層を形成することも可能である。 Annealing time, by the difference, such as the thickness of the Si substrate layer 21 leaving a release or polishing after lamination, different degrees of relaxation, depending on the process conditions, can also be formed without Si device layer of or distortion having a compression ratio distortion it is.

【0086】以後、第1の実施例と同様に図12に示すMISFETが歪Si層に形成される。 [0086] Thereafter, MISFET illustrated in FIG. 12 as in the first embodiment is formed in the strained Si layer. 第3の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the third embodiment.

【0087】(第4の実施形態)図7は本発明の第4の実施例に係る半導体基板の製造方法を示す断面図である。 [0087] (Fourth Embodiment) FIG. 7 is a sectional view showing a method of manufacturing a semiconductor substrate according to the fourth embodiment of the present invention.

【0088】第4の実施例では、図7Bに示すSi基板21上のSiGe層7中のGe濃度が図8に示すように膜厚方向に濃度勾配を有し、Ge濃度の最も高い部分が界面ではなくSiGe層7の膜中に位置する。 [0088] In the fourth embodiment, the Ge concentration in the SiGe layer 7 on the Si substrate 21 shown in FIG. 7B has a concentration gradient in the film thickness direction as shown in FIG. 8, it is the highest part of the Ge concentration located in the film of the SiGe layer 7 instead of the interface. その後、 after that,
Ge濃度勾配の高い部分が表面となるように剥離あるいは薄膜化工程が施され、図7B及び図8に点線で示される面が薄膜化されたSiGe層7の上面7sとなる。 Peeling or thinning step so high portion of Ge concentration gradient becomes surface is subjected, the surface indicated by a dotted line becomes the upper surface 7s of the SiGe layer 7 which is thinned in FIGS. 7B and 8. このようにSiGe層7の組成を制御した基板を用いることによって得られた図7Cに示される半導体基板はSi Semiconductor substrate shown in FIG. 7C obtained by thus using a substrate having a controlled composition of the SiGe layer 7 is Si
酸化膜2とSiGe層7´の界面から発生した転位はS Generated from the interface of the oxide film 2 and the SiGe layer 7 'dislocation S
iGe層7中をループが形成するように進行し、SiG The iGe layer 7 medium proceeds as loops to form, SiG
e層7´と歪Si層8の界面には届かない。 It does not reach the interface of the e layer 7 'and the strained Si layer 8. よってより良好な歪Si層を提供できる。 Thus it provides a better strained Si layer.

【0089】さらに、張り合わせ前のSiGe層7の結晶成長が、Si基板21上に低Ge濃度から開始するので、ミスマッチによる欠陥が導入され難く、良質な結晶性を有するSiGe層7´が得られる。 [0089] Furthermore, the crystal growth of the SiGe layer 7 before lamination is, since starting from a low Ge concentration on the Si substrate 21, hard defects due to a mismatch is introduced, it is obtained SiGe layer 7 'having a good crystallinity .

【0090】以下、半導体基板の製造方法を説明する。 [0090] Hereinafter, a method of manufacturing a semiconductor substrate.

【0091】先ず、図7Aに示すように、Si基板1上に予め第1の実施形態と同様にSi酸化膜2を形成する。 [0091] First, as shown in FIG. 7A, similarly to the previously first embodiment on the Si substrate 1 to form an Si oxide film 2.

【0092】次に、図7B及び図8に示すように、Si [0092] Next, as shown in FIG. 7B and FIG. 8, Si
基板21上に予めSiGe層7をGe組成比が膜方向に0atm%→35atm%→0atm%となるように形成する。 The SiGe layer 7 previously on the substrate 21 Ge composition ratio formed so as to 0atm% → 35atm% → 0atm% in film direction. 続いてSiGe7のGe組成比が最も高い中央部まで薄膜化し、SiGe層7´とする。 Then it thinned to the highest central portion Ge composition ratio of SiGe7, the SiGe layer 7 '. この結果Si As a result Si
Ge層7´の上面7sにはGe組成比35atm%の面が露出される。 The upper surface 7s of the Ge layer 7 'is exposed surfaces of the Ge composition ratio 35 atm%.

【0093】次に、Si酸化膜2の上面2sとSiGe Next, the upper surface 2s and the SiGe Si oxide film 2
7´の上面7とを合わせるように2つのSi基板1と2 Two Si substrates to match the upper surface 7 of 7 '1 and 2
1を第1の実施例と同様に張り合わせる。 Laminating a 1 in the same manner as in the first embodiment. 続いて、第1 Subsequently, the first
の実施例と同様にSi基板21を除去し、SiGe層7 The Si substrate 21 is removed as with the embodiment, SiGe layer 7
´を格子緩和させる。 'It is allowed to lattice relaxation. このときSi基板21の表面のS S In this case the surface of the Si substrate 21
i層をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層8に引っ張り歪が導入される。 At the same time i-layer a very thin leaves way the SiGe layer 4 is lattice relaxation, tensile strain in the Si layer 8 is introduced. こうすることで転位やピットや突起のない良好な歪Si層8を形成できる。 It can form dislocations and pits and no projections good strain Si layer 8 in this way.

【0094】このようにして、Si基板1と、このSi [0094] In this way, the Si substrate 1, the Si
基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成されGeの組成が徐々に変化した格子緩和SiGe層7と、この格子緩和SiGe The Si oxide film 2 formed on substrate 1, a lattice-relaxed SiGe layer 7 composition gradually changes in the Ge is formed by bonding on the Si oxide film 2, the lattice-relaxed SiGe
層7´上に形成された歪Si層8からなる半導体基板が形成される。 The semiconductor substrate is formed consisting of the strained Si layer 8 formed on the layer 7 '. これにより第3の実施例と同様な効果を得ることができる。 This makes it possible to obtain the same effect as the third embodiment.

【0095】Si酸化膜2と格子緩和SiGe層7´とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 [0095] The Si oxide film 2 and the lattice-relaxed SiGe layer 7 'may be preferably from 0~5nm to Its interface is substantially in direct contact have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.

【0096】研磨或いは剥離工程をSiGe層7までおよぼして、先ずSiGe層7を格子緩和させ、次にMB [0096] The polishing or peeling process by exerted until SiGe layer 7, first, the SiGe layer 7 is lattice relaxation, then MB
EやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層8を形成することも可能である。 It is also possible to form a strained Si layer 8 by extremely thin regrown silicon layer by E or CVD.

【0097】以後第1の実施例と同様に図12に示すM [0097] M shown in FIG. 12 similarly to the subsequent first embodiment
ISFETが歪Si層8に形成される。 ISFET is formed in the strained Si layer 8. 第4の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the fourth embodiment.

【0098】(第5の実施形態)図9は本発明の第5の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 [0098] (Fifth Embodiment) FIG. 9 is a sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate according to a fifth embodiment of the present invention.

【0099】第5の実施例では、Si基板21上に、転位が導入される格子緩和SiGe層40と格子緩和したSiGe層11からなるSiGe層を形成する。 [0099] In the fifth embodiment, on the Si substrate 21 to form the SiGe layer composed of lattice-relaxed SiGe layer 40 and the lattice-relaxed SiGe layer 11 dislocations are introduced. SiG SiG
e層40は、充分に厚く、かつGe濃度が結晶成長と共に変化する層であって、いわゆるバッファ層としての役割を果たす。 e layer 40 is sufficiently thick, and a layer Ge concentration changes with crystal growth, serve as a so-called buffer layer. 例えば、SiGeバッファ層40はSi基板21上でのGe濃度が0atm%であり、結晶成長と共にGe濃度が増加し、2μmの厚みにてGe濃度が3 For example, SiGe buffer layer 40 is Ge concentration 0 atm% of on Si substrate 21, Ge concentration increases with crystal growth, Ge concentration of 3 at 2μm thick
0atm%となる傾斜組成を有する構造とする。 A structure having a gradient composition to be 0 atm%.

【0100】以下半導体基板の製造方法を説明する。 [0100] illustrating a manufacturing method of the following semiconductor substrate.

【0101】先ず、図9Aに示すように、Si基板1上に第1の実施例と同様に予めSi酸化膜2を形成する。 [0102] First, as shown in FIG. 9A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.

【0102】次に、図9Bに示すように、別のSi基板21上に上記したようなGe組成のSiGeバッファ層40を十分に厚く形成し格子緩和させる。 [0102] Next, as shown in FIG. 9B, is a Ge SiGe buffer layer 40 having the composition as described above on another Si substrate 21 is formed sufficiently thick lattice relaxation. このときSi At this time, Si
Geバッファ層4中には転位33が発生するが十分に厚いのでその上に形成される半導体層に対し影響を与えない。 Ge in the buffer layer 4 does not influence to the semiconductor layer but dislocations 33 occur is formed thereon is sufficiently thick. 次に、この格子緩和したSiGeバッファ層4上に格子緩和した結晶状態の良好なSiGe層11を形成する。 Next, a favorable SiGe layer 11 lattice relaxed crystalline state on the lattice-relaxed SiGe buffer layer 4. SiGeの各層の成長方法は第1の実施例に順ずる。 Method for growing each layer of SiGe is forward cunning in the first embodiment.

【0103】次に、Si酸化膜2の上面2sと格子緩和したSiGe層11の上面11sを合わせるように第1 [0103] Next, first to align the upper surface 11s of the upper surface 2s and the lattice relaxed SiGe layer 11 of the Si oxide film 2
の実施例と同様に2つのSi基板1と21を張り合わせる。 Similar to Example laminating two Si substrates 1 and 21.

【0104】次に、Si基板21とSiGeバッファ層4を研磨あるいは水素注入法になどにより除去する。 Next, it is removed by the Si substrate 21 and the SiGe buffer layer 4 in the polishing or hydrogen implantation. 次に、格子緩和したSiGe層11上に歪Si層8を形成する。 Next, a strained Si layer 8 on the SiGe layer 11 lattice relaxation. (図9C)このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成された格子緩和SiG (FIG. 9C) In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, the lattice relaxation SiG formed by bonding on the Si oxide film 2
e層11と、この格子緩和SiGe層11上に形成された歪Si層8からなる半導体基板が形成される。 And e layer 11, a semiconductor substrate made of strained Si layer 8 formed on the lattice-relaxed SiGe layer 11 is formed.

【0105】SiGeバッファ層40は、SiGeバッファ層40中のSi基板21側に格子ミスマッチで生じる貫通転位、ミスフィット転位などの欠陥が閉じこめられる。 [0105] SiGe buffer layer 40, threading dislocations occurring in the lattice mismatch Si substrate 21 side in the SiGe buffer layer 40, defects such as misfit dislocations confined. その結果SiGeバッファ層40の表面側では、 On the surface side of the resulting SiGe buffer layer 40,
転位が無く格子緩和したSiGe層が実現される。 SiGe layer dislocations was no lattice relaxation is achieved.

【0106】このSiGeバッファ層40の表面側Ge [0106] surface side Ge of the SiGe buffer layer 40
濃度は、Siデバイス層に所望の歪みが印加されるような濃度であって、典型的には30atm%より大きく8 The concentration is a concentration such that the desired strain in the Si device layer is applied, typically greater than 30 atm% 8
0atm%以下であり、膜厚方向のGe濃度分布が均一である必要はない。 Or less 0 atm%, it is not necessary Ge concentration distribution in the thickness direction is uniform. このSiGe層40の形成に引き続いて、SiGeバッファ層4の表面側組成と同等の組成を有するSiGe層11を成長させることで、転位などの欠陥密度を低減した高品質緩和SiGe層11が形成される。 Following formation of the SiGe layer 40, to grow the SiGe layer 11 having the same composition as the surface side composition of the SiGe buffer layer 4, high-quality relaxed SiGe layer 11 having a reduced density of defects such as dislocations are formed that.

【0107】ここで課題となるのはバッファ層として数μmのSiGe層40の結晶成長には原材料と成長時間がかかりプロセスコストが要求されることにある。 [0107] Here, The challenge is several μm crystal growth of the SiGe layer 40 as a buffer layer in the process cost consuming raw materials and the growth time is required. 前述のように張り合わせ後の薄膜化プロセスによって歪チャネル層と緩和SiGe層の積層構造が実現できる。 Layered structure of the strained channel layer and the relaxed SiGe layer by thinning process after lamination as described above can be realized. しかしながら張り合わせ前に所望の厚さのSiGe層が得られるように例えば0.3μm程度の深さカット面で40 However, in depth cut surface of about for example 0.3μm as SiGe layer is obtained having a desired thickness prior to bonding 40
c(図9B)に水素注入を行い、貼りあわせ後剥離を行うようにしてもよい。 c performs hydrogen injection (Fig. 9B), it may be performed after sticking the peeling. このようにすれば剥離後に残る格子緩和SiGeバッファ層を再利用できるためプロセスの簡略化、半導体資源の節約が可能で、ひいては基板製造コストの低減が実現できる。 Simplification of the process for reuse in this manner the lattice-relaxed SiGe buffer layer remaining after the separation if, possible savings semiconductor resources can be realized and thus reduce the board manufacturing cost.

【0108】以後第1の実施例と同様に図12に示すM [0108] M shown in FIG. 12 similarly to the subsequent first embodiment
ISFETが歪Si層8に形成される。 ISFET is formed in the strained Si layer 8. 第5の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the fifth embodiment.

【0109】(第6の実施形態)図10は本発明の第6 [0109] Sixth (Sixth Embodiment) FIG. 10 is the present invention
の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 The method of manufacturing a semiconductor substrate according to an embodiment of a cross-sectional view of a semiconductor substrate showing a.

【0110】第6の実施例では時10Bで示すSi基板21上に、転位を導入される格子緩和SiGeバッファ層40、格子緩和SiGeバッファ層40上に格子緩和SiGe層11、歪Si層10、別の格子緩和SiGe [0110] The above Si substrate 21 shown in time 10B in the sixth embodiment, lattice-relaxed SiGe buffer layer 40 to be introduced dislocations, lattice-relaxed SiGe buffer layer 40 on the lattice-relaxed SiGe layer 11, the strained Si layer 10, another lattice relaxation SiGe
層13を連続して形成後に、張り合わせプロセスを行う。 After forming the layer 13 continuously performs the bonding process.

【0111】先ず、図10Aに示すように、Si基板1 [0111] First, as shown in FIG. 10A, Si substrate 1
上に第1の実施例と同様に予めSi酸化膜2を形成する。 Similar to the first embodiment formed in advance Si oxide film 2 above.

【0112】次に、図10Bに示すように、別のSi基板21上に第5の実施例と同様に予めSiGeバッファ層40を厚く形成し格子緩和させる。 [0112] Next, as shown in FIG. 10B, to the fifth embodiment similarly to advance the SiGe buffer layer 40 is formed thick lattice relaxation on another Si substrate 21. この格子緩和したSiGeバッファ層40上に、格子緩和SiGe層1 On the lattice-relaxed SiGe buffer layer 40, the lattice-relaxed SiGe layer 1
1、歪Si層10、格子緩和SiGe層13を続けて成長する。 1, the strained Si layer 10 is grown continues lattice relaxed SiGe layer 13.

【0113】次に、図6(c)に示すように、Si酸化膜2の上面2sと格子緩和SiGe膜13の上面13s [0113] Next, as shown in FIG. 6 (c), the upper surface of the upper surface 2s and the lattice-relaxed SiGe film 13 of the Si oxide film 2 13s
をあわせるようにSi基板1と21を第1の実施例と同様に張り合わせる。 The laminating the Si substrate 1 and 21 as in the first embodiment as match.

【0114】次に、歪Si層10が表面に出るように研磨あるいは水素注入法によりSi基板21、格子緩和S [0114] Then, Si substrate 21 by polishing or hydrogen implantation as strained Si layer 10 comes into surface, lattice relaxation S
iGeバッファ層40、格子緩和SiGe層11を除去する。 iGe buffer layer 40, is removed lattice relaxed SiGe layer 11. (図10C)このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi (Figure 10C) In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, the Si
酸化膜2上に張り合わせにより形成され格子緩和SiG Is formed by bonding on the oxide film 2 lattice relaxation SiG
e層13と、この格子緩和SiGe層13上に形成された歪Si層10からなる半導体基板が形成される。 And e layer 13, a semiconductor substrate made of strained Si layer 10 formed on the lattice-relaxed SiGe layer 13 is formed.

【0115】本実施例ではSi基板21上に形成された格子緩和SiGe層11上のSi層10は自ずと引っ張り歪みを受けており、さらにその上のSiGe層13は緩和した層となる。 [0115] Si layer 10 on the lattice-relaxed SiGe layer 11 formed on the Si substrate 21 in this embodiment has received naturally tensile strain, further SiGe layer 13 thereon will be relaxed layer.

【0116】格子緩和SiGe層13は貼り合わせ後の絶縁層2とSiGe層13からの界面から発生する欠陥を低減するために、第3あるいは第4の実施例のように、Ge組成に勾配をつけてもよい。 [0116] lattice-relaxed SiGe layer 13 in order to reduce the defects generated from the interface between the insulating layer 2 and the SiGe layer 13 after bonding, as in the third or fourth embodiment, a gradient in Ge composition it may be attached.

【0117】また、格子緩和SiGe層13の上には、 [0117] In addition, on top of the lattice-relaxed SiGe layer 13,
第2の実施例のように、予め絶縁層9を形成してから張り合わせを行っても良い。 As in the second embodiment, it may be performed bonded after forming the advance insulating layer 9.

【0118】第6の実施例では、緩和率の高いSiGe [0118] In the sixth embodiment, high relaxivity SiGe
層13の上に歪みの印加されたSi層10を直接形成することが出来る上、格子緩和SiGe層13中のGe濃度を30atm%より大きく100atm%未満の間で任意に選ぶことが可能であり、更には、絶縁層2上のS On it is possible to form a strained Si layer 10 applied on top of the layer 13 directly, it is possible to choose the Ge concentration in the lattice-relaxed SiGe layer 13 arbitrarily between more and less than 30 atm% 100 atm% , furthermore, S on the insulating layer 2
iGe層13と歪Siデバイス層10の厚みをそれぞれ10nm以下にすることも可能である。 It is also possible to iGe layer 13 and the thickness of the strained Si device layer 10 to 10nm or less, respectively.

【0119】その結果、絶縁膜2上の合計厚みを40n [0119] 40n result, the total thickness of the insulating film 2
m以下に抑えることが容易でありSOI効果を十分に達成し、かつ十分な歪みをSiデバイス層10に印加できる。 To achieve sufficiently an easy and SOI effect be kept below m, and can apply sufficient strain to the Si device layer 10.

【0120】以後第1の実施例と同様に第6の実施例においても駆動力に優れたMISFETを得ることができる。 [0120] Thereafter it is possible to obtain the excellent MISFET to the driving force in the sixth embodiment as in the first embodiment.

【0121】(第7の実施形態)図11は本発明の第7 [0121] seventh (Seventh Embodiment) FIG. 11 is the invention
の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 The method of manufacturing a semiconductor substrate according to an embodiment of a cross-sectional view of a semiconductor substrate showing a.

【0122】本実施例は、貼り合わせ基板の一方としてSi基板21の替わりにSiGe基板31を用い、Si [0122] This embodiment uses a SiGe substrate 31 instead of the Si substrate 21 as one of a bonded substrate, Si
Ge基板31上に再成長した格子緩和SiGe層11と歪Si層10と格子緩和SiGe層13とSi酸化膜9 Ge lattice relaxed SiGe layer 11 and the strained Si layer 10 lattice-relaxed SiGe layer 13 regrown on the substrate 31 and the Si oxide film 9
を形成した構造で説明する。 It described the formed structure.

【0123】先ず、図11Aに示すように、Si基板1 [0123] First, as shown in FIG. 11A, Si substrate 1
上に第1の実施例と同様に予めSi酸化膜2を形成する。 Similar to the first embodiment formed in advance Si oxide film 2 above.

【0124】次に、図11Bに示すように、SiGe基板31上に第1の実施例と同様に予めSiGe層11を形成し、このSiGe層11上に、Si層10、SiG [0124] Next, as shown in FIG. 11B, the first embodiment as well as pre-SiGe layer 11 is formed on the SiGe substrate 31, on the SiGe layer 11, Si layer 10, SiG
e層13(Si層10側のGe組成が30atm%より大)、Si酸化膜9を続けて成長する。 e layer 13 (Ge composition of the Si layer 10 side larger than 30 atm%), grown continued Si oxide film 9.

【0125】次に、Si酸化膜2の上面2sとSi酸化膜9の上面9sを合わせるようにSi基板1とSiGe [0125] Then, Si substrate 1 and the SiGe to match the upper surface 9s of the upper surface 2s and Si oxide film 9 of the Si oxide film 2
基板31を第1の実施例と同様に張り合わせる。 Laminating a substrate 31 as in the first embodiment. 次に、 next,
Si層10が表面に出るように研磨あるいは水素注入法などによりSiGe基板31、SiGe層11を除去する。 Si layer 10 by polishing or the like or hydrogen implantation to leave the surface to remove the SiGe substrate 31, SiGe layer 11.

【0126】このようにして、図11Cに示すようにS [0126] In this way, S as shown in FIG. 11C
i基板1と、このSi基板1上に形成されたSi酸化膜12と、このSi酸化膜12上に張り合わせにより形成され格子緩和SiGe層13と、この格子緩和SiGe And i substrate 1, the Si oxide film 12 formed on the Si substrate 1, a lattice-relaxed SiGe layer 13 is formed by bonding on the Si oxide film 12, the lattice-relaxed SiGe
層13上に形成された歪Si層10からなる半導体基板が形成される。 The semiconductor substrate is formed consisting of the strained Si layer 10 formed on the layer 13.

【0127】この場合貼りあわせのためにはSi酸化膜2あるいはSi酸化膜9の少なくとも一方があればよい。 [0127] or if there is at least one of Si oxide film 2 or Si oxide film 9 for bonding this case. また、張り合わせ工程や薄膜化工程あるいは剥離工程中にSiGe層13と絶縁層9の接合面から発生する恐れのある欠陥を閉じこめる効果を得るには、絶縁層に接するSiGe層13中のGe濃度を不均一にするとよい。 Further, in order to obtain a bonding process and thinning process or confining effect of defects that may occur from the joint surface of the separation step SiGe layer 13 and the insulating layer in the 9, the Ge concentration in the SiGe layer 13 in contact with the insulating layer it may be uneven.

【0128】本実施例では、基板31がストレッサーとなる層11と同じSiGe組成を持つ場合を示したが、 [0128] In this example, a case with the same SiGe composition as layer 11 of the substrate 31 becomes stressors,
基板上に形成する層中で組成制御を行って、所望の濃度に設定することも可能である。 Performing composition control in the layer that forms on the substrate, it is possible to set the desired concentration.

【0129】以後第1の実施例と同様に図12に示すM [0129] M shown in FIG. 12 similarly to the subsequent first embodiment
ISFETが歪Si層10に形成される。 ISFET is formed in the strained Si layer 10. 第6の実施例においても、駆動力に優れたMISFETを得ることができる。 Also in the sixth embodiment, it is possible to obtain an excellent MISFET to the driving force.

【0130】また、上記第1乃至第7の実施例では、歪みを印加する層(第1の半導体層)がSiGe層、デバイス層(第2の半導体層)がSi層の場合について説明したが、第2の半導体層に引っ張り歪が生じるよう、第2の半導体層の格子定数が第1の半導体層の格子定数よりも小さくなるよう格子定数の異なる2層の組み合わせで有れば、どの様な結晶を選んでも良く、具体的には、 [0130] In the first to seventh embodiments, a layer of applying a distortion (first semiconductor layer) is SiGe layer, the device layer (second semiconductor layer) but has been described for the case of Si layer , so that a tensile strain in the second semiconductor layer is caused, if the lattice constant of the second semiconductor layer is there a combination of two different layers having a lattice constant that is smaller than the lattice constant of the first semiconductor layer, which as may choose Do not crystal, specifically,
Si、GaAs、SiC、GaN、GaAlAs、In Si, GaAs, SiC, GaN, GaAlAs, In
GaP、InGaPAs、Al 23 、BN、BNC、 GaP, InGaPAs, Al 2 O 3 , BN, BNC,
C、高濃度に不純物添加されたSi(不純物B)、Si C, high concentration doped impurity was Si (impurity B), Si
(不純物P)、Si(不純物As)、SiNx、ZnS (Impurity P), Si (impurity As), SiNx, ZnS
eなどの物質の内、2種類の物質の組み合わせにて、本発明の効果が得られる。 Among materials such as e, in combination of two substances, the effect of the present invention is obtained. 但し第1の半導体層中に含有されるBの濃度は1×10 20 atm%未満であることが望ましい。 However it is desirable that the concentration of B contained in the first semiconductor layer is less than 1 × 10 20 atm%.

【0131】上記第1乃至第7の実施例では、基板1, [0131] In the embodiment of the first to seventh substrate 1,
21、31としては、Si基板、SiGe基板を用いたが、GaAs、ZnSe、SiC、Ge、サファイア、 The 21 and 31, Si substrate, was used SiGe substrate, GaAs, ZnSe, SiC, Ge, sapphire,
有機ガラス、無機ガラス、プラスティックのいずれかであっても良い。 Organic glass, inorganic glass, even if one of the plastic.

【0132】上記第1乃至第7の実施例では絶縁膜2、 [0132] In the embodiment of the first to seventh insulating film 2,
9としてSi酸化膜を使用したが、シリコン酸窒化膜、 Using Si oxide film as a 9, but a silicon oxynitride film,
シリコン窒化膜、などの他の絶縁膜であっても良い。 Silicon nitride film, may be another insulating film such as.

【0133】 [0133]

【発明の効果】以上、本発明によれば、従来困難であった、ストレッサとしての歪み層から伝搬する欠陥によるデバイス層の結晶性劣化が低減されると共に、SOI構造上の絶縁層上の合計厚みをより薄くすることが可能である。 Effect of the Invention] According to the present invention, which has heretofore been difficult, with crystalline deterioration of the device layer is reduced due to defects propagating from strained layer as a stressor, the sum of the insulating layer on the SOI structure it is possible to further reduce the thickness. 従って、素子特性の劣化を抑え、低消費電力化、 Therefore, suppressing deterioration of the device characteristics, low power consumption,
高集積化が可能となり、半導体素子の高性能化が実現できる。 It enables high integration, high performance of the semiconductor device can be realized.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 従来の半導体基板の製造方法を説明するための基板断面図。 [1] substrate cross-sectional view for explaining a conventional method of manufacturing a semiconductor substrate.

【図2】 本発明及び従来の半導体基板の製造方法を説明するための基板断面図。 [2] The present invention and the substrate cross-sectional view for explaining a conventional method of manufacturing a semiconductor substrate.

【図3】 本発明の半導体基板の製造方法を説明するための基板断面図。 [Figure 3] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図4】 本発明の半導体基板の製造方法を説明するための基板断面図。 Substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention; FIG.

【図5】 本発明の半導体基板の製造方法を説明するための基板断面図。 [5] substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図6】 本発明の半導体基板におけるSiGe層のG [6] G of the SiGe layer in a semiconductor substrate of the present invention
e組成を示す図。 It shows the e composition.

【図7】 本発明の半導体基板の製造方法を説明するための基板断面図。 [7] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図8】 本発明の半導体基板におけるSiGe層のG 8 G of the SiGe layer in a semiconductor substrate of the present invention
e組成を示す図。 It shows the e composition.

【図9】 本発明の半導体基板の製造方法を説明するための基板断面図。 [9] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図10】 本発明の半導体基板の製造方法を説明するための基板断面図。 [10] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図11】 本発明の半導体基板の製造方法を説明するための基板断面図。 [11] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.

【図12】 本発明の半導体装置を説明するための素子断面図。 [12] device sectional view for explaining the semiconductor device of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1・・・・Si基板 2・・・・絶縁層(Si酸化膜層) 3・・・・SOI層 4・・・・SiGe層 5・・・・歪Si層 6・・・・歪エピタキシャルSi層 7・・・・傾斜組成SiGe層 8・・・・再成長で形成する歪Si層 9・・・・絶縁層 10・・・・歪Si層 11・・・・SiGe層 12・・・・絶縁層 13・・・・SiGe層 21・・・・Si基板 31・・・・SiGe基板 33・・・・転位 1 .... Si substrate 2 .... insulating layer (Si oxide film layer) 3 .... SOI layer 4 .... SiGe layer 5 .... strained Si layer 6 .... strained epitaxial Si layer 7 strained Si layer 9 .... insulating layer 10 is formed by .... gradient composition SiGe layer 8 ... regrown .... strained Si layer 11 .... SiGe layer 12 .... insulating layer 13 .... SiGe layer 21 ... Si substrate 31 .... SiGe substrate 33 .... dislocation

Claims (9)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に実質的に接して形成され格子緩和したアンドープの第1の半導体層と、前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪みを有する第2の半導体層と、前記第2の半導体層上に選択的に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート絶縁膜直下の前記第2の半導体層の表面に形成されたチャネル領域と、少なくとも前記第2の半導体領域に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域とを具備することを特徴とする半導体装置。 1. A substrate and the insulating film formed on a substrate, the insulating and first semiconductor layer of substantially are in contact with form lattice-relaxed undoped on the membrane, the first semiconductor layer It is formed on the second semiconductor layer having and tensile lattice strain smaller than the lattice constant of the its lattice constant first semiconductor layer, and selectively formed gate insulating film on the second semiconductor layer a gate electrode formed on the gate insulating film and the gate insulating layer and the second surface which is formed in the channel region of the semiconductor layer immediately below, at least in the second semiconductor region, through the channel region the semiconductor device characterized by comprising a source and drain region provided apart from each other Te.
  2. 【請求項2】前記第1の半導体層は、少なくとも前記第2の半導体層側のGe組成が30atm%より大であるSiGe層であり、前記第2の半導体層がSiである請求項1記載の半導体装置。 Wherein said first semiconductor layer is a SiGe layer Ge composition of at least the second semiconductor layer side is greater than 30 atm%, according to claim 1, wherein said second semiconductor layer is Si semiconductor device.
  3. 【請求項3】前記第1の半導体層はSiGe層であり、 Wherein said first semiconductor layer is a SiGe layer,
    かつ前記基板側のGe組成が30atm%以下で、前記第2の半導体層側のGe組成が30atm%より大である傾斜組成を有し、前記第2の半導体層がSiである請求項1記載の半導体装置。 And in Ge composition of the substrate side below 30 atm%, the Ge composition of the second semiconductor layer side has a gradient composition is greater than 30 atm%, according to claim 1, wherein said second semiconductor layer is Si semiconductor device.
  4. 【請求項4】基板表面に絶縁膜を形成する工程と、第1 4. A step of forming an insulating film on the substrate surface, first
    の半導体層が第2の半導体層上に形成された積層層を有する積層基板を形成する工程と、前記基板と前記積層基板とを前記絶縁膜及び前記第1の半導体層を合わせるように張り合わせる工程と、前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層基板を除去し、格子緩和された前記第1の半導体層と、 Laminating of a step of the semiconductor layer to form a multilayer substrate having a laminated layer formed on the second semiconductor layer, and the laminated substrate and the substrate so as to align the insulating film and the first semiconductor layer a step, said first semiconductor layer and removing the laminated substrate such that at least a portion remains in the second semiconductor layer, said first semiconductor layer which is lattice relaxation,
    引っ張り格子歪みを印加させた前記第2の半導体層との積層構造を形成する工程と、前記積層構造にトランジスタを形成することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device comprising the steps of forming a laminated structure of the second semiconductor layer lattice distortion was applied tension, forming a transistor on the laminated structure.
  5. 【請求項5】第1の半導体層が第2の半導体層上に形成された積層層を有する積層基板を形成する前記工程は、 Wherein said step of the first semiconductor layer to form a laminated substrate having a laminated layer formed on the second semiconductor layer,
    さらに前記第1の半導体層上に絶縁層を積層する工程を備え、前記基板と前記積層基板とを前記絶縁膜及び前記第2の半導体層を合わせるように張り合わせる前記工程は、前記基板上に形成された絶縁膜と前記第1の半導体層上に形成された絶縁膜とを合わせるように張り合わせる工程であることを特徴とする請求項4記載の半導体装置の製造方法。 Further comprising a step of laminating an insulating layer on the first semiconductor layer, wherein the step of laminating and the laminated substrate and the substrate so as to align the insulating film and the second semiconductor layer, on the substrate the method according to claim 4, wherein the formed and an insulating film formed on the first semiconductor layer is a step of laminating to match and an insulating film.
  6. 【請求項6】基板の表面に絶縁膜を形成する工程と、半導体基板の表面に第1の半導体層を形成する工程と、前記絶縁膜及び前記第1の半導体層を合わせるように前記基板と前記半導体基板を張り合わせる工程と、前記第1 6. A process for forming an insulating film on the surface of the substrate, forming a first semiconductor layer on a surface of the semiconductor substrate, and the substrate so as to align the insulating film and the first semiconductor layer a step of laminating said semiconductor substrate, said first
    の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、前記第1の半導体層上に第2の半導体層を積層し前記第2の半導体層に引っ張り格子歪みを印加させた積層構造を形成する工程と、前記積層構造にトランジスタを形成することを特徴とする半導体装置の製造方法。 The semiconductor layer by removing the semiconductor substrate such that at least remain the first semiconductor layer and the step of lattice relaxation, a second semiconductor layer laminated on the first semiconductor layer on said second semiconductor layer forming a laminated structure with application of a lattice strain tensile method of manufacturing a semiconductor device and forming a transistor on the laminated structure.
  7. 【請求項7】第1の半導体層が第2の半導体層上に形成された積層層を有する積層基板を形成する前記工程は、 Wherein said step of the first semiconductor layer to form a laminated substrate having a laminated layer formed on the second semiconductor layer,
    さらに前記第1の半導体層上に絶縁層を積層する工程を備え、前記基板と前記積層基板とを前記絶縁膜及び前記第1の半導体層を合わせるように張り合わせる前記工程は、前記基板上に形成された絶縁膜と前記第1の半導体層上に形成された絶縁膜とを合わせるように張り合わせる工程であることを特徴とする請求項7記載の半導体装置の製造方法。 Further comprising a step of laminating an insulating layer on the first semiconductor layer, wherein the step of laminating and the laminated substrate and the substrate so as to align the insulating film and the first semiconductor layer, on the substrate the method according to claim 7, wherein the formed and an insulating film formed on the first semiconductor layer is a step of laminating to match and an insulating film.
  8. 【請求項8】前記第1の半導体層はSiGe層であり、 Wherein said first semiconductor layer is a SiGe layer,
    前記第2の半導体層はSi層であり、前記第1の半導体層を形成する工程は、前記第1の半導体層の、前記絶縁層と合わせられる側のGe組成が30%以下で、前記第1の半導体層の、前記第2の半導体層が接する面側のG Said second semiconductor layer is a Si layer, the step of forming the first semiconductor layer, said first semiconductor layer, with the 30% Ge composition on the side to be combined with the insulating layer below the first the first semiconductor layer, said second semiconductor layer is in contact side G
    e組成が30%より大である傾斜組成を有するように第1の半導体層の組成を制御する工程を含む請求項7の半導体装置の製造方法。 The method according to claim 7 in which e composition comprising the step of controlling the composition of the first semiconductor layer so as to have a gradient composition is greater than 30%.
  9. 【請求項9】基板と、前記基板上に形成された絶縁膜と、前記絶縁膜上に形成された格子緩和したアンドープの第1の半導体層と、前記第1の半導体層上に形成された引っ張り格子歪みを有する第2の半導体層とを具備する半導体基板。 9. A substrate, an insulating film formed on said substrate, said first semiconductor layer of undoped lattice-relaxed formed on the insulating film, formed on said first semiconductor layer a semiconductor substrate having a second semiconductor layer having a tensile lattice strain.
JP2000357158A 1999-11-26 2000-11-24 Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate Expired - Fee Related JP3607194B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11-336059 1999-11-26
JP33605999 1999-11-26
JP2000357158A JP3607194B2 (en) 1999-11-26 2000-11-24 Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000357158A JP3607194B2 (en) 1999-11-26 2000-11-24 Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate

Publications (2)

Publication Number Publication Date
JP2001217430A true true JP2001217430A (en) 2001-08-10
JP3607194B2 JP3607194B2 (en) 2005-01-05

Family

ID=26575343

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000357158A Expired - Fee Related JP3607194B2 (en) 1999-11-26 2000-11-24 Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate

Country Status (1)

Country Link
JP (1) JP3607194B2 (en)

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217433A (en) * 2000-01-07 2001-08-10 Samsung Electronics Co Ltd Cmos integrated circuit element with buried silicon germanium layer, substrate and its manufacturing method
WO2002043153A1 (en) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Method for manufacturing semiconductor wafer
WO2003046992A1 (en) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Soi wafer manufacturing method
JP2004512683A (en) * 2000-10-19 2004-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation Layer transfer of low defect SiGe using etch back method
WO2005027214A1 (en) 2003-09-10 2005-03-24 Shin-Etsu Handotai Co., Ltd. Multilayer substrate cleaning method, substrate bonding method, and bonded wafer manufacturing method
JP2005109447A (en) * 2003-09-30 2005-04-21 Sharp Corp Method for manufacturing strain-relaxed silicon-germanium on insulator via dislocated layer by reducing stress
JP2005109448A (en) * 2003-09-29 2005-04-21 Sharp Corp Manufacturing method for strain-relaxed silicon-germanium on glass by layer dislocation
JP2005109464A (en) * 2003-09-10 2005-04-21 Shin Etsu Handotai Co Ltd Laminated wafer manufacturing method and laminated wafer
JP2005532688A (en) * 2002-07-09 2005-10-27 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Transfer of the thin layer from the wafer with a buffer layer
JP2005537685A (en) * 2002-08-26 2005-12-08 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Mechanical recycling of the wafer after removal of the layer from the wafer comprising a buffer layer
JP2005537686A (en) * 2002-08-26 2005-12-08 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Reuse of a wafer having a buffer layer after the thin layer is removed
JP2006019725A (en) * 2004-07-01 2006-01-19 Internatl Business Mach Corp <Ibm> STRAINED SiMOSEFT ON TENSILE STRAIN SiGe-ON-INSULATOR (SGOI)
JP2006503442A (en) * 2002-10-18 2006-01-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor devices with stretch strain silicon is introduced into the compressed material of the buried oxide layer
JP2006512766A (en) * 2002-12-31 2006-04-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor structure incorporating the method, and a thick strained silicon layer to form a thick strained silicon layer
WO2006043471A1 (en) * 2004-10-20 2006-04-27 Shin-Etsu Handotai Co., Ltd. Semiconductor wafer manufacturing method
US7129168B2 (en) 2002-10-30 2006-10-31 Matsushita Electric Industrial Co., Ltd. Method of estimating substrate temperature
JP2007535814A (en) * 2004-04-30 2007-12-06 フリースケール セミコンダクター インコーポレイテッド The method of manufacturing a semiconductor structure using silicon germanium
US7355253B2 (en) 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
JP2009027163A (en) * 2007-07-11 2009-02-05 Commiss Energ Atom Method for manufacturing semiconductor-on-insulator (soi) substrate for microelectronics and optoelectronics
JP2009514252A (en) * 2005-11-01 2009-04-02 マサチューセッツ・インスティテュート・オブ・テクノロジー Monolithically integrated semiconductor materials and devices
US7521265B2 (en) 2004-01-16 2009-04-21 Shin-Etsu Handotai Co., Ltd. Method for measuring an amount of strain of a bonded strained wafer
WO2009101979A1 (en) * 2008-02-14 2009-08-20 Shin-Etsu Chemical Co., Ltd. Method for treatment of surface of soi substrate
US7642140B2 (en) 2000-01-07 2010-01-05 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same
US7959731B2 (en) 2004-11-10 2011-06-14 Shin-Etsu Handotai Co., Ltd. Method for producing semiconductor wafer
US7973336B2 (en) * 2004-12-16 2011-07-05 Wisconsin Alumni Research Foundation Released freestanding strained heterojunction structures
JP4762547B2 (en) * 2002-12-06 2011-08-31 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Method for producing a multi-layer structure

Cited By (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217433A (en) * 2000-01-07 2001-08-10 Samsung Electronics Co Ltd Cmos integrated circuit element with buried silicon germanium layer, substrate and its manufacturing method
JP4549542B2 (en) * 2000-01-07 2010-09-22 三星電子株式会社Samsung Electronics Co.,Ltd. cmos integrated circuit element and the substrate and a manufacturing method thereof having a buried silicon germanium layer
US7642140B2 (en) 2000-01-07 2010-01-05 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having buried silicon germanium layers therein and method of forming same
US7427773B2 (en) 2000-10-19 2008-09-23 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
JP2004512683A (en) * 2000-10-19 2004-04-22 インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation Layer transfer of low defect SiGe using etch back method
US7786468B2 (en) 2000-10-19 2010-08-31 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
WO2002043153A1 (en) * 2000-11-27 2002-05-30 Shin-Etsu Handotai Co.,Ltd. Method for manufacturing semiconductor wafer
WO2003046992A1 (en) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Soi wafer manufacturing method
JP2005532688A (en) * 2002-07-09 2005-10-27 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Transfer of the thin layer from the wafer with a buffer layer
JP2005532687A (en) * 2002-07-09 2005-10-27 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Transfer of the thin layer from the wafer with a buffer layer
JP4904478B2 (en) * 2002-07-09 2012-03-28 ソワテク Transfer of the thin layer from the wafer with a buffer layer
JP2005537686A (en) * 2002-08-26 2005-12-08 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Reuse of a wafer having a buffer layer after the thin layer is removed
JP4846363B2 (en) * 2002-08-26 2011-12-28 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Reuse of a wafer having a buffer layer after the thin layer is removed
JP2005537685A (en) * 2002-08-26 2005-12-08 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Mechanical recycling of the wafer after removal of the layer from the wafer comprising a buffer layer
JP2006503442A (en) * 2002-10-18 2006-01-26 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor devices with stretch strain silicon is introduced into the compressed material of the buried oxide layer
US7129168B2 (en) 2002-10-30 2006-10-31 Matsushita Electric Industrial Co., Ltd. Method of estimating substrate temperature
JP4762547B2 (en) * 2002-12-06 2011-08-31 エス.オー.アイ.テック、シリコン、オン、インシュレター、テクノロジーズS.O.I.Tec Silicon On Insulator Technologies Method for producing a multi-layer structure
JP2006512766A (en) * 2002-12-31 2006-04-13 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated Semiconductor structure incorporating the method, and a thick strained silicon layer to form a thick strained silicon layer
US7915685B2 (en) 2003-08-22 2011-03-29 International Business Machines Corporation Strained-channel fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7842562B2 (en) 2003-08-22 2010-11-30 International Business Machines Corporation Strained-channel fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7355253B2 (en) 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7384830B2 (en) 2003-08-22 2008-06-10 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
JP4649918B2 (en) * 2003-09-10 2011-03-16 信越半導体株式会社 Method of manufacturing a bonded wafer
WO2005027214A1 (en) 2003-09-10 2005-03-24 Shin-Etsu Handotai Co., Ltd. Multilayer substrate cleaning method, substrate bonding method, and bonded wafer manufacturing method
JP2005109464A (en) * 2003-09-10 2005-04-21 Shin Etsu Handotai Co Ltd Laminated wafer manufacturing method and laminated wafer
US7608548B2 (en) 2003-09-10 2009-10-27 Shin-Etsu Handotai Co., Ltd. Method for cleaning a multilayer substrate and method for bonding substrates and method for producing a bonded wafer
JP2005109448A (en) * 2003-09-29 2005-04-21 Sharp Corp Manufacturing method for strain-relaxed silicon-germanium on glass by layer dislocation
JP2005109447A (en) * 2003-09-30 2005-04-21 Sharp Corp Method for manufacturing strain-relaxed silicon-germanium on insulator via dislocated layer by reducing stress
JP4730877B2 (en) * 2003-09-30 2011-07-20 シャープ株式会社 Relaxed silicon through a layer dislocations by reducing stress - method of making a germanium on insulator
US7521265B2 (en) 2004-01-16 2009-04-21 Shin-Etsu Handotai Co., Ltd. Method for measuring an amount of strain of a bonded strained wafer
JP2007535814A (en) * 2004-04-30 2007-12-06 フリースケール セミコンダクター インコーポレイテッド The method of manufacturing a semiconductor structure using silicon germanium
JP2006019725A (en) * 2004-07-01 2006-01-19 Internatl Business Mach Corp <Ibm> STRAINED SiMOSEFT ON TENSILE STRAIN SiGe-ON-INSULATOR (SGOI)
JP4617820B2 (en) * 2004-10-20 2011-01-26 信越半導体株式会社 A method of manufacturing a semiconductor wafer
JP2006120782A (en) * 2004-10-20 2006-05-11 Shin Etsu Handotai Co Ltd Manufacturing method of semiconductor wafer
WO2006043471A1 (en) * 2004-10-20 2006-04-27 Shin-Etsu Handotai Co., Ltd. Semiconductor wafer manufacturing method
US7959731B2 (en) 2004-11-10 2011-06-14 Shin-Etsu Handotai Co., Ltd. Method for producing semiconductor wafer
US7973336B2 (en) * 2004-12-16 2011-07-05 Wisconsin Alumni Research Foundation Released freestanding strained heterojunction structures
JP2009514252A (en) * 2005-11-01 2009-04-02 マサチューセッツ・インスティテュート・オブ・テクノロジー Monolithically integrated semiconductor materials and devices
JP2009027163A (en) * 2007-07-11 2009-02-05 Commiss Energ Atom Method for manufacturing semiconductor-on-insulator (soi) substrate for microelectronics and optoelectronics
WO2009101979A1 (en) * 2008-02-14 2009-08-20 Shin-Etsu Chemical Co., Ltd. Method for treatment of surface of soi substrate

Also Published As

Publication number Publication date Type
JP3607194B2 (en) 2005-01-05 grant

Similar Documents

Publication Publication Date Title
Rim et al. Fabrication and mobility characteristics of ultra-thin strained Si directly on insulator (SSDOI) MOSFETs
US7494856B2 (en) Semiconductor fabrication process using etch stop layer to optimize formation of source/drain stressor
US7198995B2 (en) Strained finFETs and method of manufacture
US6583000B1 (en) Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6940089B2 (en) Semiconductor device structure
US6407406B1 (en) Semiconductor device and method of manufacturing the same
US6603156B2 (en) Strained silicon on insulator structures
Taraschi et al. Strained Si, SiGe, and Ge on-insulator: review of wafer bonding fabrication techniques
US6573126B2 (en) Process for producing semiconductor article using graded epitaxial growth
US6677192B1 (en) Method of fabricating a relaxed silicon germanium platform having planarizing for high speed CMOS electronics and high speed analog circuits
US6723661B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US7256142B2 (en) Relaxed SiGe platform for high speed CMOS electronics and high speed analog circuits
US6646322B2 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6593641B1 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6709909B2 (en) Semiconductor device and method of manufacturing the same
US20040188760A1 (en) Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit
US7033869B1 (en) Strained silicon semiconductor on insulator MOSFET
US20060292822A1 (en) Method for producing dislocation-free strained crystalline films
US7247534B2 (en) Silicon device on Si:C-OI and SGOI and method of manufacture
US20030119280A1 (en) Method for forming SOI substrate
US20060189109A1 (en) Methods of fabricating contact regions for FET incorporating SiGe
US20040132267A1 (en) Patterned strained silicon for high performance circuits
US6893936B1 (en) Method of Forming strained SI/SIGE on insulator with silicon germanium buffer
US20020123183A1 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US20020125497A1 (en) Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041001

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041006

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081015

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091015

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101015

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111015

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111015

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121015

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131015

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees