JP3607194B2 - Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate - Google Patents

Method of manufacturing a semiconductor device, a semiconductor device, and the semiconductor substrate

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JP3607194B2
JP3607194B2 JP2000357158A JP2000357158A JP3607194B2 JP 3607194 B2 JP3607194 B2 JP 3607194B2 JP 2000357158 A JP2000357158 A JP 2000357158A JP 2000357158 A JP2000357158 A JP 2000357158A JP 3607194 B2 JP3607194 B2 JP 3607194B2
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宏治 臼田
信一 高木
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株式会社東芝
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【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、半導体装置、半導体装置の製造方法、半導体基板、とりわけ歪みSi層を活性領域とする半導体装置、半導体装置の製造方法、半導体基板に関する。 The present invention relates to a semiconductor device, a method of manufacturing a semiconductor device, a semiconductor substrate, especially a semiconductor device using a strained Si layer as an active region, a method of manufacturing a semiconductor device, a semiconductor substrate.
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
Si半導体素子、とりわけMOSFETトランジスタの性能は、大規模集積回路(LSI)の進歩と共に年々向上している。 Si semiconductor element, especially the performance of the MOSFET transistors, are improved year by year with advances in large-scale integrated circuit (LSI). しかしながら、近年リソグラフィ技術の微細化への限界、Siの理論的移動度へのキャリア移動度への接近などが指摘され、MOSFETのさらなる高性能化への困難さが増している。 However, in recent years limit to miniaturization of lithography, such as access to the carrier mobility of the theoretical mobility of Si has been pointed out, the difficulty of the higher performance of the MOSFET is increased.
【0003】 [0003]
また、一般に半導体素子の高性能化への施策として、例えばSiよりも理論的移動度の速いGaAs半導体結晶やSiC半導体結晶などのSiとは異なる結晶を用いてより高性能化を実現する方法が検討されている。 Further, as a general measure of the performance of semiconductor devices, for example, how to achieve higher performance with a different crystal and Si, such as fast GaAs semiconductor crystal and a SiC semiconductor crystals theoretical mobility than Si is It has been studied.
【0004】 [0004]
しかしながらGaAs半導体結晶やSiC結晶では、現在多く用いられているSiデバイスの製造プロセスとの混在が困難であるため、素子開発に多大な時間と労力が必要であり、実際に大量生産を行う場合には製造ラインの完全な見直しや置き換えが要求される。 GaAs semiconductor in crystal or SiC crystals, however, since there is mixed with the manufacturing process of the Si devices currently used often is difficult, requires a great deal of time and effort element development, when actually performing the mass production a complete review and replacement of the production line is required.
【0005】 [0005]
そこで、現在多く用いられているSiデバイス製造プロセス技術や製造装置のノウハウを生かしつつ、より短い開発期間、より低い投資効率で実現可能な高性能Si系半導体素子の開発が切望されている。 Accordingly, while utilizing the expertise of many current using its dependent Si device fabrication process technology and manufacturing equipment, a shorter development time, development of high-performance Si-based semiconductor device capable of realizing a lower investment efficiency is desired.
【0006】 [0006]
このために、Siの電子移動度を向上させSi−MOSFETを高性能化する研究が行われている。 For this, studies performance of Si-MOSFET improves electron mobility of Si has been performed. Siの移動度を向上させる方法のひとつとしてSi層に歪みを印加する技術が注目されている。 Si technology of applying a strain to the Si layer as one method of improving the mobility of attention has been paid. 一般に半導体層に歪みを印加すると、そのバンド構造が変化し、チャネル中のキャリアの散乱が抑制されるため電子移動度の向上が期待できる。 In general, applying a strain to the semiconductor layer, the band structure changes, improvement in electron mobility due to scattering of carriers in the channel is suppressed can be expected.
【0007】 [0007]
具体的には、Si基板上にSiよりも格子定数の大きな材料からなる混晶層、例えばGeを20%含むSiGe混晶層(以下、単にSiGe層という)を格子緩和するように厚く(数μm)形成し、この格子緩和SiGe層上に薄いSi層(数nm)を形成すると、SiGeとSiの格子定数の差によって歪みのかかった歪Si層が形成される。 Specifically, the mixed crystal layer made of a material having a large lattice constant than Si on a Si substrate, for example, SiGe mixed crystal layer containing Ge 20% (hereinafter, simply referred to as SiGe layer) thickness to lattice relaxation (number [mu] m) was formed, to form the lattice-relaxed SiGe layer on a thin Si layer (a few nm), strained Si layer took distortion by differences in the lattice constant of the SiGe and Si are formed.
【0008】 [0008]
このような歪Si層をMOSFETのチャネルに用いると、歪みのないSi層をチャネルに用いた場合の約1.76倍と大幅な電子移動度の向上を達成できることが報告されている(J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons,IEDM 94−373)。 The use of such a strained Si layer on the channel of the MOSFET, has been reported to be able to achieve improved about 1.76 times and substantial electron mobility in the case of using an Si layer without strain in the channel (J. Welser, J.L.Hoyl, S.Tagkagi, and J.F.Gibbons, IEDM 94-373).
【0009】 [0009]
また、Siの電子移動度を向上させる別の方法として、MOSFETのチャネル長をより短くする短チャネル化の方法がある。 Further, as another method of improving the electron mobility of the Si, there is a method of short channel to shorten the channel length of the MOSFET. しかしながら短チャネル化をすすめると浮遊容量の影響が大きくなるため、期待通りに電子移動度を向上することが困難になる。 However, since the influence of the stray capacitance promote short channel increases, it becomes difficult to improve the electron mobility as expected.
【0010】 [0010]
これを解決するため、Si基板上に絶縁膜を介してSi層を形成したSOI(silicon on insulator)層中にチャネル層を設ける構造が注目されている。 To solve this, the structure providing the channel layer an SOI (silicon on insulator) layer forming a Si layer via an insulating film on a Si substrate has attracted attention. この構造では絶縁膜により完全にアイソレーションされるので、浮遊容量の低減や素子分離が容易となり、さらなる低消費電力化、高集積化が実現すると期待されている。 Since this structure is completely isolation by the insulating film, it is easy to reduce or isolation of stray capacitance, further reduction in power consumption, it is expected that high integration can be realized.
【0011】 [0011]
そこで電子移動度の向上を期待できる歪Si層を、浮遊容量の低減や素子分離が容易となるSOI構造に適用した半導体素子構造に適用する試みがされてきた。 Therefore strained Si layer can be expected to improve the electron mobility, an attempt to apply has been applied to the semiconductor device structure on the SOI structure which facilitates reduction and isolation of the stray capacitance. 図1を参照しこの構造について説明する。 Referring to Figure 1 and will be described the structure.
【0012】 [0012]
先ず、図1Aに示すように、予めSi基板1上にSiO 絶縁膜2と10nm〜30nmのSOI層3が形成されたSOI基板を準備し、このSOI基板上にSiより格子定数の大きいGe濃度20%のSiGe層4をSOI層3よりも十分厚く形成する。 First, as shown in FIG. 1A, previously SiO 2 insulating film 2 and the SOI layer 3 of 10nm~30nm is an SOI substrate which is formed on the Si substrate 1, a large Ge lattice constant than Si on the SOI substrate formed sufficiently thicker than the SOI layer 3 the SiGe layer 4 of a concentration of 20%.
【0013】 [0013]
次に、図1Bに示すように、窒素雰囲気中で1100℃のアニールを1時間施すことによってSiGe層4からSOI層3に印加された引っ張り歪み(STRAIN)によって、SOI層3が塑性変形し格子緩和する。 Next, as shown in Figure 1B, by the applied tensile strain from the SiGe layer 4 on the SOI layer 3 by performing 1 hour annealing 1100 ° C. in a nitrogen atmosphere (STRAIN), lattice SOI layer 3 is plastically deformed ease. 同時にSiGe層4も格子緩和する。 Simultaneously SiGe layer 4 is also lattice relaxation. この塑性変形によってSOI層3中には貫通転位やミスフィット転位などの転位33が発生する。 Dislocations 33 such as threading dislocations and misfit dislocations are generated in the SOI layer 3 by the plastic deformation.
【0014】 [0014]
次に、格子緩和SiGe層4上に薄膜のSiを形成することによって、引っ張り歪みを有する歪Si層5を形成できる。 Next, by forming a Si thin film on the lattice-relaxed SiGe layer 4 can be formed strained Si layer 5 having a tensile strain.
【0015】 [0015]
従来SOI層3中に発生する転位33の大部分は、格子緩和したSOI層3中に生じ、かつこの層中に閉じこめられるため、格子緩和SiGe層4中には伝搬しないと考えられてきた。 Most of the dislocations 33 occur prior SOI layer 3 is caused in the SOI layer 3 lattice relaxation, and because it is confined to this layer, the lattice-relaxed SiGe layer 4 has been considered not to propagate.
【0016】 [0016]
しかしながら、格子緩和のために窒素雰囲気中で1時間1100℃の条件でアニールを施すと1個/10μm 程度の密度で、SiGe層4の表面にも伝播し、この欠陥が歪Si層5の結晶性を劣化させることが分かった。 However, at a density of about 1/10 [mu] m 2 when subjected to annealing under the conditions of 1 hour 1100 ° C. in a nitrogen atmosphere for lattice relaxation, also propagate to the surface of the SiGe layer 4, the defects of the strained Si layer 5 It was found to degrade the crystallinity. この後の歪Si層5にMOSFET等の半導体素子を形成するのであるが、歪Si層5の結晶性の劣化は半導体素子の特性を大きく劣化させる可能性がある。 Although the strained Si layer 5 after this is to form a semiconductor device such as a MOSFET, crystallinity degradation of the strained Si layer 5 is likely to significantly degrade the characteristics of the semiconductor device. このことは半導体素子が微細化されるほど顕著になると予想される。 This semiconductor device is expected to become significant enough to be miniaturized.
【0017】 [0017]
また、SiGe層4を格子緩和させるときに生じた欠陥は、この後のゲート、電極などの形成プロセスやイオンドーピング後の結晶性回復アニールなどの高温処理過程でも増幅する場合があり、さらに歪Si層5の結晶性を劣化させる可能性がある。 Also, defects caused when for a SiGe layer 4 lattice relaxation, the gate after this, may also be amplified by high-temperature treatment processes such as crystalline recovery annealing after the formation process or an ion doping, such as an electrode, further strained Si it may degrade the crystallinity of the layer 5.
【0018】 [0018]
SOI層3に発生し格子緩和させるための転位33をSiGe表面に伝播させないためにはSiGe層4を数μm以上形成しなければならない。 Must form a SiGe layer 4 carbon μm or more in order not dislocation 33 for causing lattice relaxation occurs in the SOI layer 3 is propagated to the SiGe surface.
【0019】 [0019]
しかしながら浮遊容量の影響を抑えるといったSOI基板構造の効果を十分に発揮するためにはSiO 絶縁層2からチャネル層である歪Si層5までの厚みを極力抑えることが必要である。 However, in order to sufficiently exhibit the effect of the SOI substrate structure such suppress the influence of stray capacitance it is necessary to minimize the thickness of the SiO 2 insulating layer 2 to the strained Si layer 5 is a channel layer. したがって数μmのSiGe層4を形成しなければならないこの方法ではSOI基板構造の効果を十分発揮できない。 Can not sufficiently exhibit the effect of the SOI substrate structure is thus this method must form a SiGe layer 4 of a few [mu] m.
【0020】 [0020]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
上述したように、従来の方法では、SOI基板上に形成されるチャネル層となる歪Si層を備えた半導体デバイスは、欠陥を抑えるためにはSOI基板絶縁膜上の膜厚が厚くなり、SOI基板絶縁膜上の膜厚を薄く形成すれば欠陥が増幅するという問題を有している。 As described above, in the conventional method, a semiconductor device having a strained Si layer serving as a channel layer formed on the SOI substrate, the film thickness on the SOI substrate insulating film becomes thick in order to suppress the defect, SOI It has a problem that defects are amplified if thin a film thickness on the substrate insulating film.
【0021】 [0021]
そこで本発明は、SOI基板絶縁層上の膜厚の薄膜化およびチャネル層となる歪層の欠陥の低減を両立でき、十分な歪みをチャネル層に印加し、より高性能な半導体素子を低コストに形成できる半導体装置、半導体基板の製造方法、半導体基板を提供することを目的とする。 The present invention can achieve both a reduction in the defects in the strained layer as a thin film and the channel layer of a thickness of the SOI substrate insulating layer, applying a sufficient strain in the channel layer, a low-cost higher-performance semiconductor device the semiconductor device can be formed, a method of manufacturing a semiconductor substrate, and an object thereof is to provide a semiconductor substrate.
【0022】 [0022]
【課題を解決するための手段】 In order to solve the problems]
上記目的を達成するために、本発明は、 To achieve the above object, the present invention is,
基板と、 And the substrate,
前記基板上に形成された絶縁膜と、 An insulating film formed on the substrate,
前記絶縁膜上に実質的に接して形成され格子緩和した第1の半導体層と A first semiconductor layer which is formed substantially in contact lattice relaxation on the insulating film,
前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第2の半導体層と、 A second semiconductor layer having the first formed in the semiconductor layer decreases and the tensile lattice strain than the lattice constant of the lattice constant of the first semiconductor layer,
前記第2の半導体層上に選択的に形成されたゲート絶縁膜と、 A gate insulating film selectively formed on the second semiconductor layer,
前記ゲート絶縁膜上に形成されたゲート電極と、 A gate electrode formed on the gate insulating film,
前記ゲート絶縁膜直下の前記第2の半導体層の表面に形成されたチャネル領域と、 And the gate insulating layer and the second surface which is formed in the channel region of the semiconductor layer immediately below,
少なくとも前記第2の半導体に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域とを具備し、 At least the second semiconductor layer, anda source and drain regions formed apart from each other via the channel region,
前記第1の半導体層はSiGe層であり、かつ前記基板側のGe組成が30atm%以下で、前記第2の半導体層側のGe組成が30atm%より大である傾斜組成を有し、前記第2の半導体層がSiであり、 It said first semiconductor layer is a SiGe layer, and with the Ge composition of the substrate side below 30 atm%, Ge composition of the second semiconductor layer side has a gradient composition is greater than 30 atm%, the first 2 of the semiconductor layer is Si,
前記第1の半導体層の厚さは80nm以下、前記第2の半導体層の厚さは50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが100nm以下であることを特徴とする半導体装置である。 The thickness of the first semiconductor layer is 80nm or less, the thickness of the second semiconductor layer is not 50nm or less, a total thickness of said first semiconductor layer and the second semiconductor layer is 100nm or less a wherein a.
【0023】 [0023]
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、 A step of the first semiconductor layer to form a laminated layer formed on the second semiconductor layer,
前記基板と前記積層層とを前記絶縁膜及び前記第1の半導体層を合わせるように貼り合わせる工程と、 A step of bonding said laminate layer and the substrate to align the insulating film and the first semiconductor layer,
前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去し、格子緩和された前記第1の半導体層と、引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Wherein the laminated layer is removed first and so remain at least a portion of the semiconductor layer and the second semiconductor layer, and the lattice-relaxed first semiconductor layer, said to apply a lattice strain tensile first forming a stacked structure of the second semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、 A step of the first semiconductor layer to form a laminated layer formed on the second semiconductor layer,
前記積層層の前記第1の半導体層上に絶縁膜を積層する工程と前記基板と前記積層層とを、前記基板上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、 And a step between the substrate and the laminated layer of laminating the first insulating film on the semiconductor layer of the laminated layer, an insulating film formed on the substrate, which is formed on the first semiconductor layer a step of bonding to combining the insulating film,
前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層体を除去し、格子緩和された前記第1の半導体層と、引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Wherein the laminate is removed first so that the semiconductor layer and at least a portion of said second semiconductor layer remains, said lattice-relaxed first semiconductor layer, said to apply a lattice strain tensile first forming a stacked structure of the second semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
【0024】 [0024]
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
前記基板上に形成された絶縁膜と前記第1の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、 To match the a formed insulating film on said substrate and said first semiconductor layer, a step of bonding said semiconductor substrate and said substrate,
前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
前記第1の半導体層上に第2の半導体層を積層し、前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a laminated structure of the second semiconductor layer is laminated on the first semiconductor layer, said second semiconductor layer formed by application of a lattice strain tensile and the first semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
前記第1の半導体層上に絶縁膜を形成する工程と、 Forming an insulating film on the first semiconductor layer,
前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、 And said semiconductor substrate and said substrate, an insulating film formed on the substrate, a step of bonding to align with said first insulating film formed on the semiconductor layer,
前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
前記第1の半導体層上に第2の半導体層を積層し、前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a laminated structure of the second semiconductor layer is laminated on the first semiconductor layer, said second semiconductor layer formed by application of a lattice strain tensile and the first semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
【0025】 [0025]
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
前記基板上に形成された絶縁膜と前記第1の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、 To match the a formed insulating film on said substrate and said first semiconductor layer, a step of bonding said semiconductor substrate and said substrate,
前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
前記第1の半導体層上に第2の半導体層を積層し前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a stacked structure of the second semiconductor layer and the laminate the first semiconductor layer and the tensile said second semiconductor layer lattice strain was applied to the first semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
また、本発明は、 In addition, the present invention is,
基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
前記第1の半導体層上に絶縁膜を形成する工程と、 Forming an insulating film on the first semiconductor layer,
前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、 And said semiconductor substrate and said substrate, an insulating film formed on the substrate, a step of bonding to align with said first insulating film formed on the semiconductor layer,
前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
前記第1の半導体層上に第2の半導体層を積層し、前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a laminated structure of the second semiconductor layer is laminated on the first semiconductor layer, said second semiconductor layer formed by application of a lattice strain tensile and the first semiconductor layer,
前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法である。 A method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
また、本発明は、 In addition, the present invention is,
基板と、 And the substrate,
前記基板上に形成された絶縁膜と、 An insulating film formed on the substrate,
前記絶縁膜上に実質的に接して形成され格子緩和した第1の半導体層と、 A first semiconductor layer which is formed substantially in contact lattice relaxation on the insulating film,
前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第2の半導体層とを有し、 And a second semiconductor layer having a small and tensile lattice strain than the lattice constant of the first formed in the semiconductor layer on the its lattice constant first semiconductor layer,
前記第1の半導体層はSiGe層であり、かつ前記基板側のGe組成が30atm%以下で、前記第2の半導体層側のGe組成が30atm%より大である傾斜組成を有し、前記第2の半導体層がSiであり、 It said first semiconductor layer is a SiGe layer, and with the Ge composition of the substrate side below 30 atm%, Ge composition of the second semiconductor layer side has a gradient composition is greater than 30 atm%, the first 2 of the semiconductor layer is Si,
前記第1の半導体層の厚さは10nm以上80nm以下、前記第2の半導体層の厚さは10nm以上50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが30nm以上100nm以下であることを特徴とする半導体基板である。 The first thickness of the semiconductor layer is 10nm or 80nm or less, the thickness of the second semiconductor layer has a 10nm or more 50nm or less, the total thickness of the first semiconductor layer and the second semiconductor layer is 30nm a semiconductor substrate, wherein the at 100nm inclusive.
【0026】 [0026]
本発明において前記第2の半導体層の格子定数は第1の半導体層の格子定数よりも小さいものを使用する。 Lattice constant of the second semiconductor layer in the present invention to use a smaller than the lattice constant of the first semiconductor layer. 第1の半導体層として代表的な材料は、SiGeであり、第2の半導体層として代表的な材料はSiである。 Exemplary materials used as the first semiconductor layer is a SiGe, typical materials as the second semiconductor layer is Si.
【0027】 [0027]
ところで、SiとGeの共有結合半径は、それぞれ1.17および1.22である。 However, the covalent radius of Si and Ge are respectively 1.17 and 1.22.
【0028】 [0028]
通常のエピタキシャル成長技術でSi基板上でSiGe層とSi層をこの順で積層すると、図2Aに示すようにSiGe層4′の格子は下のSi層3の格子に整合して縦長に変形し、SiGe層4′に図の縦方向の引っ張り歪が生じる。 When stacking the SiGe layer and the Si layer in this order on the Si substrate by conventional epitaxial growth techniques, the lattice of the SiGe layer 4 'as shown in FIG. 2A is deformed vertically in alignment with the Si layer 3 of the grating below, longitudinal tensile strain of figure SiGe layer 4 'may occur. このようなSiGe層4′上に形成されたSi層5′は十分な引っ張り歪が加わらない。 Such SiGe layer 4 'Si layer 5 formed on' the not applied enough tensile strain.
【0029】 [0029]
また例えば特開平11−121377号公報にはB(ホウ素)の共有結合半径が0.88であることを利用してSiGe層にドーパント濃度の10 20 〜10 21原子/cm のBを添加させたものである。 Also by the addition of 10 20 to 10 21 atoms / cm 3 B dopant concentration in the SiGe layer by utilizing the fact for example in JP-A-11-121377 is a covalent bond radius 0.88 B (boron) those were. この技術はSOI基板作成時の水素剥離法においてカット後のCMPを不要にするものである。 This technique is intended to eliminate the need for CMP after cut in a hydrogen separation method when creating SOI substrate. 図2Bはこの技術における格子整合を模式的に示したものであり、Si層にB添加SiGe層4´´が積層されており、さらにSi層5´を積層する。 Figure 2B is a lattice matching in the art that shown schematically, B added SiGe layer 4'' the Si layer are laminated, and further laminating a Si layer 5 '. B添加SiGe層4´´はエッチングストッパとして使用されるもので後で除去される。 B added SiGe layer 4'' Later is removed in those used as an etching stopper. 上記の文献ではSi層5´をデバイス層とすることができるとしているがこのSi層は工程中においてSiGe(B)層4´´から熱拡散されるBを含有し残留圧縮歪を有することになる。 That in the above literature and can be a device layer of Si layer 5 'is having a residual compressive strain containing B is thermally diffused from the SiGe (B) layer 4'' During this Si layer step Become. このデバイス層としてのSi層5´には歪は加わらない。 Not applied strain in the Si layer 5 'as the device layer.
【0030】 [0030]
また、デバイス層として歪Si層を形成するためには前述の図1A及び図1BのようにしてSi/SiGe/Siの3層構造を形成する方法によっても達成できるが、Si層5に転位33が伝播するという問題があった。 Moreover, can be achieved by a method of forming a three-layer structure of Si / SiGe / Si as FIGS. 1A and 1B described above to form a strained Si layer as a device layer, dislocations in the Si layer 5 33 but there is a problem that the propagation.
本発明の半導体装置及び半導体基板では図2Cに示すように格子緩和されたSiGe層4をシリコン酸化膜上2上に実質的に接して形成し、その上にSi層5を張り合わせ法などにより形成する。 Formed by a semiconductor device and the semiconductor substrate of the present invention is a SiGe layer 4 lattice relaxation as shown in Figure 2C substantially contact formed on the silicon oxide film 2, such method bonding the Si layer 5 is formed thereon to. このときSi層5には格子緩和SiGe層4により、図の横方向に十分な引っ張り歪が生じる。 The lattice-relaxed SiGe layer 4 on the Si layer 5 at this time, resulting a sufficient tensile strain in the lateral direction in FIG. また、図2Aに示すような転位33が生じたSOI層3も持たないため、歪Si層5の結晶性を劣化させるという問題点も生じない。 Further, since the dislocation 33 as shown in FIG. 2A it does not have even SOI layer 3 caused, no problem that deteriorates the crystallinity of the strained Si layer 5.
【0031】 [0031]
また、本発明の製造方法は、SiGe層を格子緩和させるために従来技術のような高温アニール工程を用いる必要がない。 The manufacturing method of the present invention does not require the use of high-temperature annealing process as in the prior art in order to lattice relaxation of the SiGe layer. このため高温アニールより貫通転位などがSOI層に導入されこれらがチャネルを形成する歪Siデバイス層に到達して素子特性を劣化させることがない。 Therefore such threading dislocation from the high-temperature annealing is introduced into the SOI layer thereof does not deteriorate the device characteristics reaches the strained Si device layer to form a channel. したがって本発明ではSiGe層の厚さを従来技術より薄くすることができ、絶縁層上のSiGe層、Si層の合計厚さを従来の約2/3程度にまで薄膜化することが可能になる。 Thus the present invention can be thinner than the prior art the thickness of the SiGe layer, the SiGe layer on the insulating layer, it is possible to thin to approximately 2/3 the total thickness of the conventional Si layer . 従ってSOI構造の効果を失わずに、欠陥のない高品質で十分な歪みを半導体デバイス層に印加できる。 Therefore, without losing the effect of the SOI structure, it can apply sufficient strain to the semiconductor device layer with no defect quality.
【0032】 [0032]
本発明において、第1の半導体層の厚さは80nm以下、第2の半導体層の膜厚は10nm以上50nm以下、第1の半導体層及び第2の半導体層の合計の総厚さが100nm以下であることが望ましい。 In the present invention, the thickness of the first semiconductor layer is 80nm or less, the thickness of the second semiconductor layer is 10nm or 50nm or less, the total overall thickness of the first semiconductor layer and the second semiconductor layer is 100nm or less it is desirable that. それにより欠陥のない良好な歪半導体膜を形成できる。 Thereby forming a good strain semiconductor film without defects.
【0033】 [0033]
本発明の半導体装置及び半導体基板において、第2の半導体層はSi、第1の半導体層は、第2の半導体層側のGe組成が100%未満、第2の半導体層と反対側が0%より大であるSiGe層であるが望ましい。 In the semiconductor device and the semiconductor substrate of the present invention, the second semiconductor layer is Si, the first semiconductor layer, a second Ge composition of the semiconductor layer side is less than 100%, is opposite to the second semiconductor layer than 0% it is a SiGe layer is larger desirable. さらに望ましくは第2の半導体層がSiであり、第1の半導体層は少なくとも第2の半導体層側のGe組成が30atm%より大きいSiGe層であることが望ましい。 More preferably a second semiconductor layer Si, the first semiconductor layer is preferably Ge composition of at least the second semiconductor layer side is 30 atm% greater than SiGe layer.
【0034】 [0034]
また、本発明において、第1の半導体層を傾斜組成として第1の半導体層の格子間距離を厚さ方向に不均一としてもよい。 Further, in the present invention, the distance between lattices of the first semiconductor layer a first semiconductor layer as a gradient composition in the thickness direction may be non-uniform. 例えば第1の半導体層の、第2の半導体層側のGe組成が30atm%より大であるSiGe層であり、第2の半導体層と反対側のGe組成が30atm%未満であることが望ましい。 For example the first semiconductor layer, Ge composition of the second semiconductor layer side is a SiGe layer is larger than 30 atm%, it is desirable that the opposite side of the Ge composition and the second semiconductor layer is less than 30 atm%.
【0035】 [0035]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
以下、図面を参照しながら、本発明の実施の形態(以下、実施形態という)を説明する。 Hereinafter, with reference to the drawings, an embodiment of the present invention (hereinafter, referred to as embodiments).
【0036】 [0036]
(第1の実施形態) (First Embodiment)
図3は本発明の第1の実施例に係る半導体基板の製造方法を説明するための半導体基板の断面図である。 Figure 3 is a cross-sectional view of a semiconductor substrate for explaining the method of manufacturing a semiconductor substrate according to a first embodiment of the present invention.
【0037】 [0037]
先ず、図3Aに示すように、Si基板1上に予めSi酸化膜2を形成する。 First, as shown in FIG. 3A, to form a pre-Si oxide film 2 on the Si substrate 1. Si酸化膜2は、dry酸化膜、wet酸化膜等の熱酸化膜やCVD(Chemical Vapor Deposition)膜、溶液処理によるwet酸化膜など広く用いられる方法で形成できる。 Si oxide film 2 can be formed by dry oxidation film, wet oxide film such as a thermal oxide film or a CVD (Chemical Vapor Deposition) film, a method widely used, such as wet oxidation film by solution processing.
【0038】 [0038]
次に、図3Bに示すように、別のSi基板21上に予めSiGe層4を形成する。 Next, as shown in FIG. 3B, formed in advance SiGe layer 4 on another Si substrate 21. SiGe層4は基本的にはアンドープとされる。 SiGe layer 4 is basically undoped. またSiGe層4は少なくともSi基板21側のGe組成が100%未満、表面側のGe組成が0%より大きいことが必要である。 The SiGe layer 4 is Ge composition of at least the Si substrate 21 side is less than 100%, it is necessary that the Ge composition of the surface side is larger than 0%. さらにSiGe層4は高性能化のために30atm%より大、少なくともSi基板21側のGe組成を30atm%より大とすることが望ましい。 Furthermore greater than 30 atm% for the SiGe layer 4 is high performance, it is desirable to greater than 30 atm% of Ge composition of at least the Si substrate 21 side. Ge組成を30atm%より大きくすると、歪Si層における電子移動度を高くすることができるからである。 When the Ge composition to greater than 30 atm%, is because it is possible to increase the electron mobility in the strained Si layer. 一方、SiGe層4のGe組成は80atm%以下であることが望ましい。 On the other hand, it is desirable that the Ge composition of the SiGe layer 4 is less than 80 atm%.
【0039】 [0039]
SiGe層4は、CVD(Chemical Vapor Deposition)、MBE(Molecular Beam Epitaxy)、スパッタープロセスなどにより形成することができる。 SiGe layer 4, CVD (Chemical Vapor Deposition), MBE (Molecular Beam Epitaxy), can be formed by a sputtering process. SiGe層4をCVDで形成する場合は、Siの原材料ガスとGeの原材料ガスを、例えば550℃に加熱したSi基板21上に導入して積層する。 When forming a SiGe layer 4 by CVD, the raw materials gas and Ge raw material gas of Si, laminating introduced on the Si substrate 21 which is heated for example to 550 ° C..
【0040】 [0040]
次に、Si酸化膜2の上面2sとSiGe層4の上面4sを合わせて、基板1と21を張り合わせる。 Then, the combined top surface 4s of the upper surface 2s and the SiGe layer 4 of Si oxide film 2, laminating the substrate 1 and 21. 張り合わせ方法の一例としては、数百度(例えば400〜700℃)程度の事前アニールと、張り合わせ面を強固にするための高温アニール(例えば、窒素中、1100℃、1時間)が施される。 An example of a lamination process, the pre-annealing at about several hundred degrees (e.g., 400 to 700 ° C.), high-temperature annealing for intensifying bonding surface (e.g., in nitrogen, 1100 ° C., 1 hour) is performed. この工程ではSiGe層4を格子緩和させていないので転位の発生はない。 No generation of dislocation because not the SiGe layer 4 is lattice relaxation in this step.
【0041】 [0041]
次に、図3Cに示すようにSi基板21を剥離する。 Then, separating the Si substrate 21 as shown in FIG. 3C. このときSi基板21から受けていた圧縮歪が開放されSiGe層4が格子緩和される。 In this case Si compressive strain which has been received from the substrate 21 is opened SiGe layer 4 is lattice relaxation.
【0042】 [0042]
このときSi基板21の表面のSi層5をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層5に引っ張り歪が導入される。 At the same time the Si layer 5 If you leave very thin SiGe layer 4 on the surface of the Si substrate 21 is lattice relaxation, tensile strain in the Si layer 5 is introduced. こうすることで転位やピットや突起のない良好な歪Si層5を形成できる。 It can form a good strain Si layer 5 without dislocation or pits and projections in this way.
【0043】 [0043]
このようにしてSi基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成された格子緩和SiGe層4と、この格子緩和SiGe層4上に形成された歪Si層5からなる半導体基板が形成される。 The Si substrate 1 in this manner, the Si oxide film 2 formed on the Si substrate 1, a lattice-relaxed SiGe layer 4 formed by bonding on the Si oxide film 2, the lattice-relaxed SiGe layer 4 on the semiconductor substrate is formed consisting of the strained Si layer 5 formed.
【0044】 [0044]
Si酸化膜2と格子緩和SiGe層4とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 Si is preferably from 0~5nm on but the interface in contact oxide film 2 and the lattice-relaxed SiGe layer 4 is substantially directly may have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.
【0045】 [0045]
研磨或いは剥離工程をSiGe層4までおよぼして、先ずSiGe層4を格子緩和させ、次にMBEやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層5を形成することも可能である。 Polishing or peeling process by exerted until SiGe layer 4, it is also possible to form a strained Si layer 5 by first the SiGe layer 4 is lattice-relaxed, thereby then very thinly regrown silicon layer by MBE or CVD .
【0046】 [0046]
このように予めSiGe層4が形成されていたSi基板21を除去することによってSiGe層4を格子緩和させるには10nm以上80nm以下、このSiGe層4に形成される歪Si層5の膜厚は10以上50nm以下、SiGe層4と歪Si層5の総厚さが30以上100nm以下であることが望ましい。 Thus 10nm above 80nm below the SiGe layer 4 by removing the Si substrate 21 that has been previously SiGe layer 4 is formed to lattice relaxation, the thickness of the strained Si layer 5 formed on the SiGe layer 4 is 10 or 50nm or less, it is preferable total thickness of the SiGe layer 4 and the strained Si layer 5 is 30 or more 100nm or less. それにより欠陥のない良好な歪半導体膜を形成できる。 Thereby forming a good strain semiconductor film without defects.
【0047】 [0047]
また、Si基板21の除去あるいは薄膜化は、研磨、例えば薬液や研磨剤を用いて厚みを薄くする化学研磨や化学機械研磨、また薄膜化後の厚みの均一性を改善できるPACE(plasma assisted chemical dry etching)法などを用いればよい。 Moreover, removal or thinning of the Si substrate 21 is polished, for example, chemical or abrasive chemical polishing or chemical mechanical polishing to reduce the thickness by using, also can improve the uniformity of the thickness of the thinned PACE (plasma assisted chemical dry etching) or the like may be used method. また事前にSiGe層4またはSi基板21に水素を注入し、その後水素を注入した面から剥離する水素剥離法やSi基板21を酸化後HF溶液などで剥離する薄膜化法などを用いてもよい。 The pre injection of hydrogen into the SiGe layer 4 or Si substrate 21, then hydrogen hydrogen separation method and the Si substrate 21 is peeled from the implanted surface or the like may be used thinning method for peeling oxide or the like after the HF solution .
【0048】 [0048]
本発明では、張り合わせ工程前のSi基板21上に、例えば50nmと十分に薄いSiGe薄膜4を形成した場合は、SiGe層4が圧縮歪みを印加された層として存在する。 In the present invention, on the bonding step prior to the Si substrate 21, for example in the case of forming a 50nm and sufficiently thin SiGe film 4, there as a layer SiGe layer 4 is applied the compressive strain. しかしながらこの圧縮されたSiGe層4は、張り合わせ後、Si基板21を薄膜化あるいは剥離することによってSi基板21からSiGe層4への歪み印加効果が薄れる。 However SiGe layer 4 This compression bonding after distortion effects of applying the Si substrate 21 from the Si substrate 21 by a thin film or peeling the SiGe layer 4 is lessened. こうしてSiGe層4は歪みを開放することができる。 Thus SiGe layer 4 is able to release the distortion. その結果、本発明の目的であるSiデバイス層へ歪みを印加するストレッサーとしての機能を発揮する。 As a result, to function as stressor for applying the desired strain to the Si device layer which is the present invention.
【0049】 [0049]
Si基板21を除去する際の位置は、Si基板21の厚み、結晶性などのプロセスの仕様によって異なる。 Position when removing the Si substrate 21, different thicknesses of the Si substrate 21, depending on the specifications of the process, such as crystallinity. この時、例えば溶液エッチング、あるいは水素注入後の剥離工程を用いた場合は、剥離後の表面に荒れが生じることがある。 In this case, for example, in the case of using a solution etching or hydrogen injection after the separation step, there may be a roughened surface after peeling occurs. 特にPACE法ではプロセスに起因の欠陥が表面から導入されることもある。 Especially in PACE method sometimes defective due to the process are introduced from the surface.
【0050】 [0050]
これらの場合は、薄膜化後に例えば水素、アルゴン、窒素、酸素などの雰囲気中にてアニールを施して、Si基板21の結晶表面あるいは結晶内部の回復を行う工程を付加すると、より均一で高品質な薄膜プロセスが実現する。 In these cases, after for example, hydrogen thinning, subjected argon, nitrogen, an annealing in an atmosphere such as oxygen, adding a step of performing crystal surface or inside the crystal recovery of the Si substrate 21, high quality more uniform thin film processes can be realized.
【0051】 [0051]
Si基板1やSi基板21は、CZ、FZ、MCZ基板などが用いられる。 Si substrate 1 and the Si substrate 21, CZ, FZ, etc. MCZ substrate is used. 特に、Si基板21を薄膜化あるいは剥離後にその表面をそのままSiデバイス層として利用する場合は、結晶性向上のために酸素析出の少ないFZ基板の適用が効果的である。 In particular, when using a Si substrate 21 as it is as Si device layer the surface after thinning or peeling, the application of less FZ substrate oxygen precipitation for crystallinity improvement is effective.
【0052】 [0052]
また、Si基板21中の不純物の密度や種類を選択することによって、所望の抵抗値をSi基板21の表面に事前に作り込むことも可能である。 Further, by selecting the density and type of impurities in the Si substrate 21, it is also possible to fabricate beforehand a desired resistance value on the surface of the Si substrate 21.
【0053】 [0053]
以上のようにして形成された所望の厚みの歪Siデバイス層5を有するSOI構造は、図1に示す半導体基板と比べて、Si酸化膜絶縁層2上の合計厚みを2/3程度にまで薄くすることが可能である。 SOI structure having a strained Si device layer 5 having a desired thickness which is formed as described above, as compared with the semiconductor substrate shown in FIG. 1, to a total thickness on the Si oxide film insulating layer 2 to 2/3 it is possible to thin. また、SiGe層4表面に現れる転位密度は、10%以上低減し、より高品質な歪Siデバイス層5を形成できる。 Also, the dislocation density appearing in the SiGe layer 4 surface, and reduced by 10% or more, it is possible to form a strained Si device layer 5 of higher quality.
【0054】 [0054]
図12は上述の歪シリコン層5に形成されたMISFET(MOSFET)の断面図である。 Figure 12 is a cross-sectional view of the MISFET (MOSFET) formed in the strained silicon layer 5 above. このMISFETは以下のようにして形成される。 This MISFET is formed as follows. まず歪Si層5の表面を熱酸化して10nm程度の薄いゲート酸化膜101が形成される。 Thin gate oxide film 101 of about 10nm is formed a first surface of the strained Si layer 5 is thermally oxidized. 次に閾値電圧調整用のたとえばn型不純物イオンがゲート酸化膜101を介してチャネル領域に注入され、n型チャネル領域が形成される。 Then, for example, n-type impurity ions for adjusting a threshold voltage are implanted into the channel region through the gate oxide film 101, n-type channel region is formed.
【0055】 [0055]
次にゲート酸化膜101上にゲート電極102となるポリシリコン膜2を減圧CVD法により形成した後、このポリシリコン膜をRIE(Reactive Ion Etching)によりパターンニングして、ゲート電極102が形成される。 Then after forming a polysilicon film 2 serving as a gate electrode 102 on the gate oxide film 101 a low pressure CVD method, and patterned polysilicon film by RIE (Reactive Ion Etching), the gate electrode 102 is formed .
【0056】 [0056]
次にゲート電極102をマスクにして、リンイオンなどのn型不純物イオンを選択的に注入した後、例えば800℃程度のアニール処理を施すことにより、n型ソース領域103、n型ドレイン領域104がゲート電極102に自己整合的に形成される。 Next, with the gate electrode 102 as a mask, after selectively implanting n-type impurity ions such as phosphorus ions, for example by annealing of about 800 ° C., n-type source region 103, n-type drain region 104 and a gate It is formed in a self-aligned manner to the electrode 102. このようにしてnチャネル型MISFETが形成されるが、不純物をp型に変更することによりpチャネル型MISFETも同様にして形成できる。 Such n-channel type MISFET in the are formed but, p-channel type MISFET by changing the impurity into the p-type can be formed in the same manner.
【0057】 [0057]
上記のように形成されたMISFETは、歪Si層中に形成されているので、チャネル領域における電子散乱が抑制され電子移動度が向上する。 Formed MISFET as described above and is formed in the strained Si layer, the electron mobility electron scattering in the channel region is suppressed can be improved. またMISFETは厚さ100nm以下の薄いSOI層に形成されているので、電子移動度の向上に加えて寄生容量も低減される。 Since MISFET is formed below a thin SOI layer thickness of 100 nm, the parasitic capacitance is also reduced in addition to the improvement of the electron mobility. この結果駆動力に優れたMISFETを得ることができる。 Excellent MISFET to the result the driving force can be obtained.
【0058】 [0058]
(第2の実施形態) (Second Embodiment)
図4は本発明の第2の実施例に係る半導体基板の製造方法を示す断面図である。 Figure 4 is a sectional view showing a method of manufacturing a semiconductor substrate according to a second embodiment of the present invention.
【0059】 [0059]
本実施例においては、Si基板21上にエピタキシャルSi層6を形成後、SiGe層4を積層し、このSiGe層4上にSi酸化膜9を形成したものが張り合わせ基板の一方として使用される。 In the present embodiment, after the formation of the epitaxial Si layer 6 on the Si substrate 21, the SiGe layer 4 are laminated, obtained by forming a Si oxide film 9 is used as one substrate bonded on the SiGe layer 4.
【0060】 [0060]
先ず、図4Aに示すように、Si基板1上に予め第1の実施例と同様にSi酸化膜2を形成する。 First, as shown in FIG. 4A, similarly to the previously first embodiment on the Si substrate 1 to form an Si oxide film 2.
【0061】 [0061]
次に図4Bに示すようにあらかじめ別のSi基板21上に素子形成層となるSi層6がエピタキシャル法により形成され、このSi層6上に第1の実施例と同様にSiGe層4が形成される。 Then Si layer 6 serving as the element formation layer on the previously separate Si substrate 21 as shown in Figure 4B is formed by an epitaxial method, similarly to the first embodiment SiGe layer 4 is formed on the Si layer 6 It is. SiGe層4は基本的にはアンドープとされる。 SiGe layer 4 is basically undoped. またSiGe層4は少なくともSi層6側のGe組成が100%未満、Si層6とは反対側のGe組成が0%より大であることが必要である。 The SiGe layer 4 is Ge composition of at least Si layer 6 side is less than 100%, the Si layer 6 it is necessary that the Ge composition of the opposite side is larger than 0%. さらにSiGe層4は、高性能化のために少なくともSi層6側、より望ましくは全体のGe組成を30atm%より大とすることが望ましい。 Further SiGe layer 4 is at least Si layer 6 side for high performance, it is desirable to greater than 30 atm% more preferably the entire Ge composition. Ge組成を30atm%より大きくすると、歪Si層における電子移動度を高くすることができるからである。 When the Ge composition to greater than 30 atm%, is because it is possible to increase the electron mobility in the strained Si layer. 一方、SiGe層4のGe組成は80atm%以下であることが望ましい。 On the other hand, it is desirable that the Ge composition of the SiGe layer 4 is less than 80 atm%.
【0062】 [0062]
さらにこの後SiGe層4上にSi酸化膜9を形成する。 Further forming the Si oxide film 9 Then on the SiGe layer 4.
【0063】 [0063]
次に、図4Cに示すように、Si酸化膜2の上面2sとSi酸化膜9の上面9sと合わせて、2つのSi基板1及び21を実施例1と同様に張り合わせる。 Next, as shown in FIG. 4C, together with the upper surface 9s of the upper surface 2s and Si oxide film 9 of the Si oxide film 2, laminating the two Si substrates 1 and 21 in the same manner as in Example 1. この結果図4Cに示すように、Si酸化膜2とSi酸化膜9が一体化してSi酸化膜12となる。 As a result, as shown in FIG 4C, the Si oxide film 12 are integrated is Si oxide film 2 and the Si oxide film 9. 張り合わせ後はSi基板12の剥離が行われる。 After lamination the release of the Si substrate 12 is performed.
【0064】 [0064]
張り合わせ後に、水素注入によって剥離を行う場合はSi層6とSi基板21の界面もしくは、Si層6側に水素を注入後、Si基板21が剥離される。 After bonding, the case of performing peeling by hydrogen implanted boundary or the Si layer 6 and the Si substrate 21, after injection of hydrogen into the Si layer 6 side, the Si substrate 21 is peeled off. このようにすることでSi基板21から受けていた圧縮歪が開放されSiGe層4が格子緩和されると同時に素子形成層となるSi層6に歪が導入される。 Such distortion is introduced into the Si layer 6 Si compressive strain which has been received from the substrate 21 is opened SiGe layer 4 is simultaneously an element formation layer when it is lattice-relaxed by the.
【0065】 [0065]
このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜12と、このSi酸化膜12上に張り合わせにより形成された格子緩和SiGe層4と、この格子緩和SiGe層4上に形成された歪Si層6からなる半導体基板が形成される。 In this way, the Si substrate 1, a Si oxide film 12 formed on the Si substrate 1, a lattice-relaxed SiGe layer 4 formed by bonding on the Si oxide film 12, the lattice-relaxed SiGe layer 4 a semiconductor substrate made of strained Si layer 6 formed on the upper is formed.
【0066】 [0066]
このようにして形成された歪Si層6は、CZ基板中に含まれる酸素析出や不純物が少なく、所望の抵抗値を有する理想的な薄膜層が実現する。 Thus strained Si layer 6 formed by the oxygen precipitation and few impurities contained in the CZ substrate, an ideal thin film layer is realized with a desired resistance value.
【0067】 [0067]
Si酸化膜2と格子緩和SiGe層4とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 Si is preferably from 0~5nm on but the interface in contact oxide film 2 and the lattice-relaxed SiGe layer 4 is substantially directly may have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.
【0068】 [0068]
第2の実施例では、予め素子形成層となるSi層6を所望の電気特性を示すように形成できるので再成長過程を必要としない。 In the second embodiment, it does not require a re-growth process since the Si layer 6 serving as a pre element formation layer can be formed to exhibit desired electrical characteristics. また、SiGe層4を形成した後に、さらにシリコン酸化膜9を形成し、酸化膜2と9同士を張り合わせすることによって、よりSiGe層4に与える影響を低減できる。 Further, after forming the SiGe layer 4, further forming a silicon oxide film 9, by laminating the oxide film 2 and 9 together, it is possible to reduce the influence of more SiGe layer 4.
【0069】 [0069]
また、清浄雰囲気中にてプロセスが連続に進行する場合以外で、例えば大気中を介してプロセスを行う場合は、SiGe層4の上に酸化膜が形成されている場合が想定され、意図せずに図4B中のシリコン酸化膜9の形成されることもある。 Further, other than when the process in a clean atmosphere progresses continuously, for example when performing the process through the atmosphere, if the oxide film on the SiGe layer 4 is formed is assumed, unintentionally or it may be formed of a silicon oxide film 9 in Fig. 4B to.
【0070】 [0070]
以後、第1の実施例と同様に図12に示すMISFETが歪Si層に形成される。 Thereafter, MISFET illustrated in FIG. 12 as in the first embodiment is formed in the strained Si layer. 第2の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the second embodiment.
【0071】 [0071]
(第3の実施形態) (Third Embodiment)
図5は本発明の第3の実施例に係る半導体基板の製造方法を段階的に示す半導体基板の断面図である。 Figure 5 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate in stages according to the third embodiment of the present invention.
【0072】 [0072]
第3の実施例は、図5Cに示すSiGe層7が膜厚方向に組成の分布を有することである。 The third embodiment is that the SiGe layer 7 shown in FIG. 5C has a distribution of composition in the film thickness direction. 即ち図6に示すようにSiGe層7中のGe濃度がSi基板1側にて低濃度、歪Si層8側にて高濃度になるように結晶成長が行われる。 That is Ge concentration in the SiGe layer 7 as shown in FIG. 6 a low concentration, the crystal growth so that the high concentration in the strained Si layer 8 side is performed in the Si substrate 1 side. これによりSiGe層7の格子間距離を厚さ方向に不均一となる。 Thus the non-uniform grid spacing of the SiGe layer 7 in the thickness direction.
【0073】 [0073]
このときSi基板1側のGe組成が0%より高く、Si層8側のGe組成が100%未満であることが必要である。 In this case the Si substrate 1 side of the Ge composition is higher than 0%, it is necessary that the Ge composition of the Si layer 8 side is less than 100%. 具体的にはSi基板1側のGe濃度が0atm%より高く30atm%以下で、歪Si層8側のGe濃度が30atm%より大きく100atm%未満、より好ましくは80atm%以下であるようにSiGe層7中のGe組成を制御することが望ましい。 In detail the following high 30 atm% Ge concentration of the Si substrate 1 side than 0 atm%, the strained Si layer the Ge concentration of 8 side is less than 30 atm% greater than 100 atm%, SiGe layer as more preferably not more than 80 atm% it is desirable to control the Ge composition in the 7.
【0074】 [0074]
このようにSiGe層7の組成を制御することによって、Si酸化膜2とSiGe層7の界面から発生した転位はSiGe層7中をループが形成するように進行し、SiGe層7と歪Si層8の界面には届かない。 By thus controlling the composition of the SiGe layer 7, Si oxide film 2 and the dislocations generated from the interface of the SiGe layer 7 proceeds the SiGe layer 7 middle so that the loop is formed, the strained Si layer and the SiGe layer 7 It does not reach the 8 interface of. よってより良好な歪Si層8を提供できる。 Thus it provides a better strained Si layer 8.
【0075】 [0075]
以下半導体基板の製造方法を説明する。 Hereinafter will be described a manufacturing method of a semiconductor substrate.
【0076】 [0076]
先ず、図5Aに示すように、Si基板1上に第1の実施形態と同様に予めSi酸化膜2を形成する。 First, as shown in FIG. 5A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.
【0077】 [0077]
次に、図5B及び図6に示すように、Si基板21上にSiGe層7を形成する。 Next, as shown in FIGS. 5B and 6, to form the SiGe layer 7 on the Si substrate 21. このときのGe組成は、上記したようSi基板21からGe組成が徐々に少なくなるように制御した。 Ge composition at this time was controlled so that the Ge composition is gradually reduced from the Si substrate 21 as described above.
【0078】 [0078]
次に、Si酸化膜2の上面2sとSiGe層7の上面7sを合わせるように、2つのSi基板と21を第1の実施例と同様に張り合わせる。 Then, to align the upper surface 7s of the upper surface 2s and the SiGe layer 7 of Si oxide film 2, laminating the two Si substrates and 21 as in the first embodiment.
【0079】 [0079]
次に、第1の実施例と同様にSi基板21を剥離し、SiGe層7を格子緩和させる。 Then, stripping the first embodiment similarly to the Si substrate 21, thereby the SiGe layer 7 lattice relaxation.
【0080】 [0080]
このときSi基板21の表面のSi層をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層8に引っ張り歪が導入される。 At the same time the Si layer SiGe layer 4 when to leave extremely thin surface of the Si substrate 21 is lattice relaxation, tensile strain in the Si layer 8 is introduced. こうすることで転位やピットや突起のない良好な歪Si層8を形成できる。 It can form dislocations and pits and no projections good strain Si layer 8 in this way.
【0081】 [0081]
このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成されGeの組成が徐々に変化した格子緩和SiGe層7と、この格子緩和SiGe層7上に形成された歪Si層8からなる半導体基板が形成される。 In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, a lattice-relaxed SiGe layer 7 composition gradually changes in the Ge is formed by bonding on the Si oxide film 2 a semiconductor substrate made of strained Si layer 8 formed on the lattice-relaxed SiGe layer 7 is formed.
【0082】 [0082]
Si酸化膜2と格子緩和SiGe層7とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 Si is preferably from 0~5nm on but the interface in contact oxide film 2 and the lattice-relaxed SiGe layer 7 is substantially directly may have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.
【0083】 [0083]
研磨或いは剥離工程をSiGe層7までおよぼして、先ずSiGe層7を格子緩和させ、次にMBEやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層8を形成することも可能である。 Polishing or peeling process by exerted until SiGe layer 7, it is also possible to form a strained Si layer 8 by first the SiGe layer 7 is lattice relaxation, is then very thinly regrown silicon layer by MBE or CVD .
【0084】 [0084]
また、本実施例では、SiGe層7中のGe濃度は、Si酸化膜2に近いほど低いため、Si酸化膜2とSiGe層7の界面で発生した欠陥はSi酸化膜2側に閉じこめられて、張り合わせ後のSiGe層7の歪Si層8との界面は格子緩和したSiGe層が得られる。 Further, in the present embodiment, Ge concentration in the SiGe layer 7 is lower the closer to the Si oxide film 2, defects generated at the interface of the Si oxide film 2 and the SiGe layer 7 is confined in the Si oxide film 2 side , the interface between the strained Si layer 8 of SiGe layer 7 after lamination is SiGe layer is lattice relaxation is obtained. それにより良好に緩和したSiGe層7の上に、引っ張り歪みを有する歪Si層8が形成される。 Whereby on the well-relaxed SiGe layer 7, the strained Si layer 8 having a tensile strain is formed.
【0085】 [0085]
また、図中の各層の厚み、アニール温度、アニール時間、張り合わせ後に剥離あるいは研磨で残すSi基板層21の厚みなどの差異によって、緩和の程度が異なり、プロセス条件によっては、圧縮比歪みを有するあるいは歪みの無いSiデバイス層を形成することも可能である。 Further, the thickness of each layer in the figure, the annealing temperature, the difference in such a thickness of the Si substrate layer 21 leaving the annealing time, with a release or polishing after lamination, different degrees of relaxation, depending on the process conditions, having a compression ratio distortion or it is also possible to form the free Si device layer distortion.
【0086】 [0086]
以後、第1の実施例と同様に図12に示すMISFETが歪Si層に形成される。 Thereafter, MISFET illustrated in FIG. 12 as in the first embodiment is formed in the strained Si layer. 第3の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the third embodiment.
【0087】 [0087]
(第4の実施形態) (Fourth Embodiment)
図7は本発明の第4の実施例に係る半導体基板の製造方法を示す断面図である。 Figure 7 is a sectional view showing a method of manufacturing a semiconductor substrate according to the fourth embodiment of the present invention.
【0088】 [0088]
第4の実施例では、図7Bに示すSi基板21上のSiGe層7中のGe濃度が図8に示すように膜厚方向に濃度勾配を有し、Ge濃度の最も高い部分が界面ではなくSiGe層7の膜中に位置する。 In the fourth embodiment, the Ge concentration in the SiGe layer 7 on the Si substrate 21 shown in FIG. 7B has a concentration gradient in the film thickness direction as shown in FIG. 8, rather than the highest portion of the Ge concentration surfactant located in the membrane of the SiGe layer 7. その後、Ge濃度勾配の高い部分が表面となるように剥離あるいは薄膜化工程が施され、図7B及び図8に点線で示される面が薄膜化されたSiGe層7の上面7sとなる。 Thereafter, peeling or thinning step so high portion of Ge concentration gradient becomes surface is subjected, the surface indicated by a dotted line becomes the upper surface 7s of the SiGe layer 7 which is thinned in FIGS. 7B and 8. このようにSiGe層7の組成を制御した基板を用いることによって得られた図7Cに示される半導体基板はSi酸化膜2とSiGe層7´の界面から発生した転位はSiGe層7中をループが形成するように進行し、SiGe層7´と歪Si層8の界面には届かない。 Thus the semiconductor substrate is Si oxide film 2 and the SiGe layer dislocations generated from the interface with 7 'loop SiGe layer 7 medium shown in FIG. 7C obtained by using a substrate obtained by controlling the composition of the SiGe layer 7 advanced to form, it does not reach the interface between the SiGe layer 7 'and the strained Si layer 8. よってより良好な歪Si層を提供できる。 Thus it provides a better strained Si layer.
【0089】 [0089]
さらに、張り合わせ前のSiGe層7の結晶成長が、Si基板21上に低Ge濃度から開始するので、ミスマッチによる欠陥が導入され難く、良質な結晶性を有するSiGe層7´が得られる。 Furthermore, the crystal growth of the SiGe layer 7 before lamination is, since starting from a low Ge concentration on the Si substrate 21, difficult to introduce defects due to a mismatch, the SiGe layer 7 'having a good crystallinity is obtained.
【0090】 [0090]
以下、半導体基板の製造方法を説明する。 Hereinafter, a method of manufacturing a semiconductor substrate.
【0091】 [0091]
先ず、図7Aに示すように、Si基板1上に予め第1の実施形態と同様にSi酸化膜2を形成する。 First, as shown in FIG. 7A, similarly to the previously first embodiment on the Si substrate 1 to form an Si oxide film 2.
【0092】 [0092]
次に、図7B及び図8に示すように、Si基板21上に予めSiGe層7をGe組成比が膜方向に0atm%→35atm%→0atm%となるように形成する。 Next, as shown in FIG. 7B and FIG. 8, the ratio pre-SiGe layer 7 Ge composition on the Si substrate 21 is formed so as to 0atm% → 35atm% → 0atm% in film direction. 続いてSiGe7のGe組成比が最も高い中央部まで薄膜化し、SiGe層7´とする。 Then it thinned to the highest central portion Ge composition ratio of SiGe7, the SiGe layer 7 '. この結果SiGe層7´の上面7sにはGe組成比35atm%の面が露出される。 The surface of the Ge composition ratio 35 atm% is exposed on the upper surface 7s of the results SiGe layer 7 '.
【0093】 [0093]
次に、Si酸化膜2の上面2sとSiGe7´の上面7とを合わせるように2つのSi基板1と21を第1の実施例と同様に張り合わせる。 Then, laminating the two Si substrates 1 and 21 to match the upper surface 7 of SiGe7' the upper surface 2s of the Si oxide film 2 as in the first embodiment. 続いて、第1の実施例と同様にSi基板21を除去し、SiGe層7´を格子緩和させる。 Subsequently, as in the first embodiment to remove the Si substrate 21, thereby lattice relaxation of SiGe layer 7 '. このときSi基板21の表面のSi層をごく薄く残すようにするとSiGe層4が格子緩和されると同時に、Si層8に引っ張り歪が導入される。 At the same time the Si layer SiGe layer 4 when to leave extremely thin surface of the Si substrate 21 is lattice relaxation, tensile strain in the Si layer 8 is introduced. こうすることで転位やピットや突起のない良好な歪Si層8を形成できる。 It can form dislocations and pits and no projections good strain Si layer 8 in this way.
【0094】 [0094]
このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成されGeの組成が徐々に変化した格子緩和SiGe層7と、この格子緩和SiGe層7´上に形成された歪Si層8からなる半導体基板が形成される。 In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, a lattice-relaxed SiGe layer 7 composition gradually changes in the Ge is formed by bonding on the Si oxide film 2 a semiconductor substrate made of strained Si layer 8 formed on the lattice-relaxed SiGe layer 7 'is formed. これにより第3の実施例と同様な効果を得ることができる。 This makes it possible to obtain the same effect as the third embodiment.
【0095】 [0095]
Si酸化膜2と格子緩和SiGe層7´とは実質的には直接接しているがその界面に0〜5nmより好ましくは0〜2nmの界面バッファ層を有していてもよい。 The Si oxide film 2 and the lattice-relaxed SiGe layer 7 'preferably more substantially 0~5nm on but the interface is in direct contact may have an interfacial buffer layer 0~2Nm. この界面バッファ層は例えばSiからなるものが挙げられる。 The interfacial buffer layer include those made of, for example, Si.
【0096】 [0096]
研磨或いは剥離工程をSiGe層7までおよぼして、先ずSiGe層7を格子緩和させ、次にMBEやCVD法によってシリコン層をごく薄く再成長させることによって歪Si層8を形成することも可能である。 Polishing or peeling process by exerted until SiGe layer 7, it is also possible to form a strained Si layer 8 by first the SiGe layer 7 is lattice relaxation, is then very thinly regrown silicon layer by MBE or CVD .
【0097】 [0097]
以後第1の実施例と同様に図12に示すMISFETが歪Si層8に形成される。 Similarly to the first embodiment MISFET illustrated in FIG. 12 are formed in the strained Si layer 8 hereafter. 第4の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the fourth embodiment.
【0098】 [0098]
(第5の実施形態) (Fifth Embodiment)
図9は本発明の第5の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 Figure 9 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate according to a fifth embodiment of the present invention.
【0099】 [0099]
第5の実施例では、Si基板21上に、転位が導入される格子緩和SiGe層40と格子緩和したSiGe層11からなるSiGe層を形成する。 In the fifth embodiment, on the Si substrate 21 to form the SiGe layer composed of lattice-relaxed SiGe layer 40 and the lattice-relaxed SiGe layer 11 dislocations are introduced. SiGe層40は、充分に厚く、かつGe濃度が結晶成長と共に変化する層であって、いわゆるバッファ層としての役割を果たす。 SiGe layer 40 is sufficiently thick, and the Ge concentration is a layer which varies with the crystal growth, serve as a so-called buffer layer. 例えば、SiGeバッファ層40はSi基板21上でのGe濃度が0atm%であり、結晶成長と共にGe濃度が増加し、2μmの厚みにてGe濃度が30atm%となる傾斜組成を有する構造とする。 For example, SiGe buffer layer 40 is Ge concentration on the Si substrate 21 is 0 atm%, Ge concentration increases with crystal growth, the Ge concentration in 2μm thickness to a structure having a gradient composition to be 30 atm%.
【0100】 [0100]
以下半導体基板の製造方法を説明する。 Hereinafter will be described a manufacturing method of a semiconductor substrate.
【0101】 [0101]
先ず、図9Aに示すように、Si基板1上に第1の実施例と同様に予めSi酸化膜2を形成する。 First, as shown in FIG. 9A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.
【0102】 [0102]
次に、図9Bに示すように、別のSi基板21上に上記したようなGe組成のSiGeバッファ層40を十分に厚く形成し格子緩和させる。 Next, as shown in FIG. 9B, it is a Ge SiGe buffer layer 40 having the composition as described above on another Si substrate 21 is formed sufficiently thick lattice relaxation. このときSiGeバッファ層4中には転位33が発生するが十分に厚いのでその上に形成される半導体層に対し影響を与えない。 Since this time, the SiGe buffer layer 4 dislocations 33 occur but sufficiently thick not to affect to the semiconductor layer to be formed thereon. 次に、この格子緩和したSiGeバッファ層4上に格子緩和した結晶状態の良好なSiGe層11を形成する。 Next, a favorable SiGe layer 11 lattice relaxed crystalline state on the lattice-relaxed SiGe buffer layer 4. SiGeの各層の成長方法は第1の実施例に順ずる。 Method for growing each layer of SiGe is forward cunning in the first embodiment.
【0103】 [0103]
次に、Si酸化膜2の上面2sと格子緩和したSiGe層11の上面11sを合わせるように第1の実施例と同様に2つのSi基板1と21を張り合わせる。 Then, laminating the first embodiment as well as two Si substrates 1 and 21 so as to align the upper surface 11s of the upper surface 2s and the lattice relaxed SiGe layer 11 of the Si oxide film 2.
【0104】 [0104]
次に、Si基板21とSiGeバッファ層40を研磨あるいは水素注入法になどにより除去する。 Next, it is removed by the Si substrate 21 and the SiGe buffer layer 40 to the polishing or hydrogen implantation. 次に、格子緩和したSiGe層11上に歪Si層8を形成する。 Next, a strained Si layer 8 on the SiGe layer 11 lattice relaxation. (図9C) (FIG. 9C)
このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成された格子緩和SiGe層11と、この格子緩和SiGe層11上に形成された歪Si層8からなる半導体基板が形成される。 In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, a lattice-relaxed SiGe layer 11 formed by laminating on the Si oxide film 2, the lattice-relaxed SiGe layer 11 a semiconductor substrate made of strained Si layer 8 formed on the upper is formed.
【0105】 [0105]
SiGeバッファ層40は、SiGeバッファ層40中のSi基板21側に格子ミスマッチで生じる貫通転位、ミスフィット転位などの欠陥が閉じこめられる。 SiGe buffer layer 40, threading dislocations occurring in the lattice mismatch Si substrate 21 side in the SiGe buffer layer 40, defects such as misfit dislocations confined. その結果SiGeバッファ層40の表面側では、転位が無く格子緩和したSiGe層が実現される。 On the surface side of the resulting SiGe buffer layer 40, SiGe layer dislocations was no lattice relaxation is achieved.
【0106】 [0106]
このSiGeバッファ層40の表面側Ge濃度は、Siデバイス層に所望の歪みが印加されるような濃度であって、典型的には30atm%より大きく80atm%以下であり、膜厚方向のGe濃度分布が均一である必要はない。 Surface Ge concentration of the SiGe buffer layer 40 is a concentration such that the desired strain in the Si device layer is applied, typically less than large 80 atm% 30 atm%, the film thickness direction Ge concentration distribution need not be uniform. このSiGe層40の形成に引き続いて、SiGeバッファ層4の表面側組成と同等の組成を有するSiGe層11を成長させることで、転位などの欠陥密度を低減した高品質緩和SiGe層11が形成される。 Following formation of the SiGe layer 40, to grow the SiGe layer 11 having the same composition as the surface side composition of the SiGe buffer layer 4, high-quality relaxed SiGe layer 11 having a reduced density of defects such as dislocations are formed that.
【0107】 [0107]
ここで課題となるのはバッファ層として数μmのSiGe層40の結晶成長には原材料と成長時間がかかりプロセスコストが要求されることにある。 Here The challenge is several μm crystal growth of the SiGe layer 40 as a buffer layer in the process cost consuming raw materials and the growth time is required. 前述のように張り合わせ後の薄膜化プロセスによって歪チャネル層と緩和SiGe層の積層構造が実現できる。 Layered structure of the strained channel layer and the relaxed SiGe layer by thinning process after lamination as described above can be realized. しかしながら張り合わせ前に所望の厚さのSiGe層が得られるように例えば0.3μm程度の深さカット面で40c(図9B)に水素注入を行い、貼りあわせ後剥離を行うようにしてもよい。 However laminated performed hydrogen injection to 40c (FIG. 9B) in depth cut surface of about for example 0.3μm as SiGe layer is obtained having a desired thickness before, it may be performed after sticking the peeling. このようにすれば剥離後に残る格子緩和SiGeバッファ層を再利用できるためプロセスの簡略化、半導体資源の節約が可能で、ひいては基板製造コストの低減が実現できる。 Simplification of the process for reuse in this manner the lattice-relaxed SiGe buffer layer remaining after the separation if, possible savings semiconductor resources can be realized and thus reduce the board manufacturing cost.
【0108】 [0108]
以後第1の実施例と同様に図12に示すMISFETが歪Si層8に形成される。 Similarly to the first embodiment MISFET illustrated in FIG. 12 are formed in the strained Si layer 8 hereafter. 第5の実施例においても駆動力に優れたMISFETを得ることができる。 Also it is possible to obtain an excellent MISFET to the driving force in the fifth embodiment.
【0109】 [0109]
(第6の実施形態) (Sixth Embodiment)
図10は本発明の第6の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 Figure 10 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate according to a sixth embodiment of the present invention.
【0110】 [0110]
第6の実施例では時10Bで示すSi基板21上に、転位を導入される格子緩和SiGeバッファ層40、格子緩和SiGeバッファ層40上に格子緩和SiGe層11、歪Si層10、別の格子緩和SiGe層13を連続して形成後に、張り合わせプロセスを行う。 The on the Si substrate 21 shown in time 10B in the sixth embodiment, lattice-relaxed SiGe buffer layer 40 to be introduced dislocations, lattice-relaxed SiGe layer 11 on the lattice-relaxed SiGe buffer layer 40, the strained Si layer 10, another grid the relaxed SiGe layer 13 after forming continuously performs bonding process.
【0111】 [0111]
先ず、図10Aに示すように、Si基板1上に第1の実施例と同様に予めSi酸化膜2を形成する。 First, as shown in FIG. 10A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.
【0112】 [0112]
次に、図10Bに示すように、別のSi基板21上に第5の実施例と同様に予めSiGeバッファ層40を厚く形成し格子緩和させる。 Next, as shown in FIG. 10B, a fifth embodiment and is formed thick lattice-relaxed beforehand SiGe buffer layer 40 similar to the above another Si substrate 21. この格子緩和したSiGeバッファ層40上に、格子緩和SiGe層11、歪Si層10、格子緩和SiGe層13を続けて成長する。 On the lattice-relaxed SiGe buffer layer 40, the lattice-relaxed SiGe layer 11, the strained Si layer 10, followed by a lattice-relaxed SiGe layer 13 is grown.
【0113】 [0113]
次に、図6(c)に示すように、Si酸化膜2の上面2sと格子緩和SiGe膜13の上面13sをあわせるようにSi基板1と21を第1の実施例と同様に張り合わせる。 Next, as shown in FIG. 6 (c), stuck together Si substrate 1 and 21 to match the upper surface 13s of the upper surface 2s and the lattice-relaxed SiGe film 13 of the Si oxide film 2 as in the first embodiment.
【0114】 [0114]
次に、歪Si層10が表面に出るように研磨あるいは水素注入法によりSi基板21、格子緩和SiGeバッファ層40、格子緩和SiGe層11を除去する。 Next, the strained Si layer 10 is Si substrate 21 by polishing or hydrogen implantation to leave the surface, the lattice-relaxed SiGe buffer layer 40 is removed lattice relaxed SiGe layer 11. (図10C) (FIG. 10C)
このようにして、Si基板1と、このSi基板1上に形成されたSi酸化膜2と、このSi酸化膜2上に張り合わせにより形成され格子緩和SiGe層13と、この格子緩和SiGe層13上に形成された歪Si層10からなる半導体基板が形成される。 In this way, the Si substrate 1, the Si oxide film 2 formed on the Si substrate 1, a lattice-relaxed SiGe layer 13 is formed by bonding on the Si oxide film 2, over this lattice-relaxed SiGe layer 13 a semiconductor substrate made of strained Si layer 10 formed is formed.
【0115】 [0115]
本実施例ではSi基板21上に形成された格子緩和SiGe層11上のSi層10は自ずと引っ張り歪みを受けており、さらにその上のSiGe層13は緩和した層となる。 Si layer 10 on the lattice-relaxed SiGe layer 11 formed on the Si substrate 21 in this embodiment has received naturally tensile strain, further SiGe layer 13 thereon will be relaxed layer.
【0116】 [0116]
格子緩和SiGe層13は貼り合わせ後の絶縁層2とSiGe層13からの界面から発生する欠陥を低減するために、第3あるいは第4の実施例のように、Ge組成に勾配をつけてもよい。 For lattice-relaxed SiGe layer 13 is to reduce the defects generated from the interface between the insulating layer 2 and the SiGe layer 13 after bonding, as in the third or fourth embodiment, even with a gradient Ge composition good.
【0117】 [0117]
また、格子緩和SiGe層13の上には、第2の実施例のように、予め絶縁層9を形成してから張り合わせを行っても良い。 Further, on the lattice-relaxed SiGe layer 13, as in the second embodiment, it may be performed bonded after forming the advance insulating layer 9.
【0118】 [0118]
第6の実施例では、緩和率の高いSiGe層13の上に歪みの印加されたSi層10を直接形成することが出来る上、格子緩和SiGe層13中のGe濃度を30atm%より大きく100atm%未満の間で任意に選ぶことが可能であり、更には、絶縁層2上のSiGe層13と歪Siデバイス層10の厚みをそれぞれ10nm以下にすることも可能である。 In the sixth embodiment, on the strained Si layer 10 applied on top of relaxation rate high SiGe layer 13 may be directly formed, the Ge concentration in the lattice-relaxed SiGe layer 13 greater than 30 atm% 100 atm% it is possible to choose arbitrarily between less, furthermore, it is also possible to the thickness of the SiGe layer 13 and the strained Si device layer 10 on the insulating layer 2 to 10nm or less, respectively.
【0119】 [0119]
その結果、絶縁膜2上の合計厚みを40nm以下に抑えることが容易でありSOI効果を十分に達成し、かつ十分な歪みをSiデバイス層10に印加できる。 As a result, it is easy to suppress the total thickness of the insulating film 2 to 40nm below SOI effect achieved sufficiently, and can apply sufficient strain to the Si device layer 10.
【0120】 [0120]
以後第1の実施例と同様に第6の実施例においても駆動力に優れたMISFETを得ることができる。 It can be obtained an excellent MISFET to the driving force in the subsequent sixth embodiment as in the first embodiment.
【0121】 [0121]
(第7の実施形態) (Seventh Embodiment)
図11は本発明の第7の実施例に係る半導体基板の製造方法を示す半導体基板の断面図である。 Figure 11 is a cross-sectional view of a semiconductor substrate showing a method of manufacturing a semiconductor substrate according to a seventh embodiment of the present invention.
【0122】 [0122]
本実施例は、貼り合わせ基板の一方としてSi基板21の替わりにSiGe基板31を用い、SiGe基板31上に再成長した格子緩和SiGe層11と歪Si層10と格子緩和SiGe層13とSi酸化膜9を形成した構造で説明する。 This embodiment uses a SiGe substrate 31 instead of the Si substrate 21 as one of a bonded substrate, the regrown lattice-relaxed SiGe layer 11 and the strained Si layer 10 and the lattice-relaxed SiGe layer 13 and the Si oxide on the SiGe substrate 31 described structure forming the film 9.
【0123】 [0123]
先ず、図11Aに示すように、Si基板1上に第1の実施例と同様に予めSi酸化膜2を形成する。 First, as shown in FIG. 11A, to form the first embodiment similarly to advance Si oxide film 2 on the Si substrate 1.
【0124】 [0124]
次に、図11Bに示すように、SiGe基板31上に第1の実施例と同様に予めSiGe層11を形成し、このSiGe層11上に、Si層10、SiGe層13(Si層10側のGe組成が30atm%より大)、Si酸化膜9を続けて成長する。 Next, as shown in FIG. 11B, the first embodiment as well as pre-SiGe layer 11 is formed on the SiGe substrate 31, on the SiGe layer 11, Si layer 10, SiGe layer 13 (Si layer 10 side Ge composition of the large) than 30 atm%, grows continued Si oxide film 9.
【0125】 [0125]
次に、Si酸化膜2の上面2sとSi酸化膜9の上面9sを合わせるようにSi基板1とSiGe基板31を第1の実施例と同様に張り合わせる。 Then, laminating the Si substrate 1 and the SiGe substrate 31 so as to align the upper surface 9s of the upper surface 2s and Si oxide film 9 of the Si oxide film 2 as in the first embodiment. 次に、Si層10が表面に出るように研磨あるいは水素注入法などによりSiGe基板31、SiGe層11を除去する。 Then, Si layer 10 is removed SiGe substrate 31, SiGe layer 11 by polishing or the like or hydrogen implantation to leave the surface.
【0126】 [0126]
このようにして、図11Cに示すようにSi基板1と、このSi基板1上に形成されたSi酸化膜12と、このSi酸化膜12上に張り合わせにより形成され格子緩和SiGe層13と、この格子緩和SiGe層13上に形成された歪Si層10からなる半導体基板が形成される。 In this way, the Si substrate 1 as shown in FIG. 11C, the Si oxide film 12 formed on the Si substrate 1, a lattice-relaxed SiGe layer 13 is formed by bonding on the Si oxide film 12, the a semiconductor substrate made of strained Si layer 10 formed on the lattice-relaxed SiGe layer 13 is formed.
【0127】 [0127]
この場合貼りあわせのためにはSi酸化膜2あるいはSi酸化膜9の少なくとも一方があればよい。 In this case, for the bonding is sufficient if at least one of Si oxide film 2 or Si oxide film 9. また、張り合わせ工程や薄膜化工程あるいは剥離工程中にSiGe層13と絶縁層9の接合面から発生する恐れのある欠陥を閉じこめる効果を得るには、絶縁層に接するSiGe層13中のGe濃度を不均一にするとよい。 Further, in order to obtain a bonding process and thinning process or confining effect of defects that may occur from the joint surface of the separation step SiGe layer 13 and the insulating layer in the 9, the Ge concentration in the SiGe layer 13 in contact with the insulating layer it may be uneven.
【0128】 [0128]
本実施例では、基板31がストレッサーとなる層11と同じSiGe組成を持つ場合を示したが、基板上に形成する層中で組成制御を行って、所望の濃度に設定することも可能である。 In this embodiment, a case with the same SiGe composition as layer 11 of the substrate 31 is stressor, perform composition control in the layer that forms on the substrate, it is possible to set the desired concentration .
【0129】 [0129]
以後第1の実施例と同様に図12に示すMISFETが歪Si層10に形成される。 Similarly to the first embodiment MISFET illustrated in FIG. 12 are formed in the strained Si layer 10 thereafter. 第6の実施例においても、駆動力に優れたMISFETを得ることができる。 Also in the sixth embodiment, it is possible to obtain an excellent MISFET to the driving force.
【0130】 [0130]
また、上記第1乃至第7の実施例では、歪みを印加する層(第1の半導体層)がSiGe層、デバイス層(第2の半導体層)がSi層の場合について説明したが、第2の半導体層に引っ張り歪が生じるよう、第2の半導体層の格子定数が第1の半導体層の格子定数よりも小さくなるよう格子定数の異なる2層の組み合わせで有れば、どの様な結晶を選んでも良く、具体的には、Si、GaAs、SiC、GaN、GaAlAs、InGaP、InGaPAs、Al 、BN、BNC、C、高濃度に不純物添加されたSi(不純物B)、Si(不純物P)、Si(不純物As)、SiNx、ZnSeなどの物質の内、2種類の物質の組み合わせにて、本発明の効果が得られる。 Further, in the embodiment of the first to seventh layer (the first semiconductor layer) is SiGe layer to apply a distortion, the device layer (second semiconductor layer) but has been described for the case of the Si layer, the second like semiconductor layers in a tensile strain occurs, if there a combination of the lattice constant of the second semiconductor layer is different from two-layer lattice constant to be smaller than the lattice constant of the first semiconductor layer, which kind of crystal pick may, specifically, Si, GaAs, SiC, GaN , GaAlAs, InGaP, InGaPAs, Al 2 O 3, BN, BNC, C, heavily doped impurity was Si (impurity B), Si (impurity P), Si (impurity As), SiNx, of materials such as ZnSe, in combination of two substances, the effect of the present invention is obtained. 但し第1の半導体層中に含有されるBの濃度は1×10 20 atm%未満であることが望ましい。 However it is desirable that the concentration of B contained in the first semiconductor layer is less than 1 × 10 20 atm%.
【0131】 [0131]
上記第1乃至第7の実施例では、基板1,21、31としては、Si基板、SiGe基板を用いたが、GaAs、ZnSe、SiC、Ge、サファイア、有機ガラス、無機ガラス、プラスティックのいずれかであっても良い。 Above in the embodiment of the first to seventh, as the substrate 1, 21, 31, Si substrate, was used SiGe substrate, GaAs, ZnSe, SiC, Ge, sapphire, organic glass, inorganic glass, or plastic it may be.
【0132】 [0132]
上記第1乃至第7の実施例では絶縁膜2、9としてSi酸化膜を使用したが、シリコン酸窒化膜、シリコン窒化膜、などの他の絶縁膜であっても良い。 In the embodiment of the first to seventh but using Si oxide film as the insulating film 2 and 9, a silicon oxynitride film, a silicon nitride film, it may be another insulating film such as.
【0133】 [0133]
【発明の効果】 【Effect of the invention】
以上、本発明によれば、従来困難であった、ストレッサとしての歪み層から伝搬する欠陥によるデバイス層の結晶性劣化が低減されると共に、SOI構造上の絶縁層上の合計厚みをより薄くすることが可能である。 As described above, according to the present invention, which has heretofore been difficult, with crystalline deterioration of the device layer is reduced due to defects propagating from strained layer as a stressor, a thinner total thickness of the insulating layer on the SOI structure It is possible. 従って、素子特性の劣化を抑え、低消費電力化、高集積化が可能となり、半導体素子の高性能化が実現できる。 Therefore, suppressing deterioration of the device characteristics, low power consumption, it enables high integration, high performance of the semiconductor device can be realized.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】従来の半導体基板の製造方法を説明するための基板断面図。 [1] substrate cross-sectional view for explaining a conventional method of manufacturing a semiconductor substrate.
【図2】本発明及び従来の半導体基板の製造方法を説明するための基板断面図。 [2] The present invention and the substrate cross-sectional view for explaining a conventional method of manufacturing a semiconductor substrate.
【図3】本発明の半導体基板の製造方法を説明するための基板断面図。 [Figure 3] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図4】本発明の半導体基板の製造方法を説明するための基板断面図。 Substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention; FIG.
【図5】本発明の半導体基板の製造方法を説明するための基板断面図。 [5] substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図6】本発明の半導体基板におけるSiGe層のGe組成を示す図。 6 shows the Ge composition of the SiGe layer in a semiconductor substrate of the present invention.
【図7】本発明の半導体基板の製造方法を説明するための基板断面図。 [7] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図8】本発明の半導体基板におけるSiGe層のGe組成を示す図。 8 shows a Ge composition of the SiGe layer in a semiconductor substrate of the present invention.
【図9】本発明の半導体基板の製造方法を説明するための基板断面図。 [9] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図10】本発明の半導体基板の製造方法を説明するための基板断面図。 [10] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図11】本発明の半導体基板の製造方法を説明するための基板断面図。 [11] a substrate cross-sectional view for explaining a manufacturing method of a semiconductor substrate of the present invention.
【図12】本発明の半導体装置を説明するための素子断面図。 [12] device sectional view for explaining the semiconductor device of the present invention.
【符号の説明】 DESCRIPTION OF SYMBOLS
1・・・・Si基板2・・・・絶縁層(Si酸化膜層) 1 .... Si substrate 2 .... insulating layer (Si oxide film layer)
3・・・・SOI層4・・・・SiGe層5・・・・歪Si層6・・・・歪エピタキシャルSi層7・・・・傾斜組成SiGe層8・・・・再成長で形成する歪Si層9・・・・絶縁層10・・・・歪Si層11・・・・SiGe層12・・・・絶縁層13・・・・SiGe層21・・・・Si基板31・・・・SiGe基板33・・・・転位 Forming at 3 .... SOI layer 4 .... SiGe layer 5 .... strained Si layer 6 .... strained epitaxial Si layer 7 ... gradient composition SiGe layer 8 .... regrowth strained Si layer 9 .... insulating layer 10 .... strained Si layer 11 .... SiGe layer 12 ... insulating layer 13 .... SiGe layer 21 ... Si substrate 31 ... · SiGe substrate 33 .... dislocation

Claims (11)

  1. 基板と、 And the substrate,
    前記基板上に形成された絶縁膜と、 An insulating film formed on the substrate,
    前記絶縁膜上に実質的に接して形成され格子緩和した第1の半導体層と、 A first semiconductor layer which is formed substantially in contact lattice relaxation on the insulating film,
    前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第2の半導体層と、 A second semiconductor layer having the first formed in the semiconductor layer decreases and the tensile lattice strain than the lattice constant of the lattice constant of the first semiconductor layer,
    前記第2の半導体層上に選択的に形成されたゲート絶縁膜と、 A gate insulating film selectively formed on the second semiconductor layer,
    前記ゲート絶縁膜上に形成されたゲート電極と、 A gate electrode formed on the gate insulating film,
    前記ゲート絶縁膜直下の前記第2の半導体層の表面に形成されたチャネル領域と、 And the gate insulating layer and the second surface which is formed in the channel region of the semiconductor layer immediately below,
    少なくとも前記第2の半導体層に、前記チャネル領域を介して互いに離れて設けられたソース・ドレイン領域と、を具備し、 At least the second semiconductor layer, anda source and drain regions formed apart from each other via the channel region,
    前記第1の半導体層はSiGe層であり、かつ前記基板側のGe組成が30atm%以下で、前記第2の半導体層側のGe組成が30atm%より大である傾斜組成を有し、前記第2の半導体層がSiであり、 It said first semiconductor layer is a SiGe layer, and with the Ge composition of the substrate side below 30 atm%, Ge composition of the second semiconductor layer side has a gradient composition is greater than 30 atm%, the first 2 of the semiconductor layer is Si,
    前記第1の半導体層の厚さは80nm以下、前記第2の半導体層の厚さは50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが100nm以下であることを特徴とする半導体装置。 The thickness of the first semiconductor layer is 80nm or less, the thickness of the second semiconductor layer is not 50nm or less, a total thickness of said first semiconductor layer and the second semiconductor layer is 100nm or less wherein a.
  2. 前記第1の半導体層の厚さは10nm以上80nm以下、前記第2の半導体層の厚さは10nm以上50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが30nm以上100nm以下であることを特徴とする請求項1記載の半導体装置。 The first thickness of the semiconductor layer is 10nm or 80nm or less, the thickness of the second semiconductor layer has a 10nm or more 50nm or less, the total thickness of the first semiconductor layer and the second semiconductor layer is 30nm the semiconductor device according to claim 1, wherein the at 100nm inclusive.
  3. 前記第1の半導体層はアンドープであることを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the first semiconductor layer is undoped.
  4. 基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
    第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、 A step of the first semiconductor layer to form a laminated layer formed on the second semiconductor layer,
    前記基板と前記積層層とを前記絶縁膜及び前記第1の半導体層を合わせるように貼り合わせる工程と、 A step of bonding said laminate layer and the substrate to align the insulating film and the first semiconductor layer,
    前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層層を除去し、格子緩和された前記第1の半導体層と、引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Wherein the laminated layer is removed first and so remain at least a portion of the semiconductor layer and the second semiconductor layer, and the lattice-relaxed first semiconductor layer, said to apply a lattice strain tensile first forming a stacked structure of the second semiconductor layer,
    前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
  5. 基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
    第1の半導体層が第2の半導体層上に形成された積層層を形成する工程と、 A step of the first semiconductor layer to form a laminated layer formed on the second semiconductor layer,
    前記積層層の前記第1の半導体層上に絶縁膜を積層する工程と前記基板と前記積層層とを、前記基板上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、 And a step between the substrate and the laminated layer of laminating the first insulating film on the semiconductor layer of the laminated layer, an insulating film formed on the substrate, which is formed on the first semiconductor layer a step of bonding to combining the insulating film,
    前記第1の半導体層と前記第2の半導体層の少なくとも一部とが残るように前記積層体を除去し、格子緩和された前記第1の半導体層と、引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Wherein the laminate is removed first so that the semiconductor layer and at least a portion of said second semiconductor layer remains, said lattice-relaxed first semiconductor layer, said to apply a lattice strain tensile first forming a stacked structure of the second semiconductor layer,
    前記積層構造にトランジスタを形成する工程とを具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the steps of: forming a transistor on the laminated structure.
  6. 基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
    半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
    前記基板上に形成された絶縁膜と前記第1の半導体層とを合わせるように、前記基板と前記半導体基板とを貼り合わせる工程と、 To match the a formed insulating film on said substrate and said first semiconductor layer, a step of bonding said semiconductor substrate and said substrate,
    前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
    前記第1の半導体層上に第2の半導体層を積層し前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a stacked structure of the second semiconductor layer and the laminate the first semiconductor layer and the tensile said second semiconductor layer lattice strain was applied to the first semiconductor layer,
    前記積層構造にトランジスタを形成する工程とを具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the steps of: forming a transistor on the laminated structure.
  7. 基板表面に絶縁膜を形成する工程と、 Forming an insulating film on the substrate surface,
    半導体基板の表面に第1の半導体層を形成する工程と、 Forming a first semiconductor layer on a surface of the semiconductor substrate,
    前記第1の半導体層上に絶縁膜を形成する工程と、 Forming an insulating film on the first semiconductor layer,
    前記基板と前記半導体基板とを、前記基板上に形成された絶縁膜と、前記第1の半導体層上に形成された絶縁膜とを合わせるように貼り合わせる工程と、 And said semiconductor substrate and said substrate, an insulating film formed on the substrate, a step of bonding to align with said first insulating film formed on the semiconductor layer,
    前記第1の半導体層が少なくとも残るように前記半導体基板を除去し前記第1の半導体層を格子緩和させる工程と、 A step of the first semiconductor layer is lattice relaxation the removing the semiconductor substrate such that at least remain the first semiconductor layer,
    前記第1の半導体層上に第2の半導体層を積層し、前記第1の半導体層と引っ張り格子歪を印加させた前記第2の半導体層との積層構造を形成する工程と、 Forming a laminated structure of the second semiconductor layer is laminated on the first semiconductor layer, said second semiconductor layer formed by application of a lattice strain tensile and the first semiconductor layer,
    前記積層構造にトランジスタを形成する工程を具備することを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device characterized by comprising the step of forming a transistor on the laminated structure.
  8. 前記第1の半導体層はSiGe層であり、前記第2の半導体層はSi層であり、前記第1の半導体層は、前記第2の半導体層側のGe組成が30atm%より大であり、前記第2の半導体層と反対側のGe組成が30atm%以下である傾斜組成となることを特徴とする請求項4乃至請求項7のいずれかに記載の半導体装置の製造方法。 Said first semiconductor layer is a SiGe layer, said second semiconductor layer is a Si layer, said first semiconductor layer, Ge composition of the second semiconductor layer side is greater than 30 atm%, the method of manufacturing a semiconductor device according to any one of claims 4 to 7 opposite the Ge composition and the second semiconductor layer is characterized by comprising a gradient composition is not more than 30 atm%.
  9. 基板と、 And the substrate,
    前記基板上に形成された絶縁膜と、 An insulating film formed on the substrate,
    前記絶縁膜上に実質的に接して形成され格子緩和した第1の半導体層と、 A first semiconductor layer which is formed substantially in contact lattice relaxation on the insulating film,
    前記第1の半導体層上に形成されその格子定数が前記第1の半導体層の格子定数よりも小さくかつ引っ張り格子歪を有する第2の半導体層とを有し、 And a second semiconductor layer having a small and tensile lattice strain than the lattice constant of the first formed in the semiconductor layer on the its lattice constant first semiconductor layer,
    前記第1の半導体層はSiGe層であり、かつ前記基板側のGe組成が30atm%以下で、前記第2の半導体層側のGe組成が30atm%より大である傾斜組成を有し、前記第2の半導体層がSiであり、 It said first semiconductor layer is a SiGe layer, and with the Ge composition of the substrate side below 30 atm%, Ge composition of the second semiconductor layer side has a gradient composition is greater than 30 atm%, the first 2 of the semiconductor layer is Si,
    前記第1の半導体層の厚さは80nm以下、前記第2の半導体層の厚さは50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが100nm以下であることを特徴とする半導体基板。 The thickness of the first semiconductor layer is 80nm or less, the thickness of the second semiconductor layer is not 50nm or less, a total thickness of said first semiconductor layer and the second semiconductor layer is 100nm or less the semiconductor substrate according to claim.
  10. 前記第1の半導体層の厚さは10nm以上80nm以下、前記第2の半導体層の厚さは10nm以上50nm以下であり、前記第1の半導体層と第2の半導体層の総厚さが30nm以上100nm以下であることを特徴とする請求項9記載の半導体基板。 The first thickness of the semiconductor layer is 10nm or 80nm or less, the thickness of the second semiconductor layer has a 10nm or more 50nm or less, the total thickness of the first semiconductor layer and the second semiconductor layer is 30nm the semiconductor substrate according to claim 9, wherein the at 100nm inclusive.
  11. 前記第1の半導体層はアンドープであることを特徴とする請求項9記載の半導体基板。 The semiconductor substrate according to claim 9, wherein the first semiconductor layer is undoped.
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