JP3598658B2

JP3598658B2 - 自動利得調整回路

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Publication number: JP3598658B2
Application number: JP14147896A
Authority: JP
Inventors: 正紀青山; 牧野　　泰明
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1996-06-04
Filing date: 1996-06-04
Publication date: 2004-12-08
Anticipated expiration: 2016-06-04
Also published as: DE19723248A1; DE19723248B4; US5854572A; JPH09326654A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体式センサ等から出力される微小振幅信号を増幅する増幅器から出力される出力信号の振幅を一定に維持するように該増幅器の利得を自動調整する自動利得調整回路に関する。
【０００２】
【従来の技術】
従来の自動利得調整回路は、例えば、ギヤの回転数を検出するギヤ回転数検出センサから出力される検出信号を増幅し、この増幅した検出信号レベルと基準電圧とを比較することにより、ギヤの回転速度に対応した２値化パルスを出力するセンサ信号処理回路において、そのセンサからの検出信号を増幅して得られる出力信号のレベルを一定に維持するように、その増幅率を自動調整するために利用されている。
【０００３】
この場合は、ギヤ回転数検出センサとして磁気抵抗素子を用いて、この磁気抵抗素子をギヤの歯に対向するように配置し、被磁性体であるギヤの歯の凹凸形状の通過を磁気抵抗素子に発生する磁気変化により検出し、その磁気変化を凹凸形状に応じた方形波又はＳＩＮ波形の検出信号に変換して出力し、この検出信号を増幅器で増幅する際に、その増幅率を自動利得調整回路により調整する。
【０００４】
すなわち、自動利得調整回路では、増幅器に入力される検出信号のレベル（振幅幅）の変化に対応して増幅器から出力される出力信号のレベルが一定に維持されるように増幅率を調整する機能を有する。
このように磁気抵抗素子からの検出信号を増幅器で増幅する際に、その増幅率を自動利得調整回路により調整する場合、例えば、磁気抵抗素子が取り付けられる際の組み付け公差により、磁気抵抗素子とギヤの間の距離が離れた場合に、磁気抵抗素子から出力される検出信号は微小振幅信号となるが、自動利得調整回路により前記増幅器の増幅率が大きくなるように調整されるため、前記基準電圧と比較可能なレベルまで検出信号は自動的に増幅される。
【０００５】
このような自動利得調整回路において、増幅率を調整するための回路構成として従来から種々のものが提案されている。例えば、特開昭６１−２４２４０５号公報及び特公平７−２８１９１号公報に記載されているように値の異なる抵抗を複数用意して、これらを並列的に接続し、各抵抗をスイッチにより切り換えて増幅率を切り換える多段抵抗切換回路として構成する場合と、特開平４−３６９１０８号公報に記載されているように、トランジスタゲート電圧を変化させて、そのＯＮ抵抗を変化させることにより増幅率を切り換えるＯＮ抵抗切換回路として構成する場合等がある。
【０００６】
【発明が解決しようとする課題】
しかしながら、このような従来の自動利得調整回路にあっては、以下に述べるような問題があった。
すなわち、前者の多段抵抗切換回路の場合は値の異なる抵抗を複数用意する必要があり、回路規模が大きくなるという問題がある。また、スイッチが同時にＯＮまたはＯＦＦする場合があり、スイッチを切り換える瞬間に抵抗値が大きく変動するという問題もある。さらに、後者のＯＮ抵抗切換回路の場合はソース・ドレイン間の電圧によりＯＮ抵抗の値が変動するため、増幅した後の信号波形に歪みが発生する。また、温度特性も悪い。その後の波形処理回路の処理精度を低下させる原因となる。
【０００７】
従って、本発明の目的は、増幅器の自動利得調整回路において、利得調整する抵抗の回路規模を抑えた自動利得調整回路を提供することである。また、調整精度の良い自動利得調整回路を提供することも目的とする。
【０００８】
【課題を解決するための手段】
請求項１〜４記載の発明の自動利得調整回路は、増幅器の利得を設定する複数の抵抗を直列に接続し、該各接続点から利得切換用の複数の中間タップを設けた利得調整用抵抗器を利用し、増幅器の出力信号を基準値と比較して利得調整の判定を行う調整判定手段により前記利得調整用抵抗器に設けられた中間タップを切り換えて前記増幅器の利得を自動的に調整する。
【０００９】
したがって、増幅器の利得調整を行う際、直列に接続された抵抗の各接続点から引き出した中間タップを切り換えることで抵抗調整して利得を調整しているので、抵抗を直列に接続した利得調整を容易に自動的に行うことができる。従って、並列的に抵抗を接続した自動利得調整回路に比べて抵抗の回路規模を小さくすることができる。
【００１０】
つまり、請求項１記載の自動利得調整回路では、交流信号が上昇している間に、上限検出手段は増幅器からの出力信号を所定の上限電圧値と比較して出力信号が上限電圧値を上回ることを検出する。また、交流信号が下降している間に、下限検出手段は増幅器からの出力信号を所定の下限電圧値と比較して出力信号が下限電圧値を下回ることを検出する。そして、利得調整判定手段は、交流信号の上昇中に上限検出手段により出力信号が上限電圧値を上回ることが検出され、かつ、交流信号の上昇に連続する交流信号の下降中に下限検出手段により出力信号が下限電圧値を下回ることが検出されたか否かに応じて増幅器の利得調整を行うか否かを判定する。この判定結果に応じて前記利得調整用抵抗器に設けられた中間タップを切り換えて前記増幅器の利得を自動的に調整する。
【００１１】
従って、増幅器にて増幅された出力信号が上限電圧値のみ、または下限電圧値のみ、あるいは１回おきに上限電圧値・下限電圧値を越えるような場合には利得を変化させる判定信号は出力されず過剰に利得を変化させてしまうことはない。また、請求項２記載の発明の自動利得調整回路では、前記利得調整手段は、前記増幅器の利得を調整する際に、前記利得調整用抵抗器の中間タップを最大利得状態から順次減衰する方向に切り換えるようにしたため、利得切換時の制御を容易にすることができる。
【００１２】
請求項３記載の発明の自動利得調整回路では、前記利得調整手段は、前記利得調整用抵抗器に設けられた複数の中間タップ間を短絡するスイッチ回路をさらに備え、利得調整判定手段による判定結果に応じて該スイッチ回路により中間タップ間を順次短絡して前記抵抗の抵抗値を変更することにより前記増幅器の利得を調整するようにしたため、スイッチ回路は抵抗値の切り換えだけを行うだけで、スイッチ素子のＯＮ抵抗を利得調整に利用した場合に比べて、増幅器から出力される信号を歪ませるということが無くなり、増幅器からは精度の良い信号を出力させることができる。
【００１３】
また、請求項４記載の発明の自動利得調整回路では、前記利得調整手段は、前記増幅器の利得を調整する際に、前記利得調整用抵抗器の中間タップを最小利得状態から順次増加する方向に切り換えるようにしたため、利得切り換え時の制御を容易にすることができる。
【００１４】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
図１〜図９は、本発明の自動利得調整回路を適用したギヤの回転速度を検出するためのセンサ信号処理回路の一実施の形態を示す図である。
まず、構成を説明する。
【００１５】
図１〜図４は、本実施の形態のセンサ信号処理回路の回路構成を示す図であり、図１は信号処理回路の概念図を示し、図２はセンサ信号処理回路内の信号処理回路部の回路構成を示し、図３はセンサ信号処理回路内の利得切換回路部の回路構成を示し、図４はセンサ信号処理回路内の利得制御回路部の回路構成を示す。
図１において、例えばセンサからの入力信号Ｖｉｎが抵抗Ｒｉｎを介して増幅器３に入力されて、端子ＦＢ１とＦＢ２との間に接続された利得調整用抵抗４００と抵抗Ｒｉｎとの比で増幅されて出力信号Ｖｏｕｔを出力する。出力信号Ｖｏｕｔは、利得調整判定部６００にて、その電圧レベルが検出されて利得調整を行うか否かが判定され、利得調整を行うことが判定されると、利得調整手段５００により直列に接続された利得調整用抵抗器４００内の抵抗の各接続点から引き出した中間タップを短絡（あるいは開放）することによって利得を調整する。
【００１６】
なお、図１中の利得調整判定部６００は、以下に示す実施の形態のような高電圧検出部６１０と低電圧検出部６２０と、これらの出力を判定する判定部６３０とから構成されているが、その他の構成でもよい。
図２において信号処理回路部は、磁気抵抗素子１ａ、１ｂ及びマグネット１ｃにより構成された磁気抵抗センサ１と、磁気抵抗素子１ａ、１ｂの中点に接続された増幅器（ＡＭＰ）２と、増幅器（ＡＭＰ）３と、比較器（ＣＯＭＰ）４と、自動中点補正回路５と、基準電圧設定回路４０、Ｒ１００とから構成されている。
【００１７】
磁気抵抗センサ１は、一対の磁気抵抗素子１ａ、１ｂが所定の空隙（エアギャップ）をおいてギヤ５０の歯と対向する位置に配置され、マグネット１ｃから発生される磁界方向がギヤ５０の回転により変化すると、その磁界方向の変化を一対の磁気抵抗素子１ａ、１ｂにより検出して交流信号である検出信号を増幅器２に出力する。
【００１８】
増幅器２は、磁気抵抗センサ１により検出される検出信号を増幅率１０倍で増幅して抵抗Ｒ１００を介して増幅器３の反転入力端子（−）に出力する。
増幅器３は、その非反転入力端子（＋）に自動中点補正回路５から補正電圧が入力され、反転入力端子（−）に増幅器２から増幅された検出信号（以下、プリアンプ出力信号という）が抵抗Ｒ１００を介して入力されるとともに、その出力信号が図３の利得調整用抵抗Ｒ４０１〜Ｒ４１４を介して負帰還が掛けられて反転入力端子（−）に入力される。この増幅器３の初期利得は、例として、−１００倍（−｛Ｒ４０１＋Ｒ４０２＋‥‥‥＋Ｒ４１４｝／Ｒ１００）である。また、増幅器３は、電源電圧ＶＤＤとして５Ｖを使用しており、その出力下限が０Ｖであるとともに出力上限は４Ｖとなっており、０Ｖ〜４Ｖの範囲でプリアンプ出力信号を出力する。
【００１９】
増幅器３の出力端子は、図４の上限比較器７の非反転入力端子（＋）に接続されるとともに、下限用比較器８の非反転入力端子（＋）に接続されている。
比較器４は、その反転入力端子（−）に増幅器３から増幅されたプリアンプ出力信号が入力されるとともに、非反転入力端子（＋）に電源電圧ＶＤＤを抵抗ＲＨ、ＲＭ、ＲＬで分圧された基準電圧ＴｈＨ、ＴｈＬが入力され、その基準電圧とメインアンプ出力信号の電圧レベルを比較して比較信号ＩＮＯを出力端子と図３のインバータ１０の入力端子に出力する。なお、基準電圧ＴｈＨ、ＴｈＬは、比較器４のディジタル信号ＩＮＯによりインバータとアナログスイッチとから構成されるスイッチ回路によって切り換えられる。
【００２０】
自動中点補正回路５は、増幅器３から出力される検出信号波形の電圧範囲が図３の接続点ｕと接続点ｄにおいて抵抗Ｒ３〜Ｒ５により電源電圧ＶＤＤが分圧されて設定される上限設定電圧と下限設定電圧の電圧範囲に収まるように、増幅器３の出力信号に応じて補正電圧を調整して非反転入力端子（＋）に出力する。実際には、増幅器３の出力信号が図４の接続点ｕと接続点ｄで決定される上限設定電圧、下限設定電圧のどちらか一方を越える場合に補正動作が行われる。
【００２１】
なお、自動中点補正回路５による補正電圧の補正幅は、増幅器３からの出力信号が上限設定電圧を越える（上回る）毎に、あるいは下限設定電圧を越える（下回る）毎に、補正する方向（電圧を上げるあるいは電圧を下げる）に所定値だけ増加あるいは減少させた値に利得をかけた値としている。
図３において利得切換回路部は、利得調整用抵抗Ｒ４０１〜Ｒ４１４と、ＣＭＯＳトランジスタ及び２つのインバータにより構成されたアナログスイッチ回路Ｓ１〜Ｓ１２と、アナログスイッチ回路Ｓ１〜Ｓ１２をオン／オフ制御するシフトレジスタ２５〜３６と、パワーオンリセット回路６とから構成されている。
【００２２】
利得調整用抵抗Ｒ４０１〜Ｒ４１４は、図３に示すように直列接続されるとともに、その各接続点から中間タップが引き出されている。そして、各中間タップにはアナログスイッチ回路Ｓ１〜Ｓ１２が接続されている。そして、抵抗Ｒ４０１〜Ｒ４１４の接続状態はシフトレジスタ２５〜３６による制御により切り換えられる。
【００２３】
アナログスイッチ回路Ｓ１〜Ｓ１２は、それぞれＣＭＯＳトランジスタ及び２つのインバータにより構成され、シフトレジスタ２５〜３６のＱ出力端子から出力される信号が“Ｈｉ”レベルになるとアナログスイッチ回路Ｓ１〜Ｓ１２内のインバータ１段を介してゲートに接続されたＰＭＯＳトランジスタと、インバータ２段を介してゲートに接続されたＮＭＯＳトランジスタがそれぞれオンされることによりオンされて、利得調整用抵抗Ｒ４０１〜Ｒ４１４の接続状態を切り換えて、図２の増幅器３に対する利得を調整する。
【００２４】
シフトレジスタ２５〜３６は、Ｑ出力端子が次のシフトレジスタのデータ入力端子Ｄに接続されるように構成されており、また、クロック入力端子Ｃには共通のクロックとなるＣＬＫが入力されるように構成されている。また、各Ｑ出力端子はアナログスイッチ回路Ｓ１〜Ｓ１２のインバータに接続されており、Ｑ出力端子からの出力信号によりアナログスイッチ回路Ｓ１〜Ｓ１２がＯＮ／ＯＦＦ制御される。そして、シフトレジスタ２５の入力端子Ｄには、電圧ＶＤＤが入力されており、クロックＣＬＫが１つ入力されると、シフトレジスタ２５のＱ出力端子から“Ｈｉ”レベル信号が出力されて、シフトレジスタ２６の入力端子Ｄへの入力を“Ｈｉ”レベルにするとともにアナログスイッチ回路Ｓ１をＯＮさせて抵抗Ｒ４０２を短絡させる。
【００２５】
また、クロック信号ＣＬＫが１つ入力されると、シフトレジスタ２６のＱ出力端子から“Ｈｉ”レベル信号が出力されてシフトレジスタ２７の入力端子Ｄに入力されるとともにアナログスイッチ回路Ｓ２をＯＮさせる抵抗Ｒ４０３を短絡させる。以後、同様にクロックＣＬＫが入力される毎にシフトレジスタ２８〜３６の出力が順次切り換わり、アナログスイッチ回路Ｓ３〜Ｓ１２を順次ＯＮさせて、利得調整用抵抗Ｒ４０４〜Ｒ４１３を順次短絡していく。
【００２６】
また、シフトレジスタ２５〜３６では、そのリセット端子ＲＢにセンサ信号処理回路の電源がオンされた時にパワーオンリセット回路６から入力されるリセット信号ＲＥＳＥＴにより、内部に保持したデータがリセットされ、Ｑ出力端子から出力される信号は“Ｌｏ”レベルとなる。この時、アナログスイッチ回路Ｓ１〜Ｓ１２は全てオフされるため、利得調整用抵抗Ｒ４０１〜Ｒ４１４により設定される利得は最大となる。
【００２７】
パワーオンリセット回路６は、その出力がシフトレジスタ２５〜３６の各リセット端子ＲＢに接続されており、センサ信号処理回路の電源がオンされた時にリセット信号ＲＥＳＥＴをシフトレジスタ２５〜３６の各リセット端子ＲＢに出力する。
図４において利得制御回路部は、上限比較回路７と、下限比較回路８と、インバータ１０、１４、バッファ１１、インバータ１２、ＮＯＲ回路１３、抵抗Ｒ３０１及びコンデンサＣ３０１により構成されたリセット信号Ｒ２生成回路と、バッファ１６、インバータ１７、ＮＯＲ回路１８、インバータ１９、抵抗Ｒ３０２及びコンデンサＣ３０２により構成されたリセット信号Ｒ１生成回路と、ＮＡＮＤ回路２１及びインバータ２２により構成されたＡＮＤ回路と、分圧用抵抗Ｒ３〜Ｒ５とから構成されている。
【００２８】
なお、リセット信号Ｒ１、Ｒ２は、抵抗Ｒ３０１とコンデンサＣ３０１、抵抗Ｒ３０２とコンデンサＣ３０２とのＣＲ時定数を利用した回路により、容易に得られるように構成されている。
上限比較回路７は、その反転入力端子（−）に分圧用抵抗Ｒ３〜Ｒ５により電源電圧ＶＤＤを分圧される接続端子ｕの分圧電圧が入力され、非反転入力端子（＋）に図２の増幅器３から出力されるメインアンプ出力信号が入力され、その分圧電圧値とメインアンプ出力信号レベルとを比較して、上限検出信号ＣＭＰ／ＵをＤフリップフロップ回路１５のクロック入力端子Ｃに出力する。
【００２９】
下限比較回路８は、その反転入力端子（−）に抵抗Ｒ３〜Ｒ５により電源電圧ＶＤＤを分圧される接続端子ｄの分圧電圧が入力され、非反転入力端子（＋）に図２の増幅器３から出力されるメインアンプ出力信号が入力され、その分圧電圧値とメインアンプ出力信号レベルとを比較して、下限検出信号ＣＭＰ／ＤをＤフリップフロップ回路２０のクロック入力端子Ｃに出力する。
【００３０】
Ｄフリップフロップ回路１５は、そのデータ入力端子Ｄに図２の比較器４から出力される比較信号ＩＮＯがインバータ１０を介して反転して入力され、クロック入力端子Ｃに上限比較回路７から出力される上限検出信号ＣＭＰ／Ｕが入力され、リセット端子ＲＢにリセット信号Ｒ１生成回路のインバータ１９からリセット信号Ｒ１が入力される。Ｄフリップフロップ回路１５は、比較信号ＩＮＯの反転信号を上限検出信号ＣＭＰ／Ｕによるクロックタイミングで保持してＱ出力端子から出力信号Ｑ１をＮＡＮＤ回路２１の入力端子に出力し、比較信号ＩＮＯの反転信号の保持をリセット信号Ｒ１のタイミングで解除する。
【００３１】
Ｄフリップフロップ回路２０は、そのデータ入力端子Ｄに図１の比較器４から出力される比較信号ＩＮＯが入力され、クロック入力端子Ｃに下限比較回路７から出力される下限検出信号ＣＭＰ／Ｄがインバータ９を介して反転して入力され、リセット端子ＲＢにリセット信号Ｒ２生成回路のインバータ１４からリセット信号Ｒ２が入力される。Ｄフリップフロップ回路２０は、比較信号ＩＮＯを下限検出信号ＣＭＰ／Ｄによるクロックタイミングで保持してＱ出力端子から出力信号Ｑ２をＮＡＮＤ回路２１の入力端子に出力し、比較信号ＩＮＯの保持をリセット信号Ｒ２のタイミングで解除する。
【００３２】
ＡＮＤ回路は、ＮＡＮＤ回路２１にＤフリップフロップ回路１５及びＤフリップフロップ回路２０からそれぞれ入力される出力信号Ｑ１、Ｑ２の論理積（Ｑ１×Ｑ２）をインバータ２２を介してクロック信号ＣＬＫとして図３のシフトレジスタ２５〜３６の各リセット端子ＲＢに出力する。
次に、本実施の形態の動作を説明する。
【００３３】
上記図２〜図４に示した本実施の形態のセンサ信号処理回路の動作について図５に示す各部信号のタイミングチャートを参照して説明する。
なお、図５において（ａ）は増幅器３のメインアンプ出力信号Ａ（図１のＡ点における信号、以下、単に信号Ａという）、（ｂ）は比較器４の出力である比較信号ＩＮＯ、（ｃ）は上限比較回路７の上限検出信号ＣＭＰ／Ｕ、（ｄ）は下限比較回路８の下限検出信号ＣＭＰ／Ｄ、（ｅ）はＤフリップフロップ回路１５の出力信号Ｑ１、（ｆ）はインバータ１９のリセット信号Ｒ１、（ｇ）はＤフリップフロップ回路２０の出力信号Ｑ２、（ｈ）はインバータ１４のリセット信号Ｒ２、（ｉ）はＮＡＮＤ回路２１の論理積出力信号（Ｑ１×Ｑ２）ＣＬＫをそれぞれ示す。
【００３４】
まず、センサ信号処理回路において、電源がオンされた直後の初期状態では、図３のパワーオンリセット回路６から出力されるリセット信号ＲＥＳＥＴにより各シフトレジスタ２５〜３６のＱ出力端子の出力は“Ｌｏ”となっており、アナログスイッチ回路Ｓ１〜Ｓ１２は全てオフされている。このため、利得調整用抵抗Ｒ４０１〜Ｒ４１４により設定される利得は、以下の式（１）に示すように最大利得（−１００倍）となる。
【００３５】
−（Ｒ４０１＋Ｒ４０２＋‥‥‥＋Ｒ４１４）／Ｒ１００‥‥（１）
そして、図２のギヤ５０の回転が開始されると、ギヤ５０の歯に対向して配置された磁気抵抗センサ１のブリッジ状に構成された磁気抵抗素子１ａ、１ｂの中点からギヤ５０の歯形状に応じたＳＩＮ波状の検出信号が出力される。
この検出信号が増幅器２及び増幅器３により増幅されて図５（ａ）に示す信号Ａが出力される。なお、図５（ａ）では、簡略化して三角波として示している。
【００３６】
この時、磁気抵抗素子１ａ、１ｂの中点から出力される検出信号の振幅は、磁気抵抗センサ１の取り付けズレや磁気抵抗素子１ａ、１ｂの感度の温度特性等を考慮すると、２．８ｍＶ〜５０．８ｍＶの範囲でばらついている。この振幅の変動は微小であるため、検出信号はまず、増幅器２で１０倍に増幅されて、増幅器３の反転入力端子（−）に入力される。
【００３７】
増幅器３に入力されたプリアンプ出力信号は、初期状態の最大利得により増幅されて増幅器３の出力範囲以上に増幅される（信号Ａ）。ここで、まず、増幅器３から出力される信号Ａが振幅中央から上昇し、その後下降→上昇→下降を繰り返す。以下、図５に示すタイミングチャートを参照して、センサ信号処理回路の動作を説明する。
【００３８】
信号Ａは、上限比較回路７において抵抗Ｒ３〜Ｒ５により設定される接続点ｕにおける上限設定電圧ｕ（＝２．９Ｖ）と比較される。そして、信号Ａのレベルが上限設定電圧ｕを越えた時、上限比較回路７の出力である上限検出信号ＣＭＰ／Ｕが“Ｈｉ”となり（図５（ｃ）参照）、Ｄフリップフロップ回路１５のクロック信号として動作し、この時、図２の比較器４から出力される比較信号ＩＮＯの反転信号がＤフリップフロップ回路１５で保持され、Ｑ出力端子から出力信号Ｑ１が出力される（図５（ｅ）参照）。
【００３９】
なお、図５のタイミングチャートには示していないが、この動作と同時に図２の自動中点補正回路５が動作し、信号Ａのレベルが上限設定電圧ｕより低くなるように増幅器３の非反転入力端子（＋）の入力電圧が補正される。この中点電圧の補正動作は、信号Ａが上昇中は再度繰り返され、信号Ａレベルが上限設定電圧ｕより低くなるように信号Ａが上限設定電圧を越える度に補正される。
【００４０】
そして、上記Ｄフリップフロップ回路１５におけるＱ１の保持状態（図５（ｅ）参照）は、図２の比較器４の次の立下がりエッジ（図５（ｂ）参照）が発生するまで維持され、その立下りエッジにより図４のインバータ１９からリセット信号Ｒ１（図５（ｆ）参照）がＤフリップフロップ回路１５のリセット端子ＲＢに入力されることにより解除される。
【００４１】
続いて、図２のギヤ５０の回転により増幅器３から出力される信号Ａが下降状態に入った場合、信号Ａは、下限比較回路８において抵抗Ｒ３〜Ｒ５により設定される接続点ｄにおける下限設定電圧Ｄ（＝０．３Ｖ）と比較される。そして、信号Ａのレベルが下限設定電圧Ｄを下回った時、下限比較回路８の出力である下限検出信号ＣＭＰ／Ｄが“Ｌｏ”となり、インバータ９の出力が“Ｈｉ”となる（図５（ｄ）参照）。この下限検出信号ＣＭＰ／ＤがＤフリップフロップ回路２０のクロック信号として動作し、この時、図２の比較器４から出力される比較信号ＩＮＯ“Ｈｉ”がＤフリップフロップ回路２０で保持され、Ｑ出力端子から出力信号Ｑ２が出力される（図５（ｇ）参照）。
【００４２】
なお、図５のタイミングチャートには示していないが、この動作と同時に図１の自動中点補正回路５が動作し、上記信号Ａの上昇時の動作とは逆に信号Ａレベルが下限設定電圧ｕより高くなるように繰り返し増幅器３の非反転入力端子（＋）の入力電圧が補正される。
そして、上記Ｄフリップフロップ回路２０におけるＱ２の保持状態（図５（ｇ）参照）は、図２の比較器４の次の立上がりエッジ（図５（ｂ）参照）が発生するまで維持され、また、次の立上りエッジにより図４のインバータ１４からリセット信号Ｒ２（図５（ｈ）参照）がＤフリップフロップ回路２０のリセット端子ＲＢに入力されることにより解除される。
【００４３】
以上のようにＤフリップフロップ回路１５、２０に保持された信号Ｑ１とＱ２は、ＮＡＮＤ回路２１とインバータ２２により構成されるＡＮＤ回路により論理積演算が行われ、Ｑ１×Ｑ２（ＣＬＫ）（図５（ｉ）参照）となる。
このＱ１×Ｑ２信号は、図２のシフトレジスタ２５〜３６の各クロック端子Ｃに出力され、利得を調整するためにアナログスイッチ回路Ｓ１〜Ｓ１２をオンするためのクロック信号ＣＬＫとなる。また、Ｑ１×Ｑ２信号は、増幅器３の出力信号Ａが連続して上限、下限を越えた場合、すなわち、Ｄフリップフロップ回路１５、２０にて保持されたＱ１，Ｑ２信号が連続して出力された場合のみ出力される。そして、このＱ１×Ｑ２信号が出力される毎にシフトレジスタ２５〜３６が順次“Ｈｉ”レベル信号を出力し、アナログスイッチ回路Ｓ１〜Ｓ１２を順次ＯＮさせて、アナログスイッチ回路Ｓ１〜Ｓ１２に並列に接続されている利得調整用抵抗Ｒ４０２〜Ｒ４１３が順次短絡されていく。図５に示すタイミングチャートでは、Ｑ１×Ｑ２信号は、４発なのでシフトレジスタ２５〜２８のＱ出力端子のレベルが“Ｈｉ”となり、シフトレジスタ２５〜２８に並列に接続されたアナログスイッチ回路Ｓ１〜Ｓ４がＯＮして利得調整用抵抗Ｒ４０２〜Ｒ４０５を短絡することになる。
【００４４】
以上の動作をまとめると、利得制御の考え方として図２の比較器４の出力の１周期の間（“Ｌｏ”→“Ｈｉ”，“Ｈｉ”→“Ｌｏ”）に、増幅器３の出力信号Ａが、上限設定電圧ｕと下限設定電圧ｄとを連続して越えると、信号Ａの信号振幅は（上限設定電圧ｕ−下限設定電圧ｄ＝２．９−０．３＝２．６Ｖ）より大きいと判定され、利得調整クロック信号ＣＬＫのＱ１×Ｑ２が発生する。このＱ１×Ｑ２信号は、信号Ａ振幅が（ｕ−ｄ）の電圧範囲以内に収まるまで発生され、増幅器３の利得調整が行われる。
【００４５】
上述した利得切り換え動作は、クロック信号ＣＬＫ（Ｑ１×Ｑ２）が入力され続ける限り、そのパルスが入力される毎に繰り返され、シフトレジスタ２５〜３６の段数分だけ実行される（本実施の形態の場合は１２段）。
利得切り換えを式を用いて説明する。例えば、アナログスイッチ回路Ｓ１がオンされると、利得調整用抵抗Ｒ４０２を流れていた電流がアナログスイッチ回路Ｓ１を流れるようになり、見かけ上増幅器３の帰還抵抗は、利得調整用抵抗Ｒ４０２の抵抗値分だけ減少することになる。よって利得は以下の式（２）に示すようになる。
【００４６】

従って、アナログスイッチ回路Ｓ１〜Ｓ１２がオンすることにより利得は、以下の式（３）に示すようになる。

そして、アナログスイッチ回路Ｓ１〜Ｓ１２が全てオンされた場合、最終的に利得は、以下の式（４）に示すようになる。
【００４７】
−（Ｒ４０１＋Ｒ４１４）／Ｒ１００‥‥（４）
本実施の形態の利得切換回路における利得と切換抵抗値の関係を図６の表及び図７のグラフに示すようになる。これらの表及びグラフから明らかなように、減衰率は利得の設定範囲と切換段数によって決定される。例えば、本実施の形態のように利得を１００倍〜４倍、切換段数を１２段とした場合には、減衰率は８０％〜７０％とするとよい。但し、これらの利得調整条件は、磁気抵抗センサ１から出力される検出信号レベルのバラツキ（ギヤ５０との空隙距離、環境温度等に左右される）程度に基づいて決定される。
【００４８】
図８には、今回の図６の各設定値によって図２の増幅器２の出力点Ｍでの信号の振幅が最大（５０８ｍＶ）と最小（２８ｍＶ）となった時に、増幅器３の利得が調整されて得られた図２の出力点Ａの信号Ａの様子を示す。この場合、最大振幅時と最小振幅時どちらも２Ｖ程度の振幅波形が得られている。
このように、磁気抵抗センサ１から出力される検出信号が、その振幅の大きさに応じて利得調整されて増幅された信号Ａが比較器４に入力されるため、比較器４からはエッジ精度の良い２値化パルス信号が出力される。
【００４９】
すなわち、図４の利得制御回路部では、図５のタイミングチャートに示したように、図２のＭ点からの検出信号Ｍの振幅に対して動作限界を越える利得を有する増幅器３が、自動中点補正回路５からの出力電圧値と検出信号Ｍの電圧値との差分を増幅して出力する。図４の上限比較回路７と下限比較回路８では、増幅器３からの出力信号Ａである交流信号が振幅中心を挟んだ所定振幅領域内（上限設定電圧ｕ−下限設定電圧ｄ＝２．９−０．３＝２．６Ｖ）か否かが判断される。そして、比較器４の出力の１周期内に、その所定振幅領域の上限設定電圧ｕ、下限設定電圧ｄを連続して越えると、その上限比較回路７と下限比較回路８から上限検出信号ＣＭＰ／Ｕと下限検出信号ＣＭＰ／Ｄが連続して出力され、Ｄフリップフロップ回路１５、２０により連続して保持されて、その保持信号Ｑ１，Ｑ２がＡＮＤ回路により利得調整用のクロック信号ＣＬＫ（Ｑ１×Ｑ２）として図３の利得切換回路部内のシフトレジスタ２５〜３６の各クロック端子Ｃに出力される。
【００５０】
そして、入力されたクロック信号ＣＬＫによりシフトレジスタ２５〜３６に接続されたアナログスイッチ回路Ｓ１〜Ｓ１２が順次オンされることにより、利得調整用抵抗Ｒ４０１〜Ｒ４１４の接続状態が変更されて増幅器３の帰還抵抗値が下げられ、増幅器３から出力される信号Ａの振幅は減衰される。
以上の動作は増幅器３の出力振幅が、上限設定電圧ｕと下限設定電圧ｄの電圧範囲内に収まるまで行われ、この動作により利得が調整された後は、増幅器３からは安定した交流信号の出力信号Ａが出力されるようになる。
【００５１】
このため、比較器４では、基準電圧レベルと信号Ａレベルとの大小関係を比較する際に、信号Ａレベルが上昇して基準電圧レベルを越えたタイミングで“Ｌｏ”→“Ｈｉ”と出力し、信号Ａレベルが下降して基準電圧レベルを下回るタイミングで“Ｈｉ”→“Ｌｏ”と出力して、エッジ精度の良い２値化パルス信号を出力することができる。
【００５２】
このため、本実施の形態のセンサ信号処理回路では、ギヤ５０の歯の回転状態に応じた精度の良い２値化パルス信号を出力することができ、ギヤ５０の回転状態を正確に検出するセンサ信号処理回路を実現することができる。
また、本実施の形態の図１の信号処理回路部内の増幅器３の利得調整を行う図２に示した利得切換回路部では、利得調整用抵抗Ｒ４０１〜Ｒ４１４の各接続点から中間タップを引き出し、各中間タップ間を増幅器３の出力信号が上限、下限を越えたことを検出してアナログスイッチ回路Ｓ１〜Ｓ１２により短絡するようにしているため、増幅器３の出力が上述した所定の振幅内に収まるように増幅器３の利得調整用抵抗Ｒ４０１〜Ｒ４１４を自動的に調整できる。
【００５３】
また、利得調整のための抵抗を直列接続した利得調整用抵抗Ｒ４０１〜Ｒ４１４を用いることができるため、従来の並列接続型抵抗を利用した場合よりも回路上の抵抗占有面積を小さくすることができる。このため、センサ信号処理回路の回路規模を縮小させることが可能となり、センサ信号処理回路のコストを低減させることができる。
【００５４】
さらに、直列接続した利得調整用抵抗Ｒ４０１〜Ｒ４１４から引き出した各タップ間のアナログスイッチを、増幅器３の出力電圧が上記上限、下限を越えたかどうかを判定して、その判定信号が出力されるとシフトレジスタ２５〜３６を用いてＯＦＦからＯＮへの切り換え動作を行っているため、利得切換回路部を簡単に構成することができる。
【００５５】
さらに、利得切換回路部では、この利得調整用抵抗Ｒ４０１〜Ｒ４１４の接続状態を切換変更する回路として、一対のインバータとＣＭＯＳトランジスタから構成されたアナログスイッチ回路Ｓ１〜Ｓ１２と、このアナログスイッチ回路Ｓ１〜Ｓ１２を順次オン／オフ制御するシフトレジスタ２５〜３６とを利用したため、利得調整用抵抗を並列接続した場合に、切換時に全切換スイッチがオープンになるタイミングや、同時にオンして欲しくない切換スイッチが同時に複数オンすることにより増幅器の出力が安定しないといった事態の発生を回避することができ、利得調整時の動作の安定性も確保することができる。
【００５６】
また、利得切換回路部では、アナログスイッチ回路Ｓ１〜Ｓ１２を単なるスイッチとして利用したため、従来のトランジスタのオン抵抗を利用して利得を変更する場合のように、増幅器から出力される信号を歪ませるということが無くなり、比較器４の比較動作精度を向上させて、精度の良い２値化パルス信号を出力させることができる。
【００５７】
また、上記実施の形態の利得制御回路部では、上限比較回路７及び下限比較回路８から出力される各上限検出信号ＣＭＰ／Ｕ及び下限検出信号ＣＭＰ／ＤをＤフリップフロップ回路１５、２０のクロック信号として、上限または下限電圧を増幅器３の出力信号Ａが越えた場合にＤフリップフロップ回路１５、２０が“Ｈｉ”を保持する。この動作は比較器４から出力される２値化パルス信号ＩＮＯにより１周期毎にリセットされるが、この１周期の間に反対側（Ｄフリップフロップ回路１５←→Ｄフリップフロップ回路２０）の各Ｄフリップフロップ回路１５、２０の出力も“Ｈｉ”を保持した時（設定電圧を越えた時）には、増幅器３の出力信号Ａの振幅が設定電圧（上限−下限の差電圧）よりも大きくなっていると判断され、両Ｄフリップフロップ回路１５、２０の出力Ｑ１、Ｑ２の論理積（Ｑ１×Ｑ２）をＡＮＤ回路からクロック信号ＣＬＫとして出力することにより、利得が下げられる。
【００５８】
すなわち、連続して上限検出及び下限検出が行われた場合にのみクロック信号ＣＬＫが出力される。この場合、例えば、信号Ａが上限のみ、または下限のみ、あるいは１回おきに上限・下限を越えたとしても利得を下げる信号は発生されず、過剰に利得を下げてしまうといった事態は回避される。
すなわち、信号Ａが上限のみ、または下限のみ、あるいは１回おきに上限・下限を越えたことを検出した際に利得を調整することも可能であるが、このような場合、信号Ａの振幅は所定範囲に入っているが、単に振幅の中心がずれているために利得調整を行ってしまい、過剰に利得を下げてしまう可能性がある。しかし、本実施の形態では、上限と下限とが連続して検出された場合のみとしているので、過剰に利得を下げてしまうことはない。また、上限と下限とが連続して検出されない場合には、自動中点補正回路５により信号Ａがシフトされて所定の振幅範囲に収まるようになる。
【００５９】
また、自動中点補正回路５の補正電圧の補正幅が、補正する方向で決まる所定値に利得をかけ合わせて与えられるため、利得を最大利得から順次減少させる方向に調整する場合においては、利得が小さくなってくると、補正値も小さくできる。これにより、増幅器３の出力信号Ａが徐々に所定幅（上限設定電圧ｕ、下限設定電圧ｄで決まる電圧幅）内に近付いてくる過程の中で、中点補正動作を小刻みに行うことができるようになり、増幅器３の出力信号Ａか、前記所定幅になかなか収束しなかったり、利得が大きく下がってしまって所定幅に収まっても、その振幅幅があまり大きくなく、次段の比較器４での比較出力のエッジ精度が低下したりするが、本実施の形態では、このような問題を解決することができる。
【００６０】
以上本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態のセンサ信号処理回路の利得切換回路部及び利得制御回路部では、初期状態で増幅器３の利得を最大（１００倍）に設定しておき、その後は利得を減衰することにより最適信号振幅を得るようにしているが、逆に最初に全アナログスイッチをＯＮし、順次ＯＦＦするようにして利得を増加させる方法も考えられる。
【００６１】
まず、図３に示すシフトレジスタ２５〜３６の入力端子ＤとＱ出力端子との接続関係を反対にして、アナログスイッチ回路Ｓ１〜Ｓ１２にインバータをさらに１段追加するか、１段省略することで、シフトレジスタ２５〜３６の出力によるアナログスイッチ回路Ｓ１〜Ｓ１２のＯＮ／ＯＦＦの論理を図３に示すものと反対にする（図９（ａ）参照）。なお、図９（ａ）には回路の一部しか示していない。
【００６２】
そして、図９（ｂ）に示すように、図４の上限設定電圧ｕと下限設定電圧ｄとの間にさらに抵抗Ｒ４ａ、Ｒ４ｂ、Ｒ４ｃを直列接続し、抵抗Ｒ４ａとＲ４ｂとの接続点の電位ｍｕと、抵抗Ｒ４ｂとＲ４ｃとの接続点の電位ｍｄとを引き出し、これらの電位を比較器４０、４１とで増幅器３からの出力信号Ａと比較させる。なお、電位ｍｕと電位ｍｄの電位差は、例えば、要求される信号Ａの振幅値程度の値である。
【００６３】
比較器４０、４１の出力信号はクロック４２へ入力される。クロック４２はワンショットマルチバイブレータ等のパルス出力回路により構成されており、比較器４０、４１のそれぞれの立下がりエッジ及び立上りエッジ毎にワンショットパルスを出力するように構成されている。クロック４２出力されたパルス信号は、判定部４３へ入力され、図示しないカウンタによりパルス数がカウントされる。また、このカウンタは、比較器４の比較信号ＩＮＯの立上り（あるいは立下り）エッジにてクリアされるように構成されている。さらに、判定部４３は、判定回路（図示せず）を有し、この判定回路はカウンタのカウント値を判定して、例えば、そのカウント値が“４”の場合は何も出力せず、カウント値が“０〜３”の場合はクロック信号ＣＬＫＡを出力させるようにする。
そして、このクロック信号ＣＬＫＡを受けてシフトレジスタ２８〜３１の出力が切り換わり、利得が増加するように利得調整用抵抗の抵抗値を変化させることができる。
【００６４】
ここで、この判定部４３の判定回路において、カウント値が“０〜２”のときにクロック信号ＣＬＫＡを出力し、カウント値が“３”か“４”のときにはクロック信号ＣＬＫＡを出力させないようにした理由を説明する。
増幅器３の出力信号Ａが電位ｍｕと電位ｍｄとの電位差よりも大きい場合において、信号Ａが最小値を通過して最大値に達して再び最小値になる１周期を考えた場合、信号Ａは上昇する過程において、まず、電位ｍｄを越え（▲１▼）、続いて電位ｍｕを越える（▲２▼）。次に、信号Ａは下降する過程において、電位ｍｕを下回り（▲３▼）、続いて電位ｍｄを下回る。
【００６５】
従って、信号Ａが所望の電位差以上であれば信号Ａの１周期の間にクロック４２は４発のクロックを出力することになり、判定部４３中のカウンタのカウント値も“４”となるはずである。しかし、信号Ａの電圧範囲が、電位差ｍｕ−ｍｄよりも小さい場合には、クロック４２は０〜３発しかクロックを出力しないため、判定部４３内のカウンタのカウント値は“０〜３”にしかならない。従って、カウンタのカウント値が“０〜３”のときは、信号Ａが所望の電位差以上なっていないと判断でき、この時にクロック信号ＣＬＫＡを出力してアナログスイッチをオフさせて利得を増大させる。なお、判定はカウント値が“３”か“４”のときは、クロック信号ＣＬＫＡを出力しないようにしてもよい。
【００６６】
また、図１０に示すように双方向にシフトレジスタ２９〜３１を用いることで、信号Ａの電位差の変化に応じて利得を増大あるいは減少させるように制御することも可能である。
まず、増幅器３の信号Ａの電位レベルを検出する回路として、図４に示す上限設定電圧ｕと下限設定電圧ｄとを検出する回路と、図９に示す回路を組み合せる。そして、図１０に示すように、シフトレジスタ２９〜３１の入力端子ＤとＱ出力端子とをモード切換回路５０に接続し、モード切換回路５０内にて前段のシフトレジスタ（例えば、シフトレジスタ２９）のＱ出力端子を次段のシフトレジスタ（例えば、シフトレジスタ３０）の入力端子Ｄに接続する減少モード（右シフト）と、逆に次段のシフトレジスタ（例えば、シフトレジスタ３０）のＱ出力端子を前段のシフトレジスタ（例えば、シフトレジスタ２９）の入力端子Ｄに接続する増大モード（左シフト）とを設定することができるように構成し、利得の減少モードあるいは増大モードをモード切換信号により切り換わるように構成されている。なお、モード切換信号は、図５のタイミングチャートに示すＱ１とＱ２の論理和（ＯＲ）をとり、この論理和出力が“Ｈｉ”のときは、減少モードとし、“Ｌｏ”のときは増大モードとする。
【００６７】
また、アナログスイッチ回路Ｓ４〜Ｓ６の接続もクロック信号ＣＬＫ、ＣＬＫＡにより前段のＱ出力端子側か次段のＱ出力端子側かに切り換わるようにする。また、シフトレジスタ２９〜３０のクロック端子Ｃは、クロック信号ＣＬＫまたはＣＬＫＡのどちらでもクロック信号となるように、ＯＲ回路６０からクロック信号ＣＬＫＳが入力される。
【００６８】
以上の構成により、増幅器３の出力信号Ａの電圧レベルにより増幅器３の利得の増大・減少を自由に制御することができる。この場合、パワーオンリセットがかかった時に、利得調整用抵抗器による利得を中間利得に設定して、利得を増大あるいは減少させるような制御も可能である。
また、以上述べてきた実施の形態においては、図１に示す利得調整判定部６００においては、図４に示す上限設定電圧ｕ、下限設定電圧ｄあるいは図９に示す電位ｍｕ、ｍｄに対して増幅器３の出力信号Ａの電圧レベルを比較することで利得調整を行う回路について説明してきたが、これら以外の利得調整判定方法として、増幅器３の出力信号Ａのピーク電圧値とボトム電圧値との差電圧が所定値よりも大きいかどうか（あるいは小さいがどうか）を判定して利得調整を行うことも考えられる。この時のピーク電圧値、ボトム電圧値を検出する回路としては、例えば、特開平６−３００５４８号公報に記載の図４や図５に示される回路を用いることが可能である。
【００６９】
但し、ピーク電圧値、ボトム電圧値の差電圧を用いて利得調整を行うかどうかを判定する場合には、利得調整を行うタイミングをとる回路を構成することが難しいという欠点があり、このことを考えると上記説明してきた電位比較による判定の方が回路を複雑にすることなく構成できるメリットがあると言える。但し、判定は差電圧を基準電圧と比較すればよいため、例えば、図９に示すようなクロック４２や判定回路４３内のカウンタを必要としているため、判定方式としては簡単化できる。
【００７０】
また、上記実施の形態では、本発明の自動利得調整回路を、磁気抵抗センサ１からの微小振幅信号を増幅する増幅器３の利得を調整するために利用したが、これに限るものではなく、例えば、バーコードを光学センサで読み取る際に出力されるアナログ信号を増幅する増幅器等にも適用可能である。
【図面の簡単な説明】
【図１】本発明を適用した一実施の形態の信号処理回路の概念図を示す図である。
【図２】本発明を適用した一実施の形態のセンサ信号処理回路内の回路構成を示す図である。
【図３】本発明を適用した一実施の形態の利得切換回路部の回路構成を示す図である。
【図４】本発明を適用した一実施の形態の利得制御回路部の回路構成を示す図である。
【図５】図２〜図４の回路各部の信号のタイミングチャートである。
【図６】本実施の形態の利得切換回路部における利得と切換抵抗値の関係を示す表である。
【図７】本実施の形態の利得切換回路部における利得と切換抵抗値の関係を示すグラフである。
【図８】本実施の形態の信号処理回路部内の増幅器から出力される信号Ａの波形を示す図である。
【図９】本実施の形態のその他の利得切換回路部及び利得制御回路部の回路構成を示す図である。
【図１０】本実施の形態のその他の利得切換回路部の回路構成を示す図である。
【符号の説明】
１磁気抵抗センサ
１ａ、１ｂ磁気抵抗素子
１ｃマグネット
２、３増幅器
４比較器
５自動中点補正回路
６パワーオンリセット回路
７上限比較回路
８下限比較回路
９、１０、１４、１９、２２インバータ
１１、１６バッファ
１２、１７インバータ
１３、１８ＮＯＲ回路
１５、２０Ｄフリップフロップ回路
２１ＮＡＮＤ回路
２５〜３６シフトレジスタ
Ｒ３〜Ｒ５分圧用抵抗
Ｒ４０１〜Ｒ４１４利得調整用抵抗
Ｓ１〜Ｓ１２アナログスイッチ回路

Claims

交互に上昇及び下降する交流信号を増幅して出力する増幅器の利得を調整する自動利得調整回路において、
前記増幅器の利得を設定する複数の抵抗を直列に接続し、該各接続点から利得切換用の複数の中間タップを設けた利得調整用抵抗器と、
前記交流信号が上昇している間に、前記増幅器からの出力信号を所定の上限電圧値と比較して前記出力信号が前記上限電圧値を上回ることを検出する上限検出手段と、
前記交流信号が下降している間に、前記増幅器からの出力信号を所定の下限電圧値と比較して前記出力信号が前記下限電圧値を下回ることを検出する下限検出手段と、
前記交流信号の上昇中に前記上限検出手段により前記出力信号が前記上限電圧値を上回ることが検出され、かつ、前記交流信号の上昇に連続する前記交流信号の下降中に前記下限検出手段により前記出力信号が前記下限電圧値を下回ることが検出されたか否かに応じて前記増幅器の利得調整を行うか否かを判定する利得調整判定手段と、
この利得調整判定手段による判定結果に応じて前記利得調整用抵抗器に設けられた中間タップを切り換えて前記増幅器の利得を調整する利得調整手段と、
を備えたことを特徴とする自動利得調整回路。
前記利得調整手段は、前記増幅器の利得を調整する際に、前記利得調整用抵抗器の中間タップを最大利得状態から順次減衰する方向に切り換えることを特徴とする請求項１記載の自動利得調整回路。
前記利得調整手段は、前記利得調整用抵抗器に設けられた複数の中間タップ間を短絡するスイッチ回路をさらに備え、利得調整判定手段による判定結果に応じて該スイッチ回路により中間タップ間を順次短絡して前記抵抗の抵抗値を変更することにより前記増幅器の利得を調整することを特徴とする請求項１記載の自動利得調整回路。
前記利得調整手段は、前記増幅器の利得を調整する際に、前記利得調整用抵抗器の中間タップを最小利得状態から順次増加する方向に切り換えることを特徴とする請求項１記載の自動利得調整回路。