JP3598592B2 - データ保有媒体アクセス方法 - Google Patents
データ保有媒体アクセス方法 Download PDFInfo
- Publication number
- JP3598592B2 JP3598592B2 JP18239395A JP18239395A JP3598592B2 JP 3598592 B2 JP3598592 B2 JP 3598592B2 JP 18239395 A JP18239395 A JP 18239395A JP 18239395 A JP18239395 A JP 18239395A JP 3598592 B2 JP3598592 B2 JP 3598592B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- group
- signal
- holding medium
- data holding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【産業上の利用分野】
本発明は、制御演算手段を有する装置における、制御演算手段に実行されるプログラムや、制御演算手段に参照されるデータなどを格納するメモリや、入出力データを格納するバッファを有する入出力回路などの、データを保有する媒体のアクセス方法に関する。
【０００２】
【従来の技術】
図４は、従来の、制御演算手段とデータ保有媒体としてのメモリを有する装置の一例の、制御演算手段とメモリの関係を表したブロック図である。図において、Ａは装置であり、装置Ａは制御演算手段としての制御演算部１、第１群メモリＭ１、第２群メモリＭ２、デコード回路３、論理素子４、論理素子５を備える。なお、制御演算部１と制御演算部１に接続する他の部分の間で交信される信号は０か１に対応する２値信号であり、以下の説明においては２値信号を信号と略記する。
【０００３】
制御演算部１は、１マシーンサイクルの間に、１６本の信号線からなるデータバスＤＢ上のデータを、１６ビットを１語として入出力し、２マシーンサイクルで入出力される２語分のデータを、先に入出力するデータを上位の語（上位ワード）、後から入出力するデータを下位の語（下位ワード）とし、上位ワード下位ワードを合わせた３２ビットからなるデータを一つのデータとして処理をする形式の制御演算手段である。この形式の制御演算手段は、外部の信号線によって１回に伝送されるビット数の２倍のビット数のデータを単位として処理するので、データバスを構成する信号線数に対比して、広い領域にわたるデータを扱ったり高速の演算ができる。
【０００４】
第１群メモリＭ１は、１６ビットを１語として構成された上位ワードのデータが格納されたメモリであり、第２群メモリＭ２は、１６ビットを１語として構成された下位ワードのデータが格納されたメモリである。第１群メモリＭ１は端子ＣＳ１ への入力信号の値が１になり、かつ端子ＲＤへの入力信号の値が０になるとアドレスバスバスＡＢ上の信号によって指定された番地に格納されているデータをデータバスＤＢに出力し、ＣＳ１ への入力信号の値が１になり、かつ端子ＷＲへの入力信号の値が０になるとアドレスバスバスＡＢを経由して指定された番地に、データバスＤＢ上のデータを格納するメモリであり、第２群メモリＭ２は端子ＣＳ２ への入力信号の値が１になり、かつ端子ＲＤへの入力信号の値が０になるとアドレスバスバスＡＢ上の信号によって指定された番地に格納されているデータをデータバスＤＢに出力し、ＣＳ２ への入力信号の値が１になり、かつ端子ＷＲへの入力信号の値が０になるとアドレスバスバスＡＢを経由して指定された番地に、データバスＤＢ上のデータを格納するメモリである。ＡＢは制御演算部１から出力される番地を表す信号を伝送する信号母線であるアドレスバスであり、アドレスバスＡＢを構成する信号線の内の１本の信号線によって伝送される信号が第１群メモリＭ１を選択するか、第２群メモリＭ２を選択するかを決定する選択信号ａとして使用される。デコード回路３は、入力端子がアドレスバスＡＢの最上位ビットの信号線を最上位とする所定数の信号線に接続されており、入力端子に入力されるた信号をデコードした値の一つを、制御演算部１からみた記憶領域の範囲を限定する領域信号ｄとして出力する回路である。
【０００５】
図４の（ｂ） は、図４の（ａ） に示した、装置Ａにおいて、制御演算部１に第１群メモリＭ１と第２群メモリＭ２の内容が読み込まれる過程を示した、横軸を時間、縦軸を信号値とするタイミングチャートである。この過程を図によって説明する。制御演算部１がＡ種のＣＰＵ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を制御演算手段とする場合は、最初のマシーンサイクルＴ１（説明ではサイクルＴ１と略記する）において、選択信号ａの値が０になり、領域信号ｄの値が１になると、論理回路４の出力が１になって第１群メモリＭ１の素子選択端子ＣＳ１ への入力信号が１になり、第１群メモリＭ１の内容を出力する条件の一つが整う。この状態で制御演算部１の端子ＲＤから出力される、読み込みタイミング信号ｅ の値が０になると、アドレスバスＡＢを経由して制御演算部１から出力された番地を表す信号によって指定された、第１群メモリＭ１の番地の内容のデータ１ＭＤ がデータバスＤＢ（図４の（ａ） を参照）上に出力され、このデータが制御演算部１に上位ワードのデータとして読み込まれる。次いで、マシーンサイクルＴ２（下位の説明ではサイクルＴ２と略記する）において選択信号ａの値が１になり、領域信号ｄの値が１になると、論理回路５の出力が１になって第２群メモリＭ２の素子選択端子ＣＳ２ への入力信号が１になり、第１群メモリＭ２の内容を出力する条件の一つが整う。この状態で制御演算部１の端子ＲＤから出力される読み込みタイミング信号ｅ が０になると、アドレスバスＡＢを経由して制御演算部１から出力される番地を表す信号によって指定された、第２群メモリＭ２の番地の内容であるデータ２ＭＤ がデータバスＤＢ上に出力され、このデータバスＤＢ上のデータが下位ワードのデータとして制御演算部１に入力され、制御演算部１の内部においてデータ１ＭＤ を上位の１６ビット、データ２ＭＤ を下位の１６ビッドとする３２ビットの一つのデータとして扱う処理が行われる。即ち、Ａ種ＣＰＵ において処理される３２ビットのデータＡＤは、１番目のサイクルＴ１で読み込まれた１ワードのデータが上位、次のサイクルＴ２で読み込まれた１ワードのデータが下位とみなされて処理される。
【０００６】
制御演算部１から第１群メモリＭ１と第２群メモリＭ２とに３２ビットからなるデータを書き込む場合の動作も、データを書き込む時点を与える書き込みタイミング信号ｆ の値を能動の値である０にする点を除いては、制御演算部１にデータを読み込む動作と同様であり、３２ビットのデータＡＤを制御演算部１からメモリに書き込む場合には、１番目のサイクルＴ１でデータＡＤの上位ワードの１６ビットのデータを第１群メモリＭ１に書き込み、続く２番目のサイクルＴ２で、下位ワードの１６ビットのデータを第２群メモリＭ２に書き込む。
【０００７】
従って、Ａ種ＣＰＵ が制御演算手段として制御演算部１に採用されいる場合には、１番目のサイクルＴ１の間にアクセスされる第１群メモリＭ１の一つの番地には一つのデータの内の上位のデータの、２番目のサイクルＴ２の間にアクセスされる第２群メモリＭ２の番地には、下位のデータの領域を定めれば、上位、下位それぞれ１語の部分からなるデータの処理が正しく行われる。
【０００８】
装置Ａの制御演算部１の制御演算手段が実行する命令が、３２ビットで表現される番地を扱う命令を持ち、３２ビットを単位として構成され、連続した番地に格納された１６ビットづつ２語分のデータを読み出して一つの命令語の単位として実行する形式の制御演算手段の場合には、第１群メモリＭ１、第２群メモリＭ２とを読み出し専用の記憶手段で構成し、このメモリに制御演算部１の制御演算手段が実行する命令を連続した番地に格納し、プログラム記憶手段として使用する。この場合のプログラム格納用のメモリの接続は、図４の（ａ） に示した第１群メモリＭ１と第２群メモリＭ２とから、データ書き込みのタイミング信号ｆ を伝送する信号線を除いた接続に等しい接続であるので、図による説明を省略する。
【０００９】
市場では制御演算手段としては以上に説明したＡ種ＣＰＵ に属する制御演算手段のみではなく、Ａ種ＣＰＵ とは異なる種類のＢ種ＣＰＵ が供給されている。Ｂ種ＣＰＵ を搭載した制御演算部においては、制御演算部へのメモリからのデータの入出力の機構はＡ種ＣＰＵ と同一であるが、１番目のサイクルＴ１で読み書きする１ワードのデータ１ＭＤ を下位ワードとして扱い、次のサイクルＴ２で読み書きするデータを上位の１ワードのデータ２ＭＤ として扱う。
【００１０】
Ａ種ＣＰＵ とＢ種ＣＰＵ とは以上に述べた点以外にもそれぞれ異なる特徴点を有するので、制御演算部１はＡ種ＣＰＵ で構成する方が良い場合と、Ｂ種ＣＰＵ で構成する方が良い場合とがあるので、いきおいＡ種ＣＰＵ 用に作成されたプログラムとＢ種ＣＰＵ 用に作成されたプログラムを融通して使用することがプログラム開発上効率的である。ところが、一方の種類のＣＰＵ 用に開発されたプログラムを、他方の種類のＣＰＵ に実行されるためには、上位、下位に区分して１語単位で格納されたデータを保有するデータ保有媒体のアクセス順序を逆にしなければならないので、少なくともこのプログラム部分についてはプログラムを全て変更する必要があり、このことは両方の種類の制御演算手段でプログラムを融通して使用する上での大きい障害となっている。
【００１１】
図５に、Ａ種ＣＰＵ 用に作成されたプログラムをＢ種ＣＰＵ に転用できるようにした一例の装置Ａ２の、制御演算手段とメモリの関係を表したブロック図を示す。装置Ａ２は制御演算部１、第１群メモリＭ１、第２群メモリＭ２、デコード回路３、論理素子４、論理素子５、インバータ１２を備える。装置Ａ２が備える構成要素の内、図４の（ａ） に示した装置Ａが備える構成要素と同一の符号を付した構成要素は、装置Ａの構成要素と同一の機能を有する構成要素である。また、ａは選択信号、ｄは領域信号であり、図４に示した同符号の信号と同一の機能の信号である。インバータ１２は選択信号ａを入力されて、この信号を反転した２次選択信号ｂを出力する。
【００１２】
図５の（ｂ） に、図５の（ａ） に示した装置Ａ２における制御演算部１の制御演算手段を、前述のＢ種ＣＰＵ で構成した場合の第１群メモリＭ１、第２群メモリＭ２の間のデータの授受を、横軸を時間、縦軸を信号値をとして表したタイミングチャートで示す。図示のとおり先頭のサイクルＴ１において、選択信号ａの値が０になると、インバータ１２（図５の（ａ） を参照）は選択信号ａを反転して、２次選択信号ｂとして出力するので、２次選択信号ｂの値は１になる。このとき領域信号ｄが１になっていると、論理回路５（図５の（ａ） を参照）の出力が１となり第２群メモリＭ２に格納されているデータが出力される一つの条件が整う。メモリ読み出しの時点を与える信号ｅの値が０になると、第２群メモリＭ２の、アドレスバスＡＢで指定された番地のデータがデータバスＤＢに出力され、制御演算部１の制御演算手段はＢ種ＣＰＵ で構成されているので、制御演算部１は、このデータを下位ワードのデータとして入力する。２番目のサイクルＴ２において、領域信号ｄの値が１、選択信号ａが１になると、２次選択信号ｂが０になり論理回路４の出力が１になるので第１群メモリＭ１が選択される。この状態で読み込みタイミング信号ｅの値が０になると第１群メモリＭ１のアドレスバスＡＢで指定された番地のデータがデータバスＤＢに出力され、制御演算部１の制御演算手段はＢ種ＣＰＵ で構成されているので、制御演算部１は、このデータを上位ワードのデータとして入力する。即ち、Ｂ種ＣＰＵ を制御演算手段として採用した場合には、選択信号ａをインバータ１２によって反転することにより、制御演算部１は第１群メモリＭ１の内容を上位のデータ、第２群メモリの内容を下位のデータとして処理するので、プログラムを変更したり、メモリの内容を入れ換えることなく第１群メモリＭ１の内容と第２群メモリＭ２を使用することができる。
【００１３】
図６の（ａ） に、図５に示した領域信号ｄと、選択信号ａを生成する回路の一例の詳細部を示す。図において、１は制御演算部、３はデコード回路、ＡＢはアドレスバスであって、図５に示した同符号のものと同一のものである。Ｍは図５に示した第１群メモリＭ１および第２群メモリＭ２を代表するメモリである。
制御演算部の端子Ａ０〜Ａｍ＋２は、制御演算部１からＡ０を最下位ビットとする番地を出力する端子であり、アドレスバスＡＢは、端子Ａ０〜Ａｍ＋２に接続される。選択信号ａは端子Ａ０から出力される番地を表す信号（以下の説明では番地信号と略記する）の最下位のビットとする。デコード回路３の入力端子は、制御演算部１の番地信号の最上位のビットを出力する端子Ａｍ＋２と、最上位のビットの一つ下のビットを出力する端子Ａｍ＋１とに接続され、入力された信号をデコードし、Ｙ０〜Ｙ３の端子に出力する。
【００１４】
図６の（ｂ） にデコード回路３の入力信号と、出力信号の関係を示す。図に示すとおり、デコード回路３に入力される番地信号のビットＡｍ＋１とビットＡｍ＋２の組み合わせで生成される２進数に応じて、出力信号が１になる端子はそれぞれ、組み合わせた数が”００”の場合は端子Ｙ０、組み合わせた数が”０１”の場合は端子Ｙ１、組み合わせた数が”１０”の場合は端子Ｙ２、組み合わせた数が”１１”の場合は端子Ｙ３になる。端子Ｙ０〜端子Ｙ３から出力される信号の一つを図５の（ａ） に示した領域信号ｄとして使用すると、領域信号ｄが１になることがメモリを選択する一つの条件であるので、図６の（ｃ） に示すとおりに、制御演算部１から見たメモリの領域は、それぞれ端子Ｙ０から出力される信号を領域信号ｄとしてに採用すると、０番地〜（ｍ桁が１の２進数）となり、Ｙ１から出力される信号を領域信号ｄとしてに採用すると、（先頭の桁のみが１の（ｍ＋１）桁の２進数）〜（（先頭の桁のみが１の（ｍ＋１）桁の２進数）＋（ｍ桁が１の２進数））となり、以下、領域信号ｄに採用するデコード回路３の出力端子に応じて、先頭の桁のみが１の（ｍ＋１）桁の２進数で示される領域巾の、他の領域とは重複しない領域が指定される。
【００１５】
図６の（ｄ） は、領域信号ｄとして、デコード回路３の端子Ｙ０から出力される信号を採用し、選択信号ａとして図６の（ａ） に示したとおり番地信号の最小ビットＡ０を採用した場合の、制御演算部１から見た番地の一部を示した図である。番地信号の最小ビットＡ０が０、即ち偶数番地が出力される場合には、選択信号ａが０になるので、図５の（ａ） によって説明したとおり第１群メモリＭ１が選択され、奇数番地が出力される場合には、選択信号ａが１になるので第２群メモリＭ２が選択される。従って、０番地が出力されると第１群メモリＭ１の０番地のデータがアクセスされる条件ができ、１番地が出力されると第２群メモリＭ２の０番地のデータがアクセスされる条件ができ、２番地が出力されると第１群メモリＭ１の１番地のデータがアクセスされる条件ができ、３番地が出力されると第２群メモリＭ２の１番地のデータがアクセスされる条件ができ、それぞれ先にアクセスされる第１群メモリＭ１の内容が上位ワード、後からアクセスされる第２群メモリＭ２の内容が下位ワードとして入力または出力される。以下同様にして、偶数番地が出力されると第１群メモリＭ１の一つの番地がアクセスされる条件が整い、この偶数番地に続く奇数番地が出力されると、メモリ内の番地を指定する番地信号は、ビットＡ１以上を使用しているので第２群メモリＭ２の第１群メモリＭ１の一つの番地に等しい番地がアクセスされる。よって、第１群メモリＭ１には、一つの番地ごとに一つのデータの上位ワードを格納し、一つのデータの上位ワードが格納されている番地と等しい第２群メモリＭ２の番地に下位ワードを格納すると、正しくデータが読み書きされる。
【００１６】
【発明が解決しようとする課題】
前述したとおり、一つのデータを１語を単位とする上位のデータと１語を単位とする下位のデータの２つの部分に分け、上位のデータは第１群のデータ保有媒体に、下位のデータは第２群のデータ保有媒体に記憶させるようにし、時系列的に連続した順序でデータ保有媒体をアクセスすると、データバスの信号線数の２倍のビットからなるデータを一つのデータとして扱えるので、制御演算手段の処理能力を飛躍的に向上させることができる。一方、この様な処理をする制御演算手段には、上位データと下位データのアクセス順序が相反する２種類の制御演算手段が存在するので、一方の制御演算手段用に開発されたプログラムを他方の制御演算手段に実行させたい場合に、一方の制御演算手段用のプログラムやデータを格納したデータ保有媒体を選択する選択信号を反転させる回路としてのインバータを付加して対応する方法が行われている。この方法によれば、アクセス順序が異なる制御演算手段の間でデータを共用することが可能であり、プログラムを共用する道も開けるのであるが、同一のデータであっても、このデータをそれぞれの制御演算手段からアクセスが可能な選択信号を異にする別の記憶媒体に用意する必要がある。
【００１７】
以上の事情があることに鑑み、本発明は、制御演算手段からの一つのデータを上位と下位とに分けて格納するデータ保有媒体をアクセスする場合に、この同一の媒体を、異なるアクセス順序の制御演算手段でアクセスすることを可能とするデータ保有媒体アクセス方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前述の目的を達成するため、本発明によれば、個々のデータまたは命令語について、このデータまたは命令語を構成する上位の部分を１語の単位として格納する第１群のデータ保有媒体と、下位の部分を１語の単位として格納する第２群のデータ保有媒体とを有し、１語を構成するビット数に等しい数の信号線からなるデータバスを経由して、所定の順序に従って第１群データ保有媒体と第２群データ保有媒体とを続けてアクセスすることによって一つのデータまたは命令語を形成する形式の制御演算手段を備えた装置におけるデータ保有媒体アクセス方法において、第１群データ保有媒体と第２群データ保有媒体のどちらをアクセスするかを決定する２値信号の選択信号と、第１群データ保有媒体と第２群データ保有媒体のアクセス順序に応じた２値信号のＦＣコード信号を排他的論理和の回路の入力とし、排他的論理和の出力信号によって、第１群データ保有媒体または第２群データ保有媒体をアクセスする条件を作ることを特徴とする。
【００１９】
また、第１群データ保有媒体は、データまたはプログラムの記憶手段である第１群のメモリとし、第２群データ保有媒体は、データまたはプログラムの記憶手段である第２群のメモリとすると好適である。
さらに、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファとし、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファとすると好適である。
【００２０】
【作用】
排他的論理和から出力される信号は、排他的論理和から出力される信号であるから２値信号の０または１であり、この信号によって第１群データ保有媒体がアクセスされるか、第２群データ保有媒体がアクセスされるかが決まる。例えば所定のアクセス順序が、排他的論理和からの出力を０にして一方のデータ保有媒体をアクセスし、１にして他方のデータ保有媒体をアクセスする順序であったとする。この順序に制御するためには、排他的論理和の一方の入力であるＦＣコードを０にしておき、選択信号の値を０、次に１になるように制御すれば、排他的論理和の出力が０、次いで１の順序に出力され、第１群データ保有媒体と第２群データ保有媒体とが所定の順序でアクセスされる。次に排他的論理和の一方の入力であるＦＣコードを１にしておき、選択信号の値を０、次に１になるように制御すれば、排他的論理和の出力が１、次いで０の順序に出力され、第１群データ保有媒体と第２群データ保有媒体とが所定の順序と逆の順序でアクセスされる。
【００２１】
即ち、選択信号を０、次いで１の順序で出力する場合に、第１群データ保有媒体をデータまたは命令語の上位の部分のデータ保有媒体として扱い、第２群データ保有媒体をデータまたは命令語の下位の部分のデータ保有媒体として扱う形式の制御演算手段の場合は、ＦＣコードの値を０にして、選択信号の値を０、１の順序で出力すれば正しいデータまたは命令語が得られる。これとは逆に選択信号を０、次いで１の順序で出力する場合に、第１群データ保有媒体をデータまたは命令語の下位のデータ保有媒体として扱い、第２群のデータ保有媒体を上位のデータまたは命令語の保有媒体として扱う制御演算手段の場合は、ＦＣコードの値を１に、選択信号の値を０、１の順序で出力すれば、第１群データ保有媒体と第２群データ保有媒体のどちらかを選択する排他的論理和の出力の順序が１、０の順序になるのでデータ保有媒体のアクセス順序が入れ代わり正しいデータまたは命令語が得られる。
【００２２】
従って、ＦＣコードを制御演算手段の種類に応じた値にして出力すれば、制御演算手段の形式が変わっても、データ保有媒体に関するハードの変更をせずに同一のデータ保有媒体を使用することができる。
また、第１群データ保有媒体が、データまたはプログラムの記憶手段である第１群メモリによって、第２群データ保有媒体が、データまたはプログラムの記憶手段である第２群メモリによって構成されている場合には、第１群メモリと第２群メモリとに格納されているデータまたはプログラムが、互いにアクセス順序が異なる制御演算手段から正しい順序でアクセスされる。
【００２３】
さらに、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファであり、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファである場合には、第１群入出力回路の入出力回路のバッファに格納されるデータと第２群入出力回路のバッファに格納されるデータが互いにアクセス順序が異なる制御演算手段から正しい順序でアクセスされる。
【００２４】
【実施例】
（実施例１）
図１の（ａ） に、本発明の方法を適用した一実施例の装置Ａ２の、データ保有媒体としてのメモリと制御演算手段としての制御演算部との関係を表したブロック図を示す。装置Ａ２は、制御演算部１、第１群データ保有媒体としての第１群メモリＭ１、第２群データ保有媒体としての第２群メモリＭ２、デコード回路３、論理回路４、論理回路５、排他的論理和１１からなり、ＡＢはアドレスバス、ＤＢはデータバスであって、装置Ａ２を構成する要素の内、図４に示した装置Ａの構成要素と同一の符号を付加されたものは、装置Ａの構成要素と同一の機能を有するものであり、同一の符号を付加されたものについての説明は省略する。選択信号ａは、図６に示した構成と同一の番地信号の最小ビットＡ０を使用し、デコード回路３の入力端子には、番地信号の最上位ビットの信号と、最上位ビットの次のビットの信号を入力する。
【００２５】
図１の（ｂ） は、図１の（ａ） に示した装置Ａ２における制御演算部１から第１群メモリＭ１と第２群メモリＭ２をアクセスする動作を表した説明図である。図１の（ｂ） により、図１の（ａ） を参照して、制御演算部１のメモリをアクセス動作を説明する。Ａ種の制御演算手段は、偶数番地を出力してこの番地に対応するデータ領域をアクセスし、続いてこの偶数番地に続く奇数番地を出力してこの番地に対応するデータ領域をアクセスすることによってメモリの２語分に相当するデータを一つのデータとして処理する形式の制御演算手段である。即ち、Ａ種制御演算手段が制御演算部１の制御演算手段として使用されていると、制御演算手段１は、メモリをアクセスする場合には、１番目のサイクルＴ１において、ＦＣコード信号ｇの値を０にし、偶数番地を出力する。この結果、排他的論理和１１には、ＦＣコード信号ｇの値の０と、選択信号ａとしての偶数番地の最下位桁の値の０が入力され、排他的論理和１１から出力される信号の２次選択信号ｂの値が０になる。また、制御演算部１が出力している番地が第１群メモリＭ１と第２群メモリＭ２の領域を指定している場合には，デコード回路３から出力される領域信号ｄの値が１になる。２次選択信号ｂの値の０と領域信号ｄの値の１が論理回路４に入力され、論理回路４の出力信号の値が１になり、この信号が第１群メモリＭ１の端子ＣＳ１ に入力され、第１群メモリＭ１がアクセスの対象として選択される。
【００２６】
次いで、偶数番地に続く奇数番地が出力されると選択信号ａが１になり、ＦＣコードｇの値は０のままに維持されるので２次選択信号ｂが１となり、またデコード回路３に入力される信号の値は、偶数番地に続く奇数番地が制御演算部から出力されても、番地の最下位ビットである選択信号ａの値が１から０に変化するのみであり、下位から２番目以上の番地信号を番地信号として入力する第１群メモリＭ１と第２群メモリＭ２に入力される番地信号（図６の（ａ） を参照）は変化せずデコード回路３への入力信号の値も変化しない。従って、論理回路５に２次選択信号ｂの値の１と、領域信号ｄの値の１が入力され、論理回路５から出力される信号の値が１になり、この信号が第２群メモリＭ２の端子ＣＳ２ に入力され、第２群メモリＭ２が選択される。第１群メモリＭ１にはデータの上位の１語分が格納され、第２群メモリＭ２には上位の１語分が格納されている番地と同一番地を有する番地に下位の１語部が格納されているので、アクセスの順序が正しく行われる。
【００２７】
Ｂ種制御演算手段が制御演算部１の制御演算手段として使用されている場合には、制御演算手段１は、ＦＣコード信号ｇとして信号値の１を出力し、１番目のサイクルＴ１において偶数番地を出力する。排他的論理和１１には、ＦＣコード信号ｇの値の１が入力され、偶数番地の最下位ビットの０が入力される結果、排他的論理和１１は２次選択信号ｂの値を１にする。また、制御演算部１から出力されている番地が第１群メモリＭ１と第２群メモリＭ２の領域を指定している場合には領域信号ｄの値が１になるので、２次選択信号ｂの値の１と領域信号ｄの値の１を入力された論理回路５の出力が１になり、第２群メモリＭ２が選択される。２番目のサイクルＴ２に入ると、制御演算部１は、偶数番地に続く奇数番地を出力する。この結果選択信号ａのみが０から１に変化し、２次選択信号ｂが０になり、領域信号ｄの値の１と２次選択信号ｂの値の０とが論理回路４に入力され、論理回路４の出力信号の値が１になって第１群メモリＭ１を選択する。Ｂ種の制御演算手段は、偶数番地でアクセスされる領域のデータを一つのデータの下位部分、この偶数番地に続く番地の奇数番地の領域のデータを上位部分として扱うので、第１群メモリＭ１と第２群メモリＭ２とが逆の順序でアクセスされることによって、データの上位の１語分が格納されている第１群メモリＭ１が上位のデータを格納するメモリ、データの下位の１語分が格納されている第２群メモリＭ２が下位のデータを格納するメモリとして扱われ正しい処理が行われる。
【００２８】
図２の（ａ） にＡ種の制御演算手段を制御演算部として使用する第１制御演算装置ＣＵＡ とＢ種の制御演算手段を制御演算部として使用する第２制御演算装置ＣＵＢ を有するシステムの例を示す。第１群メモリＭ１と第２群メモリＭ２とは、共通のアドレスバスと共通のデータバスからなる信号母線ＳＢＣ に接続され、第１制御演算装置ＣＵＡ はアドレスバスとデータバスからなる信号母線ＳＢＡ を経由し、バスインターフェースＢＩＡ を介して第１群メモリＭ１と第２群メモリＭ２にアクセスすることができる。また、第２制御演算装置ＣＵＢ はアドレスバスとデータバスからなる信号母線ＳＢＢ を経由し、バスインターフェースＢＩＢ を介して第１群メモリＭ１と第２群メモリＭ２にアクセスすることができる。
【００２９】
図２の（ｂ） は、第１制御演算装置ＣＵＡ と第２群制御演算装置ＣＵＢ が同一の第１群メモリＭ１と第２群メモリＭ２の内容を重複して参照する場合を示した記憶領域の図である。第１制御演算装置ＣＵＡ が第１群メモリＭ１と第２群メモリＭ２の内容を参照する場合は、第１制御演算装置ＣＵＡ は、ＦＣコードの０を信号母線ＳＢＡ，ＳＢＣ を経由して送信し、第１群メモリＭ１、第２群メモリＭ２の順序にアクセスすることによって正しくデータを参照することができる。第２制御演算装置ＣＵＢ は、ＦＣコードの１を信号母線ＳＢＢ，ＳＢＣ を経由して送信し、第２群メモリＭ２、第１群メモリＭ１の順序にアクセスすることによって正しくデータが参照できる。第１制御演算装置ＣＵＡ と第２制御演算装置ＣＵＢ とが同時に同一のメモリをアクセスすることを禁止する方法については、本発明の範囲外であるので説明を省略する。
【００３０】
第１制御演算装置ＣＵＡ が使用するプログラムと第２制御演算装置ＣＵＢ が使用するプログラムとが同一形式の命令語であるならば、第１群メモリＭ１と第２群メモリＭ２とに、この共通に使用可能なプログラムを格納しておき、必要に応じてそれぞれの制御演算装置から読み出し、それぞれの制御演算装置において実行することができる。
（実施例２）
図３に、本発明の方法を適用した他の実施例の装置Ａ３の、データ保有媒体としての入出力回路と、制御演算手段としての制御演算部との関係を表したブロック図を示す。装置Ａ３は、制御演算部１、第１群データ保有媒体としての第１群入出力ＩＯ１ 、第２群データ保有媒体としての第２群入出力回路ＩＯ２ 、デコード回路３、論理回路４、論理回路５、排他的論理和１１からなり、ＡＢはアドレスバス、ＤＢはデータバスであって、装置Ａ３を構成する要素の内、図１に示した装置Ａ２の構成要素と同一の符号を付加されたものは、装置Ａ２の構成要素と同一の機能を有するものであり、同一の符号を付加されたものについての説明は省略する。選択信号ａは、図６に示した構成と同一の番地信号の最小ビットＡ０を使用し、デコード回路３の入力端子には、番地信号の最上位ビットと最上位ビットの次のビットの信号が入力される。
【００３１】
第１群入出力回路ＩＯ１ は、入力バッファＩＯ１１と出力バッファＩＯ１２を備え、外部の装置Ｂから２語からなる一つのデータを受信した場合には、上位の１語分に相当するデータを入力し、入力バッファＩＯ１１に格納し、外部の装置Ｂに送信される２語からなる一つのデータは、データバスＤＢを経由して上位の１語分が出力バッファＩＯ１２に格納され、格納されたデータが外部装置Ｂに送信される。また、第２群入出力回路ＩＯ２ は、入力バッファＩＯ２１と出力バッファＩＯ２２を備え、外部の装置Ｂから２語からなる一つのデータを受信した場合には、下位の１語分に相当するデータを入力し、入力バッファＩＯ２１に格納し、外部の装置Ｂに送信される２語からなる一つのデータは、データバスＤＢを経由して下位の１語分が出力バッファＩＯ２２に格納され、格納されたデータが外部装置Ｂに送信される。
【００３２】
第１群入出力回路ＩＯ１ の入力バッファＩＯ１１と出力バッファＩＯ１２とは、第１群入出力回路ＩＯ１ の端子ＣＳ１ への信号が１になると、入力バッファＩＯ１１は、内容をデータバスＤＢに出力する準備の状態となり、出力バッファＩＯ１２は、データバスＤＢからのデータを入力する準備の状態となる。また、第２群入出力回路ＩＯ２ の入力バッファＩＯ２１と出力バッファＩＯ２２とは、第２群入出力回路ＩＯ１ の端子ＣＳ２ への信号が１になると、入力バッファＩＯ２１は、内容をデータバスＤＢに出力する準備の状態となり、出力バッファＩＯ２２は、データバスＤＢからのデータを入力する準備の状態となる。制御演算部１から、制御演算部１へのデータの読み込みの時点を与える信号ｅの値が能動を示す値の０になると、入力バッファＩＯ１１，ＩＯ２１ のうちの準備の状態にある方の内容がデータバスＤＢに出力される。また、制御演算部１から、制御演算部１へのデータの書き込みの時点を与える信号ｆの値が能動を示す値の０になると、出力バッファＩＯ１２，ＩＯ２２ のうちの準備の状態にある方の出力バッファにデータバスＤＢ上のデータが入力される。
【００３３】
制御演算部１にＡ種の制御演算手段が採用されていて、装置Ｂからのデータを入力する場合には、図１の（ｂ） によって説明した手順に従って、ＦＣコードｇの値を０にし、偶数番地を出力して第１入出力回路ＩＯ１ をアクセスし、ついで、この偶数番地に続く奇数番地を出力して第２入出力回路ＩＯ２ をアクセスする。また、制御演算部１にＢ種の制御演算手段が採用されていて、装置Ｂからのデータを入力する場合には、図１の（ｂ） によって説明した手順に従って、ＦＣコードｇの値を１にし、偶数番地を出力して第２入出力回路ＩＯ２ をアクセスし、ついで、この偶数番地に続く奇数番地を出力して第１入出力回路ＩＯ１ をアクセスする。
【００３４】
データを出力する場合の動作も、データ入力時のタイミング信号として使用される読み込みタイミング信号ｅに代わる、書き込み信号ｆを使用する以外は、データ入力の場合と同様にして処理されるので、説明を省略する。
【００３５】
【発明の効果】
以上に説明したとおり、本発明は、個々のデータまたは命令語について、このデータまたは命令語を構成する上位の部分を１語の単位として格納する第１群のデータ保有媒体と、下位の部分を１語の単位として格納する第２群のデータ保有媒体とを有し、１語を構成するビット数に等しい数の信号線からなるデータバスを経由して、所定の順序に従って第１群データ保有媒体と第２群データ保有媒体とを続けてアクセスすることによって一つのデータまたは命令語を形成する形式の制御演算手段を備えた装置におけるデータ保有媒体アクセス方法において、第１群データ保有媒体と第２群データ保有媒体のどちらをアクセスするかを決定する２値信号の選択信号と、第１群データ保有媒体と第２群データ保有媒体のアクセス順序に応じた２値信号のＦＣコード信号を排他的論理和の回路に入力する。そして、排他的論理和の出力信号によって、第１群データ保有媒体または第２群データ保有媒体をアクセスする条件を作る。
【００３６】
従って、ＦＣコードの信号を反転すると、排他的論理和回路から出力される第１群データ保有媒体と第２群データ保有媒体をアクセスする条件を与える信号値の、時系列的な変化の順序が入れ代わるので、ＦＣコード信号の値を制御演算手段の種類に応じた値にして出力させることにより、第１群データ保有媒体と第２群データ保有媒体のアクセス順序を変更する必要がある異種の制御演算手段の間で、同一の形式で構成された第１群データ保有媒体に設定された上位の領域と、第２群データ保有媒体に設定された下位の領域とを共用させることができる。
【００３７】
また、請求項２に記載の方法においては、第１群データ保有媒体は、データまたはプログラムの記憶手段である第１群のメモリであり、第２群データ保有媒体は、データまたはプログラムの記憶手段である第２群のメモリであるので、第１群メモリと第２群メモリのアクセス順序を変更する必要がある異種の制御演算手段について、ＦＣコードの信号の値を機種に適合した値にして出力させることにより、同一の形式で構成された第１群メモリに設定されたデータの上位の領域の内容と第２群メモリに設定されたデータの下位の領域の内容とを、上述の異種類の制御演算手段に共用させることができる。
【００３８】
さらに、請求項３に記載の方法においては、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファであり、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファであるので、第１群入出力回路と第２群入出力回路のアクセス順序を変更する必要がある異種の制御演算手段について、ＦＣコードの信号の値を機種に適合した値にして出力させることにより、同一の形式で構成された第１群入出力回路のバッファと第２群入出力回路のバッファとを、上述の異種類の制御演算手段に共用させることができる。
【図面の簡単な説明】
【図１】本発明の方法を適用した一実施例の装置の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群メモリと第２群データ保有媒体としての第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作の説明図
【図２】図１に示した装置をシステムに適用した例を示した図であり、（ａ） はシステムの系統図、（ｂ） は図２の（ａ） に示した第１制御演算装置が参照するデータの領域と、第２制御演算装置が参照するデータ領域の一例を示した図
【図３】本発明の方法を適用した他の実施例の装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群入出力回路と第２群データ保有媒体としての第２群入出力回路の関係を示したブロック図
【図４】従来の装置の一例の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群メモリと第２群データ保有媒体としての第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作を表したタイミングチャート
【図５】従来の装置の他の例の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群メモリと第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作を表したタイミングチャート
【図６】図４に示した装置における制御演算部とメモリの関係を詳細に示した説明図であり、（ａ） は制御演算部とメモリの間の接続図、（ｂ） はデコード回路の機能の説明図、（ｃ） は図６の（ａ） に示した接続における制御演算部から見た領域の説明図、（ｄ） は制御演算部から出力される番地とメモリの番地の関係を示した図
【符号の説明】
Ａ２ 装置
１ 制御演算部
Ｍ１ 第１群メモリ
Ｍ２ 第２群メモリ
３ デコード回路
４，５ 論理回路
１１ 排他的論理和回路
ａ 選択信号
ｂ ２次選択信号
ｄ 領域信号
ｅ 読み出しタイミング信号
ｆ 書き込みタイミング信号
【産業上の利用分野】
本発明は、制御演算手段を有する装置における、制御演算手段に実行されるプログラムや、制御演算手段に参照されるデータなどを格納するメモリや、入出力データを格納するバッファを有する入出力回路などの、データを保有する媒体のアクセス方法に関する。
【０００２】
【従来の技術】
図４は、従来の、制御演算手段とデータ保有媒体としてのメモリを有する装置の一例の、制御演算手段とメモリの関係を表したブロック図である。図において、Ａは装置であり、装置Ａは制御演算手段としての制御演算部１、第１群メモリＭ１、第２群メモリＭ２、デコード回路３、論理素子４、論理素子５を備える。なお、制御演算部１と制御演算部１に接続する他の部分の間で交信される信号は０か１に対応する２値信号であり、以下の説明においては２値信号を信号と略記する。
【０００３】
制御演算部１は、１マシーンサイクルの間に、１６本の信号線からなるデータバスＤＢ上のデータを、１６ビットを１語として入出力し、２マシーンサイクルで入出力される２語分のデータを、先に入出力するデータを上位の語（上位ワード）、後から入出力するデータを下位の語（下位ワード）とし、上位ワード下位ワードを合わせた３２ビットからなるデータを一つのデータとして処理をする形式の制御演算手段である。この形式の制御演算手段は、外部の信号線によって１回に伝送されるビット数の２倍のビット数のデータを単位として処理するので、データバスを構成する信号線数に対比して、広い領域にわたるデータを扱ったり高速の演算ができる。
【０００４】
第１群メモリＭ１は、１６ビットを１語として構成された上位ワードのデータが格納されたメモリであり、第２群メモリＭ２は、１６ビットを１語として構成された下位ワードのデータが格納されたメモリである。第１群メモリＭ１は端子ＣＳ１ への入力信号の値が１になり、かつ端子ＲＤへの入力信号の値が０になるとアドレスバスバスＡＢ上の信号によって指定された番地に格納されているデータをデータバスＤＢに出力し、ＣＳ１ への入力信号の値が１になり、かつ端子ＷＲへの入力信号の値が０になるとアドレスバスバスＡＢを経由して指定された番地に、データバスＤＢ上のデータを格納するメモリであり、第２群メモリＭ２は端子ＣＳ２ への入力信号の値が１になり、かつ端子ＲＤへの入力信号の値が０になるとアドレスバスバスＡＢ上の信号によって指定された番地に格納されているデータをデータバスＤＢに出力し、ＣＳ２ への入力信号の値が１になり、かつ端子ＷＲへの入力信号の値が０になるとアドレスバスバスＡＢを経由して指定された番地に、データバスＤＢ上のデータを格納するメモリである。ＡＢは制御演算部１から出力される番地を表す信号を伝送する信号母線であるアドレスバスであり、アドレスバスＡＢを構成する信号線の内の１本の信号線によって伝送される信号が第１群メモリＭ１を選択するか、第２群メモリＭ２を選択するかを決定する選択信号ａとして使用される。デコード回路３は、入力端子がアドレスバスＡＢの最上位ビットの信号線を最上位とする所定数の信号線に接続されており、入力端子に入力されるた信号をデコードした値の一つを、制御演算部１からみた記憶領域の範囲を限定する領域信号ｄとして出力する回路である。
【０００５】
図４の（ｂ） は、図４の（ａ） に示した、装置Ａにおいて、制御演算部１に第１群メモリＭ１と第２群メモリＭ２の内容が読み込まれる過程を示した、横軸を時間、縦軸を信号値とするタイミングチャートである。この過程を図によって説明する。制御演算部１がＡ種のＣＰＵ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を制御演算手段とする場合は、最初のマシーンサイクルＴ１（説明ではサイクルＴ１と略記する）において、選択信号ａの値が０になり、領域信号ｄの値が１になると、論理回路４の出力が１になって第１群メモリＭ１の素子選択端子ＣＳ１ への入力信号が１になり、第１群メモリＭ１の内容を出力する条件の一つが整う。この状態で制御演算部１の端子ＲＤから出力される、読み込みタイミング信号ｅ の値が０になると、アドレスバスＡＢを経由して制御演算部１から出力された番地を表す信号によって指定された、第１群メモリＭ１の番地の内容のデータ１ＭＤ がデータバスＤＢ（図４の（ａ） を参照）上に出力され、このデータが制御演算部１に上位ワードのデータとして読み込まれる。次いで、マシーンサイクルＴ２（下位の説明ではサイクルＴ２と略記する）において選択信号ａの値が１になり、領域信号ｄの値が１になると、論理回路５の出力が１になって第２群メモリＭ２の素子選択端子ＣＳ２ への入力信号が１になり、第１群メモリＭ２の内容を出力する条件の一つが整う。この状態で制御演算部１の端子ＲＤから出力される読み込みタイミング信号ｅ が０になると、アドレスバスＡＢを経由して制御演算部１から出力される番地を表す信号によって指定された、第２群メモリＭ２の番地の内容であるデータ２ＭＤ がデータバスＤＢ上に出力され、このデータバスＤＢ上のデータが下位ワードのデータとして制御演算部１に入力され、制御演算部１の内部においてデータ１ＭＤ を上位の１６ビット、データ２ＭＤ を下位の１６ビッドとする３２ビットの一つのデータとして扱う処理が行われる。即ち、Ａ種ＣＰＵ において処理される３２ビットのデータＡＤは、１番目のサイクルＴ１で読み込まれた１ワードのデータが上位、次のサイクルＴ２で読み込まれた１ワードのデータが下位とみなされて処理される。
【０００６】
制御演算部１から第１群メモリＭ１と第２群メモリＭ２とに３２ビットからなるデータを書き込む場合の動作も、データを書き込む時点を与える書き込みタイミング信号ｆ の値を能動の値である０にする点を除いては、制御演算部１にデータを読み込む動作と同様であり、３２ビットのデータＡＤを制御演算部１からメモリに書き込む場合には、１番目のサイクルＴ１でデータＡＤの上位ワードの１６ビットのデータを第１群メモリＭ１に書き込み、続く２番目のサイクルＴ２で、下位ワードの１６ビットのデータを第２群メモリＭ２に書き込む。
【０００７】
従って、Ａ種ＣＰＵ が制御演算手段として制御演算部１に採用されいる場合には、１番目のサイクルＴ１の間にアクセスされる第１群メモリＭ１の一つの番地には一つのデータの内の上位のデータの、２番目のサイクルＴ２の間にアクセスされる第２群メモリＭ２の番地には、下位のデータの領域を定めれば、上位、下位それぞれ１語の部分からなるデータの処理が正しく行われる。
【０００８】
装置Ａの制御演算部１の制御演算手段が実行する命令が、３２ビットで表現される番地を扱う命令を持ち、３２ビットを単位として構成され、連続した番地に格納された１６ビットづつ２語分のデータを読み出して一つの命令語の単位として実行する形式の制御演算手段の場合には、第１群メモリＭ１、第２群メモリＭ２とを読み出し専用の記憶手段で構成し、このメモリに制御演算部１の制御演算手段が実行する命令を連続した番地に格納し、プログラム記憶手段として使用する。この場合のプログラム格納用のメモリの接続は、図４の（ａ） に示した第１群メモリＭ１と第２群メモリＭ２とから、データ書き込みのタイミング信号ｆ を伝送する信号線を除いた接続に等しい接続であるので、図による説明を省略する。
【０００９】
市場では制御演算手段としては以上に説明したＡ種ＣＰＵ に属する制御演算手段のみではなく、Ａ種ＣＰＵ とは異なる種類のＢ種ＣＰＵ が供給されている。Ｂ種ＣＰＵ を搭載した制御演算部においては、制御演算部へのメモリからのデータの入出力の機構はＡ種ＣＰＵ と同一であるが、１番目のサイクルＴ１で読み書きする１ワードのデータ１ＭＤ を下位ワードとして扱い、次のサイクルＴ２で読み書きするデータを上位の１ワードのデータ２ＭＤ として扱う。
【００１０】
Ａ種ＣＰＵ とＢ種ＣＰＵ とは以上に述べた点以外にもそれぞれ異なる特徴点を有するので、制御演算部１はＡ種ＣＰＵ で構成する方が良い場合と、Ｂ種ＣＰＵ で構成する方が良い場合とがあるので、いきおいＡ種ＣＰＵ 用に作成されたプログラムとＢ種ＣＰＵ 用に作成されたプログラムを融通して使用することがプログラム開発上効率的である。ところが、一方の種類のＣＰＵ 用に開発されたプログラムを、他方の種類のＣＰＵ に実行されるためには、上位、下位に区分して１語単位で格納されたデータを保有するデータ保有媒体のアクセス順序を逆にしなければならないので、少なくともこのプログラム部分についてはプログラムを全て変更する必要があり、このことは両方の種類の制御演算手段でプログラムを融通して使用する上での大きい障害となっている。
【００１１】
図５に、Ａ種ＣＰＵ 用に作成されたプログラムをＢ種ＣＰＵ に転用できるようにした一例の装置Ａ２の、制御演算手段とメモリの関係を表したブロック図を示す。装置Ａ２は制御演算部１、第１群メモリＭ１、第２群メモリＭ２、デコード回路３、論理素子４、論理素子５、インバータ１２を備える。装置Ａ２が備える構成要素の内、図４の（ａ） に示した装置Ａが備える構成要素と同一の符号を付した構成要素は、装置Ａの構成要素と同一の機能を有する構成要素である。また、ａは選択信号、ｄは領域信号であり、図４に示した同符号の信号と同一の機能の信号である。インバータ１２は選択信号ａを入力されて、この信号を反転した２次選択信号ｂを出力する。
【００１２】
図５の（ｂ） に、図５の（ａ） に示した装置Ａ２における制御演算部１の制御演算手段を、前述のＢ種ＣＰＵ で構成した場合の第１群メモリＭ１、第２群メモリＭ２の間のデータの授受を、横軸を時間、縦軸を信号値をとして表したタイミングチャートで示す。図示のとおり先頭のサイクルＴ１において、選択信号ａの値が０になると、インバータ１２（図５の（ａ） を参照）は選択信号ａを反転して、２次選択信号ｂとして出力するので、２次選択信号ｂの値は１になる。このとき領域信号ｄが１になっていると、論理回路５（図５の（ａ） を参照）の出力が１となり第２群メモリＭ２に格納されているデータが出力される一つの条件が整う。メモリ読み出しの時点を与える信号ｅの値が０になると、第２群メモリＭ２の、アドレスバスＡＢで指定された番地のデータがデータバスＤＢに出力され、制御演算部１の制御演算手段はＢ種ＣＰＵ で構成されているので、制御演算部１は、このデータを下位ワードのデータとして入力する。２番目のサイクルＴ２において、領域信号ｄの値が１、選択信号ａが１になると、２次選択信号ｂが０になり論理回路４の出力が１になるので第１群メモリＭ１が選択される。この状態で読み込みタイミング信号ｅの値が０になると第１群メモリＭ１のアドレスバスＡＢで指定された番地のデータがデータバスＤＢに出力され、制御演算部１の制御演算手段はＢ種ＣＰＵ で構成されているので、制御演算部１は、このデータを上位ワードのデータとして入力する。即ち、Ｂ種ＣＰＵ を制御演算手段として採用した場合には、選択信号ａをインバータ１２によって反転することにより、制御演算部１は第１群メモリＭ１の内容を上位のデータ、第２群メモリの内容を下位のデータとして処理するので、プログラムを変更したり、メモリの内容を入れ換えることなく第１群メモリＭ１の内容と第２群メモリＭ２を使用することができる。
【００１３】
図６の（ａ） に、図５に示した領域信号ｄと、選択信号ａを生成する回路の一例の詳細部を示す。図において、１は制御演算部、３はデコード回路、ＡＢはアドレスバスであって、図５に示した同符号のものと同一のものである。Ｍは図５に示した第１群メモリＭ１および第２群メモリＭ２を代表するメモリである。
制御演算部の端子Ａ０〜Ａｍ＋２は、制御演算部１からＡ０を最下位ビットとする番地を出力する端子であり、アドレスバスＡＢは、端子Ａ０〜Ａｍ＋２に接続される。選択信号ａは端子Ａ０から出力される番地を表す信号（以下の説明では番地信号と略記する）の最下位のビットとする。デコード回路３の入力端子は、制御演算部１の番地信号の最上位のビットを出力する端子Ａｍ＋２と、最上位のビットの一つ下のビットを出力する端子Ａｍ＋１とに接続され、入力された信号をデコードし、Ｙ０〜Ｙ３の端子に出力する。
【００１４】
図６の（ｂ） にデコード回路３の入力信号と、出力信号の関係を示す。図に示すとおり、デコード回路３に入力される番地信号のビットＡｍ＋１とビットＡｍ＋２の組み合わせで生成される２進数に応じて、出力信号が１になる端子はそれぞれ、組み合わせた数が”００”の場合は端子Ｙ０、組み合わせた数が”０１”の場合は端子Ｙ１、組み合わせた数が”１０”の場合は端子Ｙ２、組み合わせた数が”１１”の場合は端子Ｙ３になる。端子Ｙ０〜端子Ｙ３から出力される信号の一つを図５の（ａ） に示した領域信号ｄとして使用すると、領域信号ｄが１になることがメモリを選択する一つの条件であるので、図６の（ｃ） に示すとおりに、制御演算部１から見たメモリの領域は、それぞれ端子Ｙ０から出力される信号を領域信号ｄとしてに採用すると、０番地〜（ｍ桁が１の２進数）となり、Ｙ１から出力される信号を領域信号ｄとしてに採用すると、（先頭の桁のみが１の（ｍ＋１）桁の２進数）〜（（先頭の桁のみが１の（ｍ＋１）桁の２進数）＋（ｍ桁が１の２進数））となり、以下、領域信号ｄに採用するデコード回路３の出力端子に応じて、先頭の桁のみが１の（ｍ＋１）桁の２進数で示される領域巾の、他の領域とは重複しない領域が指定される。
【００１５】
図６の（ｄ） は、領域信号ｄとして、デコード回路３の端子Ｙ０から出力される信号を採用し、選択信号ａとして図６の（ａ） に示したとおり番地信号の最小ビットＡ０を採用した場合の、制御演算部１から見た番地の一部を示した図である。番地信号の最小ビットＡ０が０、即ち偶数番地が出力される場合には、選択信号ａが０になるので、図５の（ａ） によって説明したとおり第１群メモリＭ１が選択され、奇数番地が出力される場合には、選択信号ａが１になるので第２群メモリＭ２が選択される。従って、０番地が出力されると第１群メモリＭ１の０番地のデータがアクセスされる条件ができ、１番地が出力されると第２群メモリＭ２の０番地のデータがアクセスされる条件ができ、２番地が出力されると第１群メモリＭ１の１番地のデータがアクセスされる条件ができ、３番地が出力されると第２群メモリＭ２の１番地のデータがアクセスされる条件ができ、それぞれ先にアクセスされる第１群メモリＭ１の内容が上位ワード、後からアクセスされる第２群メモリＭ２の内容が下位ワードとして入力または出力される。以下同様にして、偶数番地が出力されると第１群メモリＭ１の一つの番地がアクセスされる条件が整い、この偶数番地に続く奇数番地が出力されると、メモリ内の番地を指定する番地信号は、ビットＡ１以上を使用しているので第２群メモリＭ２の第１群メモリＭ１の一つの番地に等しい番地がアクセスされる。よって、第１群メモリＭ１には、一つの番地ごとに一つのデータの上位ワードを格納し、一つのデータの上位ワードが格納されている番地と等しい第２群メモリＭ２の番地に下位ワードを格納すると、正しくデータが読み書きされる。
【００１６】
【発明が解決しようとする課題】
前述したとおり、一つのデータを１語を単位とする上位のデータと１語を単位とする下位のデータの２つの部分に分け、上位のデータは第１群のデータ保有媒体に、下位のデータは第２群のデータ保有媒体に記憶させるようにし、時系列的に連続した順序でデータ保有媒体をアクセスすると、データバスの信号線数の２倍のビットからなるデータを一つのデータとして扱えるので、制御演算手段の処理能力を飛躍的に向上させることができる。一方、この様な処理をする制御演算手段には、上位データと下位データのアクセス順序が相反する２種類の制御演算手段が存在するので、一方の制御演算手段用に開発されたプログラムを他方の制御演算手段に実行させたい場合に、一方の制御演算手段用のプログラムやデータを格納したデータ保有媒体を選択する選択信号を反転させる回路としてのインバータを付加して対応する方法が行われている。この方法によれば、アクセス順序が異なる制御演算手段の間でデータを共用することが可能であり、プログラムを共用する道も開けるのであるが、同一のデータであっても、このデータをそれぞれの制御演算手段からアクセスが可能な選択信号を異にする別の記憶媒体に用意する必要がある。
【００１７】
以上の事情があることに鑑み、本発明は、制御演算手段からの一つのデータを上位と下位とに分けて格納するデータ保有媒体をアクセスする場合に、この同一の媒体を、異なるアクセス順序の制御演算手段でアクセスすることを可能とするデータ保有媒体アクセス方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前述の目的を達成するため、本発明によれば、個々のデータまたは命令語について、このデータまたは命令語を構成する上位の部分を１語の単位として格納する第１群のデータ保有媒体と、下位の部分を１語の単位として格納する第２群のデータ保有媒体とを有し、１語を構成するビット数に等しい数の信号線からなるデータバスを経由して、所定の順序に従って第１群データ保有媒体と第２群データ保有媒体とを続けてアクセスすることによって一つのデータまたは命令語を形成する形式の制御演算手段を備えた装置におけるデータ保有媒体アクセス方法において、第１群データ保有媒体と第２群データ保有媒体のどちらをアクセスするかを決定する２値信号の選択信号と、第１群データ保有媒体と第２群データ保有媒体のアクセス順序に応じた２値信号のＦＣコード信号を排他的論理和の回路の入力とし、排他的論理和の出力信号によって、第１群データ保有媒体または第２群データ保有媒体をアクセスする条件を作ることを特徴とする。
【００１９】
また、第１群データ保有媒体は、データまたはプログラムの記憶手段である第１群のメモリとし、第２群データ保有媒体は、データまたはプログラムの記憶手段である第２群のメモリとすると好適である。
さらに、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファとし、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファとすると好適である。
【００２０】
【作用】
排他的論理和から出力される信号は、排他的論理和から出力される信号であるから２値信号の０または１であり、この信号によって第１群データ保有媒体がアクセスされるか、第２群データ保有媒体がアクセスされるかが決まる。例えば所定のアクセス順序が、排他的論理和からの出力を０にして一方のデータ保有媒体をアクセスし、１にして他方のデータ保有媒体をアクセスする順序であったとする。この順序に制御するためには、排他的論理和の一方の入力であるＦＣコードを０にしておき、選択信号の値を０、次に１になるように制御すれば、排他的論理和の出力が０、次いで１の順序に出力され、第１群データ保有媒体と第２群データ保有媒体とが所定の順序でアクセスされる。次に排他的論理和の一方の入力であるＦＣコードを１にしておき、選択信号の値を０、次に１になるように制御すれば、排他的論理和の出力が１、次いで０の順序に出力され、第１群データ保有媒体と第２群データ保有媒体とが所定の順序と逆の順序でアクセスされる。
【００２１】
即ち、選択信号を０、次いで１の順序で出力する場合に、第１群データ保有媒体をデータまたは命令語の上位の部分のデータ保有媒体として扱い、第２群データ保有媒体をデータまたは命令語の下位の部分のデータ保有媒体として扱う形式の制御演算手段の場合は、ＦＣコードの値を０にして、選択信号の値を０、１の順序で出力すれば正しいデータまたは命令語が得られる。これとは逆に選択信号を０、次いで１の順序で出力する場合に、第１群データ保有媒体をデータまたは命令語の下位のデータ保有媒体として扱い、第２群のデータ保有媒体を上位のデータまたは命令語の保有媒体として扱う制御演算手段の場合は、ＦＣコードの値を１に、選択信号の値を０、１の順序で出力すれば、第１群データ保有媒体と第２群データ保有媒体のどちらかを選択する排他的論理和の出力の順序が１、０の順序になるのでデータ保有媒体のアクセス順序が入れ代わり正しいデータまたは命令語が得られる。
【００２２】
従って、ＦＣコードを制御演算手段の種類に応じた値にして出力すれば、制御演算手段の形式が変わっても、データ保有媒体に関するハードの変更をせずに同一のデータ保有媒体を使用することができる。
また、第１群データ保有媒体が、データまたはプログラムの記憶手段である第１群メモリによって、第２群データ保有媒体が、データまたはプログラムの記憶手段である第２群メモリによって構成されている場合には、第１群メモリと第２群メモリとに格納されているデータまたはプログラムが、互いにアクセス順序が異なる制御演算手段から正しい順序でアクセスされる。
【００２３】
さらに、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファであり、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファである場合には、第１群入出力回路の入出力回路のバッファに格納されるデータと第２群入出力回路のバッファに格納されるデータが互いにアクセス順序が異なる制御演算手段から正しい順序でアクセスされる。
【００２４】
【実施例】
（実施例１）
図１の（ａ） に、本発明の方法を適用した一実施例の装置Ａ２の、データ保有媒体としてのメモリと制御演算手段としての制御演算部との関係を表したブロック図を示す。装置Ａ２は、制御演算部１、第１群データ保有媒体としての第１群メモリＭ１、第２群データ保有媒体としての第２群メモリＭ２、デコード回路３、論理回路４、論理回路５、排他的論理和１１からなり、ＡＢはアドレスバス、ＤＢはデータバスであって、装置Ａ２を構成する要素の内、図４に示した装置Ａの構成要素と同一の符号を付加されたものは、装置Ａの構成要素と同一の機能を有するものであり、同一の符号を付加されたものについての説明は省略する。選択信号ａは、図６に示した構成と同一の番地信号の最小ビットＡ０を使用し、デコード回路３の入力端子には、番地信号の最上位ビットの信号と、最上位ビットの次のビットの信号を入力する。
【００２５】
図１の（ｂ） は、図１の（ａ） に示した装置Ａ２における制御演算部１から第１群メモリＭ１と第２群メモリＭ２をアクセスする動作を表した説明図である。図１の（ｂ） により、図１の（ａ） を参照して、制御演算部１のメモリをアクセス動作を説明する。Ａ種の制御演算手段は、偶数番地を出力してこの番地に対応するデータ領域をアクセスし、続いてこの偶数番地に続く奇数番地を出力してこの番地に対応するデータ領域をアクセスすることによってメモリの２語分に相当するデータを一つのデータとして処理する形式の制御演算手段である。即ち、Ａ種制御演算手段が制御演算部１の制御演算手段として使用されていると、制御演算手段１は、メモリをアクセスする場合には、１番目のサイクルＴ１において、ＦＣコード信号ｇの値を０にし、偶数番地を出力する。この結果、排他的論理和１１には、ＦＣコード信号ｇの値の０と、選択信号ａとしての偶数番地の最下位桁の値の０が入力され、排他的論理和１１から出力される信号の２次選択信号ｂの値が０になる。また、制御演算部１が出力している番地が第１群メモリＭ１と第２群メモリＭ２の領域を指定している場合には，デコード回路３から出力される領域信号ｄの値が１になる。２次選択信号ｂの値の０と領域信号ｄの値の１が論理回路４に入力され、論理回路４の出力信号の値が１になり、この信号が第１群メモリＭ１の端子ＣＳ１ に入力され、第１群メモリＭ１がアクセスの対象として選択される。
【００２６】
次いで、偶数番地に続く奇数番地が出力されると選択信号ａが１になり、ＦＣコードｇの値は０のままに維持されるので２次選択信号ｂが１となり、またデコード回路３に入力される信号の値は、偶数番地に続く奇数番地が制御演算部から出力されても、番地の最下位ビットである選択信号ａの値が１から０に変化するのみであり、下位から２番目以上の番地信号を番地信号として入力する第１群メモリＭ１と第２群メモリＭ２に入力される番地信号（図６の（ａ） を参照）は変化せずデコード回路３への入力信号の値も変化しない。従って、論理回路５に２次選択信号ｂの値の１と、領域信号ｄの値の１が入力され、論理回路５から出力される信号の値が１になり、この信号が第２群メモリＭ２の端子ＣＳ２ に入力され、第２群メモリＭ２が選択される。第１群メモリＭ１にはデータの上位の１語分が格納され、第２群メモリＭ２には上位の１語分が格納されている番地と同一番地を有する番地に下位の１語部が格納されているので、アクセスの順序が正しく行われる。
【００２７】
Ｂ種制御演算手段が制御演算部１の制御演算手段として使用されている場合には、制御演算手段１は、ＦＣコード信号ｇとして信号値の１を出力し、１番目のサイクルＴ１において偶数番地を出力する。排他的論理和１１には、ＦＣコード信号ｇの値の１が入力され、偶数番地の最下位ビットの０が入力される結果、排他的論理和１１は２次選択信号ｂの値を１にする。また、制御演算部１から出力されている番地が第１群メモリＭ１と第２群メモリＭ２の領域を指定している場合には領域信号ｄの値が１になるので、２次選択信号ｂの値の１と領域信号ｄの値の１を入力された論理回路５の出力が１になり、第２群メモリＭ２が選択される。２番目のサイクルＴ２に入ると、制御演算部１は、偶数番地に続く奇数番地を出力する。この結果選択信号ａのみが０から１に変化し、２次選択信号ｂが０になり、領域信号ｄの値の１と２次選択信号ｂの値の０とが論理回路４に入力され、論理回路４の出力信号の値が１になって第１群メモリＭ１を選択する。Ｂ種の制御演算手段は、偶数番地でアクセスされる領域のデータを一つのデータの下位部分、この偶数番地に続く番地の奇数番地の領域のデータを上位部分として扱うので、第１群メモリＭ１と第２群メモリＭ２とが逆の順序でアクセスされることによって、データの上位の１語分が格納されている第１群メモリＭ１が上位のデータを格納するメモリ、データの下位の１語分が格納されている第２群メモリＭ２が下位のデータを格納するメモリとして扱われ正しい処理が行われる。
【００２８】
図２の（ａ） にＡ種の制御演算手段を制御演算部として使用する第１制御演算装置ＣＵＡ とＢ種の制御演算手段を制御演算部として使用する第２制御演算装置ＣＵＢ を有するシステムの例を示す。第１群メモリＭ１と第２群メモリＭ２とは、共通のアドレスバスと共通のデータバスからなる信号母線ＳＢＣ に接続され、第１制御演算装置ＣＵＡ はアドレスバスとデータバスからなる信号母線ＳＢＡ を経由し、バスインターフェースＢＩＡ を介して第１群メモリＭ１と第２群メモリＭ２にアクセスすることができる。また、第２制御演算装置ＣＵＢ はアドレスバスとデータバスからなる信号母線ＳＢＢ を経由し、バスインターフェースＢＩＢ を介して第１群メモリＭ１と第２群メモリＭ２にアクセスすることができる。
【００２９】
図２の（ｂ） は、第１制御演算装置ＣＵＡ と第２群制御演算装置ＣＵＢ が同一の第１群メモリＭ１と第２群メモリＭ２の内容を重複して参照する場合を示した記憶領域の図である。第１制御演算装置ＣＵＡ が第１群メモリＭ１と第２群メモリＭ２の内容を参照する場合は、第１制御演算装置ＣＵＡ は、ＦＣコードの０を信号母線ＳＢＡ，ＳＢＣ を経由して送信し、第１群メモリＭ１、第２群メモリＭ２の順序にアクセスすることによって正しくデータを参照することができる。第２制御演算装置ＣＵＢ は、ＦＣコードの１を信号母線ＳＢＢ，ＳＢＣ を経由して送信し、第２群メモリＭ２、第１群メモリＭ１の順序にアクセスすることによって正しくデータが参照できる。第１制御演算装置ＣＵＡ と第２制御演算装置ＣＵＢ とが同時に同一のメモリをアクセスすることを禁止する方法については、本発明の範囲外であるので説明を省略する。
【００３０】
第１制御演算装置ＣＵＡ が使用するプログラムと第２制御演算装置ＣＵＢ が使用するプログラムとが同一形式の命令語であるならば、第１群メモリＭ１と第２群メモリＭ２とに、この共通に使用可能なプログラムを格納しておき、必要に応じてそれぞれの制御演算装置から読み出し、それぞれの制御演算装置において実行することができる。
（実施例２）
図３に、本発明の方法を適用した他の実施例の装置Ａ３の、データ保有媒体としての入出力回路と、制御演算手段としての制御演算部との関係を表したブロック図を示す。装置Ａ３は、制御演算部１、第１群データ保有媒体としての第１群入出力ＩＯ１ 、第２群データ保有媒体としての第２群入出力回路ＩＯ２ 、デコード回路３、論理回路４、論理回路５、排他的論理和１１からなり、ＡＢはアドレスバス、ＤＢはデータバスであって、装置Ａ３を構成する要素の内、図１に示した装置Ａ２の構成要素と同一の符号を付加されたものは、装置Ａ２の構成要素と同一の機能を有するものであり、同一の符号を付加されたものについての説明は省略する。選択信号ａは、図６に示した構成と同一の番地信号の最小ビットＡ０を使用し、デコード回路３の入力端子には、番地信号の最上位ビットと最上位ビットの次のビットの信号が入力される。
【００３１】
第１群入出力回路ＩＯ１ は、入力バッファＩＯ１１と出力バッファＩＯ１２を備え、外部の装置Ｂから２語からなる一つのデータを受信した場合には、上位の１語分に相当するデータを入力し、入力バッファＩＯ１１に格納し、外部の装置Ｂに送信される２語からなる一つのデータは、データバスＤＢを経由して上位の１語分が出力バッファＩＯ１２に格納され、格納されたデータが外部装置Ｂに送信される。また、第２群入出力回路ＩＯ２ は、入力バッファＩＯ２１と出力バッファＩＯ２２を備え、外部の装置Ｂから２語からなる一つのデータを受信した場合には、下位の１語分に相当するデータを入力し、入力バッファＩＯ２１に格納し、外部の装置Ｂに送信される２語からなる一つのデータは、データバスＤＢを経由して下位の１語分が出力バッファＩＯ２２に格納され、格納されたデータが外部装置Ｂに送信される。
【００３２】
第１群入出力回路ＩＯ１ の入力バッファＩＯ１１と出力バッファＩＯ１２とは、第１群入出力回路ＩＯ１ の端子ＣＳ１ への信号が１になると、入力バッファＩＯ１１は、内容をデータバスＤＢに出力する準備の状態となり、出力バッファＩＯ１２は、データバスＤＢからのデータを入力する準備の状態となる。また、第２群入出力回路ＩＯ２ の入力バッファＩＯ２１と出力バッファＩＯ２２とは、第２群入出力回路ＩＯ１ の端子ＣＳ２ への信号が１になると、入力バッファＩＯ２１は、内容をデータバスＤＢに出力する準備の状態となり、出力バッファＩＯ２２は、データバスＤＢからのデータを入力する準備の状態となる。制御演算部１から、制御演算部１へのデータの読み込みの時点を与える信号ｅの値が能動を示す値の０になると、入力バッファＩＯ１１，ＩＯ２１ のうちの準備の状態にある方の内容がデータバスＤＢに出力される。また、制御演算部１から、制御演算部１へのデータの書き込みの時点を与える信号ｆの値が能動を示す値の０になると、出力バッファＩＯ１２，ＩＯ２２ のうちの準備の状態にある方の出力バッファにデータバスＤＢ上のデータが入力される。
【００３３】
制御演算部１にＡ種の制御演算手段が採用されていて、装置Ｂからのデータを入力する場合には、図１の（ｂ） によって説明した手順に従って、ＦＣコードｇの値を０にし、偶数番地を出力して第１入出力回路ＩＯ１ をアクセスし、ついで、この偶数番地に続く奇数番地を出力して第２入出力回路ＩＯ２ をアクセスする。また、制御演算部１にＢ種の制御演算手段が採用されていて、装置Ｂからのデータを入力する場合には、図１の（ｂ） によって説明した手順に従って、ＦＣコードｇの値を１にし、偶数番地を出力して第２入出力回路ＩＯ２ をアクセスし、ついで、この偶数番地に続く奇数番地を出力して第１入出力回路ＩＯ１ をアクセスする。
【００３４】
データを出力する場合の動作も、データ入力時のタイミング信号として使用される読み込みタイミング信号ｅに代わる、書き込み信号ｆを使用する以外は、データ入力の場合と同様にして処理されるので、説明を省略する。
【００３５】
【発明の効果】
以上に説明したとおり、本発明は、個々のデータまたは命令語について、このデータまたは命令語を構成する上位の部分を１語の単位として格納する第１群のデータ保有媒体と、下位の部分を１語の単位として格納する第２群のデータ保有媒体とを有し、１語を構成するビット数に等しい数の信号線からなるデータバスを経由して、所定の順序に従って第１群データ保有媒体と第２群データ保有媒体とを続けてアクセスすることによって一つのデータまたは命令語を形成する形式の制御演算手段を備えた装置におけるデータ保有媒体アクセス方法において、第１群データ保有媒体と第２群データ保有媒体のどちらをアクセスするかを決定する２値信号の選択信号と、第１群データ保有媒体と第２群データ保有媒体のアクセス順序に応じた２値信号のＦＣコード信号を排他的論理和の回路に入力する。そして、排他的論理和の出力信号によって、第１群データ保有媒体または第２群データ保有媒体をアクセスする条件を作る。
【００３６】
従って、ＦＣコードの信号を反転すると、排他的論理和回路から出力される第１群データ保有媒体と第２群データ保有媒体をアクセスする条件を与える信号値の、時系列的な変化の順序が入れ代わるので、ＦＣコード信号の値を制御演算手段の種類に応じた値にして出力させることにより、第１群データ保有媒体と第２群データ保有媒体のアクセス順序を変更する必要がある異種の制御演算手段の間で、同一の形式で構成された第１群データ保有媒体に設定された上位の領域と、第２群データ保有媒体に設定された下位の領域とを共用させることができる。
【００３７】
また、請求項２に記載の方法においては、第１群データ保有媒体は、データまたはプログラムの記憶手段である第１群のメモリであり、第２群データ保有媒体は、データまたはプログラムの記憶手段である第２群のメモリであるので、第１群メモリと第２群メモリのアクセス順序を変更する必要がある異種の制御演算手段について、ＦＣコードの信号の値を機種に適合した値にして出力させることにより、同一の形式で構成された第１群メモリに設定されたデータの上位の領域の内容と第２群メモリに設定されたデータの下位の領域の内容とを、上述の異種類の制御演算手段に共用させることができる。
【００３８】
さらに、請求項３に記載の方法においては、第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファであり、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファであるので、第１群入出力回路と第２群入出力回路のアクセス順序を変更する必要がある異種の制御演算手段について、ＦＣコードの信号の値を機種に適合した値にして出力させることにより、同一の形式で構成された第１群入出力回路のバッファと第２群入出力回路のバッファとを、上述の異種類の制御演算手段に共用させることができる。
【図面の簡単な説明】
【図１】本発明の方法を適用した一実施例の装置の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群メモリと第２群データ保有媒体としての第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作の説明図
【図２】図１に示した装置をシステムに適用した例を示した図であり、（ａ） はシステムの系統図、（ｂ） は図２の（ａ） に示した第１制御演算装置が参照するデータの領域と、第２制御演算装置が参照するデータ領域の一例を示した図
【図３】本発明の方法を適用した他の実施例の装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群入出力回路と第２群データ保有媒体としての第２群入出力回路の関係を示したブロック図
【図４】従来の装置の一例の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群データ保有媒体としての第１群メモリと第２群データ保有媒体としての第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作を表したタイミングチャート
【図５】従来の装置の他の例の説明図であり、（ａ） は装置の制御演算手段としての制御演算部と第１群メモリと第２群メモリの関係を示したブロック図、（ｂ） は図１の（ａ） に示した装置における制御演算部から第１群メモリと第２群メモリをアクセスする動作を表したタイミングチャート
【図６】図４に示した装置における制御演算部とメモリの関係を詳細に示した説明図であり、（ａ） は制御演算部とメモリの間の接続図、（ｂ） はデコード回路の機能の説明図、（ｃ） は図６の（ａ） に示した接続における制御演算部から見た領域の説明図、（ｄ） は制御演算部から出力される番地とメモリの番地の関係を示した図
【符号の説明】
Ａ２ 装置
１ 制御演算部
Ｍ１ 第１群メモリ
Ｍ２ 第２群メモリ
３ デコード回路
４，５ 論理回路
１１ 排他的論理和回路
ａ 選択信号
ｂ ２次選択信号
ｄ 領域信号
ｅ 読み出しタイミング信号
ｆ 書き込みタイミング信号
Claims (3)
- 個々のデータまたは命令語について、このデータまたは命令語を構成する上位の部分を１語の単位として格納する第１群のデータ保有媒体と、下位の部分を１語の単位として格納する第２群のデータ保有媒体とを有し、１語を構成するビット数に等しい数の信号線からなるデータバスを経由して、所定の順序に従って第１群データ保有媒体と第２群データ保有媒体とを続けてアクセスすることによって一つのデータまたは命令語を形成する形式の制御演算手段を備えた装置におけるデータ保有媒体アクセス方法において、
第１群データ保有媒体と第２群データ保有媒体のどちらをアクセスするかを決定する２値信号の選択信号と、第１群データ保有媒体と第２群データ保有媒体のアクセス順序に応じた２値信号のＦＣコード信号を排他的論理和の回路の入力とし、排他的論理和の出力信号によって、第１群データ保有媒体または第２群データ保有媒体をアクセスする条件を作ることを特徴とするデータ保有媒体アクセス方法。 - 請求項１に記載のデータ保有媒体アクセス方法において、
第１群データ保有媒体は、データまたはプログラムの記憶手段である第１群のメモリであり、第２群データ保有媒体は、データまたはプログラムの記憶手段である第２群のメモリであることを特徴とするデータ保有媒体アクセス方法。 - 請求項１に記載のデータ保有媒体アクセス方法において、
第１群データ保有媒体は、データを入出力する第１群の入出力回路のバッファであり、第２群データ保有媒体は、データを入出力する第２群の入出力回路のバッファであることを特徴とするデータ保有媒体アクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18239395A JP3598592B2 (ja) | 1995-07-19 | 1995-07-19 | データ保有媒体アクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18239395A JP3598592B2 (ja) | 1995-07-19 | 1995-07-19 | データ保有媒体アクセス方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0934683A JPH0934683A (ja) | 1997-02-07 |
| JP3598592B2 true JP3598592B2 (ja) | 2004-12-08 |
Family
ID=16117542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18239395A Expired - Fee Related JP3598592B2 (ja) | 1995-07-19 | 1995-07-19 | データ保有媒体アクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3598592B2 (ja) |
-
1995
- 1995-07-19 JP JP18239395A patent/JP3598592B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0934683A (ja) | 1997-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100533296B1 (ko) | 리드/모디파이/라이트 유닛을 갖는 시스템 | |
| EP0083209A2 (en) | A microcomputer for processing instructions of different types | |
| JPH0346850B2 (ja) | ||
| JP3710262B2 (ja) | コプロセッサを使用するための電子回路及び方法 | |
| JP4574994B2 (ja) | メモリ外付けマイコン | |
| JP3598592B2 (ja) | データ保有媒体アクセス方法 | |
| JPS6113629B2 (ja) | ||
| JPH11353225A (ja) | 逐次実行型でグレイ・コード体系のアドレッシングを行うタイプのプロセッサがアクセスするメモリ、及びメモリにコード／データを格納する方法 | |
| JPH10161871A (ja) | プロセッサ | |
| US6230238B1 (en) | Method and apparatus for accessing misaligned data from memory in an efficient manner | |
| US6584514B1 (en) | Apparatus and method for address modification in a direct memory access controller | |
| EP0136699B1 (en) | Programmable controller | |
| JP2000029790A (ja) | データセキュリティシステム | |
| JPS61235969A (ja) | メモリ装置 | |
| JP3737144B2 (ja) | 割り込み要求回路および割り込み要求の処理方法 | |
| JPS6330658B2 (ja) | ||
| JPS642177Y2 (ja) | ||
| JP2004246678A (ja) | データ記憶処理装置およびこれを備えたデータ記憶装置 | |
| JPS5833764A (ja) | 時間監視方式 | |
| JPS6121541A (ja) | 記憶回路 | |
| JP2000163315A (ja) | メモリ制御システム | |
| JPS63208142A (ja) | 情報処理装置 | |
| JPH0652039A (ja) | データ転送方式 | |
| JPS63244247A (ja) | バツフアメモリ制御装置 | |
| JPH03150647A (ja) | 入出力装置の高速アクセス装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040824 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040906 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070924 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080924 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |