JP3598408B2 - 集積回路パッケージ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は集積回路パッケージに関し、更に詳しくは集積回路等を超高速動作を実現すべくパッケージに実装した集積回路の実装構造に関する。
今日、例えば幹線系の光通信システムでは１０Ｇｂ／ｓのシステムが商用化されつつあるが、伝送路速度の需要は更に高まっており、各所でポスト１０Ｇｂ／ｓシステムの研究・開発が精力的に行われている。ポスト１０Ｇｂ／ｓのシステムとしては、４０Ｇｂ／ｓ，５０Ｇｂ／ｓ等が考えられるが、このような超広帯域特性は従来の実装技術では実現できないため、新たな実装技術の開発が必要となる。
【０００２】
【従来の技術】
図１３は従来技術を説明する図で、図１３（Ａ）は１０Ｇｂ／ｓの広帯域通信を実現した光受信装置（集積回路パッケージ）の平面図、図１３（Ｂ）はそのｃ−ｃ断面図を示す。
図において、２００はパッケージ構造の光受信装置、１はパッケージの一部を成すベース金属、２はセラミック等よりなる支持基板、１１はｐｉｎホトダイオード等の受光素子、１２は光電気変換信号を高速処理するベアチップ集積回路（ＩＣ又はＬＳＩ）である。
【０００３】
ベアチップＩＣ１２は、その下面がベース金属１にダイボンディングされると共に、その上面には給電・バイアス用の電極及び信号用の電極が形成されている。一方、支持基板２の上面には出力信号をパッケージ外部に取り出すための導体パターンが設けられている。このベアチップＩＣ１２の上に受光素子１１をバンプを介してフリップチップ実装し、かつベアチップＩＣ１２の出力信号を支持基板２の導体パターンにワイヤボンディングすることで、１０Ｇｂ／ｓの広帯域通信を実現している。
【０００４】
【発明が解決しようとする課題】
しかし、上記の如くベアチップＩＣ１２の出力信号をワイヤボンディングにより取り出すと、１０ＧＨＺ 程度の周波数領域ではあまり問題はないが、５０ＧＨＺ 程度の超広帯域を要求される場合は、ワイヤのインダクタンスや、ボンディング用パッド（電極）の容量等が問題となり、安定な超高速動作は得られない。
【０００５】
本発明の目的は、簡単な構成で超高速動作を実現できる集積回路パッケージを提供することにある。
【０００６】
【課題を解決するための手段】
上記の課題は例えば図１（Ａ）の構成により解決される。即ち、本発明（１）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部８と、その上面にバイアス用の導体パターン６ｂ 及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターン６ｓ を備える支持基板２と、前記支持基板上の導体パターン６ｂ ，６ｓ にバンプを介してフリップチップ実装されたベアチップ集積回路１２と、前記溝部に対応する前記ベアチップ集積回路の下面にバンプを介してフリップチップ実装された受光素子１１ａ ／１１ｂ とを備えるものである。
【０００７】
本発明（１）によれば、ベアチップ集積回路１２の信号用電極を支持基板２のコプレナー（ｃｏ−ｐｌａｎａｒ ）型又は背面に接地導体（ベース金属１でも良い）を有するマイクロストリップ型の導体パターン６ｓ にバンプを介してフリップチップ実装するので、電極サイズ（即ち、電極容量）を小さくできると共に、所望の超広帯域（５０ＧＨＺ 程度）に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【０００８】
また上記の課題は例えば図１（Ｂ）の構成により解決される。即ち、本発明（２）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターン６ｓ を備える支持基板２と、前記ベース金属により背面を支持され、かつその上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路１２と、前記ベアチップ集積回路の電極にバンプを介してフリップチップ実装された受光素子１１ａ ／１１ｂ と、前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極とにバンプを介してフリップチップ実装された信号用の接続基板１６であって、コプレナー型導体パターンを有するもの、とを備えるものである。
【０００９】
本発明（２）によれば、ベアチップ集積回路１２はベース金属１により背面を支持されるので、高い放熱効果が得られ、集積規模又は取り扱う信号パワーを増大出来る。また、ベアチップ集積回路上の信号用電極と支持基板上のコプレナー型導体パターン（コプレナー線路）との間に、コプレナー型導体パターン（コプレナー線路）を有する接続基板１６をバンプを介してフリップチップ実装するので、超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【００１０】
また上記の課題は例えば図１（Ａ）の構成により解決される。即ち、本発明（３）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部８と、その上面にバイアス用の導体パターン６ｂ 及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターン６ｓ を備える支持基板２と、一部に受光素子１１ｃ ／１１ｄ がモノリシック集積化され、かつ前記支持基板上の導体パターンにバンプを介してフリップチップ実装されたベアチップ集積回路１２とを備えるものである。
【００１１】
本発明（３）によれば、ベアチップ集積回路１２は平面（垂直）光入射型の受光素子１１ｃ 又は側面（端面）光入射型の受光素子１１ｄ をモノリシック集積しているので、集積回路のパッケージングが容易であると共に、ベアチップ集積回路１２の出力回路には超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【００１２】
また上記の課題は例えば図１（Ｂ）の構成により解決される。即ち、本発明（４）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターンを備える支持基板２と、前記ベース金属により背面を支持され、かつその一部にモノリシック集積化された受光素子１１ｃ ／１１ｄ と、その上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路１２と、前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極とにバンプを介してフリップチップ実装された信号用の接続基板１６であって、コプレナー型導体パターンを有するもの、とを備えるものである。
【００１３】
本発明（４）によれば、ベアチップ集積回路１２に高い放熱効果が得られると共に、集積回路のパッケージングが容易であり、かつベアチップ集積回路１２の出力回路には超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
好ましくは、本発明（５）においては、上記本発明（１）乃至（４）において、平面光入射型の受光素子１１ａ ／１１ｃ と、パッケージ側面からの入射光を前記受光素子の入射面に反射させる光反射手段とを備え、前記受光素子又は光反射手段は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１４】
従って、平面光入射型受光素子１１ａ ／１１ｃ の表面反射等による伝送劣化を有効に抑制できる。
また好ましくは、本発明（６）においては、上記本発明（１）乃至（４）において、平面光入射型受光素子１１ａ ／１１ｃ と、パッケージ側面より前記受光素子の入射面の近傍に延びる端面斜め研磨型の光ファイバとを備え、前記受光素子又は光ファイバは該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１５】
従って、平面光入射型受光素子１１ａ ／１１ｃ の表面反射等による伝送劣化を有効に抑制できる。
また好ましくは、本発明（７）においては、上記本発明（１）乃至（４）において、側面光入射型の受光素子１１ｂ ／１１ｄ を備え、前記受光素子は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１６】
従って、側面（端面）光入射型の受光素子１１b ／１１d の表面反射等による伝送劣化を有効に抑制できる。
【００１８】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１の実施の形態による集積回路パッケージの構成を示す図で、図２（Ａ）はその平面図、図２（Ｂ）は図２（Ａ）のｂ−ｂ断面図、図２（Ｃ）は図２（Ａ）のｃ−ｃ断面図である。
【００１９】
図において、１００は第１の実施の形態による集積回路パッケージ（光受信装置）、１はパッケージの外郭を成すベース金属、２は誘電体の支持基板、３は誘電体の端子板、４は給電・バイアス端子、５は信号・グランド端子、６ｂ は基板２上にプリントされた給電・バイアス用の導体パターン、６ｓ は基板２上にプリントされた出力信号用のコプレナー（ｃｏ−ｐｌａｎａｒ ）型導体パターン（コプレナー線路）、７はノイズサプレス用のマイクロチップコンデンサ、８は基板２に設けた後述の光学系素子を収容するための溝部、９は光反射手段の一例のプリズム、１１ａ はＧａＡｓ／ＩｎＰ等による平面（垂直）光入射型のｐｉｎホトダイオード（ＰＤ）、１２は、同じくＧａＡｓ／ＩｎＰ等からなり、光電変換信号の超高速処理を行うベアチップＩＣ（又はＬＳＩ）、２０は光ファイバモジュール、２１は光ファイバ、２２はファイバホルダ、２３は集光用のレンズである。
【００２０】
支持基板２の導体パターン６ｂ とパッケージの給電・バイアス端子４との間はマイクロチップコンデンサ７を介してワイヤボンディングにより接続される。
一方、ベアチップＩＣ１２の表面１２´｛図（２）Ｃの下面に相当｝には、受光素子用，給電・バイアス用及び出力信号用の各電極（Ａｌパッド等）が設けられている。また、受光素子１１ａの各電極にはＡｕやハンダによるバンプ（突起）がワイヤボンディング法やメッキ法等により設けられる。この受光素子１１ａの各バンプをハンダやフレキシブルなエポキシ樹脂等を主成分とする導電性接着剤を介してベアチップＩＣ１２の前記受光素子用の電極にフリップチップ実装する。また上記ベアチップＩＣ１２の給電・バイアス用及び出力信号用の各電極にも予めバンプが設けられており、これらを支持基板２の導体パターン６ｂ ，６Ｓ にハンダや導電性接着剤を介してフリップチップ実装する。
【００２１】
支持基板２のコプレナー線路６ｓ はＧＮＤラインと信号ラインとが同一平面に交互に並ぶ微細導体パターンから成り、該線路の特性インピーダンスは、ベアチップＩＣ１２の出力インピーダンス（及び次段の回路の入力インピーダンス）に整合するように、例えば５０Ωに選ばれる。従って、所望の超広帯域（５０ＧＨＺ 程度）に渡り、出力信号波形は劣化しない。
【００２２】
又は、図示しないが、上記支持基板２上のコプレナー線路６ｓ に代えて、背面のベース金属１又は支持基板２の背面に設けた導体を接地導体とするようなマイクロストリップ線路６ｓ を設ける。該線路の特性インピーダンスは、ベアチップＩＣ１２の出力インピーダンス（及び次段の回路の入力インピーダンス）に整合するように、例えば５０Ωに選ばれる。従って、所望の超広帯域（５０ＧＨＺ 程度）に渡り、出力信号波形は劣化しない。
【００２３】
なお、支持基板２の材質としては、これにフリップチップ実装するベアチップＩＣ１２と熱膨張係数が近いもので、かつ熱伝導率が良好なものとして、例えばセラミック、窒化アルミ等を使用する。
更に、溝部８に設けたプリズム９はパッケージ側面からの入射光を略真上にある受光素子１１ａ の入射面に向けて反射する。ところで、この種の光学系では、入射光を受光素子１１ａ の入射面に垂直に入射すると、該受光素子１１ａ の表面や背後のバンプ面等で反射された反射光が入射光と干渉して光の定在波を形成し、伝送劣化を生じさせる場合がある。受光素子１１ａ の表面に反射防止膜をコーティングする方法もあるが、十分な抑制は得られない。そこで、好ましくは、受光素子の入射面と入射光軸との関係を直角より６°〜８°程傾ける。
【００２４】
この実現方法には色々と考えられるが、例えばプリズム９の反射角を４５°より僅か（３〜４°程度）に大又は小とする。又はプリズム９の取り付け角を水平より僅かに傾ける。又は受光素子１１ａ の光入射面が水平より僅かに傾くように設ける。この為には、例えばＡｕバンプの量を調整して受光素子１１ａ をベアチップＩＣ１２に傾けてフリップチップ実装し、又はベアチップＩＣ１２を支持基板２に傾けて実装し、又は支持基板２そのものに傾斜を設ける等の方法が考えられる。
【００２５】
なお、上記プリズム９以外にも様々な形状・構造の光反射手段を用いることができる。また、ｐｉｎホトダイオード１１ａ 以外にも他の様々な受光素子を使用できる。
図３は第２の実施の形態による集積回路パッケージの構成を示す図で、図３（Ａ）はその平面図、図３（Ｂ）は図３（Ａ）のｂ−ｂ断面図、図３（Ｃ）は図３（Ａ）のｃ−ｃ断面図である。
【００２６】
図において、１００は第２の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２のプリズム９に代え、パッケージ側面より受光素子１１ａ の入射面近傍に延びる端面斜め研磨型の裸の光ファイバ２１ａ を備える点で上記第１の実施の形態とは異なる。従って、溝部８のスペースを小さくでき、光受信装置の全体を小型化できる。なお、溝部８の光ファイバ２１ａ を安定に固定支持するため、適当な支持部材（ガイド部材等）を溝部８に設けても良い。
【００２７】
この場合も、光ファイバ２１ａ の研磨角を４５°より僅かに大又は小とすること、又は光ファイバ２１ａ をその光軸の回りに僅かに回転させることにより、ファイバ端面からの反射光は受光素子１１ａ の光入射面の法線に対して僅かに斜めより入射することとなり、光入射面等による光の反射が有効に抑制される。又は、上記第１の実施の形態と同様にして、受光素子１１ａ の側を、その光入射面が水平より僅かにずれるように設けても良い。
【００２８】
図４は第３の実施の形態による集積回路パッケージの構成を示す図で、図４（Ａ）はその平面図、図４（Ｂ）は図４（Ａ）のｂ−ｂ断面図、図４（Ｃ）は図４（Ａ）のｃ−ｃ断面図である。
図において、１００は第３の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２の外付けの受光素子１１ａ に代え、ベアチップＩＣ１２内にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ を備える点で上記第１の実施の形態とは異なる。
【００２９】
この受光素子１１ｃ としては、ＧａＡｓやＩｎＰ等による比較的構造簡単（モノリシック集積容易）なホトコンダクタＰＣやＭＳＭ（メタル・セミコンダクタ・メタル）ホトダイオード等がある。ホトコンダクタＰＣは半導体基板に電極をオーミックコンタクトさせた構造を備え、入射光強度に応じて抵抗値が変化する。ＭＳＭホトダイオードは半導体基板にショットキー電極を接続した構造を備え、入射光強度に応じて光電流が変化する。なお、ベアチップＩＣ１２内にＧａＡｓやＩｎＰ等による上記ｐｉｎホトダイオード１１ａ をモノリシック集積化しても良い。いずれにしても、受光素子１１ｃ をベアチップＩＣ１２内にモノリシック集積化することで、より高速、高安定な動作がえられる。
【００３０】
図５は第４の実施の形態による集積回路パッケージの構成を示す図で、図５（Ａ）はその平面図、図５（Ｂ）は図５（Ａ）のｂ−ｂ断面図、図５（Ｃ）は図５（Ａ）のｃ−ｃ断面図である。
図において、１００は第４の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２の平面（垂直）光入射型の受光素子１１ａ に代え、側面（端面）光入射型の受光素子（ｐｉｎホトダイオード）１１ｂ を備える点で上記第１の実施の形態とは異なる。
【００３１】
パッケージ側面からの入射光は直接に受光素子１１ｂ の端面に結合される。この場合に、一般に、ｐｉｎホトダイオードのｉ層は薄いので、好ましくは、端面に集光用クラッド層（光導波路）を有するような導波路型受光素子１１ｂ を用いる。従って、溝部８のスペースを小さくでき、光受信装置の全体を小さくできる。またこの場合も、上記入射光の反射を有効に防止するために、好ましくは、受光素子１１ｂ をその光入射面が入射光軸に対して直角となる位置より僅かにずれるようにフリップチップ実装する。具体的には、受光素子１１ｂ を図示の如く僅かに回転させてフリップチップ実装する。
【００３２】
図６は第５の実施の形態による集積回路パッケージの構成を示す図で、図６（Ａ）はその平面図、図６（Ｂ）は図６（Ａ）のｂ−ｂ断面図、図６（Ｃ）は図６（Ａ）のｃ−ｃ断面図である。
図において、１００は第５の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図４のベアチップＩＣ１２にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ に代え、同じくモノリシック集積された側面（端面）光入射型の受光素子１１ｄ を備える点で上記第３の実施の形態とは異なる。従って、溝部８を設ける必要はなく、光受信装置の全体を小さく（薄く）できる。
【００３３】
この場合も、好ましくは、受光素子１１ｄ をその光入射端面がパッケージ側面からの入射光軸に対して直角となる位置より僅かにずれるようにモノリシック集積する。具体的には、受光素子１１ｄ を図示の如く僅かに回転させてモノリシック集積する。
図７は第６の実施の形態による集積回路パッケージの構成を示す図で、図７（Ａ）はその平面図、図７（Ｂ）は図７（Ａ）のｂ−ｂ断面図、図７（Ｃ）は図７（Ａ）のｃ−ｃ断面図である。
【００３４】
ここでは、ＧａＡｓ／ＩｎＰ等によるベアチップＩＣ１２は、その背面がハンダや導電性接着剤等によりベース金属１の表面に直接にダイボンディングされている。従って、ベアチップＩＣ１２の放熱が格段に良好となり、集積回路規模を大きくできる。これにより、従来は放熱の関係から複数段に分けて構成していたような処理回路を１個のベアチップＩＣ１２に集積化できる。
【００３５】
また、このベアチップＩＣ１２の各電極は図７（Ｃ）の上面の側に構成されており、その受光素子用電極に平面光入射型の受光素子１１ａ のバンプをフリップチップ実装する。両サイドンの給電・バイアス用電極はワイヤボンディングによりマイクロチップコンデンサ７を介してパッケージの給電・バイアス端子４に接続する。
【００３６】
一方、隣接する支持基板２の上面にはコプレナー線路６ｓ が設けられ、これに対応するベアチップＩＣ１２の右端付近には出力信号用の電極が設けられている。また信号用の接続基板１６は、その裏面１６´に示す如く、同一平面にＧＮＤラインと信号ラインとから成るコプレナー線路（微細導体パターン）が形成されており、各導体パターンの両端にはバンプが形成されている。この接続基板１６のコプレナー線路をベアチップＩＣ１２の出力信号用電極と支持基板２のコプレナー線路６ｓ とにフリップチップ実装することでベアチップＩＣ１２の出力信号を外部に取り出す。従って、所望の超広帯域に渡り、良好なインピーダンス整合が得られ、出力信号の劣化が防止される。
【００３７】
また、このパッケージの前方下部には棒状の金属ブロック１４が金属ベース１と接触する様に横設されている。一方、ベアチップＩＣ１２の前方両サイドには受光素子１１ａ を挟むようにして導体のＧＮＤパターン１５が設けられている。このＧＮＤパターン１５はベアチップＩＣ１２の表面から側面、更には底面へと回り込み、底面の金属ベース１と接触する様に設けられる。そして、底面にバンプを形成された反射ブロック１３を上記金属ブロック１４及びＧＮＤパターン１５の上に、かつ受光素子１１ａ を跨ぐようにしてフリップチップ実装する。この反射ブロック１３にはプリズム９が設けられており、パッケージ側面からの入射光を受光素子１１ａ の入射面に向けて反射する。
【００３８】
なお、この場合のベース金属１としては、ベアチップＩＣ１２や支持基板２と熱膨張係数が近く、かつ熱伝導率が良好なものとして、ＣｕＷ等を使用できる。また、上記プリズム９に代え、任意形状・構造の反射ブロック１３を設ける事が可能である。
図８は第７の実施の形態による集積回路パッケージの構成を示す図で、図８（Ａ）はその平面図、図８（Ｂ）は図８（Ａ）のｂ−ｂ断面図、図８（Ｃ）は図８（Ａ）のｃ−ｃ断面図である。
【００３９】
図において、１００は第７の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の反射ブロック１３に代え、パッケージ側面より受光素子１１ａ の入射面近傍に延びる端面斜め研磨型の裸の光ファイバ２１ａ を備える点で上記第６の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さくできる。
【００４０】
この場合も、光ファイバ２１ａ の研磨角を４５°より僅かに大又は小とすること、又は光ファイバ２１ａ をその光軸の回りに僅かに回転させることにより、ファイバ端面の反射光は受光素子１１ａ の光入射面の法線に対して僅かに斜めより入射することとなり、光入射面等による光の反射が有効に抑制される。又は、上記図３の場合と同様にして、受光素子１１ａ を、その光入射面が水平より僅かに傾くように設けても良い。
【００４１】
図９は第８の実施の形態による集積回路パッケージの構成を示す図で、図９（Ａ）はその平面図、図９（Ｂ）は図９（Ａ）のｂ−ｂ断面図、図９（Ｃ）は図９（Ａ）のｃ−ｃ断面図である。
図において、１００は第８の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の外付けの平面（垂直）光入射型の受光素子１１ａ に代え、ベアチップＩＣ１２内にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ を備える点で上記第６の実施の形態とは異なる。ベアチップＩＣ１２内にモノリシック集積される受光素子１１ｃ としては、ホトコンダクタＰＣ，ＭＳＭホトダイオード，ｐｉｎホトダイオード等がある。
【００４２】
図１０は第９の実施の形態による集積回路パッケージの構成を示す図で、図１０（Ａ）はその平面図、図１０（Ｂ）は図１０（Ａ）のｂ−ｂ断面図、図１０（Ｃ）は図１０（Ａ）のｃ−ｃ断面図である。
図において、１００は第９の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の平面（垂直）光入射型の受光素子１１ａ に代え、側面（端面）光入射型の受光素子１１ｂ を備える点で上記第６の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さく（薄く）できる。
【００４３】
この場合も、入射光の反射を有効に防止するために、好ましくは、受光素子１１ｂ をその光入射面が入射光軸に対して直角となる位置より僅かに傾くようにフリップチップ実装する。
図１１は第１０の実施の形態による集積回路パッケージの構成を示す図で、図１１（Ａ）はその平面図、図１１（Ｂ）は図１１（Ａ）のｂ−ｂ断面図、図１１（Ｃ）は図１１（Ａ）のｃ−ｃ断面図である。
【００４４】
図において、１００は第１０の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図９のベアチップＩＣ１２にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ に代え、同じくモノリシック集積された側面（端面）光入射型の受光素子１１ｄ を備える点で上記第８の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さく（薄く）できる。
【００４５】
この場合も、入射光の反射を有効に防止するために、好ましくは、受光素子１１ｄ をその光入射面が入射光軸に対して直角となる位置より僅かに傾くようにモノリシック集積する。
図１２は第１１の実施の形態による集積回路パッケージの構成を示す図で、図１２（Ａ）はその平面図、図１２（Ｂ）は図１２（Ａ）のｂ−ｂ断面図、図１２（Ｃ）は図１２（Ａ）のｃ−ｃ断面図である。
【００４６】
図において、１００は第１１の実施の形態による集積回路パッケージを示しており、この集積回路パッケージは、上記同様にして超高速の光受信装置のみならず、超高速の光送信装置等にも接続して好適なる汎用の集積回路パッケージの構造を示している。
ここでは、ＧａＡｓ／ＩｎＰ等によるベアチップＩＣ１２は、その背面がハンダや導電性接着剤等によりベース金属１の表面に直接にダイボンディングされている。従って、ベアチップＩＣ１２の放熱が格段に良好となり、集積回路規模又は集積回路で扱うパワーを大きくできる。また、このベアチップＩＣ１２の各電極は図１２（Ｃ）の上面の側に構成されており、両サイドンの給電・バイアス用電極はワイヤボンディングによりマイクロチップコンデンサ７を介してパッケージの給電・バイアス端子４に接続される。
【００４７】
一方、図の左右の支持基板２ａ ，２ｂ の上面には夫々コプレナー線路６ｓａ，６ｓｂが設けられており、これらに対応するベアチップＩＣ１２の左右両端付近には入出力信号用の電極が設けられている。更に、接続基板１６ａ ，１６ｂ には、その裏面１６´に示す如く、同一平面にＧＮＤラインと信号ラインとから成るコプレナー線路（微細導体パターン）が形成されており、各導体パターンの両端にはバンプが形成されている。この接続基板１６ａ ，１６ｂ をベアチップＩＣ１２の入出力信号用電極と支持基板２ａ ，２ｂ のコプレナー線路６ｓａ，６ｓｂとに夫々フリップチップ実装することでベアチップＩＣ１２の入力信号を外部から取り込み、かつ出力信号を外部に取り出す。従って、所望の超広帯域に渡り、良好なインピーダンス整合が得られ、入出力信号の劣化が防止される。
【００４８】
なお、上記各実施の形態ではバンプを形成する側の一例を示したが、バンプは接続する素子のどちら側に設けても良い。
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、各部の構成、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００４９】
【発明の効果】
以上述べた如く本発明によれば、集積回路の信号用電極とコプレナー線路（又はマイクロストリップ線路）とをフリップチップ実装する簡単な構成により集積回路パッケージとしての超高速動作を安定に実現でき、集積回路パッケージの高速化、安定化に寄与する所が大きい。また、併せて受光素子をフリップチップ実装することで、所望の超高速（５０Ｇｂ／ｓ程度）の光受信装置を安定に提供できる。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図である。
【図２】第１の実施の形態による集積回路パッケージの構成を示す図である。
【図３】第２の実施の形態による集積回路パッケージの構成を示す図である。
【図４】第３の実施の形態による集積回路パッケージの構成を示す図である。
【図５】第４の実施の形態による集積回路パッケージの構成を示す図である。
【図６】第５の実施の形態による集積回路パッケージの構成を示す図である。
【図７】第６の実施の形態による集積回路パッケージの構成を示す図である。
【図８】第７の実施の形態による集積回路パッケージの構成を示す図である。
【図９】第８の実施の形態による集積回路パッケージの構成を示す図である。
【図１０】第９の実施の形態による集積回路パッケージの構成を示す図である。
【図１１】第１０の実施の形態による集積回路パッケージの構成を示す図である。
【図１２】第１１の実施の形態による集積回路パッケージの構成を示す図である。
【図１３】従来技術を説明する図である。
【符号の説明】
１ ベース金属
２ 支持基板
３ 端子板
４ 給電・バイアス端子
５ 信号・グランド端子
６ｂ 導体パターン
６ｓ コプレナー型導体パターン
７ マイクロチップコンデンサ
８ 溝部
９ プリズム
１１ 受光素子
２０ 光ファイバモジュール
２１ 光ファイバ
２２ ファイバホルダ
２３ レンズ
【発明の属する技術分野】
本発明は集積回路パッケージに関し、更に詳しくは集積回路等を超高速動作を実現すべくパッケージに実装した集積回路の実装構造に関する。
今日、例えば幹線系の光通信システムでは１０Ｇｂ／ｓのシステムが商用化されつつあるが、伝送路速度の需要は更に高まっており、各所でポスト１０Ｇｂ／ｓシステムの研究・開発が精力的に行われている。ポスト１０Ｇｂ／ｓのシステムとしては、４０Ｇｂ／ｓ，５０Ｇｂ／ｓ等が考えられるが、このような超広帯域特性は従来の実装技術では実現できないため、新たな実装技術の開発が必要となる。
【０００２】
【従来の技術】
図１３は従来技術を説明する図で、図１３（Ａ）は１０Ｇｂ／ｓの広帯域通信を実現した光受信装置（集積回路パッケージ）の平面図、図１３（Ｂ）はそのｃ−ｃ断面図を示す。
図において、２００はパッケージ構造の光受信装置、１はパッケージの一部を成すベース金属、２はセラミック等よりなる支持基板、１１はｐｉｎホトダイオード等の受光素子、１２は光電気変換信号を高速処理するベアチップ集積回路（ＩＣ又はＬＳＩ）である。
【０００３】
ベアチップＩＣ１２は、その下面がベース金属１にダイボンディングされると共に、その上面には給電・バイアス用の電極及び信号用の電極が形成されている。一方、支持基板２の上面には出力信号をパッケージ外部に取り出すための導体パターンが設けられている。このベアチップＩＣ１２の上に受光素子１１をバンプを介してフリップチップ実装し、かつベアチップＩＣ１２の出力信号を支持基板２の導体パターンにワイヤボンディングすることで、１０Ｇｂ／ｓの広帯域通信を実現している。
【０００４】
【発明が解決しようとする課題】
しかし、上記の如くベアチップＩＣ１２の出力信号をワイヤボンディングにより取り出すと、１０ＧＨＺ 程度の周波数領域ではあまり問題はないが、５０ＧＨＺ 程度の超広帯域を要求される場合は、ワイヤのインダクタンスや、ボンディング用パッド（電極）の容量等が問題となり、安定な超高速動作は得られない。
【０００５】
本発明の目的は、簡単な構成で超高速動作を実現できる集積回路パッケージを提供することにある。
【０００６】
【課題を解決するための手段】
上記の課題は例えば図１（Ａ）の構成により解決される。即ち、本発明（１）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部８と、その上面にバイアス用の導体パターン６ｂ 及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターン６ｓ を備える支持基板２と、前記支持基板上の導体パターン６ｂ ，６ｓ にバンプを介してフリップチップ実装されたベアチップ集積回路１２と、前記溝部に対応する前記ベアチップ集積回路の下面にバンプを介してフリップチップ実装された受光素子１１ａ ／１１ｂ とを備えるものである。
【０００７】
本発明（１）によれば、ベアチップ集積回路１２の信号用電極を支持基板２のコプレナー（ｃｏ−ｐｌａｎａｒ ）型又は背面に接地導体（ベース金属１でも良い）を有するマイクロストリップ型の導体パターン６ｓ にバンプを介してフリップチップ実装するので、電極サイズ（即ち、電極容量）を小さくできると共に、所望の超広帯域（５０ＧＨＺ 程度）に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【０００８】
また上記の課題は例えば図１（Ｂ）の構成により解決される。即ち、本発明（２）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターン６ｓ を備える支持基板２と、前記ベース金属により背面を支持され、かつその上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路１２と、前記ベアチップ集積回路の電極にバンプを介してフリップチップ実装された受光素子１１ａ ／１１ｂ と、前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極とにバンプを介してフリップチップ実装された信号用の接続基板１６であって、コプレナー型導体パターンを有するもの、とを備えるものである。
【０００９】
本発明（２）によれば、ベアチップ集積回路１２はベース金属１により背面を支持されるので、高い放熱効果が得られ、集積規模又は取り扱う信号パワーを増大出来る。また、ベアチップ集積回路上の信号用電極と支持基板上のコプレナー型導体パターン（コプレナー線路）との間に、コプレナー型導体パターン（コプレナー線路）を有する接続基板１６をバンプを介してフリップチップ実装するので、超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【００１０】
また上記の課題は例えば図１（Ａ）の構成により解決される。即ち、本発明（３）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部８と、その上面にバイアス用の導体パターン６ｂ 及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターン６ｓ を備える支持基板２と、一部に受光素子１１ｃ ／１１ｄ がモノリシック集積化され、かつ前記支持基板上の導体パターンにバンプを介してフリップチップ実装されたベアチップ集積回路１２とを備えるものである。
【００１１】
本発明（３）によれば、ベアチップ集積回路１２は平面（垂直）光入射型の受光素子１１ｃ 又は側面（端面）光入射型の受光素子１１ｄ をモノリシック集積しているので、集積回路のパッケージングが容易であると共に、ベアチップ集積回路１２の出力回路には超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
【００１２】
また上記の課題は例えば図１（Ｂ）の構成により解決される。即ち、本発明（４）の集積回路パッケージは、パッケージの一部を成すベース金属１と、前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターンを備える支持基板２と、前記ベース金属により背面を支持され、かつその一部にモノリシック集積化された受光素子１１ｃ ／１１ｄ と、その上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路１２と、前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極とにバンプを介してフリップチップ実装された信号用の接続基板１６であって、コプレナー型導体パターンを有するもの、とを備えるものである。
【００１３】
本発明（４）によれば、ベアチップ集積回路１２に高い放熱効果が得られると共に、集積回路のパッケージングが容易であり、かつベアチップ集積回路１２の出力回路には超広帯域に渡り良好なインピーダンス整合が得られ、集積回路パッケージの安定な超高速動作が得られる。
好ましくは、本発明（５）においては、上記本発明（１）乃至（４）において、平面光入射型の受光素子１１ａ ／１１ｃ と、パッケージ側面からの入射光を前記受光素子の入射面に反射させる光反射手段とを備え、前記受光素子又は光反射手段は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１４】
従って、平面光入射型受光素子１１ａ ／１１ｃ の表面反射等による伝送劣化を有効に抑制できる。
また好ましくは、本発明（６）においては、上記本発明（１）乃至（４）において、平面光入射型受光素子１１ａ ／１１ｃ と、パッケージ側面より前記受光素子の入射面の近傍に延びる端面斜め研磨型の光ファイバとを備え、前記受光素子又は光ファイバは該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１５】
従って、平面光入射型受光素子１１ａ ／１１ｃ の表面反射等による伝送劣化を有効に抑制できる。
また好ましくは、本発明（７）においては、上記本発明（１）乃至（４）において、側面光入射型の受光素子１１ｂ ／１１ｄ を備え、前記受光素子は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられている。
【００１６】
従って、側面（端面）光入射型の受光素子１１b ／１１d の表面反射等による伝送劣化を有効に抑制できる。
【００１８】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１の実施の形態による集積回路パッケージの構成を示す図で、図２（Ａ）はその平面図、図２（Ｂ）は図２（Ａ）のｂ−ｂ断面図、図２（Ｃ）は図２（Ａ）のｃ−ｃ断面図である。
【００１９】
図において、１００は第１の実施の形態による集積回路パッケージ（光受信装置）、１はパッケージの外郭を成すベース金属、２は誘電体の支持基板、３は誘電体の端子板、４は給電・バイアス端子、５は信号・グランド端子、６ｂ は基板２上にプリントされた給電・バイアス用の導体パターン、６ｓ は基板２上にプリントされた出力信号用のコプレナー（ｃｏ−ｐｌａｎａｒ ）型導体パターン（コプレナー線路）、７はノイズサプレス用のマイクロチップコンデンサ、８は基板２に設けた後述の光学系素子を収容するための溝部、９は光反射手段の一例のプリズム、１１ａ はＧａＡｓ／ＩｎＰ等による平面（垂直）光入射型のｐｉｎホトダイオード（ＰＤ）、１２は、同じくＧａＡｓ／ＩｎＰ等からなり、光電変換信号の超高速処理を行うベアチップＩＣ（又はＬＳＩ）、２０は光ファイバモジュール、２１は光ファイバ、２２はファイバホルダ、２３は集光用のレンズである。
【００２０】
支持基板２の導体パターン６ｂ とパッケージの給電・バイアス端子４との間はマイクロチップコンデンサ７を介してワイヤボンディングにより接続される。
一方、ベアチップＩＣ１２の表面１２´｛図（２）Ｃの下面に相当｝には、受光素子用，給電・バイアス用及び出力信号用の各電極（Ａｌパッド等）が設けられている。また、受光素子１１ａの各電極にはＡｕやハンダによるバンプ（突起）がワイヤボンディング法やメッキ法等により設けられる。この受光素子１１ａの各バンプをハンダやフレキシブルなエポキシ樹脂等を主成分とする導電性接着剤を介してベアチップＩＣ１２の前記受光素子用の電極にフリップチップ実装する。また上記ベアチップＩＣ１２の給電・バイアス用及び出力信号用の各電極にも予めバンプが設けられており、これらを支持基板２の導体パターン６ｂ ，６Ｓ にハンダや導電性接着剤を介してフリップチップ実装する。
【００２１】
支持基板２のコプレナー線路６ｓ はＧＮＤラインと信号ラインとが同一平面に交互に並ぶ微細導体パターンから成り、該線路の特性インピーダンスは、ベアチップＩＣ１２の出力インピーダンス（及び次段の回路の入力インピーダンス）に整合するように、例えば５０Ωに選ばれる。従って、所望の超広帯域（５０ＧＨＺ 程度）に渡り、出力信号波形は劣化しない。
【００２２】
又は、図示しないが、上記支持基板２上のコプレナー線路６ｓ に代えて、背面のベース金属１又は支持基板２の背面に設けた導体を接地導体とするようなマイクロストリップ線路６ｓ を設ける。該線路の特性インピーダンスは、ベアチップＩＣ１２の出力インピーダンス（及び次段の回路の入力インピーダンス）に整合するように、例えば５０Ωに選ばれる。従って、所望の超広帯域（５０ＧＨＺ 程度）に渡り、出力信号波形は劣化しない。
【００２３】
なお、支持基板２の材質としては、これにフリップチップ実装するベアチップＩＣ１２と熱膨張係数が近いもので、かつ熱伝導率が良好なものとして、例えばセラミック、窒化アルミ等を使用する。
更に、溝部８に設けたプリズム９はパッケージ側面からの入射光を略真上にある受光素子１１ａ の入射面に向けて反射する。ところで、この種の光学系では、入射光を受光素子１１ａ の入射面に垂直に入射すると、該受光素子１１ａ の表面や背後のバンプ面等で反射された反射光が入射光と干渉して光の定在波を形成し、伝送劣化を生じさせる場合がある。受光素子１１ａ の表面に反射防止膜をコーティングする方法もあるが、十分な抑制は得られない。そこで、好ましくは、受光素子の入射面と入射光軸との関係を直角より６°〜８°程傾ける。
【００２４】
この実現方法には色々と考えられるが、例えばプリズム９の反射角を４５°より僅か（３〜４°程度）に大又は小とする。又はプリズム９の取り付け角を水平より僅かに傾ける。又は受光素子１１ａ の光入射面が水平より僅かに傾くように設ける。この為には、例えばＡｕバンプの量を調整して受光素子１１ａ をベアチップＩＣ１２に傾けてフリップチップ実装し、又はベアチップＩＣ１２を支持基板２に傾けて実装し、又は支持基板２そのものに傾斜を設ける等の方法が考えられる。
【００２５】
なお、上記プリズム９以外にも様々な形状・構造の光反射手段を用いることができる。また、ｐｉｎホトダイオード１１ａ 以外にも他の様々な受光素子を使用できる。
図３は第２の実施の形態による集積回路パッケージの構成を示す図で、図３（Ａ）はその平面図、図３（Ｂ）は図３（Ａ）のｂ−ｂ断面図、図３（Ｃ）は図３（Ａ）のｃ−ｃ断面図である。
【００２６】
図において、１００は第２の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２のプリズム９に代え、パッケージ側面より受光素子１１ａ の入射面近傍に延びる端面斜め研磨型の裸の光ファイバ２１ａ を備える点で上記第１の実施の形態とは異なる。従って、溝部８のスペースを小さくでき、光受信装置の全体を小型化できる。なお、溝部８の光ファイバ２１ａ を安定に固定支持するため、適当な支持部材（ガイド部材等）を溝部８に設けても良い。
【００２７】
この場合も、光ファイバ２１ａ の研磨角を４５°より僅かに大又は小とすること、又は光ファイバ２１ａ をその光軸の回りに僅かに回転させることにより、ファイバ端面からの反射光は受光素子１１ａ の光入射面の法線に対して僅かに斜めより入射することとなり、光入射面等による光の反射が有効に抑制される。又は、上記第１の実施の形態と同様にして、受光素子１１ａ の側を、その光入射面が水平より僅かにずれるように設けても良い。
【００２８】
図４は第３の実施の形態による集積回路パッケージの構成を示す図で、図４（Ａ）はその平面図、図４（Ｂ）は図４（Ａ）のｂ−ｂ断面図、図４（Ｃ）は図４（Ａ）のｃ−ｃ断面図である。
図において、１００は第３の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２の外付けの受光素子１１ａ に代え、ベアチップＩＣ１２内にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ を備える点で上記第１の実施の形態とは異なる。
【００２９】
この受光素子１１ｃ としては、ＧａＡｓやＩｎＰ等による比較的構造簡単（モノリシック集積容易）なホトコンダクタＰＣやＭＳＭ（メタル・セミコンダクタ・メタル）ホトダイオード等がある。ホトコンダクタＰＣは半導体基板に電極をオーミックコンタクトさせた構造を備え、入射光強度に応じて抵抗値が変化する。ＭＳＭホトダイオードは半導体基板にショットキー電極を接続した構造を備え、入射光強度に応じて光電流が変化する。なお、ベアチップＩＣ１２内にＧａＡｓやＩｎＰ等による上記ｐｉｎホトダイオード１１ａ をモノリシック集積化しても良い。いずれにしても、受光素子１１ｃ をベアチップＩＣ１２内にモノリシック集積化することで、より高速、高安定な動作がえられる。
【００３０】
図５は第４の実施の形態による集積回路パッケージの構成を示す図で、図５（Ａ）はその平面図、図５（Ｂ）は図５（Ａ）のｂ−ｂ断面図、図５（Ｃ）は図５（Ａ）のｃ−ｃ断面図である。
図において、１００は第４の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図２の平面（垂直）光入射型の受光素子１１ａ に代え、側面（端面）光入射型の受光素子（ｐｉｎホトダイオード）１１ｂ を備える点で上記第１の実施の形態とは異なる。
【００３１】
パッケージ側面からの入射光は直接に受光素子１１ｂ の端面に結合される。この場合に、一般に、ｐｉｎホトダイオードのｉ層は薄いので、好ましくは、端面に集光用クラッド層（光導波路）を有するような導波路型受光素子１１ｂ を用いる。従って、溝部８のスペースを小さくでき、光受信装置の全体を小さくできる。またこの場合も、上記入射光の反射を有効に防止するために、好ましくは、受光素子１１ｂ をその光入射面が入射光軸に対して直角となる位置より僅かにずれるようにフリップチップ実装する。具体的には、受光素子１１ｂ を図示の如く僅かに回転させてフリップチップ実装する。
【００３２】
図６は第５の実施の形態による集積回路パッケージの構成を示す図で、図６（Ａ）はその平面図、図６（Ｂ）は図６（Ａ）のｂ−ｂ断面図、図６（Ｃ）は図６（Ａ）のｃ−ｃ断面図である。
図において、１００は第５の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図４のベアチップＩＣ１２にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ に代え、同じくモノリシック集積された側面（端面）光入射型の受光素子１１ｄ を備える点で上記第３の実施の形態とは異なる。従って、溝部８を設ける必要はなく、光受信装置の全体を小さく（薄く）できる。
【００３３】
この場合も、好ましくは、受光素子１１ｄ をその光入射端面がパッケージ側面からの入射光軸に対して直角となる位置より僅かにずれるようにモノリシック集積する。具体的には、受光素子１１ｄ を図示の如く僅かに回転させてモノリシック集積する。
図７は第６の実施の形態による集積回路パッケージの構成を示す図で、図７（Ａ）はその平面図、図７（Ｂ）は図７（Ａ）のｂ−ｂ断面図、図７（Ｃ）は図７（Ａ）のｃ−ｃ断面図である。
【００３４】
ここでは、ＧａＡｓ／ＩｎＰ等によるベアチップＩＣ１２は、その背面がハンダや導電性接着剤等によりベース金属１の表面に直接にダイボンディングされている。従って、ベアチップＩＣ１２の放熱が格段に良好となり、集積回路規模を大きくできる。これにより、従来は放熱の関係から複数段に分けて構成していたような処理回路を１個のベアチップＩＣ１２に集積化できる。
【００３５】
また、このベアチップＩＣ１２の各電極は図７（Ｃ）の上面の側に構成されており、その受光素子用電極に平面光入射型の受光素子１１ａ のバンプをフリップチップ実装する。両サイドンの給電・バイアス用電極はワイヤボンディングによりマイクロチップコンデンサ７を介してパッケージの給電・バイアス端子４に接続する。
【００３６】
一方、隣接する支持基板２の上面にはコプレナー線路６ｓ が設けられ、これに対応するベアチップＩＣ１２の右端付近には出力信号用の電極が設けられている。また信号用の接続基板１６は、その裏面１６´に示す如く、同一平面にＧＮＤラインと信号ラインとから成るコプレナー線路（微細導体パターン）が形成されており、各導体パターンの両端にはバンプが形成されている。この接続基板１６のコプレナー線路をベアチップＩＣ１２の出力信号用電極と支持基板２のコプレナー線路６ｓ とにフリップチップ実装することでベアチップＩＣ１２の出力信号を外部に取り出す。従って、所望の超広帯域に渡り、良好なインピーダンス整合が得られ、出力信号の劣化が防止される。
【００３７】
また、このパッケージの前方下部には棒状の金属ブロック１４が金属ベース１と接触する様に横設されている。一方、ベアチップＩＣ１２の前方両サイドには受光素子１１ａ を挟むようにして導体のＧＮＤパターン１５が設けられている。このＧＮＤパターン１５はベアチップＩＣ１２の表面から側面、更には底面へと回り込み、底面の金属ベース１と接触する様に設けられる。そして、底面にバンプを形成された反射ブロック１３を上記金属ブロック１４及びＧＮＤパターン１５の上に、かつ受光素子１１ａ を跨ぐようにしてフリップチップ実装する。この反射ブロック１３にはプリズム９が設けられており、パッケージ側面からの入射光を受光素子１１ａ の入射面に向けて反射する。
【００３８】
なお、この場合のベース金属１としては、ベアチップＩＣ１２や支持基板２と熱膨張係数が近く、かつ熱伝導率が良好なものとして、ＣｕＷ等を使用できる。また、上記プリズム９に代え、任意形状・構造の反射ブロック１３を設ける事が可能である。
図８は第７の実施の形態による集積回路パッケージの構成を示す図で、図８（Ａ）はその平面図、図８（Ｂ）は図８（Ａ）のｂ−ｂ断面図、図８（Ｃ）は図８（Ａ）のｃ−ｃ断面図である。
【００３９】
図において、１００は第７の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の反射ブロック１３に代え、パッケージ側面より受光素子１１ａ の入射面近傍に延びる端面斜め研磨型の裸の光ファイバ２１ａ を備える点で上記第６の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さくできる。
【００４０】
この場合も、光ファイバ２１ａ の研磨角を４５°より僅かに大又は小とすること、又は光ファイバ２１ａ をその光軸の回りに僅かに回転させることにより、ファイバ端面の反射光は受光素子１１ａ の光入射面の法線に対して僅かに斜めより入射することとなり、光入射面等による光の反射が有効に抑制される。又は、上記図３の場合と同様にして、受光素子１１ａ を、その光入射面が水平より僅かに傾くように設けても良い。
【００４１】
図９は第８の実施の形態による集積回路パッケージの構成を示す図で、図９（Ａ）はその平面図、図９（Ｂ）は図９（Ａ）のｂ−ｂ断面図、図９（Ｃ）は図９（Ａ）のｃ−ｃ断面図である。
図において、１００は第８の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の外付けの平面（垂直）光入射型の受光素子１１ａ に代え、ベアチップＩＣ１２内にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ を備える点で上記第６の実施の形態とは異なる。ベアチップＩＣ１２内にモノリシック集積される受光素子１１ｃ としては、ホトコンダクタＰＣ，ＭＳＭホトダイオード，ｐｉｎホトダイオード等がある。
【００４２】
図１０は第９の実施の形態による集積回路パッケージの構成を示す図で、図１０（Ａ）はその平面図、図１０（Ｂ）は図１０（Ａ）のｂ−ｂ断面図、図１０（Ｃ）は図１０（Ａ）のｃ−ｃ断面図である。
図において、１００は第９の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図７の平面（垂直）光入射型の受光素子１１ａ に代え、側面（端面）光入射型の受光素子１１ｂ を備える点で上記第６の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さく（薄く）できる。
【００４３】
この場合も、入射光の反射を有効に防止するために、好ましくは、受光素子１１ｂ をその光入射面が入射光軸に対して直角となる位置より僅かに傾くようにフリップチップ実装する。
図１１は第１０の実施の形態による集積回路パッケージの構成を示す図で、図１１（Ａ）はその平面図、図１１（Ｂ）は図１１（Ａ）のｂ−ｂ断面図、図１１（Ｃ）は図１１（Ａ）のｃ−ｃ断面図である。
【００４４】
図において、１００は第１０の実施の形態による集積回路パッケージ（光受信装置）を示しており、上記図９のベアチップＩＣ１２にモノリシック集積された平面（垂直）光入射型の受光素子１１ｃ に代え、同じくモノリシック集積された側面（端面）光入射型の受光素子１１ｄ を備える点で上記第８の実施の形態とは異なる。従って、反射ブロック１３を収容するスペースを必要とせず、光受信装置の全体を小さく（薄く）できる。
【００４５】
この場合も、入射光の反射を有効に防止するために、好ましくは、受光素子１１ｄ をその光入射面が入射光軸に対して直角となる位置より僅かに傾くようにモノリシック集積する。
図１２は第１１の実施の形態による集積回路パッケージの構成を示す図で、図１２（Ａ）はその平面図、図１２（Ｂ）は図１２（Ａ）のｂ−ｂ断面図、図１２（Ｃ）は図１２（Ａ）のｃ−ｃ断面図である。
【００４６】
図において、１００は第１１の実施の形態による集積回路パッケージを示しており、この集積回路パッケージは、上記同様にして超高速の光受信装置のみならず、超高速の光送信装置等にも接続して好適なる汎用の集積回路パッケージの構造を示している。
ここでは、ＧａＡｓ／ＩｎＰ等によるベアチップＩＣ１２は、その背面がハンダや導電性接着剤等によりベース金属１の表面に直接にダイボンディングされている。従って、ベアチップＩＣ１２の放熱が格段に良好となり、集積回路規模又は集積回路で扱うパワーを大きくできる。また、このベアチップＩＣ１２の各電極は図１２（Ｃ）の上面の側に構成されており、両サイドンの給電・バイアス用電極はワイヤボンディングによりマイクロチップコンデンサ７を介してパッケージの給電・バイアス端子４に接続される。
【００４７】
一方、図の左右の支持基板２ａ ，２ｂ の上面には夫々コプレナー線路６ｓａ，６ｓｂが設けられており、これらに対応するベアチップＩＣ１２の左右両端付近には入出力信号用の電極が設けられている。更に、接続基板１６ａ ，１６ｂ には、その裏面１６´に示す如く、同一平面にＧＮＤラインと信号ラインとから成るコプレナー線路（微細導体パターン）が形成されており、各導体パターンの両端にはバンプが形成されている。この接続基板１６ａ ，１６ｂ をベアチップＩＣ１２の入出力信号用電極と支持基板２ａ ，２ｂ のコプレナー線路６ｓａ，６ｓｂとに夫々フリップチップ実装することでベアチップＩＣ１２の入力信号を外部から取り込み、かつ出力信号を外部に取り出す。従って、所望の超広帯域に渡り、良好なインピーダンス整合が得られ、入出力信号の劣化が防止される。
【００４８】
なお、上記各実施の形態ではバンプを形成する側の一例を示したが、バンプは接続する素子のどちら側に設けても良い。
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、各部の構成、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００４９】
【発明の効果】
以上述べた如く本発明によれば、集積回路の信号用電極とコプレナー線路（又はマイクロストリップ線路）とをフリップチップ実装する簡単な構成により集積回路パッケージとしての超高速動作を安定に実現でき、集積回路パッケージの高速化、安定化に寄与する所が大きい。また、併せて受光素子をフリップチップ実装することで、所望の超高速（５０Ｇｂ／ｓ程度）の光受信装置を安定に提供できる。
【図面の簡単な説明】
【図１】本発明の原理的構成を示す図である。
【図２】第１の実施の形態による集積回路パッケージの構成を示す図である。
【図３】第２の実施の形態による集積回路パッケージの構成を示す図である。
【図４】第３の実施の形態による集積回路パッケージの構成を示す図である。
【図５】第４の実施の形態による集積回路パッケージの構成を示す図である。
【図６】第５の実施の形態による集積回路パッケージの構成を示す図である。
【図７】第６の実施の形態による集積回路パッケージの構成を示す図である。
【図８】第７の実施の形態による集積回路パッケージの構成を示す図である。
【図９】第８の実施の形態による集積回路パッケージの構成を示す図である。
【図１０】第９の実施の形態による集積回路パッケージの構成を示す図である。
【図１１】第１０の実施の形態による集積回路パッケージの構成を示す図である。
【図１２】第１１の実施の形態による集積回路パッケージの構成を示す図である。
【図１３】従来技術を説明する図である。
【符号の説明】
１ ベース金属
２ 支持基板
３ 端子板
４ 給電・バイアス端子
５ 信号・グランド端子
６ｂ 導体パターン
６ｓ コプレナー型導体パターン
７ マイクロチップコンデンサ
８ 溝部
９ プリズム
１１ 受光素子
２０ 光ファイバモジュール
２１ 光ファイバ
２２ ファイバホルダ
２３ レンズ
Claims (7)
- パッケージの一部を成すベース金属と、
前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部と、その上面にバイアス用の導体パターン及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターンを備える支持基板と、
前記支持基板上の導体パターンにバンプを介してフリップチップ実装されたベアチップ集積回路と、
前記溝部に対応する前記ベアチップ集積回路の下面にバンプを介してフリップチップ実装された受光素子とを備えることを特徴とする集積回路パッケージ。 - パッケージの一部を成すベース金属と、
前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターンを備える支持基板と、
前記ベース金属により背面を支持され、かつその上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路と、
前記ベアチップ集積回路の電極にバンプを介してフリップチップ実装された受光素子と、
前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極とにバンプを介してフリップチップ実装された信号用の接続基板であって、コプレナー型導体パターンを有するもの、とを備えることを特徴とする集積回路パッケージ。 - パッケージの一部を成すベース金属と、
前記ベース金属により背面を支持され、かつその側面に光学系素子を収容するための溝部と、その上面にバイアス用の導体パターン及び信号用のコプレナー型又は背面に接地導体を有するマイクロストリップ型の導体パターンを備える支持基板と、
一部に受光素子がモノリシック集積化され、かつ前記支持基板上の導体パターンにバンプを介してフリップチップ実装されたベアチップ集積回路とを備えることを特徴とする集積回路パッケージ。 - パッケージの一部を成すベース金属と、
前記ベース金属により背面を支持され、かつその上面に信号用のコプレナー型導体パターンを備える支持基板と、
前記ベース金属により背面を支持され、かつその一部にモノリシック集積化された受光素子と、その上面にバイアス用及び信号用の複数の電極を備えるベアチップ集積回路と
前記支持基板上のコプレナー型導体パターンと前記ベアチップ集積回路上の信号用電極
とにバンプを介してフリップチップ実装された信号用の接続基板であって、コプレナー型導体パターンを有するもの、とを備えることを特徴とする集積回路パッケージ。 - 平面光入射型の受光素子と、パッケージ側面からの入射光を前記受光素子の入射面に反射させる光反射手段とを備え、前記受光素子又は光反射手段は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられていることを特徴とする請求項１乃至４の集積回路パッケージ。
- 平面光入射型の受光素子と、パッケージ側面より前記受光素子の入射面の近傍に延びる端面斜め研磨型の光ファイバとを備え、前記受光素子又は光ファイバは該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられていることを特徴とする請求項１乃至４の集積回路パッケージ。
- 側面光入射型の受光素子を備え、前記受光素子は該受光素子への入射光が該受光素子の光入射面の法線に対して僅かに斜めより入射するように設けられていることを特徴とする請求項１乃至４の集積回路パッケージ。
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