JP3590368B2

JP3590368B2 - 適応直交振幅変調復号システム

Info

Publication number: JP3590368B2
Application number: JP2001245962A
Authority: JP
Inventors: アンドリュー・ストロートベック; ローリストン・シー・ワー; スーザン・イー・バーチ
Original assignee: Boeing Co
Current assignee: Boeing Co
Priority date: 2000-08-15
Filing date: 2001-08-14
Publication date: 2004-11-17
Anticipated expiration: 2021-08-14
Also published as: EP1180884A3; DE60131336T2; US6680985B1; EP1180884B1; JP2002141963A; EP1180884A2; DE60131336D1

Description

【０００１】
【発明の属する技術分野】
本発明は一般的に電子復号システムおよび特に適応直交振幅変調（ＱＡＭ）復号システムに関する。
【０００２】
【従来の技術】
効率的で確実なデータの高速送信および受信方法の必要性は以前から知られている。特に、許容可能なビットエラ−率より大きいあるいはヘルツ当り毎秒３ビットの帯域幅効率で第２の衛星リンクにつきマルチギガビットを開発する必要性があると知られている。直交振幅変調（“ＱＡＭ”）は高伝送速度において確実な転送データを可能にする最も適当な変調技術である。簡単なＱＡＭ複合回路の潜在的な応用は、高（あるいはより低）伝送速度において、例えば高解像度テレビジョン信号あるいは（例えば圧縮）デジタルテレビ信号の高処理量ＵＨＦ分配リンクおよび地球放送を含んでいる。
【０００３】
ＱＡＭは技術的によく知られている。通常、ビットは“コンステレ−ション”の異なった部分に入る個々の“記号”を生成するために使用される。信号をアナログからデジタルへ変換する場合の最小精度あるいはビット幅は変調の大きさ、すなわちビット／記号数によって決定される。例えば、１６ＱＡＭ（４ビット／記号）は各軸上（ＩおよびＱ軸）の４つの電圧レベルを有し、各ＩおよびＱ成分を復号するために２ビット（あるいは４レベル）アナログ−デジタル変換器を必要とする。１６ＱＡＭにおいて、Ａ／Ｄ変換器の２ビット出力はコンステレ−ションの記号位置を決定するために解析される。このように１６ＱＡＭにおいて、アナログデジタル（Ａ／Ｄ）変換器からの最大桁ビットは問題の記号位置が０より大きいか０より小さいかを示す。１の値は記号が０より大きいことを示し、０の値は記号が０より小さいと示す。第２桁のビットは、上部および下部の閾値間の中間点の上あるいは下であるかどうかを示す。第２桁のビットが上部および下部の閾値の間の中間点上である場合、第２桁のビット値は１であり、０の値は記号が上部と下部の閾値の間の中間点より小さいことを示す。
【０００４】
１６ＱＡＭのコンステレ−ションは利用可能なデジタル空間（虚および実空間両方）は１６領域に分けられることを示す図５に示されている。知られているように、記号はＩおよびＱ成分が含まれる領域に基づいてビットを復号される。
【０００５】
あいにく、非常に速い伝送速度でＱＡＭの発達を妨げる重要な問題があり、それには電圧バイアスエラ−、利得エラ−およびチャンネルのひずみが含まれている。特に、高スピードＱＡＭ回路は電圧バイアスエラ−および利得エラ−に悩まされる。制御電圧バイアスおよび利得エラ−の従来方法は、補償回路の設計、特に、これらの回路温度補償を非常に注意を必要とした。さらに、電圧バイアスエラ−および利得エラ−を補償するために使用される決定の従来の方法はしばしば比較的効率の悪いサブサンプル（高解像度）アナログデジタル変換器あるいは多重比較器を使用した。さらに、従来の電圧バイアスおよび利得補償回路は等化器回路で集積されることができず、組立てるのに難しい不必要な複雑な補償回路を生じることになる。
【０００６】
等化は符号間干渉を生じる、大気のひずみおよび一般的な理想的ではないフィルタ処理を制限する帯域によって導入されたチャンネルのひずみを補償するために一般に必要である。トランスバ−サル（例えばタップ遅延線あるいは再帰性ではない）等化器は速い伝送速度のシステムにおいて等化するのに使用される普通の装置である。トランスバ−サル等化器は各タップ出力が調整可能な利得および位相シフトを通り、別のタップ出力と合計されるタップ遅延線として説明される。各タップ出力の利得および位相シフトは例えば０強制アルゴリズムによって決定される。このようなシステムにおいて、受信された信号の現在および過去の値は等化器係数（タップ利得）によって線形に重くされ、出力を生成するために合計される。０強制等化器（“ＺＦＥ”）において等化器係数は等化器中の間隔を有する瞬間のセットの１つ（すなわち主パス）を除いて０に応答して結合されたチャンネルおよび等化器衝撃の０を強制するよう選択される。
【０００７】
図１は従来のＱＡＭ復号システムを示している。このシステムにおいて、送信機１はデジタル信号を記号に変換し、記号をキャリア信号に変調し、チャンネル２を通って変調されたキャリア信号を受信機／タップ遅延等化器３に伝送する。タップ遅延等化器３は信号を等化するためにＺＦＥ４から受信されたタップ加重を使用する。等化信号は信号復調器５に伝達され、この復調器５は信号をベースバンドに変換し、そのベースバンド信号をアナログデジタル（Ａ／Ｄ）変換器６に伝達する。Ａ／Ｄ変換器６の出力は例えば図５のコンステレ−ションを使用して受信された記号を復号する決定装置７に伝達される。さらに、復調器５からのベースバンド信号は高分解能エラ−信号を生じる高分解能Ａ／Ｄ変換器８に伝達される。高分解能Ａ／Ｄ変換器８の出力はエラ−情報としてＺＦＥ４に伝達され、ＺＦＥ４はこの高分解能エラ−信号をタップ遅延等化器３に伝達したタップ加重計算に使用する。タップ遅延等化器３は既知の方法で回路を等化するためにタップ加重を調整するために使用される。
【０００８】
【発明が解決しようとする課題】
線形ひずみによって生じた記号間干渉は等化を通過して補正されるが、等化の現在の方法は、比較的遅く、効率が悪く、大量の電力を消費する。さらに既知の等化の方法は利得エラ−および電圧バイアス補償方法と一体化され、結果としてこれら既知の等化方法は一般に選択されたフィードバック点を越えたエラ−を考慮にいれることができない。特に、図１のシステムにおいて、決定装置7 はＺＦＥ4 がＡ／Ｄ変換器8 の出力に基づいた等化器決定をする間に、Ａ／Ｄ変換器6 に基づいた記号復号決定をする。結果として、Ａ／Ｄ変換器6 の伝達関数はＺＦＥ4 を考慮にいれず、同様にＡ／Ｄ変換器8 の伝達関数は決定装置7 によって考慮にいれられないので記号復号と等化機能の間のミスマッチが生じる。この結果、記号復号におけるエラ−を生じる。
【０００９】
適合直交振幅変調（“ＱＡＭ”）復号システムは例えば高速度で、バンド幅効率のよいＱＡＭ通信システムを使用すると、利得および電圧バイアスを適応調整する回路を含み、ＱＡＭ記号を復号するために使用される同じ信号に基づいた適応等化フィードバックを提供する。１つの実施例として、ＱＡＭ復号システムは利得エラ−、電圧バイアスエラ−を最小にし、０強制等化器（“ＺＦＥ”）のような等化器を使用するための適応等化フィードバックパラメータを提供する。
【００１０】
【課題を解決するための手段】
利得エラ−を最小にするために、システムは復号機能を実行するために使用されたアナログデジタル変換器によって提供された出力ビットのシ−ケンスの特定の有効ビットを解析し、特定の有効ビットの新しい長期平均を計算し（アナログデジタル変換器によって最近の最上桁ビット出力を含む）、および特定の有効ビットの新しい長期平均が、例えば可能な値の中間値である所望の値より大きいか否かを決定する。システムは特定の有効ビットの長期平均が望ましい値（あるいは値の範囲）より大きい場合には、利得を下げるように調整し、特定の有効ビットの長期平均が望ましい値（あるいは範囲）より小さい場合には、利得を上昇させるように調整する。
【００１１】
正確に電圧バイアスを設定するために、システムは記号復号機能を実行するために使用されたアナログデジタル（Ａ／Ｄ）変換器によって生成された２つの特定ビットについて比較機能を実行し、比較機能結果（比較機能の最も最近の結果を含む）の新しい長期平均を計算し、および比較機能の結果の長期平均が特定値あるいは値の範囲より大きいか否かを決定する。この方法は比較機能の長期平均が特定の値（あるいは範囲）より小さい場合には、電圧バイアスを増加させ、比較機能の結果が特定の値（あるいは範囲）より大きい場合には、バイアスを減少させる。この方法は電圧バイアスを適応できるよう設定するためにステップを繰り返す。
【００１２】
適応できるよう等化するために、システムは記号復号決定をするために使用されたアナログデジタル変換器から情報を引き出し、等化器内の主伝送パス内のエラ−と等化器内の時間遅延パスの数に関連した信号との間の相関を決定するためにこの情報を使用する。相関値はその後等化器内のタップ加重のオフセットとして使用される。
【００１３】
【発明の実施の形態】
本発明に従って構成された直交振幅変調（“ＱＡＭ”）復号回路９は図２に示されている。１６ＱＡＭ復号回路は以下説明され、当業者達は、本発明が１６ＱＡＭ復号装置に限定されないことを認識するであろう。反対に、ここに記載されたＱＡＭ復号回路はいかなるビットレベル（例えば４、８、３２など）でも本発明の範囲から逸脱せずに使用する。
【００１４】
一般に、ＱＡＭ復号回路９は図１のアナログデジタル（Ａ／Ｄ）変換器６およびフィードバックループ（すなわちＡ／Ｄ変換器８およびＺＦＥ４）を置換する。さらにＱＡＭ復号回路９は同じデータ（すなわち同じＡ／Ｄ変換器による信号出力）に基いた等化ならびに同利得および電圧バイアス補償を行う。この方法において、補償決定は、記号復合と補償の間により良い配位である記号復合決定をするために同じ信号を用いられた。通常、ＱＡＭ復号回路９は記号デマップ回路１１と等化器加重計算回路１５とに結合された２つの利得／バイアス補償回路１０を含む。２つの利得／バイアス補償回路１０はＩおよびＱチャンネル内の利得エラ−およびバイアスエラ−を制御し、等化器加重計算回路１５は図１の等化器３の適応的な更新を計算して記号間干渉（“ＩＳＩ”）を補償する。
【００１５】
図２に示されたように、復調器５（図１）からの信号の同位相（Ｉ）部分および直角位相（Ｑ）部分はさらに詳細に図３に示されるように利得／バイアス補償回路１０を分離するために伝達される。各利得／バイアス補償回路１０は簡単なＡ／Ｄ変換器を使用して入来信号をデジタル化し、記号利得補償および電圧バイアス補償を実行し、記号デマップ回路１１に第１および第２の有効なビットを出力する。各利得／バイアス補償回路１０は等化器加重計算回路１５にエラ−信号（エラ−ｉおよびエラ−ｑ）およびデータ信号（データｉおよびデータｑ）を出力する。
【００１６】
一般に、等化器加重計算回路１５は復合信号（すなわち等化器３の主パス信号）内のエラ−とタップ遅延線３のタップ加重を決定するために等化器３中の主信号パス以外の多数の信号路（時間遅延）から復号された信号間との相関を決定する。この結果、遅延回路２５は利得／バイアス補償回路１０からのエラ−信号（エラ−ｉおよびエラ−ｑ）を遅延し、一連の複素数乗算ユニット２７に得られた遅延エラ−信号を伝達する。１つの実施例において、遅延回路２５によって生じた遅延係数と、記号復号が実行された等化器３内の主信号パスに関連した遅延を表す選択された遅延係数Ｎと、１つの記号（Ｔ_ＳＹＭ）を受信する時間との積として決定される。しかしながら、別の遅延がその代わりに使用される。もちろん所望ならば、信号遅延係数Ｎは使用され、変化可能である予想された主パスを考慮して選択される。
【００１７】
加えて、一連の複素数乗算ユニット２７のそれぞれは利得／バイアス補償回路１０あるいは１以上の遅延ユニット３０によって遅延された遅延バージョンによって生じたデータｉおよびデータｑ信号を受信する。特に、第１の複素数乗算ユニット２７ａは遅延せずにデータｉおよびデータｑ信号を受信し、それに続く複素数乗算ユニット２７ｂおよび２７ｃは遅延回路３０によって生じた増加する遅延を受けたデータｉおよびデータｑを信号受信する。各遅延ユニット３０の出力は主信号パスとは別の信号パスを通って送られる伝達信号を表す。したがって、図２に示されたように、第２の複素数乗算ユニット２７ｂはＴ_ＳＹＭの第１の遅延後、データｉおよびデータｑ信号を受信する。その遅延は１つの実施例では（別の遅延時間も使用できるが、）１つの記号を受信するための時間である。同様に第３の複素数乗算ユニット２７ｃは記号時間（Ｔ_ＳＹＭ）の２倍の遅延時間後、データｉおよびデータｑ信号を受信する。付加複素数乗算ユニット２７は記号時間Ｔ_ＳＹＭの付加的な遅延時間後、データｉおよびデータｑ信号を受信するために付加されることができる。
【００１８】
一般に、複素数乗算ユニット２７はフィードバックパラメータあるいは既知の等化器によって使用されているタップ加重を計算する。したがって、図２の実施例において３つの複素数乗算ユニット２７が使用されているが、それより多い、あるいは少ない数の複素数乗算ユニット２７は等化器３のタップ加重数に依存して使用される。特に複素数乗算ユニット２７は信号間の瞬間的相関を決定するために主パス信号のエラ−ｉおよびエラ−ｑ信号と遅延データｉおよびデータｑ信号とを乗算するための複素数乗算操作を実行する。ロ−パスフィルタ３５は主信号パスのエラ−を非主信号パス内の各信号の長期平均相関を決定するために瞬間相関値を平均する。長期平均相関は既知の方法の等化器３のタップ加重を変化するために使用される。
【００１９】
図３を参照すると、図２の利得／バイアス補償回路１０の１実施例がさらに詳細に描写される。利得／バイアス補償回路１０は利得補償回路１００および電圧バイアス補償回路１０５を含んでおり、その両者は同じ電圧制御された差動増幅器１０７およびアナログデジタル変換器１０９を使用する。好ましくは、利得補償回路１００は電圧バイアス補償回路１０５を有する埋込み回路および単一の適応ＱＡＭ復号回路中の埋込まれた等化器加重計算回路１５（図２）として集積される。
【００２０】
動作中において、復調器5 あるいは別の検出フィルタからのＩあるいはＱ信号は電圧制御された差動増幅器107 のプラス入力を伝達される。差動増幅器107 は線110 上のフィードバック信号あるいは電圧バイアス信号とこの信号を比較し、線111 上の利得制御信号上に基づいた２つの信号の差を増幅する。電圧制御差動増幅器107 の出力はＡ／Ｄ変換器109 に伝達され、１６ＱＡＭ記号復号回路の場合（１６ＱＡＭ）の、通常の２ビット信号の代わりに３ビットのデジタル信号を生ずる。Ａ／Ｄ変換器109 は通常の記号復号に必要な少なくとも１つの追加のビット分解能を有する必要があることが理解されなければならない。Ａ／Ｄ変換器109 からの最上桁のビット（ＭＳＢ）および第２の桁のビット（ＳＳＢ）は線112aおよび112bを通って記号デマップ回路11に伝達される。さらに、Ａ／Ｄ変換器109 のＭＳＢはデータｉあるいはデータｑ信号として等化器加重計算回路15（図２）に伝達される。ＭＳＢはまたＡ／Ｄ変換器109 の最下桁ビット（ＬＳＢ）と共にＸＯＲユニット113 に伝達される。エラ−信号（すなわちエラ−ｉあるいはエラ−ｑ信号）として等化器加重計算回路15に伝達されるＸＯＲ出力を生成するためにＸＯＲユニット 113 はＬＳＢとＭＳＢとを排他的オアする。さらに、ＸＯＲユニット113 の出力はレベルシフタ114 に伝達され、それは電圧バイアス補償回路105 の一部分である。
【００２１】
一般に、電圧バイアス補償回路105 は特定点を中心とする周囲のＱＡＭ信号コンステレ−ション（図５のように）の個々のセクションを維持するよう提供される。特に、電圧バイアス補償回路105 は図５のコンステレ−ションの何等かの特別なセクション内の同数点がそのセクションの中心より下と同様にそのセクション中心の上に入ることを保証するように試みる。１実施例において、レベルシフタ114 はＸＯＲユニット113 の出力（デジタル０あるいは１）を電圧の中点が例えば０になるように＋１０ボルトあるいは−１０ボルト（例えば２進の１は＋１０ボルトに変換され、２進の０は−１０ボルトに変換される）のような一致するプラスあるいはマイナス電圧に変換する。レベルシフタ114 の出力はループフィルタ115 に伝達される。ループフィルタ115 はレベルシフタ114 の出力の長期平均を作成し、レベルシフタ114 の出力の新しい長期平均が所望の値または範囲より大きいか小さいかを決定する。レベルシフタ114 の出力の長期平均が予め決定された値（あるいは範囲）より少なければ、ループフィルタ115 は差動増幅器107 の線110 上の電圧バイアスを増加する。逆に言えば、レベルシフタ114 の出力の長期平均が望ましい値（あるいは範囲）より大きい場合、ループフィルタは電圧バイアスを減少する。ループフィルタ115 はもちろん望ましい分解能も可能である。
【００２２】
電圧バイアスはソフトウエア方法によっても制御される。サンプル電圧バイアス補償方法は図７に示される。ステップ405 は記号復号が実行されたＡ／Ｄ変換器の２つの出力デジットの比較機能を実行する。１６ＱＡＭにおいて、例えば使用される比較機能はＸＯＲであり、第１の桁のビットおよび最小桁のビットはエラ−信号を提供するために‘排他的オア’される。しかし別の比較機能が使用可能であることは、当業者には理解されるであろう。また、別のビットは当業者によって理解されるようにＱＡＭコンステレ−ションを調整できる。ステップ410 は最も最近のＸＯＲの結果を含めて新しい長期平均の比較結果と前の比較結果を計算する。ステップ415 は長期平均値は望ましい値（あるいは範囲）より大きいと決定するために、新しい長期平均値を解析する。長期平均が望ましい値（あるいは範囲）より大きい場合、ステップ420 は電圧バイアスを減少する。長期平均が望ましい値（あるいは範囲）より少ない場合、ステップ425 は電圧バイアスを増加する。方法は新しい電圧バイアスを計算するためにステップ405 −425 を繰り返す。
【００２３】
再び図３を参照すると、利得補償回路100 はＱＡＭ信号コンステレ−ションの上部と下部の間にできるだけ中心に、あるいは特定値間の中心に復号記号を維持し、適応等化の目的のためのフィードバックを提供される。特に利得補償回路100 は外側の２つのセクション（ＳＳＢが１である）として図５の（各軸上の）コンステレ−ションの中間の２つの断面（ＳＳＢが０である）内に入る復号された記号を同数に維持しようとする。Ａ／Ｄ変換器109 の３ビット出力は適切な記号およびエラ−復号を示すために図５のコンステレ−ションのエッジに沿って示されていることを理解すべきである。利得補正回路100 において、Ａ／Ｄ変換器109 からのＳＳＢはインバータ119 に伝達される。インバータ119 はこの信号を反転し、および119 の出力はレベルシフタ116 に伝達される。レベルシフタ116 はインバータ119 からの信号を２つの電圧の間の中間点が例えば０である場合、＋１０ボルトあるいは−１０ボルトのような不変の正あるいは負電圧に変換する。レベルシフタ116 の出力は最も最近のレベルシフタの結果を含んだＳＳＢの新しい長期平均を計算するループフィルタ121 に伝達される。ループフィルタ121 によって決定された新しい長期平均が望ましい値（あるいは望ましい範囲より上の）より大きい場合、ループフィルタ121 は線111に提供される利得信号を下げるように調整する。しかし、ＳＳＢの新しい長期平均が望ましい値（あるいは範囲）より小さい場合、ループフィルタ121 は利得信号を上げるように調整する。
【００２４】
利得エラ−は、またソフトウエアによって制御される。図６は適応利得補正方法の１つの実施例によって行われるステップのフローチャート例を提供する。利得エラ−を補正するために、方法はＡ／Ｄ変換器の特定な有効ビット（ＭＳＢあるいはＬＳＢのような）が上部と下部の閾値の間の望ましい値の方へ記号復号平均を実行するために使用されることを確実にする。特定のビットは方法を通して各パスの同じ有効レベルである。例えば、１６ＱＡＭにおいて、第２の上位桁ビットは方法を通して各パスに解析される。好ましくは、方法がほぼ平均する特定の値が上部と下部の閾値の間の平均であり、上部と下部の閾値の間に中心があるＱＡＭコンステレ−ションになる。
【００２５】
図６に示されたように、方法はステップ３００で解析を始める。ステップ３０５は記号の復号を実行するためにＡ／Ｄ変換器の出力の特定有効ビットを獲得し、ステップ３１０は特定有効ビット（最近の最上桁のビットを含めて）新しい長期平均を計算する。ステップ３１５は特定有効ビットの新しい長期平均を解析し、新しい長期平均が望ましい値（あるいは範囲）の上である場合、ステップ３０２は利得を下方へ調整する。新しい長期平均が望ましい値（あるいは範囲）より下である場合には、ステップ３２５で利得をより高く調整する。ステップ３０５，３１０，３１５および３２５は利得エラ−を妨げることによって利得許容レベルを維持するために繰り返される。
【００２６】
図２を再び参照すると、等化器加重計算回路15は記号間干渉（“ＩＳＩ”）のようなエラ−が存在するか否かを決定する。ＩＳＩ信号は例えば上記に示されたようにチャンネルを通った主信号の遅延バージョンによって生じる可能性がある。等化器加重計算回路15は主パスを通る信号の遅延バージョンと主パスからエラ−を相関することによって存在する場合、エラ−を最小にしようとする。相関は各場合において、主パス信号の遅延バージョンと主パス信号に関連したエラ−との平均複素数乗算値を計算する。
【００２７】
図４は図２の回路27の複素数乗算を実行する１つの方法を示している。相関の同位相構成成分を決定するために、複素数乗算回路27は同位相のデータｉおよび同位相のエラ−ｉ信号を受信し、それらの信号をＮＸＯＲ（‘非排他的オア’）ユニット50に送る。ＮＸＯＲユニット50の出力は＋１０ボルトあるいは−１０ボルトのような一定のプラスあるいはマイナス電圧にＮＸＯＲユニット50の出力（０あるいは１）を変換するレベルシフタ55に転送される。レベルシフタ55の出力は第１の加算装置60に伝達される。さらに、データｑおよびエラ−ｑ信号はＮＸＯＲユニット65に伝達され、ＮＸＯＲユニット65の出力はＮＸＯＲユニット50の出力（０あるいは１）を一定のプラスあるいはマイナス電圧に変換するレベルシフタ70に伝達される。レベルシフタ70出力は第１の加算装置60に伝達され、および第１の加算装置60の出力（複素数積の瞬間実数部を表す）はループフィルタ97（図２のラベルされた35に）に伝達される。ループフィルタ97は等化器3 のトランスバ−サルフィルタに１つのタップ（あるいは遅延パス）を更新するために使用された複素数相関値の実数部を生成することによって第１の加算装置60の出力の長期平均を計算する。
【００２８】
相関の直角位相構成成分を決定するために、複素数乗算回路27は直角位相データｑおよび同位相エラ−ｉ信号を受信し、ＮＸＯＲユニット75にこれらの信号を転送する。ＮＸＯＲユニット75の出力はＮＸＯＲユニット75の出力（０あるいは１）を＋１０ボルトあるいは−１０ボルトのような一定のプラスあるいはマイナス電圧に変換するレベルシフタ80に転送される。レベルシフタ80の出力は第２の加算装置85に伝達される。さらにデータｉおよびエラ−ｑ信号はＮＸＯＲユニット90に転送され、ＮＸＯＲユニット90の出力はＮＸＯＲユニット90の出力（０あるいは１）を＋１０ボルトあるいは−１０ボルトのような一定のプラスあるいはマイナス電圧に変換するレベルシフタ95に伝達される。レベルシフタ95の出力は第２の加算装置85に伝達され、加算装置85の出力（複素数乗算の瞬間虚数部を表す）はループフィルタ99（図２の符号35）に伝達される。ループフィルタ99は等化器3 のトランスバ−サルフィルタに１つのタップ（あるいは遅延パス）を更新するために使用された複素数相関値の虚数部を生成することによって第２の加算装置85の出力の長期平均を計算する。
【００２９】
特に、複素数相関値（ループフィルタ９９およびループフィルタ９７からの出力）は等化器３、例えばＺＦＥによって使用された対応するタップの利得および位相シフトを調整するために使用される。利得および位相シフトを調整するための１つのアルゴリズムは現在の利得および位相シフトに相関値の振幅および位相の小数部を加えることである。
【００３０】
等化はまたソフトウエアを使用して実行されることができる。等化パラメータを調整するサンプル方法のステップは図８に示されている。この方法は信号が受信機に伝送されるステップ５００で開始する。ステップ５０５は入来信号を等化するために受信機のタップ遅延アルゴリズムを使用する。ステップ５１０は等化器からの信号を受信し、信号を復調する。ステップ５２０はアナログからデジタルに復調された信号を変換する。ステップ５２５はステップ５２０から受信された信号に基づいた符号復号決定をする。ステップ５３０はステップ５２０の信号を受信し、信号のＩおよびＱ成分の複素数乗算値を計算することによって信号の時間遅延バージョンとステップ５２０からの信号内のエラ−とを相関する。ステップ５３５は等化器タップ加重のオフセットを生成するために複素数乗算の結果を使用し、ステップ５００および５０５の受信機のＺＦＥにタップ加重オフセットを伝達する。方法は入来信号を継続的に等化するためにステップ５００−５３５を繰り返す。フィードバック信号を使用する多数の他の等化方法が当業者には知られており、本発明において使用可能である。当然図６、７および８に示されたソフトウエアはＲＯＭあるいはＲＡＭ、ＡＳＩＣあるいは別のメモリのような任意の望ましい方法によって記憶され、デジタル信号プロセッサ、マイクロ制御装置、ＡＳＩＣ等のような任意の所望のプロセッサを使用して実行される。
【００３１】
本発明の多数の修正および変形の実施形態は前述に説明によって当業者には明らかである。したがって、この記載は単なる例示として構成されたものである。構造および方法の詳細は本発明の技術的範囲を逸脱することなく変化されることが可能であり、添付された特許請求の範囲の技術的範囲内の全ての変更が可能である。
【図面の簡単な説明】
【図１】従来技術のＱＡＭ復号システムのブロック図。
【図２】本発明に従って構成されたＱＡＭ復号システムのブロック図。
【図３】図２のＱＡＭ復号システムの利得／バイアス補償回路のブロック図。
【図４】図２の複素数乗算回路のブロック図。
【図５】１６ＱＡＭコンステレ−ションの例である図解。
【図６】利得補償方法を示すフローチャート。
【図７】電圧バイアス補償を示すフローチャート。
【図８】等化器タップ加重調整方法の示すフローチャート。

Claims

複数のタップ加重を用いてＱＡＭ信号を等化して等化信号を生成する等化器と、
等化器に結合され、等化された信号を復調して復調された信号を生成する復調器と、
復調器に結合され、電圧バイアスおよび利得係数に基づいて復調された信号を増幅する増幅器と、
増幅器に結合され、複数のビットを含むデジタル信号を生成するように適用されたアナログデジタル変換器と、
アナログデジタル変換器に結合され、デジタル信号を復号するように適用された記号復号装置と、
アナログデジタル変換器および増幅器に結合され、デジタル信号を使用して増幅器の利得係数を設定する利得補償回路と、
アナログデジタル変換器および増幅器に結合され、デジタル信号を使用して増幅器の電圧バイアスを設定する電圧バイアス補償回路と、
アナログデジタル変換器および等化器に結合され、デジタル信号に基づいてタップ加重の更新を計算する等化器加重計算回路とを具備し、
前記利得補償回路が、
デジタル信号のビットの１つと結合されたインバータと、
インバータに結合され、レベルシフタ出力を生ずるよう適用されたレベルシフタと、
レベルシフタに結合され、レベルシフタ出力の長期平均を生成するよう適用されたフィルタとを含んでいるＱＡＭ信号の復号に使用するための直交振幅変調（ＱＡＭ）復号装置。
フィルタは長期平均が第１の閾値より下である場合利得係数を増加させ、長期平均が第２の閾値より上である場合利得係数を減少させる請求項１記載の装置。
インバータはデジタル信号の第２の桁のビットに結合される請求項１記載の装置。
電圧バイアス補償回路はさらに、
アナログデジタル変換器に結合された排他的オア（ＸＯＲ）ユニットと、
ＸＯＲユニットに結合され、レベルシフタ出力を生成するよう構成されたレベルシフタと、
レベルシフタに結合され、レベルシフタ出力の長期平均を生成するよう適応されたフィルタとを含んでいる請求項１記載の装置。
フィルタは長期平均が第１の閾値より下である場合には電圧バイアスを増加させ、長期平均が第２の閾値より上である場合には電圧バイアスを減少する請求項４記載の装置。
デジタル信号からの最上桁のビットおよびデジタル信号からの最下桁のビットが、ＸＯＲユニットに結合される請求項４記載の装置。
ＸＯＲユニットはＸＯＲ出力を生成するように構成され、等化器加重計算回路はＸＯＲユニットおよびデジタル信号の最上桁ビットに結合され、さらにＸＯＲ出力とデジタル信号の最上桁ビットとの間の相関を決定するよう構成された複素数乗算回路を含んでいる請求項６記載の装置。
さらに、ＸＯＲユニットに結合されている第１の遅延ユニットと、デジタル信号の最上桁ビットに結合されている直列の第２の遅延ユニットと、および複数組の乗算回路を具備し、各組の乗算回路はそれぞれ第１の遅延ユニットおよび直列の第２の遅延ユニットの異なるユニットに結合されている請求項６記載の装置。
複数のタップ加重を使用してＱＡＭ信号を等化し、
等化された信号を復調して復調信号を生成し、
電圧バイアスおよび利得係数に基づいて復調された信号を増幅して増幅された信号を生成し、
増幅された信号を複数のビットを有するデジタル信号に変換し、
デジタル信号を復号し、
デジタル信号を使用して利得係数を設定し、
デジタル信号を使用して電圧バイアスを設定し、
デジタル信号を使用してタップ加重の更新を決定するステップを含み、
前記利得係数を設定するステップが、
デジタル信号のビットの１つを反転してインバータ出力を生成し、
インバータ出力をレベルシフトしてレベルシフタ出力を生成し、
レベルシフタ出力をフィルタ処理してレベルシフタ出力の長期平均を生成することを含んでいる直交振幅変調（ＱＡＭ）信号を復号する方法。
デジタル信号を使用して利得係数を設定するステップはさらに、第２の上位桁ビットを反転するステップを含んでいる請求項９記載の方法。
レベルシフタ出力をフィルタ処理するステップは、レベルシフタ出力の長期平均が第１の閾値より減少した場合には利得係数を増加させ、レベルシフタ出力の長期平均が第２の閾値より増加した場合には利得係数を減少させる請求項９記載の方法。
デジタル信号は複数ビットを含んでおり、デジタル信号を使用して電圧バイアスを設定するステップは、さらにデジタル信号の第１のビットおよびデジタル信号の第２のビットの排他的オア（ＸＯＲ）を決定してＸＯＲ出力を生成し、ＸＯＲ出力をレベルシフトしてレベルシフタ出力を生成し、レベルシフタ出力をフィルタ処理してレベルシフタ出力の長期平均を生成する請求項９記載の方法。
デジタル信号を使用した電圧バイアスを設定するステップはさらに、最上桁ビットおよび最下桁ビットのＸＯＲの出力を決定するステップを含んでいる請求項１２記載の方法。
レベルシフタ出力の長期平均を生ずるためにレベルシフタ出力をフィルタ処理するステップは、レベルシフタ出力の長期平均が第１の閾値より低い場合には電圧バイアスを増加させ、レベルシフタ出力の長期平均が第２の閾値より高い場合には電圧バイアスを減少させるステップを含んでいる請求項１２記載の方法。
デジタル信号を使用してタップ加重の更新を決定するステップはさらに、ＸＯＲ出力とデジタル信号の最上桁ビットとの間の相関を決定するステップを含んでいる請求項１２記載の方法。
デジタル信号を使用してタップ加重の更新を決定するステップはさらに、遅延ＸＯＲ出力を生成するために第１の遅延によってＸＯＲ出力を遅延し、第２の遅延ユニットの直列によってデジタル信号の最上桁ビットを遅延して一連の遅延された最上位のビットを生成し、一連の遅延された最上桁ビットと遅延されたＸＯＲ出力とを乗算するステップを含んでいる請求項１２記載の方法。