JP3589991B2 - 半導体メモリ装置用の冗長マルチプレクサ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置用の冗長マトリクスに関し、この冗長マトリクスはエラーのあるビット線路を冗長ビット線路により置換するためのものである。この冗長マトリクスでは、ビット線路を置換すべきフューズに記憶された情報からデコーダで制御信号が形成され、冗長ビット線路を備えた２つの冗長領域が中央バスに対して両側で制御信号により選択可能である。
【０００２】
【従来の技術】
図３は、半導体メモリ装置用の従来の冗長マルチプレクサを示す。中央バスないし中央領域１の両側に入／出力ユニット（Ｉ／Ｏ）２が設けられており、これらにはどのビット線路にエラーがあり、冗長ビット線路により置換しなければならないかという情報が入力される。ここではもちろん、存在する全ての冗長ビット線の数だけビット線路を置換することができる。エラーのあるビット線についての情報はフューズ（ＦＵＳＥＳ）３に格納される。したがってここでは符号化されたフューズ情報ＣＦＩが存在し、この情報はどのビット線路にエラーがあり、冗長ビット線路により置換しなければならないかを指示する。ここでは、この符号化されたフューズ情報が中央バス１の各側で、点線により概略的に示した相応のフューズバス４とバッファおよびデコーダ５（これが復号化されたフューズ情報ＦＩを送出する）を介して直接、または読み出しまたは書き込みの際に使用される制御ユニット６，７を介して冗長マルチプレクサ（ＲＭＵＸ）８，９に出力される、と仮定する。例えば図３で中央バス１の右にあるフューズ３から符号化されたフューズ情報ＣＦＩがバッファおよびデコーダ５（これがここから復号化されたフューズ情報ＦＩを形成する）を介して制御ユニット６へ送信され、これから冗長マルチプレクサ９の全インタフェース幅を介して読み出し増幅器（ＳＳＡ）１０により分配され、そして所属の冗長ビット線路がメモリセルフィールド１３の横の領域１１で制御される。
【０００３】
冗長ビット線路を選択するためのこの種の手順は、冗長マルチプレクサ８，９と読み出し増幅器１０ないしメモリセルフィールド１３との間のインタフェース幅が比較的狭い場合には問題とならない。しかしインタフェース幅が例えば１２８ビットｅＤＲＡＭの場合のように増大すると、インタフェース幅が大きいために時間遅延が発生し、この時間遅延は深刻な問題となる。図３に概略的に示したように、各冗長ビット線路を制御するための制御信号はインタフェースの全幅を通過しなければならない。そのためフューズ情報ＣＦＩないしＦＩはインタフェース幅の最大で３／４にわたって伝播しなければならない。例えばフューズ情報ＣＦＩないしＦＩは、図３で中央バス１の左にあるフューズ（点線４参照）の領域３から制御ユニット７へ伝播し、そしてそこから冗長マルチプレクサ９の右縁部または左縁部まで、領域１１にある冗長ビット線路に所属の読み出し増幅器１０が発見されるまで伝播しなければならない。
【０００４】
この時間遅延は最終的に次のことに起因する。すなわち、冗長ビット線路の制御が冗長マルチプレクサ９に対する領域１１と、冗長マルチプレクサ８に対する領域１２とでインタフェースの全幅を介して中央バス１の両側で行われることに起因する。
【０００５】
したがってエラーのあるビット線路の修理手段の最大数を冗長ビット線路により維持するためには、通常の構成では必然的に大きな遅延時間が存在する。この遅延時間は、制御信号がインタフェース幅の３／４を介して伝播することに起因するものである。
【０００６】
図４は、図３に示した既存の冗長マルチプレクサ８ないし９の詳細を示す。中央バス１の両側にデコーダ５が配置されており、このデコーダは５つのフューズ３から情報を受信する（アドレス情報“Coded Fused address”に対する４つのフューズと、“Fused Enable”に対する１つのフューズ）。このデコーダ５から１６のスイッチ信号がそれぞれ中央バス１の両側で、（図４の右のデコーダ５に対しする）冗長マルチプレクサ８ないし（図４の左のデコーダ５に対する）冗長マルチプレクサ９のそれぞれ１６のスイッチ１４を制御するために送出される。
【０００７】
これらのスイッチ信号に依存して、スイッチ１４に入力されるデータ（Data in）が冗長マルチプレクサ８，９のスイッチ１４によりさらに導通される（Data out）。これは場合により冗長ビット線路を例えば中央バス１の領域で制御するためであり、このことは図４に“RED”により概略的に示されている。
【０００８】
この既存のコンセプトはユニラテラルと称することができる。なぜなら冗長マルチプレクサ８，９に対して中央バス１の両側で区別がなく、冗長マルチプレクサ８，９は中央バス１に対して、およびひいては全インタフェース幅に対しても“単方向性”だからである。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、単方向性構造に起因する遅延時間をスイッチ信号の伝播の際に回避し、このスイッチ信号に対する比較的に短い伝播時間を特徴とする冗長マルチプレクサを提供することである。
【００１０】
【課題を解決するための手段】
この課題は冒頭に述べた形式の冗長マルチプレクサにおいて、デコーダがスイッチ信号ないし制御信号を、両方の冗長領域のうち中央バスの一方の側にあるゾーンにだけそれぞれ送出することによって解決される。
【００１１】
【発明の実施の形態】
本発明の冗長マルチプレクサはしたがってバイラテラル・コンセプトである。デコーダで復号されるフューズ情報は制御信号ないしスイッチ信号で中央バスの片側でだけ評価される。これにより、これらの信号が伝播しなければならない距離がインタフェース幅の１／４に低減される。言い替えると、信号伝播時間が係数３だけ減少される。すなわちデコーダに対するフューズ情報、およびデコーダから送出されるスイッチ信号ないし制御信号は中央バスの一方または他方の側に留まる。しかし入／出力ユニットに入力された情報の符号化はフューズで、またこの情報の復号化はバッファおよびデコーダ全体で行われるから、この構成の半分にある、すなわち中央バスの一方の側にあるエラーのあるビット線路を、中央バスの他方の側にある冗長ビット線路により置換することができる。したがって全ての「修理手段」が開放されたままとなる。言い替えるとこの“バイラテラル”指向コンセプトの機能性はユニラテラル・コンセプトと等価である。しかし、制御信号ないしスイッチ信号に対する遅延時間が比較的に小さいという利点を有する。なぜなら、インタフェース幅の３／４ではなく１／４の距離だけを乗り越えれば良いからである。
【００１２】
実際の実施例ではインタフェース幅を約３ｍｍにすることができる。ユニラテラル・コンセプトの場合には、スイッチ信号ないし制御信号の伝播は２．２５ｍｍ以上の距離を必要とするが、本発明によるバイラテラル・コンセプトの場合は信号の伝播に対して約０．７５ｍｍの距離が必要なだけである。
【００１３】
この比較的に短い線路ないし信号経路によってキャパシタンスが低下し、このことは伝播時間の減少の他に比較的に小さな制御素子ないしドライバの使用を可能にする。
【００１４】
【実施例】
以下、本発明を図面に基づき詳細に説明する。
【００１５】
図１と図２には、図３と図４で使用したのと同じ参照符号を有する構成部材が示されており、詳細には説明しない。
【００１６】
図１は、本発明の冗長マルチプレクサに対する実施例を示す。この冗長マルチプレクサは重要な点で図３に示した既存の冗長マルチプレクサとは異なる。符号化されたフューズ情報ＣＦＩはフューズ３からバッファおよびデコーダ５に送出される。この符号化された情報ＣＦＩは冗長マルチプレクサ８および９に対して“バイラテラル”に次のように送信される。すなわち、スイッチ信号ないし制御信号がそれぞれ制御バス１の一方の側でだけ伝播するように送信される。冗長マルチプレクサ９_１はフューズ情報ＦＩを領域１１にある冗長ビット線路に対するデコーダ５から受け取る。一方、冗長マルチプレクサ８_１はフューズ情報ＦＩを領域１２にある冗長マルチプレクサに対するデコーダ５から受信する。同じように冗長マルチプレクサ９_２はフューズ情報ＦＩを領域１１にある冗長ビット線路に対するデコーダ５から受け取り、一方、冗長マルチプレクサ８_２にはフューズ情報ＦＩが領域１２にある冗長ビット線路に対するデコーダ５から供給される。
【００１７】
このようにしてスイッチ信号ないし制御信号が伝播しなければならない伝播距離がインタフェース幅の１／４に低減される。このことは図１の概略的回路図から簡単にわかる。すなわちスイッチ信号ないし制御信号に対する伝播時間を係数３だけ低減することができる。
【００１８】
図２は図４に類似する、マルチプレクサ８（８_１と８_２）ないし９（９_１、９_２）の個々のスイッチ１４に対するデコーダ５の配属を示す。ここでは図４の構成では組合せが１６であるのに対し、全部で３６の組合せが可能である。なぜなら各デコーダ５がスイッチ１４を両方のマルチプレクサ８と９で担当するからである。したがってここではデコーダ５にそれぞれ６つのアドレス信号（Coded Fused address）が供給される。このことは図２に示されており、また“Enable”信号は省略することができる。
【００１９】
図４の既存の構成では、それぞれ１つの冗長マルチプレクサ８ないし９を有する各デコーダ５が１つの冗長ビット線路をエラーのあるビット線の修理にために接続できるのに対し、図１と図２に示された本発明の冗長マルチプレクサでは、各マルチプレクサ８_１、８_２と９_１、９_２によってそれぞれ１つの冗長ビット線路が接続される。したがってここでは各デコーダ５は２つのエラーのあるビット線路を修理することができる。
【図面の簡単な説明】
【図１】半導体メモリ装置用の本発明の冗長マルチプレクサの説明のための概略的回路図である。
【図２】図１の冗長マルチプレクサの詳細図である。
【図３】半導体メモリ装置用の既存の冗長マルチプレクサの概略的回路である。
【図４】図３の冗長マルチプレクサの詳細図である。
【符号の説明】
１ 中央バス
５ デコーダ
８，９ 冗長マルチプレクサ
１４ スイッチ

Claims (2)

1. エラーのあるビット線路を冗長ビット線路により置換するための、半導体メモリ装置用の冗長マルチプレクサであって、
   どのビット線路を置換すべきであるかという、フューズ（３）に格納された情報から、デコーダ（５）で制御信号ないしスイッチ信号が形成される形式の冗長マルチプレクサにおいて、
   第１の冗長領域（８）と第２の冗長領域（９）とが、制御信号ないしスイッチ信号により選択可能であり、
   前記第１の冗長領域（８）は第１の冗長ビット線路を有し、かつ中央バス（１）の第１の側の第１の領域（１１）にあり、
   前記第２の冗長領域（９）は第２の冗長ビット線路を有し、かつ前記第１の側に対向する、中央バス（１）の第２の側の第２の領域にあり、
   フューズ（３）に格納された情報（ＣＦＴ）がデコーダ（５）を介して両方の冗長領域（８，９）にバイラテラルに送信され、
   制御信号ないしスイッチ信号はそれぞれ中央バス（１）の一方の側にだけ伝播し、
   第１および第２の冗長領域（８，９）の、中央バス（１）の第１の側ないし第２の側にある部分が、制御信号ないしスイッチ信号によって、第１ないし第２の領域（１１，１２）にある冗長ビット線路に対するフューズ情報だけを受信し、
   該フューズ情報はデコーダ（５）により復号化された情報であり、
   これにより制御信号ないしスイッチ信号が通る信号経路は、第１ないし第２の冗長領域（８，９）のうち、中央バス（１）の一方の側にある部分の半分であり、
   当該信号経路を通る制御信号ないしスイッチ信号の伝播時間は冗長マルチプレクサのインタフェース幅の１／４によって与えられる、
   ことを特徴とする冗長マルチプレクサ。
2. ２つの冗長領域（８，９）の各部分（８_１、９_１；８_２、９_２）によって、エラーのあるビット線路の各々に少なくとも１つの冗長ビット線路（１１，１２）が接続可能である、請求項１記載の冗長マルチプレクサ。

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